JP4403366B2 - 半導体装置およびその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に絶縁ゲート型バイポーラトランジスタと還流用ダイオードを同一半導体基板上に集積した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、パワーデバイスおよびパワーエレクトロニクス技術は、その進展により、車両用および産業用の用途のみならず、家電などの民生機器にも適用範囲を広げている。たとえば、エアコンディショナーなどのように電動機を有する機器では、インバータおよび交流型電動機を用いることにより、よりきめの細かい制御をおこなうことができるようになっている。
【０００３】
インバータ等の電力変換装置では、パワーデバイスとして絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴとする）、およびこれに対して逆方向に並列接続される還流用ダイオード（以下、ＦＷＤとする）が用いられている。インバータ等の省電力および小型化を実現するため、ＩＧＢＴおよびＦＷＤを小型化し、かつ低損失化する必要がある。また、環境面への配慮から、電力機器から放射されるノイズを抑える必要もある。
【０００４】
そこで、６００Ｖクラスや１２００ＶクラスのＩＧＢＴでは、ゲート部をトレンチ構造にしたり、ドリフト層とコレクタ層の間にフィールドストップ層を設けることにより、低損失化が急速に進められている。一方、ＦＷＤに関して、少数キャリアの低注入化や電界強度分布の制御等によって、逆回復の高速化とソフトリカバリー化の両立が進められている。
【０００５】
また、ＩＧＢＴやパワーＭＯＳＦＥＴとＦＷＤとを別々のチップに製造し、それらを実装基板上で組み合わせるという従来の構成に対して、ＩＧＢＴやパワーＭＯＳＦＥＴとＦＷＤを同一チップに集積することにより小型化を図る提案がなされている（たとえば、特許文献１、特許文献２参照。）。また、このような提案において、本来は基板裏面に形成されるＮ+カソード領域を、基板表面に設けられる耐圧構造のＮ+ストッパー部と兼用する提案もなされている（たとえば、特許文献３参照。）。また、ＩＧＢＴセルごとに裏面にＮ型領域を形成してドリフト層をコレクタ電極にショートするという、いわゆるアノードショート型（またはコレクターショート型）ＩＧＢＴが公知である（たとえば、特許文献４参照。）。
【０００６】
【特許文献１】
特開昭６１−１５３７０号公報
【特許文献２】
特開平５−１５２５７４号公報
【特許文献３】
特開平１１−２４３２００号公報
【特許文献４】
特開平６−１９６７０５号公報
【０００７】
一般に、ＩＧＢＴには、パンチスルー型（以下、ＰＴ型とする）、ノンパンチスルー型（以下、ＮＰＴ型とする）およびフィールドストップ型（以下、ＦＳ型とする）の３種類がある。これら３種類のＩＧＢＴについて、耐圧クラスが６００Ｖの場合を例として説明する。図３６は、ＰＴ型ＩＧＢＴのセル（同図（ａ））、ＮＰＴ型ＩＧＢＴのセル（同図（ｂ））、ＦＳ型ＩＧＢＴのセル（同図（ｃ））およびＦＷＤ（同図（ｄ））の断面構成を示す図である。
【０００８】
図３６（ａ）に示すように、ＰＴ型ＩＧＢＴでは、基板裏面のＰ型コレクタ層１は厚く、高濃度である。チップの厚さは３５０μｍ以上である。ＰＴ型ＩＧＢＴは、ボロンをドープしたＰ型のＣＺウェハー上に、リンをドープしながらＮ型バッファ層２およびＮ型ドリフト層３をそれぞれ１０μｍおよび６５μｍの厚さにエピタキシャル成長させたウェハーを用いて作製される。
【０００９】
一般に、ＣＺウェハーの比抵抗は１０ｍΩｃｍ以下である。Ｎ型バッファ層２およびＮ型ドリフト層３の比抵抗はそれぞれ０．１Ωｃｍおよび４０Ωｃｍである。ＰＴ型ＩＧＢＴでは、電流阻止状態で基板裏面の図示しないコレクタ電極に正の高電圧を印加すると、空乏層がＮ型ドリフト層３の中に広がる。そして、降伏電圧に達するときには、空乏層の伸びはＮ型バッファ層２で止まる。
【００１０】
ところで、ＰＴ型ＩＧＢＴでは、基板裏面からのホールの注入効率（以下、γEとする）が高く、０．９９以上である。そのため、電子線照射等によるライフタイム制御をおこなって、Ｎ型ドリフト層３における輸送効率（以下、αTとする）を下げ、それによってトータルのベース接地電流利得（以下、αPNPとする）を０．３程度になるように調整している。
【００１１】
図３６（ｂ）に示すように、ＮＰＴ型ＩＧＢＴでは、Ｎ型バッファ層を設けずに、Ｎ型ドリフト層３をＰＴ型ＩＧＢＴよりも厚くすることにより、高電圧印加時にＰ型コレクタ層１に空乏層が届かないようになっている。ＮＰＴ型ＩＧＢＴは、Ｎ型ドリフト層３となるＦＺウェハーの表面に絶縁ゲート部などの表面素子構造４を形成した後、ウェハー裏面を研削して厚さを１００μｍとし、その後、ウェハー裏面からのボロンのイオン注入および活性化熱処理によりＰ型コレクタ層１を形成することにより、作製される。
【００１２】
ＦＺウェハーの比抵抗は２８Ωｃｍ程度である。ボロンのドーズ量は１０15ｃｍ-2である。また、熱処理温度は３５０℃である。ＮＰＴ型ＩＧＢＴでは、γEは０．３程度である。ライフタイム制御はおこなわれない。αTは１程度である。このようにすることによって、ＰＴ型ＩＧＢＴと同じαPNPでも、キャリア分布が最適化され、ＰＴ型ＩＧＢＴよりも損失特性が改善されている。
【００１３】
図３６（ｃ）に示すように、ＦＳ型ＩＧＢＴは、ＮＰＴ型ＩＧＢＴの裏面にＰＴ型ＩＧＢＴのＮ型バッファ層２と同様のＮ型フィールドストップ層（以下、ＦＳ層とする）５を形成し、Ｎ型ドリフト層３をＮＰＴ型ＩＧＢＴよりも薄くしたものである。このような構成によって、ＮＰＴ型ＩＧＢＴよりも損失特性が改善されている。
【００１４】
ＦＳ層５は、ＮＰＴ型ＩＧＢＴと同様に、ウェハー裏面の研削による薄ウェハー化の後、ウェハー裏面からリンを深めにイオン注入し、活性化熱処理をおこなうことによって形成される。リンのドーズ量は１０14ｃｍ-2である。ＦＳ型ＩＧＢＴでは、γEおよびαTはＮＰＴ型ＩＧＢＴとほぼ同程度であるか、γEがＮＰＴ型ＩＧＢＴよりも少し低い程度である。なお、６００Ｖ以外の耐圧クラス、たとえば１２００Ｖや１７００Ｖ以上の高耐圧、あるいは５００Ｖ以下の低耐圧についても同様である。
【００１５】
図３６（ｄ）に示すように、ＦＷＤでは、Ｎ型ドリフト層３の表面にＰ型アノード層６が形成され、Ｎ型ドリフト層３の裏面側に高濃度のＮ型カソード層７が形成されている。Ｐ型アノード層６に接触する図示しないアノード電極は、各種ＩＧＢＴの図示しないエミッタ電極に電気的に接続される。また、Ｎ型カソード層７に接触する図示しないカソード電極は、各種ＩＧＢＴの図示しないコレクタ電極に電気的に接続される。
【００１６】
図３７は、前記特許文献１に開示された従来の半導体装置の要部を示す断面図である。図３７に示すように、ＦＷＤを内蔵させるため、ウェハーの裏面側には、Ｐ型コレクタ層１とＮ型カソード層７が選択的に形成されている。
【００１７】
【発明が解決しようとする課題】
しかしながら、前記特許文献１に開示された従来の半導体装置では、つぎのような問題点がある。すなわち、ＩＧＢＴは、ＭＯＳＦＥＴと異なり、基板裏面側にＰ型コレクタ層を有する。そのため、ウェハー裏面を研削して薄くした後に、ウェハー表面の素子構造等に対して位置合わせをおこないながら、ウェハー裏面に対してパターニングおよびイオン注入等の処理をおこなって、Ｐ型コレクタ層とＮ型カソード層を形成する必要がある。
【００１８】
６００Ｖ耐圧クラスまたは１２００Ｖ耐圧クラスのＩＧＢＴは、汎用用途として最も用いられている。半導体材料がシリコンである場合、６００Ｖや１２００Ｖの耐圧を担うために必要な厚さは５０〜１５０μｍ程度である。このような薄いウェハーに対してイオン注入処理等をおこなうと、ウェハーに割れが発生しやすいため、極めて注意深くウェハーを取り扱う必要があり、技術的にも、歩留まり的にも実用的ではない。
【００１９】
また、前記特許文献３に開示された従来の半導体装置では、ダイオードの電流経路が素子表面のみの横型となるため、ダイオード電流密度が小さくなるという問題点がある。また、チップ面積に対するＩＧＢＴ部やＦＷＤ部の面積が減るため、電流密度が小さくなるという問題点もある。さらに、素子裏面の電位が素子の表面にも印加されるため、ＩＧＢＴモジュールを実装基板に実装する際の絶縁構造が複雑化し、ワイヤボンディングの手間が増えるという問題点もある。
【００２０】
本発明は、上記問題点に鑑みてなされたものであって、ＩＧＢＴとＦＷＤを同一半導体チップに集積した半導体装置を容易に製造することを可能とする構成の半導体装置を提供することを目的とする。また、本発明は、ＩＧＢＴとＦＷＤを同一半導体チップに集積した半導体装置を容易に製造することができる半導体装置の製造方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体装置は、第１導電型の高比抵抗ドリフト層を有する半導体基板、前記半導体基板の第１の主面側に選択的に設けられた第２導電型の高濃度チャネル領域、前記チャネル領域内に選択的に設けられた第１導電型の高濃度ソース領域、前記半導体基板の第１の主面側に設けられたゲート絶縁膜およびゲート電極を備えた絶縁ゲート部、前記チャネル領域と前記ソース領域の両方に電気的に接続するエミッタ電極、前記半導体基板の第２の主面側に設けられた第２導電型の高濃度コレクタ領域、および前記コレクタ領域に電気的に接続するコレクタ電極を備えた絶縁ゲート型バイポーラトランジスタ部と、前記半導体基板の第１の主面側に設けられ、かつ前記エミッタ電極に電気的に接続する第２導電型の高濃度アノード領域、および前記半導体基板のチップ側面に沿って設けられ、かつ前記コレクタ電極に電気的に接続する第１導電型の高濃度カソード領域を備えた還流用ダイオード部と、前記アノード領域と前記カソード領域との間に電界強度を緩和するために設けられた電界緩和部と、が同一半導体チップに設けられていることを特徴とする。
【００２２】
この発明において、前記絶縁ゲート型バイポーラトランジスタ部が電流阻止状態にあるときに前記コレクタ電極に正の降伏電圧が印加されたときの実効ベース接地電流利得は０．５以上であるとよい。また、絶縁ゲート型バイポーラトランジスタ部は、前記半導体チップの６０％以上の面積を占めているとよい。さらに、前記半導体チップの相対する辺の一方にのみ前記還流用ダイオード部が設けられている場合には、前記絶縁ゲート型バイポーラトランジスタ部は、前記還流用ダイオード部との境界から１００μｍ以上離れたところまで続いているとよい。また、前記半導体チップの相対する辺の両方に前記還流用ダイオード部が設けられている場合には、前記絶縁ゲート型バイポーラトランジスタ部は、相対する前記還流用ダイオード部の間で２００μｍ以上にわたって続いているとよい。さらに、前記第２導電型はｐ型であり、前記コレクタ領域の、前記半導体基板の第２の主面における活性化されたｐ型不純物の最大濃度は、１０15ｃｍ-3以上１０18ｃｍ-3以下であるとよい。
【００２３】
この発明によれば、チップ表面側にＩＧＢＴの表面素子構造およびＦＷＤのアノード領域を有し、チップ裏面側にＩＧＢＴのコレクタ領域を有し、チップ側面にＦＷＤのカソード領域を有し、ＦＷＤのアノード領域とカソード領域の間に電界緩和部を有する半導体装置が得られる。
【００２４】
また、上記目的を達成するため、本発明にかかる半導体装置の製造方法は、第１導電型の半導体基板の第１の主面にスクライブ領域の一部または全部を開口させたマスクを形成する工程と、前記マスクの開口部から前記半導体基板の深さ方向に第１導電型の不純物を拡散させて第１導電型のカソード領域を形成する工程と、前記半導体基板の第１の主面側の、前記スクライブ領域に囲まれた領域に、絶縁ゲート型バイポーラトランジスタの表面素子構造、還流用ダイオードのアノード領域、電界強度を緩和するために前記アノード領域と前記カソード領域との間に設けられる電界緩和部、および前記絶縁ゲート型バイポーラトランジスタのエミッタ電極と前記還流用ダイオードのアノード電極を兼ねる表面電極を形成する工程と、前記半導体基板を第２の主面側から研削して前記カソード領域を露出させる工程と、前記半導体基板の研削された面に１０15ｃｍ-2以下のドーズ量で第２導電型の不純物をイオン注入した後、６６０℃以下の温度で熱処理して前記絶縁ゲート型バイポーラトランジスタの第２導電型のコレクタ領域を形成する工程と、前記半導体基板の研削された面に、前記絶縁ゲート型バイポーラトランジスタのコレクタ電極と前記還流用ダイオードのカソード電極を兼ねる裏面電極を形成する工程と、ダイシングをおこなって前記スクライブ領域で個々のチップに切り離す工程と、を含むことを特徴とする。
【００２５】
この発明によれば、裏面研削をおこなう前に、半導体基板のスクライブ領域にカソード領域が形成され、裏面研削後、ＩＧＢＴのコレクタ領域を形成した後、ダイシングにより個々のチップに切り離される。
【００２６】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
実施の形態１．
実施の形態１にかかる半導体装置は、ＩＧＢＴ部と電界緩和部（以下、エッジ部とする）とＦＷＤ部が同一半導体チップに形成されており、チップ側面にＦＷＤ部のカソード部が設けられ、このカソード部とＦＷＤ部のアノード部との間にエッジ部が設けられた構成となっている。ＩＧＢＴ部は、ＮＰＴ型ＩＧＢＴ、ＰＴ型ＩＧＢＴまたはＦＳ型ＩＧＢＴにより構成される。
【００２７】
（ＮＰＴ型ＩＧＢＴの場合）
まず、ＩＧＢＴ部がＮＰＴ型ＩＧＢＴにより構成される場合について説明する。図１は、ＮＰＴ型ＩＧＢＴとＦＷＤを一体化した半導体装置の構成を示す断面図である。図１において、１０は半導体チップ、１１はＩＧＢＴ部、１２はＦＷＤアノード部、１３はＦＷＤカソード部、１４はエッジ部である。
【００２８】
ＦＷＤカソード部１３は、半導体チップ１０の相対する二辺のうちの一方の辺（図示例では左端の辺）に沿って設けられている。ＦＷＤアノード部１２は、エッジ部１４を挟んで、ＦＷＤカソード部１３に沿うように設けられている。エッジ部１４は半導体チップ１０の周縁に沿って、ＩＧＢＴ部１１を囲むように設けられている。
【００２９】
ＩＧＢＴ部１１では、Ｎ型の高比抵抗ドリフト層２１を挟んで、基板表面側にＩＧＢＴの表面素子構造２２が形成されており、基板裏面側にＰ型のコレクタ領域２３が設けられている。ＩＧＢＴの表面素子構造２２は、ドリフト層２１の表面に選択的に形成されたＰ型の高濃度チャネル領域２４、このチャネル領域２４内に選択的に形成されたＮ型の高濃度ソース領域２５、チャネル領域２４の表面上に形成されたゲート絶縁膜２６およびゲート電極２７よりなる絶縁ゲート部２８を備えている。
【００３０】
ＦＷＤアノード部１２では、Ｐ型の高濃度アノード領域３１が前記ドリフト層２１の表面に設けられている。ＦＷＤカソード部１３では、Ｎ型の高濃度カソード領域３２が、チップ側面において基板表面から基板裏面に達するように設けられている。なお、図示省略したが、カソード領域３２が基板表面に露出する部分は、酸化膜等の絶縁膜により被覆されている。エッジ部１４では、ガードリング構造やＲＥＳＵＲＦ構造などの周知のエッジ構造が前記ドリフト層２１の表面に形成されている。したがって、ＦＷＤは、ＦＷＤアノード部１２のアノード領域３１、エッジ部１４のエッジ構造の下のドリフト層２１およびＦＷＤカソード部１３のカソード領域３２によって構成されている。
【００３１】
表面電極４１は、ＩＧＢＴ部１１のチャネル領域２４およびソース領域２５の両方に電気的に接続するエミッタ電極と、ＦＷＤアノード部１２のアノード領域３１に電気的に接続するアノード電極を兼ねている。裏面電極４２は、ＩＧＢＴ部１１のコレクタ領域２３に電気的に接続するコレクタ電極と、ＦＷＤカソード部１３のカソード領域３２に電気的に接続するカソード電極を兼ねている。特に限定しないが、ドリフト層２１とコレクタ領域２３を合わせた厚さは、たとえば１００μｍである。
【００３２】
ここで、ＩＧＢＴがオフ状態のときにコレクタに正のバイアスを印加していくと、空乏層がエミッタ側からドリフト層２１中を広がるので、印加電圧の増加に伴ってドリフト層２１中の中性領域幅が減少する。したがって、ＰＮＰトランジスタ部の実効的なベース幅が小さくなり、γEが増加するので、αPNPが増加する。このように印加電圧に伴って変化するαPNPを、静的なαPNPと区別するため、本明細書では実効ベース接地電流利得と呼び、以下、αPNP-effとする。
【００３３】
図１に示す構成の半導体装置において、ＩＧＢＴ部１１が電流阻止状態にあるとき、コレクタ電極である裏面電極４２に正の降伏電圧が印加されたときのαPNP-effは０．５以上である。その理由については後述する。また、ＩＧＢＴ部１１の差し渡し長さは１００μｍ以上であるが、その理由については後述する。ＩＧＢＴ部１１の差し渡し長さとは、半導体チップ１０の一辺に沿って設けられたＦＷＤによって還流電流が流れることの影響を受けるＩＧＢＴ部１１の、そのＦＷＤアノード部１２との境界からの長さのことである。
【００３４】
つまり、図１に示すように、半導体チップ１０の相対する二辺のうちの一方にのみ沿ってＦＷＤが設けられている場合には、ＩＧＢＴ部１１は、ＩＧＢＴ部１１とＦＷＤアノード部１２との境界から１００μｍ以上離れたところまで続いている。また、図３に示すように、半導体チップ１０の相対する二辺にともにＦＷＤが設けられている場合には、図３の左側のＦＷＤに対するＩＧＢＴ部１１の差し渡し長さが１００μｍ以上であり、かつ図３の右側のＦＷＤに対するＩＧＢＴ部１１の差し渡し長さも１００μｍ以上であるので、左右のＦＷＤに挟まれるＩＧＢＴ部１１は２００μｍ以上の長さが必要である。
【００３５】
また、ＩＧＢＴ部１１の平面における面積は、半導体チップ１０の平面における面積の６０％以上である。その理由については後述する。また、コレクタ領域２３の基板裏面における活性化されたｐ型不純物の最大表面濃度は、１０15ｃｍ-3以上１０18ｃｍ-3以下である。その理由については後述する。各種設計値等を上述したような範囲に設定することによって、ＦＷＤ部がＩＧＢＴ部１１のオン動作に及ぼす影響を少なくすることができる。
【００３６】
上述した構成によって、つぎのようにＦＷＤの電流経路ができる。エミッタ電極である表面電極４１に正のバイアス電圧を印加すると、アノード領域３１からホールが注入される。そのホールは、エッジ部１４の下を流れてカソード領域３２に達する。一方、電子は、裏面電極４２からカソード領域３２を経由してエッジ部１４の下のドリフト層２１を通り、アノード領域３１に至る。
【００３７】
図１に破線で示す矢印のように、ＦＷＤによる電流経路は半導体基板の垂直方向（深さ方向）に対して斜めに角度をなしているので、還流電流はＩＧＢＴ部１１の外側に向かって流れる。したがって、アノード領域３１とＩＧＢＴ部１１との間に絶縁性トレンチなどの非干渉領域を設けてもよいが、特に非干渉領域を設けなくても、ラッチアップ等の寄生効果はほとんどない。
【００３８】
つぎに、図１（厳密には図３）に示す半導体装置の製造プロセスについて説明する。図２は、図１に示す半導体装置の製造プロセスを説明するための図である。まず、たとえば比抵抗が２８Ωｃｍで、厚さが６２５μｍのＮ型ＦＺウェハーよりなる半導体基板５１の表面に、たとえば２４０００オングストロームの厚さの熱酸化膜５２を形成する。そして、この熱酸化膜５２をパターニングして、スクライブライン５３（破線で示す）を中心としてカソード領域３２を形成するのに十分な開口幅のスクライブ領域５４を開口する（図２（ａ））。
【００３９】
ついで、熱酸化膜５２よりなるマスクおよびスクライブ領域５４の開口部上に、リンを含む酸化膜を堆積する。そのリンを含む酸化膜のみを除去した後、たとえば１３００℃で１７０時間のドライブ熱処理をおこなう。これによって、リンがスクライブ領域５４の開口部から約２００μｍの深さまで拡散し、深さＸｊがおおよそ２００μｍのカソード領域３２が形成される（図２（ｂ））。
【００４０】
熱酸化膜５２を除去した後、フィールド酸化やゲート酸化膜の形成やポリシリコン等のパターニングなどの表面プロセスをおこない、ＩＧＢＴ部１１の表面素子構造２２やＦＷＤアノード部１２の表面素子構造を形成する（図２（ｃ））。表面プロセス等の詳細については、本発明の要旨ではないので、説明を省略する。
【００４１】
表面プロセス終了後、半導体基板５１の裏面を研削して、最終的な基板厚さを１００μｍとする。このように薄ウェハー化することによって、基板表面からの拡散により形成されたカソード領域３２が基板裏面（研削面）に露出する。その後、基板裏面にＰ型不純物としてたとえばボロンを１．０×１０15ｃｍ-2のドーズ量でイオン注入し、たとえば３５０℃で熱処理する。これによって、基板裏面にコレクタ領域２３が形成される（図２（ｄ））。
【００４２】
なお、ボロンのドーズ量を、ＩＧＢＴ部１１のオン電圧値が所定の値になるよう調整する。また、熱処理温度は、基板表面側のメタル層、すなわち表面電極４１の融点よりも低い温度とする。たとえば表面電極４１が１．０％のシリコンを含むアルミニウムのシリサイドの場合には、融点が６６０℃であるので、それよりも低い温度で熱処理をおこなう。上述した製造条件によれば、２００Ａ／ｃｍ2の電流密度でのオン電圧は１．６２Ｖとなる。
【００４３】
その後、基板裏面にたとえばアルミニウム、チタン、ニッケルおよび金を蒸着して４層構造の裏面電極４２を形成する。最後にダイシングをおこない、スクライブライン５３で個々のチップに切り離すことによって、図１に示す構成の半導体装置が完成する。
【００４４】
なお、図４に示すように、ドリフト層２１においてＦＷＤによる電流経路となる領域４３（図４においてハッチングを付した領域）にのみ選択的ライフタイム制御をおこなうようにしてもよい。このようにすれば、ＩＧＢＴ部１１のオン電圧を低くするとともに、ＦＷＤ部を高速リカバリー特性とすることができる。また、たとえば本実施の形態の半導体装置をインバータに適用した場合、そのインバータ動作においてＩＧＢＴ部１１がターンオンする際に、別アームの半導体装置のＦＷＤ部が逆回復するときの逆回復ピーク電流と逆回復電荷を小さくすることができるので、ターンオン損失を低減することができる。
【００４５】
選択的ライフタイムキラーを導入するにはつぎのようにすればよい。たとえば、表面プロセスの途中で基板表面側を全面、酸化膜で覆い、その酸化膜をパターニングしてＦＷＤ部のみを開口させる。そして、その酸化膜の開口部から白金を８７０℃の温度で拡散させることによって、ＦＷＤ部近傍にだけライフタイムキラーが導入されるので、ＦＷＤ部のみのライフタイムを低減させることができる。
【００４６】
あるいは、ＦＷＤ部のみが開口するパターンの厚さ５０μｍ程度のレジスト等をマスクとして、ＦＷＤ部に１〜３０ＭｅＶの加速電圧でヘリウム等の軽イオンを照射し、ＦＷＤ部に欠陥を生成させる。その後、３３０℃程度の温度で熱処理をおこない、所定のダイオード順電圧とする。
【００４７】
いずれの方法によっても、ＩＧＢＴ部１１にライフタイム制御を導入せずにＩＧＢＴのαTを１程度としたまま、ＦＷＤ部の蓄積キャリアを低減させることができるので、ＦＷＤの逆回復を高速にすることができる。なお、ウェハーまたは半導体チップ１０の全面に電子線を照射してＩＧＢＴ部１１のオン電圧をある程度増加させることにより、ＦＷＤ部の蓄積キャリアを低減させるようにしてもよい。
【００４８】
（ＦＳ型ＩＧＢＴの場合）
つぎに、ＩＧＢＴ部がＦＳ型ＩＧＢＴにより構成される場合について説明する。図６は、ＦＳ型ＩＧＢＴとＦＷＤを一体化した半導体装置の構成を示す断面図である。図６に示すように、ドリフト層２１とコレクタ領域２３との間に、Ｎ型のＦＳ層２９が設けられている。このＦＳ層２９は、ＦＷＤアノード部１２およびエッジ部１４を通ってカソード領域３２にまで達している。
【００４９】
ドリフト層２１とＦＳ層２９とコレクタ領域２３を合わせた厚さは、特に限定しないが、たとえば７０μｍである。その他の構成は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様であるので、図１に示す構成と同様の構成については同一の符号を付して説明を省略する。
【００５０】
図６に示す構成の半導体装置において、αPNP-eff、ＩＧＢＴ部１１の差し渡し長さ、半導体チップ１０の面積に対するＩＧＢＴ部１１の面積の比率、およびコレクタ領域２３の基板裏面における活性化されたｐ型不純物の最大表面濃度のそれぞれについて、適当な範囲等は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様である。それぞれの理由については後述する。
【００５１】
また、図６に示す構成の半導体装置において、ＦＷＤの電流経路は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様である。また、製造プロセスも上述したＮＰＴ型ＩＧＢＴを一体化させた場合とほぼ同様であるが、７０μｍの厚さまでウェハーの裏面を研削した後、ＦＳ層２９を形成するためにウェハー裏面にリンを深めにイオン注入する工程が増える。また、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様に、ＦＳ型ＩＧＢＴを一体化させた場合も、ドリフト層２１においてＦＷＤによる電流経路となる領域に選択的ライフタイムキラーを導入してもよい。
【００５２】
（ＰＴ型ＩＧＢＴの場合）
つぎに、ＩＧＢＴ部がＰＴ型ＩＧＢＴにより構成される場合について説明する。図８は、ＰＴ型ＩＧＢＴとＦＷＤを一体化した半導体装置の構成を示す断面図である。図８に示すように、ドリフト層２１とコレクタ領域２３との間に、Ｎ型のバッファ層３０が設けられている。このバッファ層３０は、ＦＷＤアノード部１２およびエッジ部１４を通ってカソード領域３２にまで達している。
【００５３】
ドリフト層２１とバッファ層３０を合わせた厚さは、特に限定しないが、たとえば７０μｍである。その他の構成は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様であるので、図１に示す構成と同様の構成については同一の符号を付して説明を省略する。
【００５４】
図８に示す構成の半導体装置において、αPNP-eff、ＩＧＢＴ部１１の差し渡し長さ、半導体チップ１０の面積に対するＩＧＢＴ部１１の面積の比率、およびコレクタ領域２３の基板裏面における活性化されたｐ型不純物の最大表面濃度のそれぞれについて、適当な範囲等は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様である。それぞれの理由については後述する。
【００５５】
また、図８に示す構成の半導体装置において、ＦＷＤの電流経路は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様である。また、製造プロセスも上述したＮＰＴ型ＩＧＢＴを一体化させた場合とほぼ同様である。ただし、コレクタ領域２３となるＰ型ＣＺウェハー上に、Ｎ型バッファ層３０およびＮ型ドリフト層２１をエピタキシャル成長させたウェハーを用いるので、ウェハー裏面の研削後、コレクタ領域２３を形成するためのイオン注入処理およびに熱処理は不要である。また、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様に、ＰＴ型ＩＧＢＴを一体化させた場合も、ドリフト層２１においてＦＷＤによる電流経路となる領域に選択的ライフタイムキラーを導入してもよい。
【００５６】
（αPNP-eff≧０．５の理由）
つぎに、ＩＧＢＴ部１１が電流阻止状態にあるとき、裏面電極４２に正の降伏電圧が印加されたときのαPNP-effが０．５以上である理由について説明する。図１０は、実施の形態１にかかる３タイプの半導体装置（図１、図６、図８参照）の出力特性を示す図である。図１０において、ＦＷＤ内蔵ＮＰＴ−ＩＧＢＴ、ＦＷＤ内蔵ＦＳ−ＩＧＢＴおよびＦＷＤ内蔵ＰＴ−ＩＧＢＴは、それぞれ図１、図６および図８に示す半導体装置の出力特性である。また、比較例として、図１０に、ＦＷＤを一体化させていないＮＰＴ−ＩＧＢＴ単独の素子の出力特性を従来ＮＰＴ−ＩＧＢＴとして示す。
【００５７】
図１０より、ＦＷＤ内蔵ＮＰＴ−ＩＧＢＴとＦＷＤ内蔵ＦＳ−ＩＧＢＴの出力特性は、従来ＮＰＴ−ＩＧＢＴの出力特性とほぼ同じであることがわかる。それに対して、ＦＷＤ内蔵ＰＴ−ＩＧＢＴのオン電圧は、ＦＷＤ内蔵ＮＰＴ−ＩＧＢＴ、ＦＷＤ内蔵ＦＳ−ＩＧＢＴおよび従来ＮＰＴ−ＩＧＢＴのオン電圧よりも数倍高くなっており、いわゆる「とび（ｓｎａｐ−ｂａｃｋ）」と呼ばれる現象が起こっていることがわかる。
【００５８】
図５、図７および図９は、それぞれ図１、図６および図８に示す半導体装置において、ゲートがオン状態のときに注入される電子およびホールの動きを模式的に示す断面図である。ＦＷＤ内蔵ＮＰＴ−ＩＧＢＴの場合、図５に示すように、ゲートから注入された電子は、カソード領域３２に向かって流れる。その際、電子（ｅ-）が、コレクタ領域２３の近傍のドリフト層２１を通るときに電圧降下が生じる。
【００５９】
その電圧降下がコレクタ領域２３とドリフト層２１とのビルトイン電圧よりも大きくなれば、コレクタ領域２３からホール（ｈ+）が注入される。それによって、伝導度が変調し、オン電圧が低くなる。ＦＷＤ内蔵ＮＰＴ−ＩＧＢＴの場合、２８Ωｃｍの高比抵抗のドリフト層２１とコレクタ領域２３が接しているので、わずかな電流が流れるだけで容易に電圧降下が生じる。
【００６０】
ＦＷＤ内蔵ＦＳ−ＩＧＢＴの場合は、図７に示すように、ゲートから注入され、カソード領域３２に向かって流れる電子がＦＳ層２９を通るときに電圧降下が生じる。その電圧降下がコレクタ領域２３とＦＳ層２９とのビルトイン電圧よりも大きくなれば、コレクタ領域２３からホール（ｈ+）が注入される。それによって、伝導度が変調し、オン電圧が低くなる。
【００６１】
ＦＷＤ内蔵ＦＳ−ＩＧＢＴの場合には、ＦＳ層２９がドリフト層２１よりも高濃度であるため、ＦＳ層２９の抵抗がドリフト層２１の抵抗よりも小さくなる。したがって、ビルトイン電圧よりも大きくなるような電圧降下を生じるには、ＦＷＤ内蔵ＮＰＴ−ＩＧＢＴよりも高い電流が必要になるので、ＦＷＤ内蔵ＮＰＴ−ＩＧＢＴよりもオン電圧がわずかに高くなる。
【００６２】
ＦＷＤ内蔵ＰＴ−ＩＧＢＴの場合は、図９に示すように、ゲートから注入され、カソード領域３２に向かって流れる電子がバッファ層３０を通るときに電圧降下が生じる。その電圧降下がコレクタ領域２３とバッファ層３０とのビルトイン電圧よりも大きくなれば、コレクタ領域２３からホール（ｈ+）が注入され、伝導度が変調してオン電圧が低くなる。
【００６３】
しかし、ＦＷＤ内蔵ＰＴ−ＩＧＢＴの場合、バッファ層３０がＦＳ層２９よりもドナー濃度が濃くなるように形成されているため、バッファ層３０の抵抗はＦＳ層２９の抵抗よりも１桁以上小さい。したがって、電子がバッファ層３０を通る際にＰＮ接合のビルトイン電圧分だけ電圧降下を生じさせるには、ＦＷＤ内蔵ＮＰＴ−ＩＧＢＴやＦＷＤ内蔵ＦＳ−ＩＧＢＴよりも数倍高い電流が流れる必要がある。そのため、コレクタ領域２３からホールが注入されず、ＩＧＢＴがオンしづらい状態となり、出力特性に「とび」が生じる原因となっている。
【００６４】
ＦＷＤ内蔵ＦＳ−ＩＧＢＴとＦＷＤ内蔵ＰＴ−ＩＧＢＴとで上述したような相違点が生じる原因は、主にγEとαTの違いである。いずれもαPNP（≒γEαT）は０．３程度である。γEについては、ＦＷＤ内蔵ＰＴ−ＩＧＢＴが０．９９以上であるのに対して、ＦＷＤ内蔵ＦＳ−ＩＧＢＴは０．３程度である。また、αTについては、ＦＷＤ内蔵ＰＴ−ＩＧＢＴでは０．３程度まで小さくするが、ＦＷＤ内蔵ＦＳ−ＩＧＢＴではほぼ１である。
【００６５】
ＦＷＤ内蔵ＰＴ−ＩＧＢＴの場合、コレクタ領域２３は高濃度のＣＺウェハーにより構成される。そのため、コレクタ領域２３から注入される少数キャリアの量が多くなる。それをある程度を抑えるには、高濃度（５×１０16ｃｍ-3）のバッファ層３０を形成する必要がある。
【００６６】
それに対して、ＦＷＤ内蔵ＦＳ−ＩＧＢＴでは、コレクタ領域２３はイオン注入により形成されるため、ＦＷＤ内蔵ＰＴ−ＩＧＢＴに比べて少数キャリアの注入量が少ない。したがって、ＦＳ層２９の濃度は、空乏層の広がりを抑える程度（積分濃度で最低１×１０12ｃｍ-2）でよい。ＦＳ層２９の厚さが５μｍであるとすれば、最大濃度は約５×１０15ｃｍ-3で十分である。このような違いにより、上述したような出力特性の違いが生じる。
【００６７】
以上の内容から、本発明者らは、ＩＧＢＴ部１１のタイプ別によりＦＷＤ部からのオン特性への影響を分ける指標の一つとして、ＩＧＢＴ部１１がオフ状態にあるときに、正の降伏電圧をコレクタ電極（裏面電極４２）に印加したときのαPNP-effが有効であることを導き出した。図１１は、コレクタへの印加電圧ＶｋａとαPNP-effとの関係を示す特性図である。
【００６８】
図１１より、ＦＷＤ内蔵ＰＴ−ＩＧＢＴの場合、バッファ層３０のドナー濃度が十分に高いので、コレクタへの印加電圧が大きくなって中性領域がバッファ層３０だけになっても、αPNP-effの増加は緩慢である。したがって、コレクタへの印加電圧が降伏電圧（ここでは７００Ｖとする）に達しても、電流利得はほとんど変化しない。
【００６９】
それに対して、ＦＷＤ内蔵ＮＰＴ−ＩＧＢＴおよびＦＷＤ内蔵ＦＳ−ＩＧＢＴの場合には、コレクタへの印加電圧が増大するのに伴って、αPNP-effも増大する。したがって、コレクタへの印加電圧が降伏電圧（７００Ｖ）に達したときには、電流利得は３〜４倍程度に増加している。このことが、ＩＧＢＴ部１１の出力特性に関係している。
【００７０】
つまり、コレクタに降伏電圧まで印加したことによって空乏層が広がっているにもかかわらず、αPNP-effが低いということは、コレクタ領域２３の手前、すなわちコレクタ領域２３よりもドリフト層２１側に高濃度のＮ型領域が存在することを意味している。したがって、ＩＧＢＴ部１１のゲートがオン状態のときに注入された電子の一部は、コレクタ領域２３の手前の高濃度のＮ型領域を経由してカソード領域３２へ流れる。そのときの電圧降下は、高濃度のＮ型領域の抵抗成分が低いため、大電流が流れないとＰＮ接合のビルトイン電圧に到達しない。
【００７１】
一方、静的なαPNPに対して、コレクタに降伏電圧を印加したときのαPNP-effが高いということは、コレクタ領域２３の手前にあるＮ型領域のドナー濃度が低いことを意味する。換言すれば、コレクタ領域２３の手前のＮ型領域の抵抗成分は高い。したがって、ＩＧＢＴ部１１のゲートがオン状態のときに注入された電子がカソード領域３２に流れ込むときの電圧降下は、小電流でも容易にＰＮ接合のビルトイン電圧に到達する。そのため、出力特性に「とび」が発生せずに、低いオン電圧となる。
【００７２】
図１２は、コレクタに降伏電圧を印加したときのαPNP-effと、２００Ａ／ｃｍ2の電流密度におけるＩＧＢＴ部１１のオン電圧との関係を示す特性図である。図１２より、αPNP-effが０．５より小さくなると、オン電圧が急激に増加するのがわかる。オン電圧が急激に増加する理由は、上述したように、コレクタ領域２３の手前にあるＮ型領域のドナー濃度が高いことによって、電圧降下が小さくなり、それによって出力特性に「とび」が発生するからである。以上、詳述した理由により、実施の形態１にかかる半導体装置では、ゲートオフ時のコレクタに降伏電圧を印加したときのαPNP-effは０．５以上であるのが適当である。
【００７３】
（ＩＧＢＴ部１１の差し渡し長さ≧１００μｍの理由）
つぎに、ＩＧＢＴ部１１の差し渡し長さが１００μｍ以上である理由について説明する。図１３は、チップ内活性領域の面積に対するＩＧＢＴ部１１の面積比と、２００Ａ／ｃｍ2の電流密度におけるＩＧＢＴ部１１のオン電圧との関係を示す特性図である。図１３には、ＩＧＢＴ部１１の差し渡し長さを１〜１０００μｍとしたときの特性が示されている。なお、図１３において、ＦＷＤを一体化させていないＩＧＢＴのオン電圧値をＶdiodeとして示している。
【００７４】
図１３より、たとえばＩＧＢＴ部１１の面積比を６６％とした場合、ＩＧＢＴ部１１の差し渡し長さが長いほど、ＦＷＤがない場合のオン電圧値Ｖdiodeに近づくが、ＩＧＢＴ部１１の差し渡し長さが短いほどオン電圧が増加することがわかる。これは、ＩＧＢＴ部１１の差し渡し長さが長いほど、カソード領域３２ヘ到達するまでに電子が流れる距離が長くなり、その分、抵抗成分が増加するので、電子が流れる際の電圧降下が大きくなり、コレクタ領域２３のＰＮ接合ビルトイン電圧を超えることが可能となるからである。図１３によれば、オン電圧がＶdiodeに漸近するには、ＩＧＢＴ部１１の差し渡し長さが１００μｍ以上であればよいことがわかる。
【００７５】
ところで、前記特許文献４に開示されたアノードショート型構造では、ＩＧＢＴ部の差し渡し長さはおおよそ１〜１０μｍに相当する。ゲートから注入された電子がカソード（いわゆるショート部）に流れこむまでの長さが１〜１０μｍ程度では、その際の電圧降下がＰＮ接合のビルトイン電圧を超えることは困難であるため、出力特性に「とび」が発生してしまい、オン電圧が大きくなってしまう。
【００７６】
（ＩＧＢＴ部１１の面積比≧６０％の理由）
つぎに、ＩＧＢＴ部１１の平面における面積が、半導体チップ１０の平面における面積の６０％以上である理由について説明する。従来の一般的な実機動作を考慮すると、ＩＧＢＴモジュールにおけるＩＧＢＴチップとＦＷＤチップの面積の比は、２対１程度である。これは、実機動作において、総合損失が最も小さくなるようにチップ面積等を決めていくと、ほぼこのような値となるからである。
【００７７】
また、動作環境によっては、ＩＧＢＴチップの面積比がそれ以上の場合もある。したがって、実施の形態１にかかる半導体装置においても、ＩＧＢＴ部１１の面積比は、実機の動作環境にもよるが、活性部全体の６０％以上となるように設計する必要がある。このことと、上述したＩＧＢＴ部１１の差し渡し長さの検討内容とから、ＩＧＢＴ部１１の面積比は６０％以上であり、かつＩＧＢＴ部１１に差し渡し長さが１００μｍ以上となる部分が含まれることが望ましい。
【００７８】
（エッジ部１４の長さとダイオード逆回復損失との関係）
図１、図６または図８に示すように、ＦＷＤの電流経路はエッジ部１４の下を通っている。そのため、エッジ部１４の長さがＦＷＤ部の逆回復損失の特性に大きな影響を及ぼす。したがって、エッジ部１４の長さは、設計耐圧が確保できる範囲内で、できるだけ短くするのが好ましい。エッジ部１４の長さは、ガードリング構造やＲＥＳＵＲＦ構造などのエッジ構造により決まるが、エッジ構造で決まる耐圧は、平面接合でのドリフト層厚で決まる降伏電圧よりは大きくならない。したがって、エッジ部１４で設計耐圧を確保するには、エッジ部１４の長さはドリフト層２１の厚さよりも長くなる。
【００７９】
図１４は、エッジ部１４の長さに対するドリフト層２１の厚さの比と、ＦＷＤ部の逆回復損失との関係を示す特性図である。なお、縦軸については、従来のＩＧＢＴモジュールにおけるダイオード逆回復損失を１として規格化している。横軸の値については、ドリフト層２１の厚さに対してエッジ部１４の長さが長くなるほど小さくなる。図１４に示す特性図では、ドリフト層２１の厚さを１００μｍとし、エッジ部１４の長さを２３０μｍ（フィールドプレート構造）から５００μｍ（ガードリング構造）とした。
【００８０】
図１４より、エッジ部１４が長くなるほど、ダイオード逆回復損失が大きくなることがわかる。エッジ部１４が最長のもの（ガードリング構造）では、逆回復損失が従来の３倍程度となるが、エッジ部１４の長さがドリフト層２１の厚さの２．５倍（すなわち、横軸の値が０．４）以下であれば、逆回復損失が従来の１．５倍以下になるので、望ましい。
【００８１】
（コレクタ領域２３の最大表面濃度が１０15〜１０18ｃｍ-3である理由）
つぎに、コレクタ領域２３の基板裏面における活性化されたｐ型不純物の最大表面濃度が、１０15ｃｍ-3以上１０18ｃｍ-3以下である理由について説明する。カソード領域３２が裏面電極４２にオーミック接触するには、カソード領域３２の、裏面電極４２に接触する面の表面濃度は、１．０×１０18ｃｍ-3以上である必要があり、望ましくは１．０×１０19ｃｍ-3以上であるとよい。なおかつ、カソード領域３２の、裏面電極４２に接触する面の表面濃度は、ボロンのイオン注入および熱処理により形成されるコレクタ領域２３の表面濃度よりも高くなければならない。
【００８２】
図１５は、カソード領域３２の深さ方向の濃度分布を示す図である。図１５より、基板表面から１００μｍの深さにおけるカソード領域３２の濃度を１．０×１０19ｃｍ-3とし、コレクタ領域２３の活性化最大濃度を１．０×１０19ｃｍ-3以下、望ましくは１．０×１０18ｃｍ-3以下とすればよい。
【００８３】
上述した実施の形態１によれば、ウェハー表面側から不純物拡散によりカソード領域３２を形成した後、ウェハー裏面を研削してその研削面にカソード領域３２を露出させ、コレクタ領域２３の形成後に裏面電極４２を形成することによって、カソード領域３２を裏面電極４２にオーミック接触させることができる。したがって、従来のＩＧＢＴとＦＷＤを一体化させた半導体装置のように薄ウェハー化した後に、ウェハー表面側の構造との位置合わせをおこなってマスクをパターニングする必要がないので、製造段階においてウェハー割れを起こすことなく、ＩＧＢＴとＦＷＤを一体化させた半導体装置を容易に作製することができる。また、カソード領域３２をエッジストッパーとして兼用することもできる。また、アノード領域３１をチャネル領域２４と共有することもできる。
【００８４】
実施の形態２．
実施の形態２にかかる半導体装置は、ＩＧＢＴ部とエッジ部とＦＷＤ部が同一半導体チップに形成されており、チップの深さ方向、すなわち縦方向にＦＷＤの電流経路を有する構成となっている。ＩＧＢＴ部は、ＮＰＴ型ＩＧＢＴ、ＰＴ型ＩＧＢＴまたはＦＳ型ＩＧＢＴにより構成される。
【００８５】
（ＮＰＴ型ＩＧＢＴの場合）
まず、ＩＧＢＴ部がＮＰＴ型ＩＧＢＴにより構成される場合について説明する。図１６は、ＮＰＴ型ＩＧＢＴとＦＷＤを一体化した半導体装置の構成を示す断面図である。図１６において、１１０は半導体チップ、１１１はＩＧＢＴ部、１１２はＦＷＤ部、１１４はエッジ部である。
【００８６】
ＦＷＤ部１１２は、半導体チップ１１０の相対する二辺のうちの一方の辺（図示例では左側の辺）に沿って設けられている。エッジ部１１４は半導体チップ１１０の周縁に沿って、ＩＧＢＴ部１１１を囲むように設けられている。
【００８７】
ＩＧＢＴ部１１１では、Ｎ型の高比抵抗ドリフト層１２１を挟んで、基板表面側にＩＧＢＴの表面素子構造１２２が形成されており、基板裏面側にＰ型のコレクタ領域１２３が設けられている。ＩＧＢＴの表面素子構造１２２は、ドリフト層１２１の表面に選択的に形成されたＰ型の高濃度チャネル領域１２４、このチャネル領域１２４内に選択的に形成されたＮ型の高濃度ソース領域１２５、チャネル領域１２４の表面上に形成されたゲート絶縁膜１２６およびゲート電極１２７よりなる絶縁ゲート部１２８を備えている。特に限定しないが、ＩＧＢＴ部１１１におけるドリフト層１２１とコレクタ領域１２３を合わせた厚さは、たとえば１００μｍである。
【００８８】
ＦＷＤ部１１２では、前記ドリフト層１２１を挟んで、基板表面側にＰ型の高濃度アノード領域１３１が設けられており、基板裏面側にＮ型の高濃度カソード領域１３２が設けられている。エッジ部１１４では、ガードリング構造やＲＥＳＵＲＦ構造などの周知のエッジ構造が前記ドリフト層１２１の表面に形成されている。特に限定しないが、ＦＷＤ部１１２におけるドリフト層１２１の厚さは、たとえば６０μｍである。
【００８９】
表面電極１４１は、ＩＧＢＴ部１１１のチャネル領域１２４およびソース領域１２５の両方に電気的に接続するエミッタ電極と、ＦＷＤ部１１２のアノード領域１３１に電気的に接続するアノード電極を兼ねている。裏面電極１４２は、ＩＧＢＴ部１１１のコレクタ領域１２３に電気的に接続するコレクタ電極と、ＦＷＤ部１１２のカソード領域１３２に電気的に接続するカソード電極を兼ねている。
【００９０】
なお、図１９に示す変形例のように、ＩＧＢＴ部１１１とＦＷＤ部１１２とが入れ替わった構成としてもよい。図１６に示す配置と図１９に示す配置には、何ら特性上の違いはない。
【００９１】
図１６または図１９に示す構成の半導体装置において、ＩＧＢＴ部１１１が電流阻止状態にあるとき、コレクタ電極である裏面電極１４２に正の降伏電圧が印加されたときのαPNP-effは０．５以上である。その理由は、実施の形態１で説明した通りである。ただし、実施の形態１での説明を実施の形態２で引用する際には、実施の形態１の該当する説明の中で、図５の代わりに図２１を参照するものとする。図２１は、図１９に示す半導体装置において、ゲートがオン状態のときに注入される電子およびホールの動きを模式的に示す断面図である。
【００９２】
また、ＩＧＢＴ部１１１の差し渡し長さは１００μｍ以上である。実施の形態１の図３に示す例のように、半導体チップ１１０の相対する二辺にともにＦＷＤが設けられている場合には、左右のＦＷＤに挟まれるＩＧＢＴ部１１１は２００μｍ以上の長さが必要である。この差し渡し長さの理由も、実施の形態１で説明した通りである。
【００９３】
また、ＩＧＢＴ部１１１の平面における面積は、半導体チップ１１０の平面における面積の６０％以上である。この理由も、実施の形態１で説明した通りである。また、ＦＷＤ部１１２において、カソード領域１３２のＩＧＢＴ部１１１側の端部は、アノード領域１３１のＩＧＢＴ部１１１側の端部から１００μｍ以上、ＩＧＢＴ部１１１から遠ざかる方向に、離れている。その理由については後述する。
【００９４】
また、コレクタ領域１２３の基板裏面における活性化されたｐ型不純物の最大表面濃度は、１０18ｃｍ-3以下である。その理由については後述する。各種設計値等を上述したような範囲に設定することによって、ＦＷＤ部１１２がＩＧＢＴ部１１１のオン動作に及ぼす影響を少なくすることができる。
【００９５】
上述した構成によって、つぎのようにＦＷＤの電流経路ができる。エミッタ電極である表面電極１４１に正のバイアス電圧を印加すると、アノード領域１３１からホールが注入される。そのホールは、ドリフト層１２１を流れてカソード領域１３２に達する。なお、アノード領域１３１とＩＧＢＴ部１１１との間に絶縁性トレンチなどの非干渉領域を設けてもよい。
【００９６】
つぎに、図１６に示す半導体装置（厳密には、チップの左右両端にＦＷＤが配置された構成）の製造プロセスについて説明する。図１７および図１８は、図１６に示す半導体装置の製造プロセスを説明するための図である。まず、たとえば比抵抗が２８Ωｃｍで、厚さが６２５μｍのＮ型ＦＺウェハーよりなる半導体基板１５１の表面に、たとえば２４０００オングストロームの厚さの熱酸化膜１５２を形成する。そして、この熱酸化膜１５２をパターニングして、スクライブライン１５３（破線で示す）を中心としてカソード領域１３２を形成するのに十分な開口幅のスクライブ領域１５４を開口する（図１７（ａ））。
【００９７】
ついで、熱酸化膜１５２よりなるマスクおよびスクライブ領域１５４の開口部上に、リンを含む酸化膜を堆積する。そのリンを含む酸化膜のみを除去した後、たとえば１３００℃で８０時間のドライブ熱処理をおこなう。これによって、リンがスクライブ領域１５４の開口部から約１００μｍの深さまで拡散し、深さＸｊがおおよそ１００μｍのカソード領域１３２が形成される（図１７（ｂ））。
【００９８】
熱酸化膜１５２を除去した後、リンをドープしながら、基板表面にたとえば厚さ６０μｍのエピタキシャル層１５５を成長させる（図１７（ｃ））。このエピタキシャル層１５５の比抵抗は、半導体基板１５１と同じ２８Ωｃｍとする。ここまでで、カソード領域１３２が埋め込まれた状態となる。
【００９９】
ついで、フィールド酸化やゲート酸化膜の形成やポリシリコン等のパターニングなどの表面プロセスをおこない、ＩＧＢＴ部１１１の表面素子構造１２２やＦＷＤ部１１２の表面素子構造を形成する（図１８（ｄ））。表面プロセス等の詳細については、本発明の要旨ではないので、説明を省略する。
【０１００】
表面プロセス終了後、半導体基板１５１の裏面を研削して、最終的な基板厚さを１００μｍとする。このように薄ウェハー化することによって、カソード領域１３２が基板裏面（研削面）に露出する。その後、基板裏面にＰ型不純物としてたとえばボロンを１．０×１０15ｃｍ-2のドーズ量でイオン注入し、たとえば３５０℃で熱処理する。これによって、基板裏面にコレクタ領域１２３が形成される（図１８（ｅ））。
【０１０１】
なお、ボロンのドーズ量を、ＩＧＢＴ部１１１のオン電圧値が所定の値になるよう調整する。また、熱処理温度については、実施の形態１と同様に、基板表面側のメタル層、すなわち表面電極１４１の融点よりも低い温度とする。上述した製造条件によれば、２００Ａ／ｃｍ2の電流密度でのオン電圧は１．６２Ｖとなる。
【０１０２】
その後、基板裏面にたとえばアルミニウム、チタン、ニッケルおよび金を蒸着して４層構造の裏面電極１４２を形成する。最後にダイシングをおこない、スクライブライン１５３で個々のチップに切り離すことによって、図１６に示す構成の半導体装置が完成する。
【０１０３】
なお、図２０に示すように、ドリフト層１２１においてＦＷＤによる電流経路となる領域１４３（図２０においてハッチングを付した領域）にのみ選択的ライフタイム制御をおこなうようにしてもよい。このようにすれば、ＩＧＢＴ部１１１のオン電圧を低くするとともに、ＦＷＤ部１１２を高速リカバリー特性とすることができる。
【０１０４】
また、たとえば本実施の形態の半導体装置をインバータに適用した場合、そのインバータ動作においてＩＧＢＴ部１１１がターンオンする際に、別アームの半導体装置のＦＷＤ部１１２が逆回復するときの逆回復ピーク電流と逆回復電荷を小さくすることができるので、ターンオン損失を低減することができる。選択的ライフタイムキラーの導入方法については、実施の形態１において説明した通りである。
【０１０５】
（ＦＳ型ＩＧＢＴの場合）
つぎに、ＩＧＢＴ部がＦＳ型ＩＧＢＴにより構成される場合について説明する。図２２は、ＦＳ型ＩＧＢＴとＦＷＤを一体化した半導体装置の構成を示す断面図である。図２２に示すように、ドリフト層１２１とコレクタ領域１２３との間に、Ｎ型のＦＳ層１２９が設けられている。なお、図２２に示す例は、図１９に示す変形例と同様に、ＩＧＢＴ部１１１とＦＷＤ部１１２とが入れ替わった構成となっているが、入れ替わっていない構成に対する特性上の違いはない。
【０１０６】
ドリフト層１２１とＦＳ層１２９とコレクタ領域１２３を合わせた厚さは、特に限定しないが、たとえば１００μｍである。その他の構成は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様であるので、図１６に示す構成と同様の構成については同一の符号を付して説明を省略する。
【０１０７】
図２２に示す構成の半導体装置において、αPNP-eff、ＩＧＢＴ部１１１の差し渡し長さ、半導体チップ１１０の面積に対するＩＧＢＴ部１１１の面積の比率のそれぞれについて、適当な範囲等は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様であり、それぞれの理由については実施の形態１で説明した通りである。
【０１０８】
ただし、αPNP-effの理由について、実施の形態１での説明を実施の形態２で引用する際には、実施の形態１の該当する説明の中で、図７の代わりに図２３を参照するものとする。図２３は、図２２に示す半導体装置において、ゲートがオン状態のときに注入される電子およびホールの動きを模式的に示す断面図である。
【０１０９】
また、カソード領域１３２とアノード領域１３１とのＩＧＢＴ部１１１側の端部のずれ、およびコレクタ領域１２３の基板裏面における活性化されたｐ型不純物の最大表面濃度のそれぞれについて、適当な範囲等は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様である。これらの理由については後述する。
【０１１０】
また、図２２に示す構成の半導体装置において、ＦＷＤの電流経路は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様である。また、製造プロセスも上述したＮＰＴ型ＩＧＢＴを一体化させた場合とほぼ同様であるが、ウェハー裏面を研削した後、ＦＳ層１２９を形成するためにウェハー裏面にリンを深めにイオン注入する工程が増える。また、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様に、ＦＳ型ＩＧＢＴを一体化させた場合も、ドリフト層１２１においてＦＷＤによる電流経路となる領域に選択的ライフタイムキラーを導入してもよい。
【０１１１】
（ＰＴ型ＩＧＢＴの場合）
つぎに、ＩＧＢＴ部がＰＴ型ＩＧＢＴにより構成される場合について説明する。図２４は、ＰＴ型ＩＧＢＴとＦＷＤを一体化した半導体装置の構成を示す断面図である。図２４に示すように、ドリフト層１２１とコレクタ領域１２３との間に、Ｎ型のバッファ層１３０が設けられている。なお、図２４に示す例は、図１９に示す変形例と同様に、ＩＧＢＴ部１１１とＦＷＤ部１１２とが入れ替わった構成となっているが、入れ替わっていない構成に対する特性上の違いはない。
【０１１２】
ドリフト層１２１とバッファ層１３０を合わせた厚さは、特に限定しないが、たとえば１００μｍである。その他の構成は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様であるので、図１６に示す構成と同様の構成については同一の符号を付して説明を省略する。
【０１１３】
図２４に示す構成の半導体装置において、αPNP-eff、ＩＧＢＴ部１１１の差し渡し長さ、半導体チップ１１０の面積に対するＩＧＢＴ部１１１の面積の比率のそれぞれについて、適当な範囲等は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様であり、それぞれの理由については実施の形態１で説明した通りである。
【０１１４】
ただし、αPNP-effの理由について、実施の形態１での説明を実施の形態２で引用する際には、実施の形態１の該当する説明の中で、図９の代わりに図２５を参照するものとする。図２５は、図２４に示す半導体装置において、ゲートがオン状態のときに注入される電子の動きを模式的に示す断面図である。
【０１１５】
また、カソード領域１３２とアノード領域１３１とのＩＧＢＴ部１１１側の端部のずれ、およびコレクタ領域１２３の基板裏面における活性化されたｐ型不純物の最大表面濃度のそれぞれについて、適当な範囲等は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様である。これらの理由については後述する。
【０１１６】
また、図２４に示す構成の半導体装置において、ＦＷＤの電流経路は、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様である。また、製造プロセスも上述したＮＰＴ型ＩＧＢＴを一体化させた場合とほぼ同様である。ただし、コレクタ領域１２３となるＰ型ＣＺウェハー上に、Ｎ型バッファ層１３０およびＮ型ドリフト層１２１をエピタキシャル成長させたウェハーを用いるので、ウェハー裏面の研削後、コレクタ領域１２３を形成するためのイオン注入処理およびに熱処理は不要である。また、上述したＮＰＴ型ＩＧＢＴを一体化させた場合と同様に、ＰＴ型ＩＧＢＴを一体化させた場合も、ドリフト層１２１においてＦＷＤによる電流経路となる領域に選択的ライフタイムキラーを導入してもよい。
【０１１７】
（ＩＧＢＴ部１１１のオン機構）
つぎに、ＩＧＢＴ部１１１がオンする機構について説明する。図２６は、ＮＰＴ型ＩＧＢＴよりなるＩＧＢＴ部１１１がオンする機構を示す模式図である。また、図２７は、ＰＴ型ＩＧＢＴまたはＦＳ型ＩＧＢＴよりなるＩＧＢＴ部１１１がオンする機構を示す模式図である。
【０１１８】
実施の形態１においても説明したように、ＩＧＢＴ部１１１の面積比が同じであっても、ＩＧＢＴ部１１１の差し渡し長さが異なると、出力特性に「とび」が生じることがある。その理由は、ＩＧＢＴ部１１１の差し渡し長さが短いと、ＰＮ接合のビルトイン電圧を超えるだけの電圧降下が得られないからである。ここで、ビルトイン電圧をＶbiとし、Ｖbiを超えるためのコレクク電流をＩcとし、電子電流経路でのドリフト抵抗をＲbとすると、（１）式が成り立つ。
【０１１９】
Ｉc＝Ｒb・Ｖbi ・・・（１）
【０１２０】
図２６および図２７に示すように、素子の奥行きをＺとし、ＩＧＢＴ部１１１の差し渡し長さをＬとし、ドリフト層の、コレクタ近傍の領域の２次元伝導が主に寄与すると仮定して、その領域のシート抵抗をρbとすると、上記（１）式は（２）式のように表される。
【０１２１】
Ｉc＝Ｚ・Ｖbi／（ρb・Ｌ） ・・・（２）
【０１２２】
さらに、シート抵抗ρbについて、２次元伝導の領域の厚さをｄとし、その領域の平均濃度をＮdとし、電子の移動度を用いると、上記（２）式は（３）式のように表される。ここで、奥行きＺ、ＩＧＢＴ部１１１の差し渡し長さＬにおけるコレクク電流Ｉcの電流密度をＪcとする。
【０１２３】
Ｊc＝ｑμn・ｄ・Ｎd・Ｖbi／Ｌ2 ・・・（３）
【０１２４】
図２８に、上記式（３）について具体的に計算して求めた、ＩＧＢＴ部１１の差し渡し長さＬとビルトイン電圧を超えるために必要な電流密度Ｊcとの関係を示す。ただし、その計算をおこなうにあたって、ＮＰＴ型ＩＧＢＴについては、図２６に示す構成においてｄ＝３０μｍ、Ｎd＝１×１０14ｃｍ-3とした。また、ＰＴ型ＩＧＢＴについては、図２７に示す構成においてｄ＝１０μｍ、Ｎd＝１×１０16ｃｍ-3とした。また、ＦＳ型ＩＧＢＴについては、図２７に示す構成においてｄ＝３μｍ、Ｎd＝１×１０15ｃｍ-3とした。
【０１２５】
ＮＰＴ型ＩＧＢＴは、ＰＴ型ＩＧＢＴと違い、ｎ-バッファ層のような低抵抗の２次元伝導層がない。したがって、ＮＰＴ型ＩＧＢＴでは、電子もある程度広がり、電圧降下も高いと考えられる。一方、ＰＴ型ＩＧＢＴは、ｎ-バッファ層が低抵抗層であるため、十分な電圧降下が得られないので、オンしづらい。ＦＳ型ＩＧＢＴでは、その形成条件にも依存するが、ＦＳ層の濃度はＰＴ型ＩＧＢＴのｎ-バッファ層よりは低くなるため、電子電流の電圧降下が高くなり、ＮＰＴ型ＩＧＢＴに近い出力特性を示す。
【０１２６】
（カソード領域１３２の端部とアノード領域１３１の端部とのずれの理由）
つぎに、カソード領域１３２のＩＧＢＴ部１１１側の端部が、アノード領域１３１のＩＧＢＴ部１１１側の端部から１００μｍ以上、ＩＧＢＴ部１１１から遠ざかる方向に、離れている理由について説明する。図２９は、カソード領域１３２のＩＧＢＴ部１１１側の端部がアノード領域１３１のＩＧＢＴ部１１１側の端部から、ＩＧＢＴ部１１１から遠ざかる方向に離れるようにずれるときのずれ量と、２００Ａ／ｃｍ2の電流密度におけるＩＧＢＴ部１１１のオン電圧との関係を示す特性図である。
【０１２７】
図２９より、ずれ量が１００μｍ以下では、オン電圧が増加しているこがわかる。これは、ずれ量が小さいと、カソード領域１３２がＩＧＢＴ部１１１のゲートに近すぎるため、ゲートから注入された電子が、十分な電圧降下を生じる前にカソード領域１３２へ到達してしまい、電圧降下がＰＮ接合のビルトイン電圧を超えないからである。したがって、このずれ量は１００μｍ以上あるのが適当である。
【０１２８】
（コレクタ領域１２３の最大表面濃度≦１０18ｃｍ-3である理由）
つぎに、コレクタ領域１２３の基板裏面における活性化されたｐ型不純物の最大表面濃度が、１０18ｃｍ-3以下である理由について説明する。実施の形態１で説明した通り、カソード領域１３２の、裏面電極１４２に接触する面の表面濃度は、１．０×１０18ｃｍ-3以上であり、望ましくは１．０×１０19ｃｍ-3以上である。
【０１２９】
図３０は、カソード領域１３２の深さ方向の濃度分布を示す図である。図３０の横軸のＸａは、図１８（ｅ）に示すように半導体基板１５１の表面、すなわちＦＷＤ部１１２にけるドリフト層１２１とカソード領域１３２との界面の深さ位置に相当する。また、図３０の横軸のＸｂは、図１８（ｅ）に示すように半導体基板１５１の裏面に露出したカソード領域１３２の露出面の深さ位置に相当する。
【０１３０】
図３０より、半導体基板１５１の表面Ｘａから４０μｍの深さにおけるカソード領域１３２の濃度を１．０×１０19ｃｍ-3とし、コレクタ領域１２３の活性化最大濃度を１．０×１０19ｃｍ-3以下、望ましくは１．０×１０18ｃｍ-3以下とすればよい。
【０１３１】
（チップレイアウト）
つぎに、実施の形態２にかかる半導体装置のチップ状の平面レイアウトについて説明する。図３１〜図３４は、４つのチップレイアウトの例を示す概略図である。いずれのレイアウト例も、半導体チップ１１０の最外周はエッジ部１１４である。図３１に示すチップレイアウトでは、ＦＷＤ部１１２は、エッジ部１１４に隣接してエッジ部１１４の内側に配置される。ＩＧＢＴ部１１１は、ＦＷＤ部１１２に隣接してＦＷＤ部１１２の内側に配置される。
【０１３２】
各ＩＧＢＴセルのゲート電極は、ＩＧＢＴ部１１１の外周に沿って設けられるゲートランナー部１１５に接続される。そして、ゲートランナー部１１５はゲートパッド部１１６に接続される。エミッタパッド、すなわち表面電極１４１は、ＩＧＢＴ部１１１とＦＷＤ部１１２とにまたがるように形成される。このレイアウトでは、電流および発生熱が、図示しないワイヤボンディングやリードフレームを介して開放されやすくなる。
【０１３３】
図３２に示すチップレイアウトでは、ＩＧＢＴ部１１１は、エッジ部１１４に隣接してエッジ部１１４の内側に配置される。ＦＷＤ部１１２は、ＩＧＢＴ部１１１に隣接してＩＧＢＴ部１１１の内側に配置される。ゲートランナー部１１５は、ＩＧＢＴ部１１１の外周、すなわちエッジ部１１４との境界に沿って設けられる。このレイアウトでは、表面電極１４１をゲートランナー部１１５の内側に配置することができるので、表面電極１４１に段差ができず、またエレクトロマイグレーションなどの問題も起こさずに電流を流すことができる。
【０１３４】
図３３または図３４に示すチップレイアウトは、ＩＧＢＴ部１１１およびＦＷＤ部１１２を、いずれか一方が他方の内側になるように配置するのではなく、隣り合わせに配置するものである。図３２〜図３４に示すレイアウトのように、ＩＧＢＴ部１１１の一部がエッジ部１１４に隣接していると、最も効率的に電極と接触することができるので、好ましい。
【０１３５】
上述した実施の形態２によれば、ウェハー表面側から不純物拡散によりカソード領域１３２を形成した後、ウェハー表面にエピタキシャル成長をおこなって、カソード領域１３２を埋め込み、その後、ウェハー裏面を研削してその研削面にカソード領域１３２を露出させ、コレクタ領域１２３の形成後に裏面電極１４２を形成することによって、カソード領域１３２を埋め込むとともに裏面電極１４２にオーミック接触させることができる。したがって、従来のＩＧＢＴとＦＷＤを一体化させた半導体装置のように薄ウェハー化した後に、ウェハー表面側の構造との位置合わせをおこなってマスクをパターニングする必要がないので、製造段階においてウェハー割れを起こすことなく、ＩＧＢＴとＦＷＤを一体化させた半導体装置を容易に作製することができる。
【０１３６】
実施の形態３．
実施の形態３は、実施の形態１または実施の形態２にかかる半導体装置の適用例である。図３５は、たとえばインバータ回路に適用した例を示す回路図である。図３５に示すインバータ回路は、家庭用２層交流２０１を４個のコンバーターダイオード２１１，２１２，２１３，２１４により整流し、実施の形態１または実施の形態２の半導体装置よりなる６個のＦＷＤ内蔵ＩＧＢＴ２２１，２２２，２２３，２２４，２２５，２２６を用いて３層交流モーター２０２を駆動する構成となっている。
【０１３７】
実施の形態３によれば、インバータ部を構成するＦＷＤ内蔵ＩＧＢＴチップの数は６個でよいので、インバータ部に６個のＩＧＢＴチップと６個のＦＷＤチップを用いていた従来に比べて、インバータ部を構成するチップの数を半分にすることができる。また、ＦＷＤ内蔵ＩＧＢＴチップでは、ＦＷＤ部とＩＧＢＴ部とでエッジ構造を共有するので、従来に比べて全チップ面積を最大で３０％程度減らすことができる。したがって、汎用向け、家電向け、電鉄や高圧送電などの多くのパワーエレクトロニクス分野において、低損失で低コストのインバータを供給することができる。なお、インバータ回路以外の回路にも適用可能である。
【０１３８】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、第１導電型をＮ型とし、第２導電型をＰ型としたが、本発明は逆の導電型でも同様である。また、本発明は、プレーナーゲート構造に限らず、トレンチゲート構造の半導体装置にも適用できる。
【０１３９】
【発明の効果】
本発明によれば、チップ表面側にＩＧＢＴの表面素子構造およびＦＷＤのアノード領域を有し、チップ裏面側にＩＧＢＴのコレクタ領域を有し、チップ側面にＦＷＤのカソード領域を有し、ＦＷＤのアノード領域とカソード領域の間に電界緩和部を有する半導体装置を、製造段階においてウェハー割れを起こすことなく、容易に得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体装置の一例を示す断面図である。
【図２】図１に示す半導体装置の製造プロセスを説明するための図である。
【図３】図１に示す半導体装置においてチップ両端にＦＷＤ部がある例を示す断面図である。
【図４】図１に示す半導体装置においてライフタイム制御をおこなった例を示す断面図である。
【図５】図１に示す半導体装置のゲートオン時の電子およびホールの流れを模式的に示す断面図である。
【図６】本発明の実施の形態１にかかる半導体装置の他の例を示す断面図である。
【図７】図６に示す半導体装置のゲートオン時の電子およびホールの流れを模式的に示す断面図である。
【図８】本発明の実施の形態１にかかる半導体装置のさらに他の例を示す断面図である。
【図９】図８に示す半導体装置のゲートオン時の電子の流れを模式的に示す断面図である。
【図１０】本発明の実施の形態１にかかる半導体装置の出力特性を示す特性図である。
【図１１】本発明の実施の形態１にかかる半導体装置の印加電圧と実効ベース接地電流利得との関係を示す特性図である。
【図１２】本発明の実施の形態１にかかる半導体装置のコレクタに降伏電圧を印加したときの実効ベース接地電流利得とＩＧＢＴ部のオン電圧との関係を示す特性図である。
【図１３】本発明の実施の形態１にかかる半導体装置のＩＧＢＴ部の面積比とオン電圧との関係を示す特性図である。
【図１４】本発明の実施の形態１にかかる半導体装置の（ドリフト層厚／エッジ部長さ）とＦＷＤ部の逆回復損失との関係を示す特性図である。
【図１５】本発明の実施の形態１にかかる半導体装置のカソード領域の深さ方向の濃度分布を示す図である。
【図１６】本発明の実施の形態２にかかる半導体装置の一例を示す断面図である。
【図１７】図１６に示す半導体装置の製造プロセスを説明するための図である。
【図１８】図１６に示す半導体装置の製造プロセスを説明するための図である。
【図１９】図１６に示す半導体装置の変形例を示す断面図である。
【図２０】図１９に示す半導体装置においてライフタイム制御をおこなった例を示す断面図である。
【図２１】図１９に示す半導体装置のゲートオン時の電子およびホールの流れを模式的に示す断面図である。
【図２２】本発明の実施の形態２にかかる半導体装置の他の例を示す断面図である。
【図２３】図２２に示す半導体装置のゲートオン時の電子およびホールの流れを模式的に示す断面図である。
【図２４】本発明の実施の形態２にかかる半導体装置のさらに他の例を示す断面図である。
【図２５】図２４に示す半導体装置のゲートオン時の電子の流れを模式的に示す断面図である。
【図２６】本発明の実施の形態２にかかる半導体装置がオンする機構を示す模式図である。
【図２７】本発明の実施の形態２にかかる半導体装置がオンする機構を示す模式図である。
【図２８】本発明の実施の形態２にかかる半導体装置のＩＧＢＴ部の差し渡し長さとビルトイン電圧を超えるために必要な電流密度との関係を示す特性図である。
【図２９】本発明の実施の形態２にかかる半導体装置のカソード領域およびアノード領域の端部のずれ量とＩＧＢＴ部のオン電圧との関係を示す特性図である。
【図３０】本発明の実施の形態２にかかる半導体装置のカソード領域の深さ方向の濃度分布を示す図である。
【図３１】本発明の実施の形態２にかかる半導体装置のチップレイアウトを示す概略図である。
【図３２】本発明の実施の形態２にかかる半導体装置のチップレイアウトを示す概略図である。
【図３３】本発明の実施の形態２にかかる半導体装置のチップレイアウトを示す概略図である。
【図３４】本発明の実施の形態２にかかる半導体装置のチップレイアウトを示す概略図である。
【図３５】本発明の実施の形態３にかかるインバータ回路の構成を示す回路図である。
【図３６】ＩＧＢＴおよびＦＷＤの概略構成を寸法比較をしながら示す断面図である。
【図３７】従来のパワー半導体素子とＦＷＤを一体化した半導体装置の構成を示す断面図である。
【符号の説明】
１０ 半導体チップ
１１ ＩＧＢＴ部
１２，１３ ＦＷＤ部
１４ 電界緩和部（エッジ部）
２１ ドリフト層
２２ ＩＧＢＴの表面素子構造
２３ コレクタ領域
２４ チャネル領域
２５ ソース領域
２６ ゲート絶縁膜
２７ ゲート電極
２８ 絶縁ゲート部
３１ アノード領域
３２ カソード領域
４１ 表面電極
４２ 裏面電極
５１ 半導体基板
５２ マスク（熱酸化膜）
５４ スクライブ領域

Claims (7)

  1. 第１導電型の高比抵抗ドリフト層を有する半導体基板、前記半導体基板の第１の主面側に選択的に設けられた第２導電型の高濃度チャネル領域、前記チャネル領域内に選択的に設けられた第１導電型の高濃度ソース領域、前記半導体基板の第１の主面側に設けられたゲート絶縁膜およびゲート電極を備えた絶縁ゲート部、前記チャネル領域と前記ソース領域の両方に電気的に接続するエミッタ電極、前記半導体基板の第２の主面側に設けられた第２導電型の高濃度コレクタ領域、および前記コレクタ領域に電気的に接続するコレクタ電極を備えた絶縁ゲート型バイポーラトランジスタ部と、
    前記半導体基板の第１の主面側に設けられ、かつ前記エミッタ電極に電気的に接続する第２導電型の高濃度アノード領域、および前記半導体基板のチップ側面に沿って設けられ、かつ前記コレクタ電極に電気的に接続する第１導電型の高濃度カソード領域を備えた還流用ダイオード部と、
    前記アノード領域と前記カソード領域との間に電界強度を緩和するために設けられた電界緩和部と、
    が同一半導体チップに設けられていることを特徴とする半導体装置。
  2. 前記絶縁ゲート型バイポーラトランジスタ部が電流阻止状態にあるときに前記コレクタ電極に正の降伏電圧が印加されたときの実効ベース接地電流利得が０．５以上であることを特徴とする請求項１に記載の半導体装置。
  3. 絶縁ゲート型バイポーラトランジスタ部は、前記半導体チップの６０％以上の面積を占めることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記半導体チップの相対する辺の一方にのみ前記還流用ダイオード部が設けられており、前記絶縁ゲート型バイポーラトランジスタ部は、前記還流用ダイオード部との境界から１００μｍ以上離れたところまで続いていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記半導体チップの相対する辺の両方に前記還流用ダイオード部が設けられており、前記絶縁ゲート型バイポーラトランジスタ部は、相対する前記還流用ダイオード部の間で２００μｍ以上にわたって続いていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  6. 前記第２導電型はｐ型であり、前記コレクタ領域の、前記半導体基板の第２の主面における活性化されたｐ型不純物の最大濃度は、１０15ｃｍ-3以上１０18ｃｍ-3以下であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 第１導電型の半導体基板の第１の主面にスクライブ領域の一部または全部を開口させたマスクを形成する工程と、
    前記マスクの開口部から前記半導体基板の深さ方向に第１導電型の不純物を拡散させて第１導電型のカソード領域を形成する工程と、
    前記半導体基板の第１の主面側の、前記スクライブ領域に囲まれた領域に、絶縁ゲート型バイポーラトランジスタの表面素子構造、還流用ダイオードのアノード領域、電界強度を緩和するために前記アノード領域と前記カソード領域との間に設けられる電界緩和部、および前記絶縁ゲート型バイポーラトランジスタのエミッタ電極と前記還流用ダイオードのアノード電極を兼ねる表面電極を形成する工程と、
    前記半導体基板を第２の主面側から研削して前記カソード領域を露出させる工程と、
    前記半導体基板の研削された面に１０15ｃｍ-2以下のドーズ量で第２導電型の不純物をイオン注入した後、６６０℃以下の温度で熱処理して前記絶縁ゲート型バイポーラトランジスタの第２導電型のコレクタ領域を形成する工程と、
    前記半導体基板の研削された面に、前記絶縁ゲート型バイポーラトランジスタのコレクタ電極と前記還流用ダイオードのカソード電極を兼ねる裏面電極を形成する工程と、
    ダイシングをおこなって前記スクライブ領域で個々のチップに切り離す工程と、
    を含むことを特徴とする半導体装置の製造方法。
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