JP5712516B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、ゲートフィンガーとドレインフィンガーとの間の絶縁膜上にフィールドプレートが設けられた半導体装置に関する。
窒化物半導体を用いた半導体装置は、高周波かつ高出力で動作するパワー素子等に用いられている。特に、マイクロ波、準ミリ波、ミリ波等の高周波帯域での増幅に適した半導体装置として、例えば高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）等のＦＥＴ（Field Effect Transistor）が知られている。
大電力の増幅を行うＦＥＴにおいては、ゲートフィンガーとドレインフィンガーとの間の絶縁膜上にフィールドプレートを設ける技術が知られている（例えば特許文献１）。フィールドプレートの電位を所定電位（例えばグランド電位）とすることにより、ゲートフィンガーとドレインフィンガーとの間のフィールドプレート下付近の電界強度を緩和させることができる。したがって、電界強度が大きな領域上にフィールドプレートを設けることにより、ゲートフィンガーとドレインフィンガーとの間の電界強度をより均一化させることができ、ソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を向上させることができる。これにより、大電力増幅が可能となる。また、電界強度を均一化させることで、電流コラプスの抑制もできる。
特開２００７−２７３９２０号公報
特許文献１の図２（ａ）のように、ゲート電極を覆うように設けられた絶縁層には、ゲート電極の形状に起因した段差が形成され、フィールドプレートは、絶縁層の段差に沿って設けられている。このような構造の半導体装置の場合、高温・高電圧で動作させた場合に故障が発生する場合がある。
本発明は、上記課題に鑑みなされたものであり、高温・高電圧で動作させた場合でも故障の発生を抑制することが可能な半導体装置を提供することを目的とする。
本発明は、窒化物半導体層上に設けられた複数のソースフィンガーと、前記ソースフィンガーと交互に配置されるように設けられた複数のドレインフィンガーと、前記ソースフィンガーと前記ドレインフィンガーとの間にそれぞれ設けられた複数のゲートフィンガーと、前記ゲートフィンガーの上面と側面を覆うように前記窒化物半導体層上に設けられた第１絶縁膜と、前記ゲートフィンガーと前記ドレインフィンガーとの間の前記第１絶縁膜上にそれぞれ設けられた複数のフィールドプレートと、活性領域の外側における前記第１絶縁膜上に前記ソースフィンガーの延在方向と交差する方向にそれぞれ設けられ、前記ソースフィンガーと前記ソースフィンガーの両側に位置する前記フィールドプレートとを接続する複数のフィールドプレート配線と、を備え、前記フィールドプレートと前記ゲートフィンガーの延在方向に沿った側壁による前記第１絶縁膜の段差部とは１００ｎｍ以上離れていて、前記フィールドプレート配線と前記ゲートフィンガーの先端の側壁による前記第１絶縁膜の段差部とは１００ｎｍ以上離れていて、前記フィールドプレート配線は、前記ソースフィンガーに直接接続されていることを特徴とする半導体装置である。本発明によれば、高温・高電圧で動作させた場合であっても、第１絶縁膜に破壊が生じることを抑制でき、故障の発生を抑制できる。
上記構成において、前記第１絶縁膜は、窒化シリコン膜よりなる構成とすることができる。
上記構成において、前記窒化シリコン膜は、プラズマＣＶＤ法により形成されたものである構成とすることができる。
上記構成において、前記第１絶縁膜の厚さは、２００ｎｍから６００ｎｍである構成とすることができる。
上記構成において、前記フィールドプレートと前記ゲートフィンガーの延在方向に沿った側壁による前記第１絶縁膜の段差部とは３００ｎｍ以上離れていて、前記フィールドプレート配線と前記ゲートフィンガーの先端の側壁による前記第１絶縁膜の段差部とは１μｍ以上離れている構成とすることができる。
上記構成において、前記窒化物半導体層上に前記ゲートフィンガーの延在方向と交差する方向に設けられ、前記第１絶縁膜により上面と側面とが覆われ、前記複数のゲートフィンガーを互いに接続するゲートバスラインと、前記ゲートバスラインの上方で前記第１絶縁膜上に設けられた第２絶縁膜と、を備え、前記ゲートバスラインと前記ソースフィンガーとの間には、前記第１絶縁膜と前記第２絶縁膜とが介在する構成とすることができる。この構成によれば、ゲートバスラインとソースフィンガーとの間の耐圧を向上させることができる。
本発明によれば、高温・高電圧で動作させた場合であっても、第１絶縁膜に破壊が生じることを抑制でき、故障の発生を抑制できる。
図１は、比較例１に係る半導体装置の断面模式図の例である。 図２は、実施例１に係る半導体装置の平面模式図の例である。 図３（ａ）は、図２のＡ−Ａ間の断面模式図の例であり、図３（ｂ）は、図２のＢ−Ｂ間の断面模式図の例である。 図４（ａ）から図４（ｄ）は、実施例１に係る半導体装置の製造方法を説明する断面模式図（その１）の例である。 図５（ａ）から図５（ｄ）は、実施例１に係る半導体装置の製造方法を説明する断面模式図（その２）の例である。 図６（ａ）は、実施例２に係る半導体装置の図２のＣ−Ｃ間に相当する箇所の断面模式図の例であり、図６（ｂ）は、図２のＣ−Ｃ間の断面模式図の例である。
まず初めに、比較例１に係る半導体装置を用いて、本発明が解決しようとする課題について詳しく説明する。図１は、比較例１に係る半導体装置の断面模式図の例である。図１のように、例えばＳｉＣ基板上に順次積層されたシード層、ＧａＮ電子走行層、ＡｌＧａＮ電子供給層、ＧａＮキャップ層からなる半導体層６０上にソースフィンガー６２、ドレインフィンガー６４、およびゲートフィンガー６６が形成されている。ゲートフィンガー６６は、ソースフィンガー６２とドレインフィンガー６４との間に設けられている。ゲートフィンガー６６を覆うように、半導体層６０上に絶縁膜６８が形成されている。絶縁膜６８には、ゲートフィンガー６６の形状を反映した段差部７０が形成されている。ゲートフィンガー６６とドレインフィンガー６４との間の絶縁膜６８の上面には、段差部７０に沿ってフィールドプレート７２が形成されている。フィールドプレート７２は、ソースフィンガー６２に電気的に接続している。
ここで、比較例１に係る半導体装置において、故障が生じた半導体装置の解析を行った。その結果、ゲートフィンガー６６とフィールドプレート７２との間、特に、段差部７０での絶縁膜６８に破壊が生じていることが分かった。ゲートフィンガー６６とフィールドプレート７２とは、その間に設けられた絶縁膜６８を誘電体としたキャパシタと考えることができ、段差部７０での絶縁膜６８は、膜厚が薄く、膜質も悪いため、実動作での温度、電圧に対して、ゲートフィンガー６６とフィールドプレート７２との間には、十分な寿命がなかったことが考えられる。特に、窒化物半導体を用いた半導体装置は、高周波かつ高出力のパワー素子として用いられるため、ドレインフィンガー６４に例えば５０Ｖの高電圧が印加される。また、ゲートフィンガー６６に印加される電圧も高い。このため、ソースフィンガー６２に電気的に接続するフィールドプレート７２とゲートフィンガー６６との間の電位差により、フィールドプレート７２とゲートフィンガー６６との間に設けられた絶縁膜６８の膜質の悪い段差部７０で破壊が生じ易くなると考えられる。
そこで、下部電極（上記のゲート電極に相当）を覆うように絶縁膜を形成し、下部電極の形状に起因して絶縁膜に形成された段差部に沿って、絶縁膜上に上部電極（上記のフィールドプレートに相当）を形成した構造のキャパシタを作製し、ＴＤＤＢ（Time Dependent Dielectric Breakdown）試験を実施した。その結果、平坦な構造をした場合のキャパシタからは、かけ離れた初期故障が発生することが判明した。例えば信頼度要求の指標である０．１％故障寿命を推測すると、動作温度２００℃において２０Ｖの電圧で０．８年、１０Ｖ電圧でも５年程度であった。これは、図１に示した構造の半導体装置において、更なる高温・高電圧動作を実現する上での課題と言える。そこで、このような課題を解決すべく、高温・高電圧で動作させた場合でも故障の発生を抑制することが可能な半導体装置の実施例について以下に説明する。
図２は、実施例１に係る半導体装置の平面模式図の例である。実施例１では、窒化物半導体のＨＥＭＴの場合を例に説明する。図２のように、ＧａＮキャップ層３８上に、複数のソースフィンガー１２、複数のドレインフィンガー１４、および複数のゲートフィンガー１６が設けられている。複数のソースフィンガー１２は、活性領域１８に互いに並列に設けられている。複数のドレインフィンガー１４は、ソースフィンガー１２と交互に配置されるように、互いに並列に設けられている。複数のゲートフィンガー１６は、ソースフィンガー１２とドレインフィンガー１４との間にそれぞれ設けられ、互いに並列に配置されている。ソースフィンガー１２、ドレインフィンガー１４、およびゲートフィンガー１６は全て、同じ方向に延在している。ソースフィンガー１２等が延在する方向をフィンガー方向とする。なお、ソースフィンガー１２、ドレインフィンガー１４、およびゲートフィンガー１６が交差する領域が活性領域１８である。
複数のソースフィンガー１２は、活性領域１８の外側でソースバスライン２０により互いに接続する。同様に、複数のドレインフィンガー１４は、活性領域１８の外側でドレインバスライン２２により互いに接続し、複数のゲートフィンガー１６は、活性領域１８の外側でゲートバスライン２４により互いに接続する。ソースバスライン２０とドレインバスライン２２とは、活性領域１８を挟んで反対側に設けられ、ゲートバスライン２４は、ソースバスライン２０と同じ側に設けられている。このため、ゲートバスライン２４とソースフィンガー１２とは、活性領域１８の外側で、後述する第１絶縁膜４４を間に挟んで交差する。
ゲートフィンガー１６とドレインフィンガー１４との間にはそれぞれ、第１絶縁膜４４上に、複数のフィールドプレート２６が設けられている。ソースフィンガー１２の両側に位置するフィールドプレート２６は、活性領域１８の外側であって第１絶縁膜４４上に設けられたフィールドプレート配線２８により、ソースフィンガー１２に接続する。即ち、複数のフィールドプレート配線２８は、フィンガー方向と交差する方向に設けられている。これにより、ソースフィンガー１２とフィールドプレート２６とは、フィールドプレート配線２８により電気的に接続する。
図３（ａ）は、図２のＡ−Ａ間の断面模式図の例であり、図３（ｂ）は、図２のＢ−Ｂ間の断面模式図の例である。図３（ａ）のように、例えばＳｉＣ（炭化シリコン）基板３０上に、ＡｌＮ（窒化アルミニウム）からなるシード層３２、ＧａＮ電子走行層３４、ｎ型のＡｌＧａＮ電子供給層３６、ｎ型のＧａＮキャップ層３８が順次積層されている。シード層３２の厚さは例えば３００ｎｍであり、ＧａＮ電子走行層３４の厚さは例えば１０００ｎｍであり、ＡｌＧａＮ電子供給層３６の厚さは例えば２０ｎｍであり、ＧａＮキャップ層３８の厚さは例えば５ｎｍである。ＧａＮ電子走行層３４とＡｌＧａＮ電子供給層３６との界面には２ＤＥＧ（２次元電子ガス）が生じてチャネル層３７が形成される。なお、基板３０は、ＳｉＣ基板の他、サファイア基板やＳｉ（シリコン）基板を用いることもできる。
ＧａＮキャップ層３８の上面に接してゲートフィンガー１６が設けられている。ゲートフィンガー１６の両側には、ＧａＮキャップ層３８の上面に接して、オーミック電極４０および配線層４２からなるソースフィンガー１２とドレインフィンガー１４とが設けられている。ゲートフィンガー１６の上面と側面とを覆うように、ＧａＮキャップ層３８の上面に第１絶縁膜４４が設けられている。第１絶縁膜４４の厚さは例えば３００ｎｍである。ソースフィンガー１２とドレインフィンガー１４とは、第１絶縁膜４４から突出している。第１絶縁膜４４には、ゲートフィンガー１６の形状に起因して、第１段差部４６が形成されている。
ゲートフィンガー１６とドレインフィンガー１４との間であって、第１絶縁膜４４上にフィールドプレート２６が設けられている。フィールドプレート２６は、第１段差部４６から離れて、平坦面となった第１絶縁膜４４上に設けられている。フィールドプレート２６と第１絶縁膜４４に形成された第１段差部４６との間隔Ｘ１は、例えば３００ｎｍである。
図３（ｂ）のように、ゲートフィンガー１６の先端部においても、第１絶縁膜４４には、ゲートフィンガー１６の形状に起因した第２段差部４８が形成されている。ゲートフィンガー１６の先端部の先には、活性領域１８の外側に、フィールドプレート配線２８が設けられている。フィールドプレート配線２８は、第２段差部４８から離れて、平坦面となった第１絶縁膜４４上に設けられている。フィールドプレート配線２８と第１絶縁膜４４に形成された第２段差部４８との間隔Ｘ２は、例えば１μｍである。
次に、図４（ａ）から図５（ｄ）を用いて、実施例１に係る半導体装置の製造方法を説明する。図４（ａ）から図４（ｄ）は、図２のＡ−Ａ間に相当する断面模式図の例であり、図５（ａ）から図５（ｄ）は、図１のＢ−Ｂ間に相当する断面模式図の例である。図４（ａ）および図５（ａ）のように、例えばＳｉＣ基板３０上に、例えばＭＯＣＶＤ法（有機金属気相成長法）を用いて、シード層３２、ＧａＮ電子走行層３４、ＡｌＧａＮ電子供給層３６、ＧａＮキャップ層３８をエピタキシャル成長により順次積層する。
図４（ｂ）および図５（ｂ）のように、ＧａＮキャップ層３８の上面に、例えば蒸着法およびリフトオフ法を用いて、ＧａＮキャップ層３８側からＴｉ（チタン）、Ａｌ（アルミニウム）を順次積層した後、例えば５００℃から６００℃の温度でアニールを行い、ＡｌＧａＮ電子供給層３６にオーミック接触するオーミック電極４０を形成する。次いで、例えば蒸着法およびリフトオフ法を用い、ソースフィンガー１２とドレインフィンガー１４との間のＧａＮキャップ層３８の上面に接して、ＧａＮキャップ層３８側からＮｉ（ニッケル）、Ａｕ（金）が順次積層されたゲートフィンガー１６を形成する。このゲートフィンガー１６の形成と同時に、活性領域１８の外側に、ゲートバスライン２４が形成される。
図４（ｃ）および図５（ｃ）のように、ＧａＮキャップ層３８の上面に、ゲートフィンガー１６の上面と側面とを覆うように、例えばプラズマＣＶＤ法（プラズマ化学気相成長法）を用いて、ＳｉＮ（窒化シリコン）からなる第１絶縁膜４４を形成する。第１絶縁膜４４上に、例えば蒸着法およびリフトオフ法を用いて、第１絶縁膜４４側からＴｉ、Ａｕが順次積層されたフィールドプレート２６とフィールドプレート配線２８とを同時に形成する。
図４（ｄ）および図５（ｄ）のように、オーミック電極４０上の第１絶縁膜４４に開口部を設け、開口部に埋め込まれてオーミック電極４０に接する、例えばＡｕからなる配線層４２を形成する。これにより、オーミック電極４０と配線層４２とからなるソースフィンガー１２およびドレインフィンガー１４が形成される。また、活性領域１８の外側には、第１絶縁膜４４上に配線層４２からなるソースバスライン２０とドレインバスライン２２とが形成される。以上により、実施例１に係る半導体装置が完成する。
以上説明してきたように、実施例１によれば、ＧａＮキャップ層３８の上面に、複数のソースフィンガー１２、複数のドレインフィンガー１４、および複数のゲートフィンガー１６が設けられたマルチフィンガー構造を有している。ゲートフィンガー１６とドレインフィンガー１４との間の第１絶縁膜４４上に設けられたフィールドプレート２６は、ゲートフィンガー１６の延在方向に沿った側壁による第１絶縁膜４４の第１段差部４６から３００ｎｍ離れて設けられている。また、ソースフィンガー１２の両側に位置するフィールドプレート２６を接続するフィールドプレート配線２８は、活性領域１８の外側に配置されていて、ゲートフィンガー１６の先端の側壁による第１絶縁膜４４の第２段差部４８から１μｍ離れて設けられている。このように、第１絶縁膜４４の膜質の悪い部分である第１段差部４６および第２段差部４８から離してフィールドプレート２６とフィールドプレート配線２８とを配置することにより、高温・高電圧で動作させた場合であっても、第１絶縁膜４４に破壊が生じることを抑制でき、故障の発生を抑制できる。
実施例１では、フィールドプレート２６と第１絶縁膜４４の第１段差部４６との間隔Ｘ１は、３００ｎｍである場合を例に示した。この間隔はゲートフィンガー１６に対してフィールドプレート２６を形成する工程の、相対的な合わせ精度に適切なマージンを見込んでフィールドプレート２６が第１段差部４６に乗り上げないよう設定した値であり、特性上は小さいほど好ましい。電子ビーム露光技術などの高精度な合わせ精度を確保できるリソグラフィが可能なら、当該間隔は、プロセス全般の合わせマージンとして１００ｎｍで形成するのが最も望ましいが、実際的な制約により合わせ精度に劣る光学露光技術、例えばi線露光技術を用いる場合であっても、合わせ誤差±２００ｎｍにその他要因のマージン１００ｎｍを勘案して、当該間隔を３００ｎｍで形成すれば本発明の意図を満たした構造形成が可能である。以上のことから、フィールドプレート２６と第１絶縁膜４４の第１段差部４６との間隔Ｘ１は、１００ｎｍ以上ある場合が好ましいが、３００ｎｍ以上である場合でもよい。また、フィールドプレート配線２８と第１絶縁膜４４の第２段差部４８との間隔Ｘ２は、１μｍである場合を例に示したが、１００ｎｍ以上であればよく、１μｍ以上の場合でもよい。大きくすることでの顕著な特性劣化は無く、合せマージン確保とチップサイズ及びコスト増大の弊害とを勘案して設定すればよい。
実施例１のようなマルチフィンガー構造は、高周波特性と高出力特性を実現するのに適した構造である。しかし、窒化物半導体層を動作層に使用する場合、ゲートフィンガー１６の単位長さあたりのパワーが大きく取れることから、パワー密度を考慮すると、ゲートフィンガー１６同士の間隔を狭くするには限界がある。つまり、窒化物半導体層を動作層に使用するマルチフィンガータイプのＦＥＴ（例えばＨＥＭＴ）では、フィンガー方向と交差する方向は、パターン縮小の余地が少なく、チップの収量を向上させるには、フィンガー方向の縮小を図ることとなる。しかしながら、上述したような、第１絶縁膜４４の第１段差部４６および第２段差部４８における膜質の悪さに着目すると、活性領域１８の外側でソースフィンガー１２の延在方向と交差する方向にフィールドプレート配線２８を配置すること、ゲートフィンガー１６の先端による第１絶縁膜４４の第２段差部４８とフィールドプレート配線２８との間隔Ｘ２を１００ｎｍ以上離すことは、故障の発生を抑制することに有効である。したがって、フィンガー方向にしかチップ縮小の余地が無いにしても、上記要件を確保することは、故障の発生を抑制する上で有効な手段である。
実施例１において、第１絶縁膜４４の厚さは、３００ｎｍである場合を例に示したが、これに限られる訳ではない。しかしながら、第１絶縁膜４４の厚さが厚すぎると、フィールドプレート２６による電界緩和の効果が得られ難くなるため好ましくない。６００ｎｍより厚くなるとフィールドプレート２６によるフィードバック容量低減の効果が得にくくなり高周波特性に影響し、加えてコラプス抑制効果も有意に低下する。よって、第１絶縁膜４４の厚さは６００ｎｍ以下である場合が好ましい。また、第１絶縁膜４４の厚さが薄くなりすぎると、第１段差部４６および第２段差部４８だけでなく平坦部においても第１絶縁膜４４に破壊が生じてしまうため、第１絶縁膜４４の厚さは２００ｎｍ以上の場合が好ましい。したがって、第１絶縁膜４４の厚さは、２００ｎｍから６００ｎｍである場合が好ましく、３００ｎｍから５００ｎｍである場合がより好ましく、３００ｎｍから４００ｎｍである場合がさらに好ましい。
実施例１においては、窒化物半導体のＨＥＭＴの場合を例に示したが、これに限らず、ＨＥＭＴ以外の半導体装置であっても、窒化物半導体を用いた半導体装置であればよい。なお、窒化物半導体の例として、ＧａＮ、ＩｎＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等が挙げられる。
図６（ａ）は、実施例２に係る半導体装置の断面模式図の例であり、図２のＣ−Ｃ間に相当する箇所の断面である。図６（ｂ）には、比較のために、実施例１に係る半導体装置における図２のＣ−Ｃ間の断面模式図の例を示す。図６（ｂ）のように、実施例１に係る半導体装置では、ゲートバスライン２４とソースフィンガー１２とが、その間に第１絶縁膜４４を介在して交差している。
このように、マルチフィンガー構造の半導体装置では、ゲートバスライン２４とソースフィンガー１２とが、第１絶縁膜４４を間に挟んで交差する領域が発生するが、この領域は、活性領域１８の外側であるため、第１絶縁膜４４に加わる電界強度が弱く、第１絶縁膜４４が破壊することはほとんどない。
さらに、図６（ａ）に示す実施例２に係る半導体装置のように、ゲートバスライン２４とソースフィンガー１２との間に、第１絶縁膜４４に加えて第２絶縁膜５０を介在させることで、ゲートバスライン２４とソースフィンガー１２との間の耐圧をより向上させることができる。第１絶縁膜４４は、その上面に形成されるフィールドプレート２６の電界緩和の効果を実現するために、厚さを薄くする傾向にあるため、ゲートバスライン２４とソースフィンガー１２との間の耐圧を確保するために、第１絶縁膜４４と第２絶縁膜５０とを、その間に介在させることが好ましい。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１２ ソースフィンガー
１４ ドレインフィンガー
１６ ゲートフィンガー
１８ 活性領域
２０ ソースバスライン
２２ ドレインバスライン
２４ ゲートバスライン
２６ フィールドプレート
２８ フィールドプレート配線
３０ 基板
３２ シード層
３４ ＧａＮ電子走行層
３６ ＡｌＧａＮ電子供給層
３８ ＧａＮキャップ層
４０ オーミック電極
４２ 配線層
４４ 第１絶縁膜
４６ 第１段差部
４８ 第２段差部
５０ 第２絶縁膜

Claims (6)

  1. 窒化物半導体層上に設けられた複数のソースフィンガーと、
    前記ソースフィンガーと交互に配置されるように設けられた複数のドレインフィンガーと、
    前記ソースフィンガーと前記ドレインフィンガーとの間にそれぞれ設けられた複数のゲートフィンガーと、
    前記ゲートフィンガーの上面と側面を覆うように前記窒化物半導体層上に設けられた第１絶縁膜と、
    前記ゲートフィンガーと前記ドレインフィンガーとの間の前記第１絶縁膜上にそれぞれ設けられた複数のフィールドプレートと、
    活性領域の外側における前記第１絶縁膜上に前記ソースフィンガーの延在方向と交差する方向にそれぞれ設けられ、前記ソースフィンガーと前記ソースフィンガーの両側に位置する前記フィールドプレートとを接続する複数のフィールドプレート配線と、を備え、
    前記フィールドプレートと前記ゲートフィンガーの延在方向に沿った側壁による前記第１絶縁膜の段差部とは１００ｎｍ以上離れていて、前記フィールドプレート配線と前記ゲートフィンガーの先端の側壁による前記第１絶縁膜の段差部とは１００ｎｍ以上離れていて、
    前記フィールドプレート配線は、前記ソースフィンガーに直接接続されていることを特徴とする半導体装置。
  2. 前記第１絶縁膜は、窒化シリコン膜よりなることを特徴とする請求項１記載の半導体装置。
  3. 前記窒化シリコン膜は、プラズマＣＶＤ法により形成されたものであることを特徴とする請求項２記載の半導体装置。
  4. 前記第１絶縁膜の厚さは、２００ｎｍから６００ｎｍであることを特徴とする請求項１記載の半導体装置。
  5. 前記フィールドプレートと前記ゲートフィンガーの延在方向に沿った側壁による前記第１絶縁膜の段差部とは３００ｎｍ以上離れていて、前記フィールドプレート配線と前記ゲートフィンガーの先端の側壁による前記第１絶縁膜の段差部とは１μｍ以上離れていることを特徴とする請求項１記載の半導体装置。
  6. 前記窒化物半導体層上に前記ゲートフィンガーの延在方向と交差する方向に設けられ、前記第１絶縁膜により上面と側面とが覆われ、前記複数のゲートフィンガーを互いに接続するゲートバスラインと、
    前記ゲートバスラインの上方で前記第１絶縁膜上に設けられた第２絶縁膜と、を備え、
    前記ゲートバスラインと前記ソースフィンガーとの間には、前記第１絶縁膜と前記第２絶縁膜とが介在することを特徴とする請求項１記載の半導体装置。
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