JP5628416B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は半導体装置および半導体装置の製造方法に関し、特に動作領域に異常成長部を含む半導体装置を外観チェックにより容易に除去することができる半導体装置および半導体装置の製造方法に関する。
高速で絶縁破壊耐性に優れた電界効果トランジスタ（Field effect transistor：ＦＥＴ）の一つとして、ワイドバンドギャップ特性を有する窒化ガリウム（ＧａＮ）系半導体材料を用いた電界効果トランジスタがある。ＧａＮを用いた電界効果トランジスタは、例えば高周波増幅器、高出力増幅器、電力用スイッチングデバイス等に用いられている。しかしながら、それらの構造をエピタキシャル成長するためのＧａＮ基板の製造が困難であるため、代わりにＳｉＣ基板やサファイア基板、Ｓｉ基板などにＧａＮをエピタキシャル成長することがよく行われている。このとき、ＧａＮの成長に用いられる基板や成長条件により、ＧａＮエピタキシャル膜の表面に異常成長部が発生することがある。
異常成長部１０３が形成される原因としては、ＧａＮ膜１０２を成長させるＳｉＣ基板１０１の欠陥（マイクロパイプ）や、成長中に付着した微小な塵を核とした異常成長が考えられる。この異常成長部の形成は、Ｓｉ基板やサファイア基板上にエピタキシャル成長したＧａＮ膜、ＳｉＣ基板上にエピタキシャル成長したＳｉＣ膜においても起こり得る。
特許文献１には、ドレイン電極を２つに分割することでドレイン−ソース間容量を減らすことができる高電力トランジスタに関する技術が開示されている。また、特許文献２には、ドレイン電極およびソース電極の寄生容量を低減するために、ドレイン電極およびソース電極の形状を格子状としている技術が開示されている。
特表２００８−５１８４６２号公報 特開平５−１９０５７４号公報
Y. Inoue, S. Masuda, M. Kanamura, T. Ohki, K. Makiyama, N. Okamoto, K. Imanishi, T. Kikkawa, N. Hara, H. Shigematsu, and K. Joshin, "Degradation-Mode Analysis for Highly Reliable GaN-HEMT", MTT-S 2007, Digest pp.639 F.Yamaki, K.Ishii, M.Nishi, H.Haematsu, Y.Tateno and H.Kawata, "Leakage Current Screening for AlGaN/GaN HEMT Mass-Production", CS MANTECH Conference 2007, Digest pp.95
図１０はエピタキシャル膜に形成される異常成長部を説明するための図である。図１０において上図は上面図であり、下図は断面図である。図１０に示すように、ＳｉＣ基板１０１上にＧａＮ膜１０２をエピタキシャル成長させた場合、成長条件によっては異常成長部１０３が形成される。異常成長部１０３のサイズはＧａＮ膜１０２の成長条件にもよるが、丸みを帯びた六角形であり、円で近似すると直径が約４０μｍ以上となる。厚さはＧａＮ膜１０２の表面から約５０〜１００ｎｍである。ＧａＮ膜１０２の成長条件が同じであれば同一ウェハ上および異なるバッチで処理したウェハ間でほぼ同じサイズの異常成長部が形成される。
ＦＥＴを形成する際に異常成長部上にＦＥＴのゲートが形成されると、ゲートリークの増大やピンチオフ不良が発生する（非特許文献１、２参照）。一方、異常成長部上にＦＥＴのゲートが形成されない場合には、ゲートリークの増大やピンチオフ不良などの異常成長部に起因する異常はみられない。このとき、ソース電極やドレイン電極が異常成長部上に形成されていたとしても、ＤＣ特性などの電気的特性には異常があらわれない。しかし、オーミックコンタクト部分であるソース電極やドレイン電極が異常成長部上に形成されると、長期的な信頼性に影響を与える恐れがあるため、ＦＥＴの動作領域に異常成長部が存在しないようにする必要がある。このため、動作領域に異常成長部が存在するＦＥＴを外観チェックなどにより除去する必要がある。
図１１は、本発明の課題を説明するための図であり、ゲート電極１０３_１〜１０３_４、ソース電極１０４_１〜１０４_３、およびドレイン電極１０５_１〜１０５_２が形成されたＦＥＴの上面図である。図１１に示すＦＥＴでは、１本のゲート電極１０３_１と、このゲート電極１０３_１を挟むソース電極１０４_１およびドレイン電極１０５_１とが一つの単位ＦＥＴを構成し、この単位ＦＥＴが複数個並列に配列されている。ここで、ＦＥＴとして動作する領域を動作領域１０６といい、動作領域１０６以外の領域はイオン注入等で半導体結晶が破壊され電流が流れないように処理されている。
図１１に示すＦＥＴでは、隣り合うゲート電極１０３_１、１０３_２間に位置するドレイン電極１０５_１、および隣り合うゲート電極１０３_２、１０３_３間に位置するソース電極１０４_２のそれぞれが、連続した電極膜を用いて形成されている。この場合、例えばドレイン電極１０５_２が形成された領域の下に異常成長部１０９が存在していたとしても、異常成長部１０９がドレイン電極１０５_２で隠れてしまうため、異常成長部の存在を外観から検出することができない。このため、動作領域１０６に異常成長部が存在するＦＥＴを外観チェックによって除去することができないという問題があった。
本発明にかかる半導体装置は、基板と、前記基板上に形成されたエピタキシャル層と、 前記エピタキシャル層の上部にそれぞれ形成されたゲート電極、ソース電極、およびドレイン電極と、を備える。前記ソース電極およびドレイン電極はそれぞれ、第１の方向に互いに平行に延びるように形成された少なくとも２つの第１の分割電極を備え、当該第１の分割電極の電極間距離は前記エピタキシャル層の表面に形成される異常成長部の半径以上であり、且つ前記第１の分割電極のそれぞれの幅が前記異常成長部の半径以下である。
本発明にかかる半導体装置では、第１の分割電極の電極間距離をエピタキシャル層の表面に形成される異常成長部の半径以上とし、且つ１の分割電極のそれぞれの幅を異常成長部の半径以下としている。このため、ソース電極およびドレイン電極を構成する分割電極の隙間から異常成長部が外部に露出されるため、外観チェックによって異常成長部を容易に検出することができ、動作領域に異常成長部を含む半導体装置を容易に除去することができる。
本発明にかかる半導体装置の製造方法は、基板上にエピタキシャル層を形成し、前記エピタキシャル層の上部にゲート電極、ソース電極、およびドレイン電極をそれぞれ形成し、前記ゲート電極、前記ソース電極、および前記ドレイン電極をそれぞれ形成する際に、前記ソース電極およびドレイン電極に第１の方向に互いに平行に延びる少なくとも２つの第１の分割電極をそれぞれ形成し、当該第１の分割電極の電極間距離が前記エピタキシャル層の表面に形成される異常成長部の半径以上で、且つ前記第１の分割電極のそれぞれの幅が前記異常成長部の半径以下となるようにする。
本発明にかかる半導体装置の製造方法では、第１の分割電極の電極間距離をエピタキシャル層の表面に形成される異常成長部の半径以上とし、且つ１の分割電極のそれぞれの幅を異常成長部の半径以下としている。このため、ソース電極およびドレイン電極を構成する分割電極の隙間から異常成長部が外部に露出されるため、外観チェックによって異常成長部を容易に検出することができ、動作領域に異常成長部を含む半導体装置を容易に除去することができる。
本発明により、動作領域に異常成長部を含む半導体装置を外観チェックにより容易に除去することができる半導体装置および半導体装置の製造方法を提供することが可能となる。
実施の形態１にかかる半導体装置を示す断面図である。 実施の形態１にかかる半導体装置のゲート電極、ソース電極、およびドレイン電極の配置を示す上面図である。 実施の形態１にかかる半導体装置の効果を説明するための図である。 実施の形態１にかかる半導体装置の効果を説明するための比較例の図である。 実施の形態１にかかる半導体装置の効果を説明するための図である。 実施の形態１にかかる半導体装置の効果を説明するための比較例の図である。 実施の形態１にかかる半導体装置のゲート電極、ソース電極、およびドレイン電極の他の配置を示す上面図である。 実施の形態１にかかる半導体装置の他の例を示す断面図である。 実施の形態２にかかる半導体装置のゲート電極、ソース電極、およびドレイン電極の配置を示す上面図である。 実施の形態２にかかる半導体装置のゲート電極、ソース電極、およびドレイン電極の配置を示す上面図である。 実施の形態１にかかる半導体装置の効果を説明するための図である。 実施の形態１にかかる半導体装置の効果を説明するための比較例の図である。 実施の形態２にかかる半導体装置のゲート電極、ソース電極、およびドレイン電極の他の配置を示す上面図である。 エピタキシャル膜に形成される異常成長部を説明するための図である。 本発明の課題を説明するための図である。
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。
図１Ａおよび図１Ｂは、本発明の実施の形態１にかかる半導体装置を説明するための図である。図１Ａは図１ＢのＩＡ−ＩＡにおける断面図であり、図１Ｂは本実施の形態にかかる半導体装置のゲート電極、ソース電極、およびドレイン電極の配置を示す上面図である。
図１Ａに示すように、本実施の形態にかかる半導体装置は、基板１と、基板１上に形成されたエピタキシャル層２と、エピタキシャル層２の上部にそれぞれ形成されたゲート電極３、ソース電極４、およびドレイン電極５と、を備える。本実施の形態にかかる半導体装置は、例えば電界効果トランジスタ（ＦＥＴ）である。
エピタキシャル層２がＧａＮ系の材料である場合、基板１には例えばＳｉＣ基板、サファイア基板、Ｓｉ基板、ＧａＮ基板、ＧａＡｓ基板などを用いることができる。なお、本明細書において基板とは単結晶基板を意味する。基板１は、基板１上に形成するエピタキシャル層２に応じて決定することができる。以下では、基板１にＳｉＣ基板を用い、エピタキシャル層２としてＧａＮを形成した場合について説明する。しかし、基板１とエピタキシャル層２の材料は、基板１上にエピタキシャル層２を形成することができ、更にエピタキシャル層の表面に異常成長部が形成される組み合わせであれば、任意の材料を用いることができる。
ここで、異常成長部は、例えば基板１上にエピタキシャル層２を成長させた場合に、成長条件に応じて形成される異常成長部である。異常成長部１０３のサイズはＧａＮ膜１０２の成長条件にもよるが、丸みを帯びた六角形であり、円で近似すると直径が約４０μｍ以上となる。厚さはＧａＮ膜１０２の表面から約５０〜１００ｎｍである（図１０参照）。なお、本明細書において異常成長部の半径および直径は、六角形である異常成長部を円で近似した際の半径および直径とする。また、エピタキシャル層２の成長条件が同じであれば、同一ウェハ上および異なるバッチで処理したウェハ間でほぼ同じサイズの異常成長部が形成される。
異常成長部１０３が形成される原因としては、エピタキシャル層２を成長させる基板１の欠陥（マイクロパイプ）や、成長中に付着した微小な塵を核とした異常成長が考えられる。この異常成長部の形成は、Ｓｉ基板やサファイア基板上にエピタキシャル成長したＧａＮ膜、ＳｉＣ基板上にエピタキシャル成長したＳｉＣ膜においても起こり得る。なお、上記の異常成長部のサイズは一例であり、上記のサイズ以外の異常成長部が形成された場合でも本発明を用いることができる。
ソース電極４およびドレイン電極５は、ゲート電極３を挟むように形成されている。図１Ｂに示すように、ソース電極４は、ゲート電極の長手方向（第１の方向）と平行に延びる分割電極（第１の分割電極）４_１および４_２と、分割電極４_１および４_２を接続する接続電極４_３とを有する。ここで、分割電極４_１と分割電極４_２との間隔（ピッチ）をＰｓとし、分割電極４_１の幅をＷｓ１、分割電極４_２の幅をＷｓ２とする。
ドレイン電極５は、ゲート電極の長手方向と平行に延びる分割電極（第１の分割電極）５_１および５_２と、分割電極５_１および５_２を接続する接続電極５_３とを有する。ここで、分割電極５_１と分割電極５_２との間隔（ピッチ）をＰｄとし、分割電極５_１の幅をＷｄ１、分割電極５_２の幅をＷｄ２とする。また、図１Ｂに示すように、ＦＥＴとして動作する領域は動作領域６であり、動作領域６以外の領域はイオン注入等で半導体結晶が破壊され電流が流れないように処理されている。
本実施の形態にかかる半導体装置では、ソース電極４の分割電極４_１、４_２の電極間距離Ｐｓをエピタキシャル層２の表面に形成される異常成長部の半径以上とし、且つ分割電極４_１、４_２のそれぞれの幅Ｗｓ１、Ｗｓ２を異常成長部の半径以下とする。また、ドレイン電極５の分割電極５_１、５_２の電極間距離Ｐｄをエピタキシャル層２の表面に形成される異常成長部の半径以上とし、且つ分割電極５_１、５_２のそれぞれの幅Ｗｄ１、Ｗｄ２を異常成長部の半径以下とする。これにより、本実施の形態では動作領域に異常成長部を含む半導体装置を外観チェックにより容易に除去することができるようになる。
すなわち、図１１に示したＦＥＴでは、隣り合うゲート電極１０３_１、１０３_２間に位置するドレイン電極１０５_１、および隣り合うゲート電極１０３_２、１０３_３間に位置するソース電極１０４_２のそれぞれが、連続した電極膜を用いて形成されている。この場合、例えばドレイン電極１０５_２が形成された領域の下に異常成長部１０９が存在していたとしても、異常成長部１０９がドレイン電極１０５_２で隠れてしまうため、異常成長部の存在を外観から検出することができない。つまり、異常成長部１０９の外観チェックでは、異常成長部１０９の外周ラインのコントラストを認識して検出する。しかし、異常成長部１０９は５０〜１００ｎｍのＧａＮ層が盛り上がって形成されているため、厚いソース電極やドレイン電極で覆われるとコントラストが不明瞭になる。このため、動作領域に異常成長部が存在するＦＥＴを外観チェックによって除去することができないという問題があった。
これに対して本実施の形態にかかる半導体装置では、ソース電極４の分割電極４_１、４_２の電極間距離Ｐｓをエピタキシャル層２の表面に形成される異常成長部の半径以上とし、また、ドレイン電極５の分割電極５_１、５_２の電極間距離Ｐｄをエピタキシャル層２の表面に形成される異常成長部の半径以上としている。これにより、例えば図２Ａに示すように半径ｒの異常成長部９がソース電極４の分割電極４_１と分割電極４_２との間に形成されていた場合、本実施の形態にかかる発明では分割電極４_１、４_２の電極間距離Ｐｓが十分に広いため異常成長部９の一部が外部に露出され、外観チェックにより異常成長部９を容易に検出することができる。
一方、図２Ｂの比較例に示すように、分割電極４_１、４_２を設けた場合であっても、電極間距離Ｐｓが狭い場合には外部に露出されるエピタキシャル層の部分が狭くなり、外観から異常成長部の存在をチェックすることが困難となる。よって、本実施の形態にかかる発明のように、分割電極４_１、４_２の電極間距離Ｐｓを異常成長部の半径以上とすることで、外観チェックにより容易に異常成長部を検出することができるようになる。図２Ａ、図２Ｂはソース電極について示しているが、ドレイン電極についても同様である。
上記条件に加えて、本実施の形態にかかる半導体装置では、分割電極４_１、４_２のそれぞれの幅Ｗｓ１、Ｗｓ２を異常成長部の半径以下とし、また、分割電極５_１、５_２のそれぞれの幅Ｗｄ１、Ｗｄ２を異常成長部の半径以下としている。これにより、例えば図３Ａに示すように半径ｒの異常成長部９がソース電極４の分割電極４_１と重畳するように形成されていた場合であっても、分割電極４_１の幅Ｗｓ１が狭いので異常成長部９の一部が外部に露出され、外観チェックにより異常成長部９を容易に検出することができる。
一方、図３Ｂの比較例に示すように、ソース電極４の分割電極４_１の幅Ｗｓ１が広い場合に半径ｒの異常成長部９が分割電極４_１と重畳するように形成されていると、外部に露出される異常成長部９の部分が少なくなり、外観から異常成長部の存在をチェックすることが困難となる。よって、本実施の形態にかかる発明のように、分割電極４_１、４_２のそれぞれの幅Ｗｓ１、Ｗｓ２を異常成長部の半径以下とすることで、外観チェックにより容易に異常成長部を検出することができるようになる。図３Ａ、図３Ｂはソース電極について示しているが、ドレイン電極についても同様である。
なお、背景技術で説明した特許文献１には、ドレイン電極を２つに分割することでドレイン−ソース間容量を減らすことができる高電力トランジスタに関する技術が開示されている。しかしながら、特許文献１にかかる技術では、２本のドレイン電極間の間隔が狭い場合、外観から異常成長部の存在をチェックすることが困難となる。また、特許文献２には、ドレイン電極およびソース電極の寄生容量を低減するために、ドレイン電極およびソース電極の形状を格子状としている技術が開示されている。しかしながら、特許文献２にかかる技術では、格子の間隔が狭い場合には外観から異常成長部の存在をチェックすることが困難となる。
次に、本実施の形態にかかる半導体装置の他の態様について説明する。図４は、本実施の形態にかかる半導体装置のゲート電極、ソース電極、およびドレイン電極の他の配置を示す上面図である。図４に示すＦＥＴでは、１本のゲート電極１３_１と、このゲート電極１３_１を挟むソース電極１４_１およびドレイン電極１５_１とが一つの単位ＦＥＴを構成し、この単位ＦＥＴが複数個並列に配列されている。また、ＦＥＴとして動作する領域は動作領域１６であり、動作領域１６以外の領域はイオン注入等で半導体結晶が破壊され電流が流れないように処理されている。
ゲート電極は、電極１３_１、１３_２、１３_３、１３_４と、これらの電極を接続する接続電極１３_５と電極パッド１３_６とを備える。また、ソース電極は、分割電極１４_１、１４_２、１４_３、１４_４と電極パッド１４_６とを備える。ドレイン電極は、分割電極１５_１、１５_２、１５_３、１５_４と、これらの分割電極を接続する接続電極１５_５と、電極パッド１５_６とを備える。
図４に示す半導体装置では、ソース電極の分割電極１４_２、１４_３の電極間距離Ｐｓをエピタキシャル層の表面に形成される異常成長部の半径以上とし、且つ分割電極１４_２、１４_３のそれぞれの幅Ｗｓ１、Ｗｓ２を異常成長部の半径以下としている。また、ドレイン電極の分割電極１５_１、１５_２の電極間距離Ｐｄをエピタキシャル層の表面に形成される異常成長部の半径以上とし、且つ分割電極１５_１、１５_２のそれぞれの幅Ｗｄ１、Ｗｄ２を異常成長部の半径以下としている。これらの条件は、他の単位ＦＥＴについても同様である。なお、分割電極間の間隔と各分割電極の幅は、上記条件を満たしている限り、分割電極毎に任意に設定することができる。
例えば、異常成長部の半径を２０μｍとした場合、ソース電極の分割電極１４_２、１４_３の電極間距離Ｐｓを６０μｍ、分割電極１４_２、１４_３のそれぞれの幅Ｗｓ１、Ｗｓ２を１５μｍ、ドレイン電極の分割電極１５_１、１５_２の電極間距離Ｐｄを６０μｍ、分割電極１５_１、１５_２のそれぞれの幅Ｗｄ１、Ｗｄ２を１５μｍ、ゲート電極１３_２とドレイン電極の分割電極１５_１との間隔を５μｍ、ゲート電極１３_２とソース電極の分割電極１４_２との間隔を５μｍとすることができる。他の単位ＦＥＴについても同様である。
図４に示した半導体装置においても、外観チェックにより動作領域に含まれる異常成長部を容易に検出することができる。
次に、本実施の形態にかかる発明を高電子移動度（ＨＥＭＴ）トランジスタに適用した場合について説明する。図５は、本実施の形態にかかるＨＥＭＴトランジスタを説明するための断面図である。
図５に示すように、本実施の形態にかかるＨＥＭＴトランジスタは、シリコン基板２１と、シリコン基板２１上に形成されたチャネル層２２と、チャネル層２２上に形成されると共に、チャネル層２２に電子を供給するバリア層２４と、チャネル層２２とバリア層２４とのヘテロ接合により形成された２次元電子ガス層（２ＤＥＧ）２３と、バリア層２４とオーミック接触するソース電極２６及びドレイン電極２７と、ソース電極２６とドレイン電極２７との間に形成され、バリア層２４とショットキー接合するゲート電極２５と、を有する。
チャネル層２２には、例えばｉ−ＧａＮ（ｉはイントリンシック、つまり不純物が添加されていない真性半導体の意味である）を用いることができる。また、チャネル層２２はｉ−ＧａＮだけではなく、ｉ−Ａｌ（Ｇａ）Ｎ、ｉ−Ｉｎ（Ｇａ）Ｎなどを含む多層構造であってもよい。チャネル層２２上に形成されるバリア層２４には、例えばｉ−ＡｌｘＧａ１−ｘＮ（ｘ＝０．１〜０．４）や、高濃度のＳｉをドーピングしたｎ-ＡｌＧａＮを用いることができる。バリア層２４はチャネル層２２に対して電子を供給する。そして、チャネル層２２とバリア層２４とがヘテロ接合することで、チャネル層２２とバリア層２４との界面には２次元電子ガス層（２ＤＥＧ）２３が形成される。チャネル層２２、バリア層２４はシリコン基板２１上にエピタキシャル成長される。なお、図５において結晶転位を緩和する核形成層等は省略してある。
また、バリア層２４上には、バリア層２４とオーミック接触するソース電極２６とドレイン電極２７とが形成されており、電子はソース電極２６から２次元電子ガス層２３を介してドレイン電極２７へと流れる。ソース電極２６とドレイン電極２７は、例えばＴｉ／Ａｌなどのオーミック電極および、Ｔｉ／Ｐｔ／Ａｕなどの配線電極で構成される。また、バリア層２４上のソース電極２６とドレイン電極２７との間には、バリア層２４とショットキー接合するゲート電極２５が形成されている。ゲート電極２５は、例えばＮｉ／Ａｕを用いて形成することができる。
次に、本実施の形態にかかる半導体装置の製造方法について説明する（図１Ａ、図１Ｂ参照）。本実施の形態にかかる半導体装置の製造方法は、基板１上にエピタキシャル層２を形成し、エピタキシャル層２の上部にゲート電極３、ソース電極４、およびドレイン電極５をそれぞれ形成する。そして、ゲート電極３、ソース電極４、およびドレイン電極５をそれぞれ形成する際に、ソース電極４およびドレイン電極５に第１の方向に互いに平行に延びる少なくとも２つの分割電極４_１、４_２、５_１、５_２をそれぞれ形成し、当該分割電極の電極間距離Ｐｓ、Ｐｄがエピタキシャル層２の表面に形成される異常成長部の半径以上で、且つ分割電極のそれぞれの幅が異常成長部の半径以下となるようにする。
以上で説明したように、本実施の形態にかかる発明により、動作領域に異常成長部を含む半導体装置を外観チェックにより容易に除去することができる半導体装置および半導体装置の製造方法を提供することが可能となる。
実施の形態２
次に、本発明の実施の形態２について説明する。本実施の形態では、ゲート電極、ソース電極、およびドレイン電極の配置が格子状となっている点が実施の形態１にかかる半導体装置と異なる。これ以外は実施の形態１にかかる半導体装置と同様であるので、重複した説明は省略する。
図６は実施の形態２にかかる半導体装置のゲート電極、ソース電極、およびドレイン電極の配置を示す上面図である。図６に示すように、ソース電極３４およびドレイン電極３５は、ゲート電極３３を挟むように形成されている。ソース電極３４は、ゲート電極３３の長手方向（第１の方向）と平行に延びる分割電極３４_１および３４_２と、当該分割電極３４_１および３４_２と交差する方向（第２の方向）に延びる少なくとも２つの分割電極（第２の分割電極）３４_３および３４_４と、分割電極３４_１および３４_２を接続する接続電極３４_５とを有する。ここで、分割電極３４_１と分割電極３４_２との間隔（ピッチ）をＰｓ１１とし、分割電極３４_１の幅をＷｓ１１、分割電極３４_２の幅をＷｓ１２とする。また、分割電極３４_３と分割電極３４_４との間隔（ピッチ）をＰｓ２１とし、分割電極３４_３の幅をＷｓ２１、分割電極３４_４の幅をＷｓ２２とする。
また、ドレイン電極３５は、ゲート電極３３の長手方向と平行に延びる分割電極３５_１および３５_２と、当該分割電極３５_１および３５_２と交差する方向（第２の方向）に延びる少なくとも２つの分割電極（第２の分割電極）３５_３および３５_４と、分割電極３５_１および３５_２を接続する接続電極３５_５とを有する。ここで、分割電極３５_１と分割電極３５_２との間隔（ピッチ）をＰｄ１１とし、分割電極３５_１の幅をＷｄ１１、分割電極３５_２の幅をＷｄ１２とする。また、分割電極３５_３と分割電極３５_４との間隔（ピッチ）をＰｄ２１とし、分割電極３５_３の幅をＷｄ２１、分割電極３５_４の幅をＷｄ２２とする。なお、図６では第１の方向と第２の方向とが直交している場合を例示しているが、第１の方向と第２の方向は交差していればよく、直交している場合に限定されない。
このように、本実施の形態にかかる半導体装置では、ソース電極３４およびドレイン電極３５が格子状に形成されている。そして、ソース電極３４の分割電極３４_１、３４_２の電極間距離Ｐｓ１１をエピタキシャル層の表面に形成される異常成長部の半径以上とし、且つ分割電極３４_１、３４_２のそれぞれの幅Ｗｓ１１、Ｗｓ１２を異常成長部の半径以下とする。また、ソース電極３４の分割電極３４_３、３４_４の電極間距離Ｐｓ２１をエピタキシャル層の表面に形成される異常成長部の半径以上とし、分割電極３４_３、３４_４のそれぞれの幅Ｗｓ２１、Ｗｓ２２を異常成長部の半径以下とする。更に、分割電極３４_１、３４_２の電極間距離Ｐｓ１１および分割電極３４_３、３４_４の電極間距離Ｐｓ２１の少なくとも一方は異常成長部の直径以上とする。
また、ドレイン電極３５の分割電極３５_１、３５_２の電極間距離Ｐｄ１１をエピタキシャル層の表面に形成される異常成長部の半径以上とし、且つ分割電極３５_１、３５_２のそれぞれの幅Ｗｄ１１、Ｗｄ１２を異常成長部の半径以下とする。また、ドレイン電極３５の分割電極３５_３、３５_４の電極間距離Ｐｄ２１をエピタキシャル層の表面に形成される異常成長部の半径以上とし、分割電極３５_３、３５_４のそれぞれの幅Ｗｄ２１、Ｗｄ２２を異常成長部の半径以下とする。更に、分割電極３５_１、３５_２の電極間距離Ｐｄ１１および分割電極３５_３、３５_４の電極間距離Ｐｄ２１の少なくとも一方は異常成長部の直径以上とする。
図６に示す半導体装置では、第２の方向と平行な分割電極の電極間距離Ｐｓ２１、Ｐｄ２１を異常成長部の直径以上とした場合を示している。また、図７に示す半導体装置では、第１の方向と平行な分割電極の電極間距離Ｐｓ１１、Ｐｄ１１を異常成長部の直径以上とした場合を示している。
本実施の形態にかかる半導体装置では、ソース電極およびドレイン電極を上記条件を満たすように形成することで、例えば図８Ａに示すように半径ｒの異常成長部３９の一部を外部に露出させることができるため、外観チェックにより異常成長部３９を容易に検出することができるようになる。ここで、図８Ａでは、分割電極３４_１、３４_２の電極間距離Ｐｓ１１を異常成長部の半径以上とし、分割電極３４_３、３４_４の電極間距離Ｐｓ２１を異常成長部の直径以上とした場合を示している。
一方、図８Ｂの比較例に示すように、分割電極３４_１、３４_２の電極間距離Ｐｓ１１および分割電極３４_３、３４_４の電極間距離Ｐｓ２１の少なくとも一方が異常成長部の直径以上であるという条件を満たさない場合は、異常成長部３９が分割電極で覆われてしまうため、外観チェックにより異常成長部３９を検出することができなくなる。ここで、図８Ａ、図Ｂはソース電極について示しているが、ドレイン電極についても同様である。
次に、本実施の形態にかかる半導体装置の他の態様について説明する。図９は、本実施の形態にかかる半導体装置のゲート電極、ソース電極、およびドレイン電極の他の配置を示す上面図である。図９に示すＦＥＴでは、１本のゲート電極と、このゲート電極を挟むソース電極およびドレイン電極とが一つの単位ＦＥＴを構成し、この単位ＦＥＴが複数個並列に配列されている。また、ＦＥＴとして動作する領域は動作領域４６であり、動作領域４６以外の領域はイオン注入等で半導体結晶が破壊され電流が流れないように処理されている。
ゲート電極は、複数の電極４３_１と、これらの電極を接続する接続電極４３_２と電極パッド４３_３とを備える。また、ソース電極は、分割電極４４_１、４４_２、４４_３と、これらの分割電極４４_１、４４_２、４４_３と直交する分割電極４４_４、４４_５、４４_６と、電極パッド４４_７とを備える。ドレイン電極は、分割電極４５_１、４５_２、４５_３と、これらの分割電極４５_１、４５_２、４５_３と直交する分割電極４５_４、４５_５、４５_６と、分割電極４５_１、４５_２、４５_３を接続する接続電極４５_７と、電極パッド４５_８とを備える。
そして、ソース電極の分割電極４４_１、４４_２、４４_３の各電極間距離Ｐｓ１１をエピタキシャル層の表面に形成された異常成長部の半径以上とし、且つ分割電極４４_１、４４_２、４４_３のそれぞれの幅を異常成長部の半径以下としている。また、ソース電極の分割電極４４_４、４４_５、４４_６の電極間距離Ｐｓ２１をエピタキシャル層の表面に形成された異常成長部の半径以上とし、分割電極４４_４、４４_５、４４_６のそれぞれの幅を異常成長部の半径以下としている。更に、分割電極４４_１、４４_２、４４_３の電極間距離Ｐｓ１１および分割電極４４_４、４４_５、４４_６の電極間距離Ｐｓ２１の少なくとも一方を異常成長部の直径以上としている。図９に示す例では、分割電極４４_４、４４_５、４４_６の電極間距離Ｐｓ２１を異常成長部の直径以上としている。
また、ドレイン電極の分割電極４５_１、４５_２、４５_３の電極間距離Ｐｄ１１をエピタキシャル層の表面に形成された異常成長部の半径以上とし、且つ分割電極４５_１、４５_２、４５_３のそれぞれの幅を異常成長部の半径以下としている。また、ドレイン電極の分割電極４５_４、４５_５、４５_６の電極間距離Ｐｄ２１をエピタキシャル層の表面に形成された異常成長部の半径以上とし、分割電極４５_１、４５_２、４５_３のそれぞれの幅を異常成長部の半径以下としている。更に、分割電極４５_１、４５_２、４５_３の電極間距離Ｐｄ１１および分割電極４５_４、４５_５、４５_６の電極間距離Ｐｄ２１の少なくとも一方を異常成長部の直径以上としている。図９に示す例では、分割電極４５_４、４５_５、４５_６の電極間距離Ｐｄ２１を異常成長部の直径以上としている。これらの条件は、他の単位ＦＥＴについても同様である。
例えば、異常成長部の半径を２０μｍとした場合、ソース電極の分割電極４４_１、４４_２、４４_３の各電極間距離Ｐｓ１１を２５μｍ、ソース電極の分割電極４４_４、４４_５、４４_６の各電極間距離Ｐｓ２１を４５μｍ、分割電極４４_１、４４_２の幅を１５μｍ、分割電極４４_３、４４_４、４４_５、４４_６の幅を１０μｍとすることができる。また、ドレイン電極の分割電極４５_１、４５_２、４５_３の各電極間距離Ｐｄ１１を２５μｍ、ドレイン電極の分割電極４５_４、４５_５、４５_６の各電極間距離Ｐｄ２１を４５μｍ、分割電極４５_１、４５_２の幅を１５μｍ、分割電極４５_３、４５_４、４５_５、４５_６の幅を１０μｍとすることができる。
なお、分割電極間の間隔と各分割電極の幅は、上記条件を満たしている限り、分割電極毎に任意に設定することができる。また、ソース電極の分割電極４４_４、４４_５、４４_６は、分割電極４４_１、４４_２、４４_３と直交する必要はなく、上記条件を満たす限り、分割電極４４_１、４４_２、４４_３と斜めに交差するように設けられていてもよい。同様に、ドレイン電極の分割電極４５_４、４５_５、４５_６は、分割電極４５_１、４５_２、４５_３と直交する必要はなく、上記条件を満たす限り、分割電極４５_１、４５_２、４５_３と斜めに交差するように設けられていてもよい。
図９に示した半導体装置においても、外観チェックにより動作領域に含まれる異常成長部を容易に検出することができる。よって、本実施の形態にかかる発明により、動作領域に異常成長部を含む半導体装置を外観チェックにより容易に除去することができる半導体装置および半導体装置の製造方法を提供することが可能となる。
また、実施の形態１にかかる半導体装置では、ドレイン電極およびソース電極をそれぞれ複数の分割電極に分割していたため、１本の分割電極に流れる電流の密度が高くなり、エレクトロマイグレーションによって電極が劣化する恐れがあった。これに対して本実施の形態にかかる半導体装置（特に、図９に示す半導体装置の構成）では、ドレイン電極およびソース電極をそれぞれ格子状にすることで、１本の分割電極に流れる電流の密度を低減することができ、エレクトロマイグレーションによる電極の劣化を抑制することができる。また、分割電極間における信号の位相のずれを解消することができる。更に、本実施の形態にかかる半導体装置では、ソース電極およびドレイン電極を上記条件を満たすように形成することで、動作領域に異常成長部を含む半導体装置を外観チェックにより容易に除去することができる。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。実施の形態１および２では、第１の分割電極の電極間距離Ｐｓ、Ｐｄ、Ｐｓ１１、Ｐｄ１１を異常成長部の半径以上としたが、例えば第１の分割電極の電極間距離を異常成長部の直径の３／４以上としてもよい。また、実施の形態２では、第２の分割電極の電極間距離Ｐｓ２１、Ｐｄ２１を異常成長部の半径以上としたが、例えば第２の分割電極の電極間距離を異常成長部の直径の３／４以上としてもよい。このように、分割電極の電極間距離を異常成長部の直径の３／４以上とすることで、動作領域に異常成長部を含む半導体装置をより正確に除去することができる。
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。
この出願は、２０１１年４月２５日に出願された日本出願特願２０１１−０９６９２９を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１ 基板
２ エピタキシャル層
３ ゲート電極
４ ソース電極
５ ドレイン電極
６ 動作領域
４_１、４_２ 分割電極
４_３ 接続電極
５_１、５_２ 分割電極
５_３ 接続電極
９ 異常成長部

Claims (13)

  1. 基板と、
    前記基板上に形成されたエピタキシャル層と、
    前記エピタキシャル層の上部にそれぞれ形成されたゲート電極、ソース電極、およびドレイン電極と、を備え、
    前記ソース電極およびドレイン電極はそれぞれ、第１の方向に互いに平行に延びるように形成された少なくとも２つの第１の分割電極を備え、当該第１の分割電極の電極間距離は前記エピタキシャル層の表面に形成される異常成長部の半径以上であり、且つ前記第１の分割電極のそれぞれの幅が前記異常成長部の半径以下である、
    半導体装置。
  2. 前記ソース電極およびドレイン電極はそれぞれ、更に前記第１の分割電極と交差する第２の方向に互いに平行に延びるように形成された少なくとも２つの第２の分割電極を備え、当該第２の分割電極の電極間距離は前記異常成長部の半径以上であり、前記第２の分割電極のそれぞれの幅が前記異常成長部の半径以下であり、且つ、前記第１の分割電極の電極間距離および前記第２の分割電極の電極間距離の少なくとも一方は前記異常成長部の直径以上である、
    請求項１に記載の半導体装置。
  3. 前記異常成長部は前記エピタキシャル層の表面において六角形であり、前記異常成長部の半径は前記六角形の形状を円形に近似した際の半径である、請求項１または２に記載の半導体装置。
  4. 前記エピタキシャル層はＧａＮを含む、請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記基板は、ＳｉＣ基板、サファイア基板、Ｓｉ基板、ＧａＮ基板、およびＧａＡｓ基板のうちのいずれかである、請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記異常成長部の半径が２０μｍ以上である、請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記ゲート電極と、当該ゲート電極を挟む前記ソース電極およびドレイン電極と、が複数並列に配置されている、請求項１乃至６のいずれか一項に記載の半導体装置。
  8. 前記第１の分割電極の電極間距離は前記異常成長部の直径の３／４以上である、請求項１乃至７のいずれか一項に記載の半導体装置。
  9. 前記第２の分割電極の電極間距離は前記異常成長部の直径の３／４以上である、請求項２乃至８のいずれか一項に記載の半導体装置。
  10. 前記エピタキシャル層は、
    チャネル層と、
    前記チャネル層上に形成されると共に、前記チャネル層に電子を供給するバリア層と、
    前記チャネル層と前記バリア層とのヘテロ接合により形成された２次元電子ガス層と、を含み、
    前記ソース電極およびドレイン電極は、前記バリア層とオーミック接触するように形成され、
    前記前記ゲート電極は、前記バリア層とショットキー接合するように形成されている、
    請求項１乃至９のいずれか一項に記載の半導体装置。
  11. 前記チャネル層はｉ−ＧａＮで形成されており、前記バリア層はｉ−ＡｌｘＧａ１−ｘＮ（ｘ＝０．１〜０．４）で形成されている、請求項１０に記載の半導体装置。
  12. 基板上にエピタキシャル層を形成し、
    前記エピタキシャル層の上部にゲート電極、ソース電極、およびドレイン電極をそれぞれ形成し、
    前記ゲート電極、前記ソース電極、および前記ドレイン電極をそれぞれ形成する際に、前記ソース電極およびドレイン電極に第１の方向に互いに平行に延びる少なくとも２つの第１の分割電極をそれぞれ形成し、当該第１の分割電極の電極間距離が前記エピタキシャル層の表面に形成される異常成長部の半径以上で、且つ前記第１の分割電極のそれぞれの幅が前記異常成長部の半径以下となるようにする、
    半導体装置の製造方法。
  13. 前記ソース電極およびドレイン電極に、前記第１の分割電極と交差する第２の方向に互いに平行に延びる少なくとも２つの第２の分割電極をそれぞれ形成し、当該第２の分割電極の電極間距離が前記異常成長部の半径以上で、前記第２の分割電極のそれぞれの幅が前記異常成長部の半径以下で、且つ、前記第１の分割電極の電極間距離および前記第２の分割電極の電極間距離の少なくとも一方が前記異常成長部の直径以上となるようにする、
    請求項１２に記載の半導体装置の製造方法。
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