FR3105580A1 - Transistor hemt ameliore - Google Patents
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Abstract
L’invention concerne un transistor à effet de champ à haute mobilité (100) comprenant : un empilement (10) selon un axe Z déposé sur un substrat (11) et comprenant une couche tampon (12), une couche barrière (13), une hétérojonction (15) entre ladite couche tampon (12) et ladite couche barrière (13) et un gaz bidimensionnel d’électrons (9) localisé dans un plan XY perpendiculaire à l’axe Z et au voisinage de l’hétérojonction (15), une source (S), un drain (D), et une grille (G) déposée sur une face supérieure (14) de la couche barrière (13) entre la source et le drain, un plot (PM) métallique disposé entre la grille (G) et le drain (D). Figure à publier : Fig 3
Description
DOMAINE DE L’INVENTION
L’invention se situe dans le domaine des transistors à effet de champ à haute mobilité électronique dénommés transistors HEMT (acronyme de l’expression anglo-saxonne «High Electron Mobility Transistor») en technologie GaN et pour des applications hyperfréquences, typiquement à des fréquences allant jusqu’à 40 GHz, voir 80 GHz dans un proche avenir.
Plus particulièrement l’invention concerne l’amélioration de la fiabilité et du gain du transistor HEMT. L’invention s’applique aux transistors HEMT de puissance RF et aux transistors pour la commutation.
ETAT DE LA TECHNIQUE
La figure 1 représente schématiquement une coupe de la structure d’un transistor HEMT élémentaire classique, dans un plan XZ, réalisé sur un substrat 11. Classiquement on utilise un substrat 11 isolant ou semi-conducteur, par exemple comprenant du silicium (Si), du carbure de silicium (SiC), du nitrure de gallium (GaN) ou du saphir (Al2O3), sur lequel est réalisé un empilement selon l’axe Z d’au moins deux couches de semi-conducteur qui s’étendent dans le plan XY.
Une première couche 12, dénommée couche tampon, ou «buffer» (terme utilisé dans la littérature anglo-saxonne), présente une large bande interdite (matériau semi-conducteur dit à grand gap) comprenant un matériau de la famille des III-N, famille de semiconducteurs composée d’éléments de la colonne 3 de Mendeleiev et d’azote, pouvant être par exemple un composé binaire tel le GaN ou un composé ternaire tel que l’AlGaN, ou plus précisément l’AlxGa1-xN.
Une seconde couche, dénommée couche barrière 13, présente une bande interdite plus grande que celle de la couche tampon 12. Cette couche comprend un matériau à base de composé quaternaire, ternaire ou binaire de nitrure d’éléments de la colonne III, dénommé III-N, à base de Al, Ga, In, B ou Sc.
Par exemple, avec une couche tampon en GaN, la couche barrière comprend de l’AlxGa1-xN, de l’In1-xAlxN ou du ScAlN ou une séquence In1-xAlxN/AlN ou AlxGa1-xN/AlN. L’épaisseur de la couche barrière 13 est typiquement comprise entre 3 nm et 40 nm, l’épaisseur de la couche tampon 12 est typiquement comprise entre 0.2 µm et 3 µm. La couche tampon 12 et la couche barrière 13 sont classiquement réalisées par épitaxie par MOCVD ou par MBE. A titre d’exemple, on peut citer une couche tampon à base de GaN avec une couche barrière à base d’AlGaN ou d’InAlN, et plus précisément à base d’AlxGa1-xN ou d’InzAl1-zN, avec x compris typiquement entre 15% et 35% et z compris typiquement entre 15% et 25%.
Des couches supplémentaires peuvent être présentes soit en surface, soit entre la couche tampon et la couche barrière.
La jonction entre la couche tampon et la couche barrière constitue une hétérojonction 15 qui s’étend également dans le plan XY. Un gaz bidimensionnel d’électrons 9 (dénommé 2DEG pour «two-Dimensional Electron Gas») est localisé au voisinage de l’hétérojonction 15.
Un transistor HEMT comprend classiquement une source S, un drain D et une grille G. La source S et le drain D sont en contact électrique avec 2DEG. On définit l’axe X comme l’axe d’alignement de S, G et D. La grille G est déposée sur la face supérieure 14 de la couche barrière 13 entre la source S et le drain D, et permet de commander le transistor. Typiquement la distance grille source est comprise entre 0.4 et 1 µm et la distance grille drain est comprise entre 0.6 à 3µm. On définit la longueur de grille Lg comme la dimension de la grille selon l’axe X.
La conductance entre la source S et le drain D est modulée par l’action électrostatique de la grille G, classiquement de type Schottky ou de type MIS pour (métal/isolant/semiconducteur), et la tension VGSappliquée entre la grille et la source commande le transistor.
Les électrons du 2DEG sont mobiles dans le plan OXY et ont une forte mobilité électronique μe, typiquement supérieure à 1000cm²/Vs. Dans un fonctionnement normal du transistor ces électrons ne peuvent pas circuler dans la direction Z car ils sont confinés dans le puits de potentiel se formant dans le plan OXY au voisinage de l’hétérojonction 15. Le gaz d’électrons 9, confiné dans ce qui est dénommé le canal du transistor, est donc apte à transporter un courant IDScirculant entre le drain et la source.
Classiquement en fonctionnement une différence de potentiel VDSest appliquée entre la source S et le drain D, avec typiquement une source S à la masse, et la valeur du courant IDSest une fonction de la tension appliquée VGSentre la grille G et la source S.
L’effet transistor est basé sur la modulation de la conductance gm entre les contacts S et D par l'action électrostatique de l’électrode de commande G. La variation de cette conductance est proportionnelle au nombre de porteurs libres dans le canal, et donc au courant entre source et drain. C'est l'effet d'amplification transistor qui permet de transformer un faible signal appliqué sur la grille en un signal plus fort récupéré sur le drain.
Préférentiellement pour des applications RF, comme illustré figure 2, la grille G présente une forme en T et est constituée d’un tronc surmonté d’au moins un chapeau (il peut y en avoir plusieurs l’un sur l’autre). Les deux branches du chapeau ne sont pas nécessairement symétriques, et la branche côté drain ou source peut même être inexistante (grille dite en Γ). La base du tronc est couramment dénommé pied de grille.
En outre selon l’état de l’art on recouvre la face 14 d’une couche de diélectrique PL, dénommée couche de passivation, car la face supérieure 14 de la couche barrière 13 doit être protégée des contacts avec l’extérieur. Classiquement les matériaux diélectriques utilisés sont: Al2O3, Si3N4, SiO2, SiOxNy, BN ou AlN.
Classiquement les transistors HEMT utilisés pour les applications d’intérêt (RF, commutation) présentent une source S connectée à la masse électrique, typiquement à un plan de masse réalisé classiquement par une couche de métallisation disposée du côté du substrat 11 opposé à la couche 12 (côté inférieur de 11 sur la figure 1). La connexion est par exemple réalisée à l’aide de trous de connexion également dénommés «via hole» qui traversent le substrat de la source jusqu’au plan de masse.
Pour que les composants en technologies GaN puissent fonctionner aux fréquences millimétriques (> 30 GHz) avec des performances suffisantes, il est nécessaire de modifier un certain nombre de paramètres définissant le transistor. Parmi ces modifications, celles ayant une importance de premier ordre sont:
La réduction de l’épaisseur de la barrière 13 qui en rapprochant la grille du canal d’électrons permet d’améliorer le gain du transistor.
L’augmentation du nombre de porteurs dans les structures pour réduire les résistances d’accès.
La diminution de la longueur de grille des transistors qui permet de réduire le temps de transit des électrons sous la grille. Cette dernière option peut nécessiter une optimisation de la couche tampon 12 afin de conserver un bon confinement des électrons dans le canal.
Cependant, certaines de ses modifications, notamment l’augmentation de la densité de porteurs dans le canal nset la réduction de l’épaisseur de la barrière, contribuent à augmenter la valeur du champ électrique dans la structure lorsque le transistor est en fonctionnement. Cette augmentation du champ électrique est particulièrement prononcée pour les filières de transistor InAl(Ga)N/GaN ou AlN pour lesquelles la densité d’électrons dans le canal se situe dans la fourchette 1.2x1013/cm² à 2.5x1013/cm². Cela se traduit par une robustesse réduite de cette filière.
Le champ électrique particulièrement intense dans ces matériaux peut localement atteindre une intensité supérieure à plusieurs MV/cm. Lorsque le transistor est utilisé comme amplificateur de tension (montage source commune) le maximum de champ électrique est localisé au pied de la grille, du côté du drain (c’est entre la grille et le drain qu’est localisée la chute de tension la plus élevée, la différence de potentiel entre ces deux électrodes pouvant atteindre plusieurs dizaines de volts).
Du fait de l’absence de substrats GaN de grandes dimensions (supérieur à 3’’), il est nécessaire de réaliser la croissance des matériaux semi-conducteurs sur des substrats hôtes tels que l’Al2O3, le SiC ou le silicium. Ces derniers possèdent cependant un paramètre de maille différent de celui du GaN ce qui engendre une importante densité de défauts orientés perpendiculairement au courant circulant dans le canal. Ces défauts traversent toute la structure et la densité de défauts émergents en surface est typiquement de l’ordre de 108à quelques 109/cm2. Ces défauts constituent des points de fragilité du transistor qui, sous l’action d’un champ électrique élevé et des contraintes mécaniques induites par effet piézoélectrique inverse, vont être à l’origine d’une dégradation des performances (augmentation du courant de grille notamment) voire même d’une défaillance des composants. Cette zone de champ électrique intense a été identifiée dans la littérature comme impactant la fiabilité des dispositifs (voir par exemple la publication «Correlation between Physical Defects and Performance in AlGaN/GaN High Electron Mobility Transistor Devices», DOI: 10.4313/TEEM.2010.11.2.049).
Une solution pour réduire l’intensité du champ électrique serait de réduire les tensions appliquées au transistor, notamment la tension de drain Vds. Cela se ferait cependant au détriment du rendement en puissance ajoutée (PAE) et de la puissance disponible en sortie du transistor.
Une autre solution consiste à réduire la distance entre le chapeau de grille et la surface 14. Cependant les profils de grille permettant de réduire suffisamment le champ électrique au pied de grille s’accompagnent d’une augmentation de la capacité Cgd du transistor lorsque la densité d’électrons dans le canal est supérieure à 1.5x1013/cm². Cette augmentation est d’autant plus marquée que la densité d’électrons est importante et se traduit par une dégradation du gain en puissance. Pour les applications supérieures à 35GHz la densité d’électrons dans le canal peut atteindre des valeurs proches de 2x1013/cm². Cette dernière solution présente donc une limite pour les densités d’électrons dans le canal élevées.
Un autre paramètre d’intérêt du transistor est son gain. Pour l’augmenter, deux approches sont mises en œuvre:
soit on réduit la longueur de grille, mais cela se fait au détriment du confinement des électrons dans le canal et nécessite de modifier l’épitaxie pour ne pas dégrader cette dernière caractéristique.
soit on réduit l’épaisseur de la barrière mais cela conduit à une diminution de la densité d’électrons dans le canal et in fine à une diminution du gain. Là aussi une modification de l’épitaxie (au niveau de la barrière) est nécessaire pour compenser cette réduction.
Un but de la présente invention est de remédier aux inconvénients précités en proposant un transistor HEMT présentant un champ électrique au pied de la grille réduit et un gain amélioré, compatible avec un fonctionnement haute fréquence induisant une forte densité d’électrons dans le canal.
DESCRIPTION DE L’INVENTION
La présente invention a pour objet un transistor à effet de champ à haute mobilité comprenant:
-un empilement selon un axe Z déposé sur un substrat et comprenant:
- une couche tampon comprenant un premier matériau semi-conducteur comprenant un composé binaire ou ternaire ou quaternaire de nitrure et présentant une première bande interdite,
- une couche barrière comprenant un deuxième matériau semi-conducteur comprenant un composé binaire ou ternaire ou quaternaire de nitrure et présentant une deuxième bande interdite, la deuxième bande interdite étant supérieure à la première bande interdite,
- une hétérojonction entre ladite couche tampon et ladite couche barrière et,
- un gaz bidimensionnel d’électrons localisé dans un plan XY perpendiculaire à l’axe Z et au voisinage de l’hétérojonction,
-une source, un drain, et une grille déposée sur une face supérieure de la couche barrière entre la source et le drain,
-un plot métallique disposé entre la grille et le drain.
-un empilement selon un axe Z déposé sur un substrat et comprenant:
- une couche tampon comprenant un premier matériau semi-conducteur comprenant un composé binaire ou ternaire ou quaternaire de nitrure et présentant une première bande interdite,
- une couche barrière comprenant un deuxième matériau semi-conducteur comprenant un composé binaire ou ternaire ou quaternaire de nitrure et présentant une deuxième bande interdite, la deuxième bande interdite étant supérieure à la première bande interdite,
- une hétérojonction entre ladite couche tampon et ladite couche barrière et,
- un gaz bidimensionnel d’électrons localisé dans un plan XY perpendiculaire à l’axe Z et au voisinage de l’hétérojonction,
-une source, un drain, et une grille déposée sur une face supérieure de la couche barrière entre la source et le drain,
-un plot métallique disposé entre la grille et le drain.
Selon une variante le transistor comprend en outre une première couche diélectrique déposée au moins sur une surface supérieure de la couche barrière entre la grille (G) et le drain et entre la grille et la source, et dans lequel le plot métallique est déposé sur la première couche diélectrique .
Selon un mode de réalisation le plot métallique présente une section supérieure ou égale à la moitié d’une section de la grille.
Selon un mode de réalisation le plot métallique présente une longueur inférieure ou égale à 3 fois une longueur de la grille.
Selon une variante le gaz bidimensionnel d’électrons se déplace dans un canal et la couche diélectrique de passivation présente une épaisseur déterminée de sorte qu’une valeur de la composante selon X du champ électrique dans le canal au pied de la grille côté drain est sensiblement égale, à +/- 30% près, à une valeur de la composante selon X du champ électrique dans le canal au pied du plot côté drain, lorsque le transistor est en fonctionnement.
Selon une première variante le transistor comprend en outre une première connexion métallique configurée de manière à connecter électriquement le plot métallique avec la source.
Selon un mode de réalisation la première connexion métallique est en outre configurée pour connecter électriquement la source et le plot métallique en passant par-dessus la grille.
Selon un mode de réalisation la première connexion métallique est en contact électrique avec le plot métallique.
Selon un autre mode de réalisation le transistor comprend en outre une deuxième couche diélectrique déposée au moins sur le plot métallique, la première connexion métallique étant en contact avec ladite deuxième couche diélectrique, le plot métallique et la source étant alors reliés électriquement entre eux de manière capacitive.
Selon un mode de réalisation la première connexion métallique est disposée dans un plan contenant la source et le plot métallique.
Selon une deuxième variante le transistor comprend en outre une deuxième connexion métallique configurée de manière à connecter électriquement le plot métallique avec la grille.
Selon un mode de réalisation la deuxième connexion métallique est en contact électrique avec le plot métallique
Selon un mode de réalisation le transistor comprend en outre une deuxième couche diélectrique déposée au moins sur le plot métallique, la deuxième connexion métallique étant en contact avec ladite deuxième couche diélectrique, de manière à réaliser une connexion capacitive entre le plot métallique et la grille.
Selon un mode de réalisation la grille est connectée à un bus de grille et le plot métallique est connecté audit bus de grille.
Selon un mode de réalisation le transistor comprend en outre une troisième connexion métallique reliant la grille et le plot métallique du côté opposé au bus de grille.
L’invention concerne également un ensemble comprenant une pluralité de transistors selon l’une des revendications précédentes et dans lequel un transistor partage avec un transistor adjacent alternativement une source et un drain et dans lequel les sources sont reliées entre elles par un pont de source.
La description suivante présente plusieurs exemples de réalisation du dispositif de l’invention : ces exemples sont non limitatifs de la portée de l’invention. Ces exemples de réalisation présentent à la fois les caractéristiques essentielles de l’invention ainsi que des caractéristiques additionnelles liées aux modes de réalisation considérés.
L’invention sera mieux comprise et d’autres caractéristiques, buts et avantages de celle-ci apparaîtront au cours de la description détaillée qui va suivre et en regard des dessins annexés donnés à titre d’exemples non limitatifs et sur lesquels :
DESCRIPTION DETAILLEE DE L’INVENTION
Le transistor à effet de champ à haute mobilité 100 selon l’invention est illustré figure 3. Il comprend un empilement 10 selon un axe Z déposé sur un substrat 11 qui comprend:
- une couche tampon 12 comprenant un premier matériau semi-conducteur comprenant un composé binaire ou ternaire ou quaternaire de nitrure et présentant une première bande interdite,
- une couche barrière 13 comprenant un deuxième matériau semi-conducteur comprenant un composé binaire ou ternaire ou quaternaire de nitrure et présentant une deuxième bande interdite, la deuxième bande interdite étant supérieure à la première bande interdite,
- une hétérojonction 15 entre la couche tampon 12 et la couche barrière 13, et
- un gaz bidimensionnel d’électrons 9 localisé dans un plan XY perpendiculaire à l’axe Z et au voisinage de l’hétérojonction 15.
- une couche tampon 12 comprenant un premier matériau semi-conducteur comprenant un composé binaire ou ternaire ou quaternaire de nitrure et présentant une première bande interdite,
- une couche barrière 13 comprenant un deuxième matériau semi-conducteur comprenant un composé binaire ou ternaire ou quaternaire de nitrure et présentant une deuxième bande interdite, la deuxième bande interdite étant supérieure à la première bande interdite,
- une hétérojonction 15 entre la couche tampon 12 et la couche barrière 13, et
- un gaz bidimensionnel d’électrons 9 localisé dans un plan XY perpendiculaire à l’axe Z et au voisinage de l’hétérojonction 15.
Le transistor comprend également de manière classique une source S, un drain D, et une grille G déposée sur une face supérieure 14 de la couche barrière 13 entre la source S et le drain D. L’alignement S/G/D définit l’axe X d’intérêt du composant.
La grille présente par exemple une forme rectangulaire, ou en T, ou en Γ.
Le transistor selon l’invention comprend également un plot métallique PM disposé entre la grille G et le drain D. Comme décrit plus loin ce plot a un effet sur le champ électrique localisé au pied de la grille du côté drain.
La source, le drain et la grille sont communément dénommés électrode, et le plot PM peut être assimilé selon cette dénomination à une quatrième électrode.
Le plot PM est réalisé en métal, typiquement en Au.
De manière classique le transistor comprend une première couche diélectrique PL1 (couche de passivation) déposée au moins sur la surface supérieure 14 de la couche barrière 13 entre la grille G et le drain D et entre la grille G et la source S. De manière commune la couche de passivation PL1, déposée après la réalisation de la grille, est également déposée sur celle-ci, comme illustré figure 3.
Selon un mode de réalisation le plot PM est déposé, comme la grille, directement sur la face 14.
Selon un mode de réalisation préféré et illustré figure 3 le plot métallique est déposé sur la première couche diélectrique PL1.
Selon un mode de réalisation le plot PM peut être laissé «en l’air», PM est alors une électrode dite flottante. Dans ce cas les capacités présentes dans le composant relient PM de manière capacitive au plan de masse via le substrat et la couche diélectrique PL1.
Selon un autre mode de réalisation le plot PM est directement connecté au plan de masse.
Alternativement et selon un mode de réalisation préféré le plot PM est connecté électriquement soit à la source soit à la grille, selon différents modes de connexion décrits plus loin.
L’effet du plot PM sur le champ électrique au voisinage du pied de la grille est illustré figure 4. La figure 4a illustre la grille du transistor et le plot PM déposé sur la couche PL. La figure 4b illustre la valeur de la composante selon X du champ électrique FX(Ch) dans le canal (coupe AA) en fonction de x, avec une origine O choisie à la source comme illustré figure 3, en fonction de différentes épaisseurs e de la couche PL1.
Dans cet exemple le pied de grille côté drain est à 1µm de la source et la longueur de la grille Lg est de 150 nm. Le plot PM présente une longueur Lp de 300 nm et est situé à 700 nm du pied de grille situé du côté du drain.
Les paramètres de fonctionnement du transistor sont par exemple:
Vds= 20V; IDS=0.2A/mm (pour un fonctionnement en classe AB) et la densité de porteurs ns dans le canal est égale à 1.6.1013/cm2.
La densité de charge ns (fixée par les matériaux utilisés) impose la tension de fonctionnement maximale VDS MAXqui peut être appliquée au transistor, cette tension de fonctionnement Vdsdevant être inférieure à Vds MAX.
On choisit dans cet exemple une couche PL1 en Si3N4(cas usuel) de permittivité relative εr égale à 7 et d’épaisseur e.
La courbe 91 illustre le champ FX(Ch) sans plot (l’épaisseur e de la couche PL1 est alors sans influence). Les courbes suivantes intègrent la présence d’un plot PM. La courbe 101 correspond à une épaisseur e de PL1 de 10 nm, la courbe 201 à une épaisseur de PL1 de 20 nm, la courbe 301 à une épaisseur de PL1 de 30 nm et la courbe 81 à une épaisseur de PL de 0 nm, c’est-à-dire en absence de couche PL1 entre le plot et la surface 14, le plot PM étant alors déposé directement sur la surface 14 de la couche barrière 13.
On constate sur cette figure que la présence du plot PM a pour effet de réduire l’intensité du pic P1 de champ électrique Fx(Ch) au pied de la grille situé du côté du drain. Simultanément à cette réduction on observe la naissance d’un deuxième pic de champ électrique P2 au pied du plot PM également situé du côté du drain.
On observe également que plus l’épaisseur e est fine plus l’intensité du champ électrique au pied de la grille est réduite, et plus celle au pied de PM est augmentée. Pour une épaisseur e=10nm (courbe 101) les deux pics de champ P1 et P2 atteignent sensiblement la même valeur, soit dans cet exemple autour de 2MV/cm. Par rapport à la situation sans plot PM pour laquelle le champ électrique atteint une valeur max de 3.2MV/cm, l’intensité du champ électrique dans le canal est alors réduite de près de 40%. Pour une épaisseur e < 10nm le champ électrique au pied de PM dépasse 2MV/cm et celui au pied de grille descend en-dessous de 2MV/cm, pour une épaisseur e > 10nm l’inverse se produit.
Si le plot PM est déposé directement sur la surface 14 du composant (cas e=0nm courbe 81) l’intensité du champ électrique atteint la même valeur au niveau du pied du plot PM que celle atteinte au pied de la grille sans plot PM ajouté. On ne fait donc que déplacer le champ élevé et ses conséquences néfastes sans résoudre les problèmes associés. Pour cette raison la réalisation du plot directement sur la face 14 n’est pas optimale.
On voit qu’une situation d’étalement optimal du champ consiste à sensiblement égaliser les deux pics P1 et P2.
La répartition du champ selon les deux pics est fonction de l’épaisseur de la couche PL1 présente entre la surface du composant et le plot PM. Préférentiellement la première couche diélectrique PL1 présente une épaisseur déterminée de sorte que la valeur de la composante selon X du champ électrique dans le canal FX(Ch) au pied de la grille côté drain est sensiblement égale à +/- 30% près à la valeur de la composante selon X du champ électrique dans le canal au voisinage du pied du plot PM côté drain.
En fait cette répartition est fonction du couple (εr, e) de la couche PL1, et plus particulièrement du ratio εr/e, car c’est l’effet capacitif induit par la couche PL1 qui modifie la répartition du champ. Ce plot PM permet d’amener un potentiel électrique entre la grille et le drain qui permet de réduire la densité d’électrons (localisés à l’interface entre les matériaux 13 et 12) se trouvant à l’aplomb de ce plot. Son action est d’autant plus importante que ce plot est proche du gaz d’électrons 9.
Par exemple pour un fonctionnement à Vds=20V et Ids=0.2A/mm, pour une épaisseur de barrière 13 de 8nm en InAlGaN et pour une densité d’électrons dans le canal entre la grille et le drain sans tension appliquée au composant de 1.6x1013/cm², un étalement optimum pour une couche PL1 de Si3N4avec εr =7 est obtenu pour e=10 nm. Pour un matériau présentant un εr deux fois plus faible il convient de diviser également par 2 l’épaisseur, de manière à ce que le ratio εr/e reste constant.
Typiquement on a e/εr compris entre 0.5 nm et 3 nm.
Cet effet d’étalement n’est pas dépendant de la position du plot dans l’espace grille-drain. Le plot peut être collé à la grille, au milieu de l’espace grille drain ou proche du drain.
La longueur de la grille Lg (c’est à dire de son tronc pour une grille T ou Γ) détermine la fréquence maximum de fonctionnement du transistor. Pour ne pas trop dégrader les performances du transistor le plot PM ne doit pas avoir une longueur Lp trop importante (influence sur la fréquence au deuxième ordre). Un bon compromis est Lp inférieur ou égal à 3xLg.
Si le plot PM a une résistance électrique trop importante, les pertes vont augmenter et le gain du transistor va diminuer. Il est souhaitable que le plot ait une résistance relativement faible, typiquement comparable à la résistance électrique de la grille ou inférieure. Pour que cela soit vérifié, le volume du plot doit être au moins du même ordre de grandeur que celui de la grille et constitué d’un métal de conductivité électrique comparable. Ainsi selon un mode de réalisation le plot métallique présente une section SPMsupérieure ou égale à la moitié de la section de la grilleSG. On définit la section comme le produit de la longueur (selon X) par la hauteur (selon Z), c’est-à-dire la surface de la grille ou du plot perpendiculaire au sens de circulation du courant dans la grille (qui circule selon Y).
Une solution permettant une simplification de la fabrication est que le plot métallique présente un motif identique au motif de la grille. Il est donc réalisé par duplication de la grille.
Les inventeurs ont remarqué que l’existence du plot PM avait un deuxième effet bénéfique sur le transistor, celui de diminuer la capacité entre la grille et le drain Cgd, tel qu’illustré sur la figure 5 qui décrit l’évolution de Cgd en fonction de la fréquence F de fonctionnement pour la géométrie de transistor de la figure 4, pour différentes épaisseurs de PL1: la courbe 92 illustre le cas sans plot, la courbe 102 correspond à e = 10 nm, la courbe 202 à e = 20 nm, la courbe 302 à e = 30 nm. La valeur de Cgd est divisée par un facteur 10.
Le gain en puissance classiquement dénommé MSG selon l’acronyme anglo-saxon pour Maximum Stable Gain est fonction au premier ordre de Cgd: une diminution de Cgd induit directement une amélioration de MSG, comme illustré figures 6 et 7.
La figure 6 illustre les variations de MSG en fonction de la fréquence F, dans le cas idéal où les éléments parasites (résistance de grille Rg, inductance de source Ls, résistance de source Rs) sont négligés, et pour les 4 cas précédents: la courbe 93 illustre le cas sans plot, la courbe 103 correspond à e = 10 nm, la courbe 203 à e = 20 nm, la courbe 303 à e = 30 nm. Avec un plot sur une couche PL1 d’épaisseur 10 nm on conserve un gain supérieur à 20dB jusqu’à F=70 GHz. C’est le gain maximal attendu (gain théorique jamais atteint en réalité à cause des valeurs non nulles des éléments parasites).
La figure 7 illustre les variations du MSG en fonction de la fréquence F tenant compte de ces éléments parasites tels que la résistance de grille, inductance de source, résistance de source pour les 4 cas précédents. La courbe 94 illustre le cas sans plot, la courbe 104 correspond à e = 10 nm, la courbe 204 à e = 20 nm, la courbe 304 à e = 30 nm. Le gain MSG chute du fait de la prise en compte des éléments parasites, mais reste amélioré par rapport au cas sans plot. Les simulations de la figure 7 sont calculées pour un transistor composé de 6 grilles de 75 µm de large (direction y) et de longueur Lg=150nm (direction x), avec Rg=200Ω/mm, Ls=12pH, Rd et Rs=0.4Ωmm.
Selon une première variante le plot métallique PM est connecté à la source S. Différents exemples de mode de connexion sont décrits ci-dessous. Classiquement la source est connectée à la masse. Dans ce cas le plot métallique est connecté à la masse du transistor via la source.
Un premier mode de connexion possible s’inspire de la technologie «Field Plate Source». De manière classique la technologie «Field Plate Source» illustrée figure 8 consiste à améliorer le gain du transistor en réalisant un écran électrostatique de la capacité Cgd par une métallisation 80 disposée sur la couche de passivation et qui s’étend à partir de la source jusqu’à la grille et un peu au-delà de l’aplomb de la grille.
Adapté à l’invention, une première option du premier mode de connexion selon l’invention, illustré figure 9, consiste à réaliser un transistor comprenant une première connexion métallique 50 déposée de manière à connecter électriquement la source S et le plot métallique PM en passant «par-dessus» la grille». Pour réaliser cette connexion classiquement on remplit l’espace entre source et drain et par-dessus la grille avec un matériau 70 (diélectrique ou résine ayant une permittivité diélectrique la plus faible possible) puis on réalise la métallisation 50. Une fois la métallisation réalisée, le matériau 70 peut être laissé ou enlevé suivant les cas. La figure 9 illustre le cas pour lequel on a laissé le matériau 70.
Dans cette première option la première connexion métallique 50 est connectée directement au plot métallique. La liaison entre PM et S est donc de type «résistive» avec une résistance que l’on cherche la plus faible possible.
Avec une source connectée au plan de masse, on maitrise la manière de connecter ce plot métallique au plan de masse (valeur de résistance imposée par la réalisation). Dans le cas d’un plot métallique flottant, celui-ci se connecte à la masse également, de façon capacitive exclusivement, mais la valeur de la capacité n’est pas maitrisée.
Selon une deuxième option du premier mode de connexion illustrée figure 10 on dépose, au moins sur le plot métallique PM, une deuxième couche diélectrique PL2. Typiquement la permittivité diélectrique ε2 de PL2 est comprise entre 2 et 40 et son épaisseur est comprise entre 2 et 200 nm. Le plot PM est alors en contact avec la source via la couche PL2 puis la connexion métallique 51. On a alors une connexion électrique de type capacitive entre le plot métallique PM et la source S. Avec une source connectée au plan de masse, on maitrise la manière de connecter ce plot métallique au plan de masse (valeur de capacité imposée par la réalisation).
Classiquement les transistors HEMT sont fabriqués en nombre, formant un ensemble de transistors 100, un transistor partageant avec le transistor adjacent alternativement une source et un drain tel qu’illustré figure 11. Un ensemble de n transistors comprend par exemple n grilles, (n-1) sources et (n-2) drains.
Les grilles sont connectées ensemble via un bus de grille G-bus et les drains sont connectées ensemble via un bus de drain D-bus situé dans un plan P1. Les sources sont reliées entre elles avec un «pont de source» PS passant par-dessus une couche de passivation et situé dans un plan P2 au-dessus de P1.
Selon un deuxième mode de connexion le plot métallique PM est relié à la source associée par une connexion métallique 95 planaire, disposée dans le plan P1 contenant la source et le plot métallique (connexion direct).
Lorsque les transistors sont assemblés selon un ensemble 100 cette connexion 95 planaire, illustrée figure 11, est du côté du bus de drain. Une connexion planaire est plus facile à réaliser qu’une connexion «par le haut» tel qu’illustrée figure 9.
Une source étant commune à deux transistors, pour simplifier la fabrication typiquement la même connexion 95 relie les deux plots PM adjacents des deux transistors partageant la même source, tel qu’illustré figure 11.
Selon une variante illustrée figure 12 les deux plots PM adjacents sont reliés entre eux par une connexion métallique additionnelle 96 planaire contournant le drain et disposée du côté du bus de grille, de manière à diminuer la résistance électrique du plot PM.
Selon un troisième mode de connexion les plots métalliques des transistors de l’ensemble 100 sont reliés au pont de source («par le haut»).
Selon une deuxième variante le plot métallique PM est connecté électriquement à la grille G en passant par une connexion métallique. Différents exemples de mode de connexion sont décrits ci-dessous.
Un premier mode de connexion «par le haut» est illustré figures 13 à 15
Selon une première option illustrée figure 13, une deuxième connexion métallique 60 connecte électriquement la grille G et le plot métallique PM en réalisant une connexion directe (de type résistive avec une résistance aussi faible que possible), de la même manière que pour la première option de la première variante. Lorsque la grille est recouverte par la couche PL1 il convient d’ouvrir un passage sur le chapeau de grille pour réaliser la connexion.
Selon une deuxième option illustrée figures 14 et 15 le transistor comprend en outre une deuxième couche diélectrique PL2 déposée au moins sur le plot métallique PM, la deuxième connexion métallique 61 étant en contact avec ladite deuxième couche diélectrique PL2 déposée sur le plot PM. Le plot métallique et la grille sont alors reliés par une connexion capacitive.
Lors de la fabrication typiquement la couche PL1 recouvre la grille et la couche PL2 recouvre le plot et la grille tel qu’illustré figures 14 et 15.
Selon une alternative illustrée figure 14 la connexion capacitive entre G et PM s’effectue au travers de PL1 et PL2 côté grille G et au travers de PL2 côté plot métallique PM.
Selon une autre alternative illustrée figure 15 la connexion capacitive entre G et PM s’effectue uniquement au travers de PL2 côté plot métallique, le contact côté grille étant direct avec celle-ci, une ouverture ayant été réalisée sur le chapeau de grille.
Selon un deuxième mode de connexion le plot métallique PM est connecté au bus de grille G-Bus. PM et G sont ainsi tous les deux reliés au bus de grille. La figure 16 illustre ce deuxième mode de connexion pour un ensemble 100 de transistors dans lequel un transistor partage avec le transistor adjacent alternativement une source et un drain. Cette connexion est facile à réaliser technologiquement.
Selon une variante illustrée figure 17 une troisième connexion métallique 62 relie la grille et le plot métallique du côté opposé au bus de grille G-bus.
Claims (16)
- Transistor à effet de champ à haute mobilité (100) comprenant:
- un empilement (10) selon un axe Z déposé sur un substrat (11) et comprenant:
- une couche tampon (12) comprenant un premier matériau semi-conducteur comprenant un composé binaire ou ternaire ou quaternaire de nitrure et présentant une première bande interdite,
- une couche barrière (13) comprenant un deuxième matériau semi-conducteur comprenant un composé binaire ou ternaire ou quaternaire de nitrure et présentant une deuxième bande interdite, la deuxième bande interdite étant supérieure à la première bande interdite,
- une hétérojonction (15) entre ladite couche tampon (12) et ladite couche barrière (13) et,
- un gaz bidimensionnel d’électrons (9) localisé dans un plan XY perpendiculaire à l’axe Z et au voisinage de l’hétérojonction (15),
- une source (S), un drain (D), et une grille (G) déposée sur une face supérieure (14) de la couche barrière (13) entre la source et le drain,
- un plot (PM) métallique disposé entre la grille (G) et le drain (D).
- Transistor selon l’une des revendications précédentes comprenant en outre une première couche diélectrique (PL1) déposée au moins sur une surface supérieure (14) de la couche barrière (13) entre la grille (G) et le drain (D) et entre la grille (G) et la source (S), et dans lequel le plot métallique est déposé sur la première couche diélectrique (PL1).
- Transistor selon l’une des revendications précédentes dans lequel le plot métallique (PM) présente une section (SPM) supérieure ou égale à la moitié d’une section (SG) de la grille (G).
- Transistor selon l’une des revendications précédentes dans lequel le plot métallique présente une longueur (Lp) inférieure ou égale à 3 fois une longueur (Lg) de la grille (G).
- Transistor selon l’une des revendications précédentes dans lequel le gaz bidimensionnel d’électrons (9) se déplace dans un canal et dans lequel la couche diélectrique de passivation (PL1) présente une épaisseur (e) déterminée de sorte qu’une valeur de la composante selon X du champ électrique dans le canal (FX(Ch)) au pied de la grille côté drain est sensiblement égale, à +/- 30% près, à une valeur de la composante selon X du champ électrique dans le canal au pied du plot (PM) côté drain, lorsque le transistor est en fonctionnement.
- Transistor selon l’une des revendications précédentes comprenant en outre une première connexion métallique (50, 51, 95) configurée de manière à connecter électriquement le plot métallique (PM) avec la source (S).
- Transistor selon la revendication précédente dans lequel la première connexion métallique est en outre configurée pour connecter électriquement la source et le plot métallique en passant par-dessus la grille.
- Transistor selon la revendication précédente dans lequel la première connexion métallique est en contact électrique (50, 95) avec le plot métallique (PM).
- Transistor selon la revendication 7 comprenant en outre une deuxième couche diélectrique (PL2) déposée au moins sur le plot métallique (PM), la première connexion métallique (51) étant en contact avec ladite deuxième couche diélectrique, le plot métallique et la source étant alors reliés électriquement entre eux de manière capacitive.
- Transistor selon la revendication 6 dans lequel la première connexion métallique (95) est disposée dans un plan (P1) contenant la source et le plot métallique.
- Transistor selon l’une des revendications 1 à 5 comprenant en outre une deuxième connexion métallique (60, 61) configurée de manière à connecter électriquement le plot métallique (PM) avec la grille (G).
- Transistor selon la revendication précédente dans lequel la deuxième connexion métallique (60) est en contact électrique avec le plot métallique
- Transistor selon la revendication 11 comprenant en outre une deuxième couche diélectrique (PL2) déposée au moins sur le plot métallique (PM), la deuxième connexion métallique (61) étant en contact avec ladite deuxième couche diélectrique, de manière à réaliser une connexion capacitive entre le plot métallique et la grille.
- Transistor selon l’une des revendications 1 à 5 dans lequel la grille est connectée à un bus de grille (G-Bus) et le plot métallique est connecté audit bus de grille.
- Transistor selon la revendication 14 comprenant en outre une troisième connexion métallique (62) reliant la grille et le plot métallique du côté opposé au bus de grille (G-bus).
- Ensemble (100) comprenant une pluralité de transistors selon l’une des revendications précédentes et dans lequel un transistor partage avec un transistor adjacent alternativement une source et un drain et dans lequel les sources sont reliées entre elles par un pont de source (PS).
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