JP5671200B2 - 電子回路 - Google Patents

電子回路 Download PDF

Info

Publication number
JP5671200B2
JP5671200B2 JP2008146248A JP2008146248A JP5671200B2 JP 5671200 B2 JP5671200 B2 JP 5671200B2 JP 2008146248 A JP2008146248 A JP 2008146248A JP 2008146248 A JP2008146248 A JP 2008146248A JP 5671200 B2 JP5671200 B2 JP 5671200B2
Authority
JP
Japan
Prior art keywords
signal
coil
repeater
transmitter
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008146248A
Other languages
English (en)
Other versions
JP2009295699A (ja
Inventor
忠広 黒田
忠広 黒田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Keio University
Original Assignee
Keio University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Keio University filed Critical Keio University
Priority to JP2008146248A priority Critical patent/JP5671200B2/ja
Priority to KR1020107028295A priority patent/KR101538486B1/ko
Priority to US12/737,025 priority patent/US9979441B2/en
Priority to PCT/JP2009/059947 priority patent/WO2009148007A1/ja
Publication of JP2009295699A publication Critical patent/JP2009295699A/ja
Application granted granted Critical
Publication of JP5671200B2 publication Critical patent/JP5671200B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B5/00—Near-field transmission systems, e.g. inductive or capacitive transmission systems
    • H04B5/40—Near-field transmission systems, e.g. inductive or capacitive transmission systems characterised by components specially adapted for near-field transmission
    • H04B5/48—Transceivers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J50/00—Circuit arrangements or systems for wireless supply or distribution of electric power
    • H02J50/10—Circuit arrangements or systems for wireless supply or distribution of electric power using inductive coupling
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/538—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a push-pull configuration
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B5/00—Near-field transmission systems, e.g. inductive or capacitive transmission systems
    • H04B5/20—Near-field transmission systems, e.g. inductive or capacitive transmission systems characterised by the transmission technique; characterised by the transmission medium
    • H04B5/24—Inductive coupling
    • H04B5/26—Inductive coupling using coils
    • H04B5/266—One coil at each side, e.g. with primary and secondary coils
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Near-Field Transmission Systems (AREA)

Description

本発明は、積層されるＩＣ（Integrated Circuit）ベアチップなどの基板間の通信を好適に行うことができる電子回路に関する。
本発明者らは、ＬＳＩ（Large Scale Integration）チップのチップ上の配線により形成されるコイルを介して積層実装されるチップ間で誘導結合による通信を行う電子回路を提案している（特許文献１〜７、非特許文献１〜３参照。）。
特開２００５−２２８９８１号公報 特開２００５−３４８２６４号公報 特開２００６−０５０３５４号公報 特開２００６−０６６４５４号公報 特開２００６−１０５６３０号公報 特開２００６−１７３９８６号公報 特開２００６−１７３４１５号公報 D.Mizoguchi et al, "A 1.2Gb/s/pin Wireless Superconnect based on InductiveInter-chip Signaling (IIS)," IEEE International Solid-State CircuitsConference (ISSCC’04), Dig. Tech. Papers, pp. 142-143, 517, Feb.2004. N. Miura et al, "Analysisand Design of Transceiver Circuit and Inductor Layout for Inductive Inter-chipWireless Superconnect," Symposium on VLSI Circuits, Dig. Tech. Papers, pp.246-249, Jun. 2004. N. Miura et al, "CrossTalk Countermeasures in Inductive Inter-Chip Wireless Superconnect," inProc. IEEE Custom Integrated Circuits Conference (CICC'04), pp. 99-102, Oct.2004.
磁界結合で通信できる距離は、コイルの直径程度である。
コイルのサイズを大きくすれば、遠い距離と通信できる。しかし、コイルのサイズを大きくすると、コイルのインダクタンス（Ｌ）が大きくなり、寄生容量（Ｃ）も大きくなる。コイルの自己共振周波数はＬとＣの積の０.５乗に逆比例するから、コイルのサイズを大きくすると自己共振周波数が下がる。磁界結合でシンボル間干渉を起さずに通信できるのは、信号の主な周波数成分が自己共振周波数以下の周波数領域に存在する場合であるから、コイルのサイズを大きくするとデータ転送速度が下がる。したがって、高速にデータ転送を行いたい場合、コイルのサイズを大きくできない。
本発明は、上記問題点に鑑み、チップ等の基板が積層される電子回路において、無線による通信によって、遠くの基板までデータを高速に転送できる電子回路を提供することを目的とする。
請求項１記載の本発明の電子回路は、誘導結合によって信号を送信する送信器を有する基板ｎ（ｎは、１からＮ（Ｎは、Ｎ≧３の整数）の順に積層される基板の内１≦ｎ≦Ｎ−２の１つを表す）と、前記送信器から送信される信号又は他の中継器から中継される信号を受信して該受信信号を誘導結合によって中継する中継器を有する基板ｎ＋ｘ（ｘは、１≦ｘ≦Ｎ−ｎ−１の整数）と、前記中継器から中継される信号を受信する受信器を有する基板ｎ＋ｙ（ｙは、ｘ＜ｙ≦Ｎ−ｎの整数）とを積層して備え、前記中継器を有する基板は、有線を介して又はメモリに記憶されて、該基板の積層位置情報を有し、該積層位置情報は、該基板の積層順を表す整数の２、３又は４を法とする剰余であり、該基板の数は該法の数よりも多いことを特徴とする。
また、請求項２記載の本発明の電子回路は、基板ｎから順に中継する中継器を有する少なくとも２枚の基板ｎ＋ｘ1、ｎ＋ｘ2（ｘ1＜ｘ2）を備え、前記送信器が通信信号を送信してから、基板ｎ＋ｘ1の中継器が中継し、基板ｎ＋ｘ2の中継器が中継した後に、前記送信器は次の通信信号を送信することを特徴とする。
また、請求項３記載の本発明の電子回路は、前記送信器、受信器及び中継器は、いずれもアンテナとしてのコイルに接続され、該コイルを介して無線通信することを特徴とする。
また、請求項４記載の本発明の電子回路は、前記中継器に接続される前記コイルは、送信及び受信に兼用されることを特徴とする。
また、請求項５記載の本発明の電子回路は、前記中継器に接続される送信用コイル及び受信用コイルは、互いに同軸に配置されていることを特徴とする。
また、請求項６記載の本発明の電子回路は、前記中継器には、送信用コイル及び受信用コイルが相互に干渉しない程度の距離をおいて接続されていることを特徴とする。
また、請求項７記載の本発明の電子回路は、誘導結合によって信号を送信する送信器を有する基板ｎ（ｎは、１からＮ（Ｎは、Ｎ≧３の整数）の順に積層される基板の内１≦ｎ≦Ｎ−２の１つを表す）と、前記送信器から送信される信号又は他の中継器から中継される信号を受信して該受信信号を誘導結合によって中継する中継器を有する基板ｎ＋ｘ（ｘは、１≦ｘ≦Ｎ−ｎ−１の整数）と、前記中継器から中継される信号を受信する受信器を有する基板ｎ＋ｙ（ｙは、ｘ＜ｙ≦Ｎ−ｎの整数）とを積層して備え、前記送信器、受信器及び中継器は、いずれもアンテナとしてのコイルに接続され、該コイルを介して無線通信し、前記中継器を有する３枚以上の基板を備え、該各中継器には、１つの送信用コイルと２つの受信用コイル又は２つの送信用コイルと１つの受信用コイルが相互に干渉しない程度の距離をおいて３つの位置に該各基板毎に順にずらして接続されていることを特徴とする。
また、請求項８記載の本発明の電子回路は、前記２つの受信用コイルのどちらかを選択又は２つの送信用コイルのどちらかを選択することによってデータを中継する方向を切換えることを特徴とする。
また、請求項９記載の本発明の電子回路は、誘導結合によって信号を送信する送信器を有する基板ｎ（ｎは、１からＮ（Ｎは、Ｎ≧３の整数）の順に積層される基板の内１≦ｎ≦Ｎ−２の１つを表す）と、前記送信器から送信される信号又は他の中継器から中継される信号を受信して該受信信号を誘導結合によって中継する中継器を有する基板ｎ＋ｘ（ｘは、１≦ｘ≦Ｎ−ｎ−１の整数）と、前記中継器から中継される信号を受信する受信器を有する基板ｎ＋ｙ（ｙは、ｘ＜ｙ≦Ｎ−ｎの整数）とを積層して備え、前記送信器、受信器及び中継器は、いずれもアンテナとしてのコイルに接続され、該コイルを介して無線通信し、前記送信器は、接続される送信用コイルに、送信データに応じた所定の電流であって送信データが変化するときに変化する電流を流し、前記受信器は、接続される受信用コイルで受信する信号を検出するしきい値が、信号を検出したときに逆極性に変化するヒステリシス特性を有することを特徴とする。
また、請求項１０記載の本発明の電子回路は、誘導結合によって信号を送信する送信器を有する基板ｎ（ｎは、１からＮ（Ｎは、Ｎ≧３の整数）の順に積層される基板の内１≦ｎ≦Ｎ−２の１つを表す）と、前記送信器から送信される信号又は他の中継器から中継される信号を受信して該受信信号を誘導結合によって中継する中継器を有する基板ｎ＋ｘ（ｘは、１≦ｘ≦Ｎ−ｎ−１の整数）と、前記中継器から中継される信号を受信する受信器を有する基板ｎ＋ｙ（ｙは、ｘ＜ｙ≦Ｎ−ｎの整数）とを積層して備え、前記送信器、受信器及び中継器は、いずれもアンテナとしてのコイルに接続され、該コイルを介して無線通信し、前記送信器は、接続される送信用コイルに、送信データの変化に応じた極性のパルス電流を流し、前記受信器は、接続される受信用コイルで受信する信号を検出するしきい値が、双極性パルスの後半を検出したときに逆極性に変化するヒステリシス特性を有することを特徴とする。
また、請求項１１記載の本発明の電子回路は、誘導結合によって信号を送信する送信器を有する基板ｎ（ｎは、１からＮ（Ｎは、Ｎ≧３の整数）の順に積層される基板の内１≦ｎ≦Ｎ−２の１つを表す）と、前記送信器から送信される信号又は他の中継器から中継される信号を受信して該受信信号を誘導結合によって中継する中継器を有する基板ｎ＋ｘ（ｘは、１≦ｘ≦Ｎ−ｎ−１の整数）と、前記中継器から中継される信号を受信する受信器を有する基板ｎ＋ｙ（ｙは、ｘ＜ｙ≦Ｎ−ｎの整数）とを積層して備え、前記送信器は、タイミングパルスを非同期送信し、データを同期送信し、前記受信器は、タイミングパルスを非同期受信し、データを同期受信することを特徴とする。
また、請求項１２記載の本発明の電子回路は、前記中継器を有する３枚以上の基板を備え、タイミングパルスについて、各中継器には、送信用コイルと受信用コイルとが相互に干渉しない程度の距離をおいて３つの位置に各基板毎に順にずらして接続されていることを特徴とする。
また、請求項１３記載の本発明の電子回路は、Ｔ2＋τ2−Ｔ1≧Ｔsetup
ここで、
Ｔ1：データ通信に要する時間
Ｔ2：タイミングパルス通信に要する時間
Ｔsetup：データ送信のセットアップ時間
τ2：セットアップ時間確保のための受信タイミングパルス遅延時間
であることを特徴とする。
また、請求項１４記載の本発明の電子回路は、誘導結合によって信号を送信する送信器を有する基板ｎ（ｎは、１からＮ（Ｎは、Ｎ≧３の整数）の順に積層される基板の内１≦ｎ≦Ｎ−２の１つを表す）と、前記送信器から送信される信号又は他の中継器から中継される信号を受信して該受信信号を誘導結合によって中継する中継器を有する基板ｎ＋ｘ（ｘは、１≦ｘ≦Ｎ−ｎ−１の整数）と、前記中継器から中継される信号を受信する受信器を有する基板ｎ＋ｙ（ｙは、ｘ＜ｙ≦Ｎ−ｎの整数）とを積層して備え、前記送信器は、前記中継器が中継する信号を受信して送信信号と比較して誤りを検出することを特徴とする。
また、請求項１５記載の本発明の電子回路は、誘導結合によって信号を送信する送信器を有する基板ｎ（ｎは、１からＮ（Ｎは、Ｎ≧３の整数）の順に積層される基板の内１≦ｎ≦Ｎ−２の１つを表す）と、前記送信器から送信される信号又は他の中継器から中継される信号を受信して該受信信号を誘導結合によって中継する中継器を有する基板ｎ＋ｘ（ｘは、１≦ｘ≦Ｎ−ｎ−１の整数）と、前記中継器から中継される信号を受信する受信器を有する基板ｎ＋ｙ（ｙは、ｘ＜ｙ≦Ｎ−ｎの整数）とを積層して備え、すべての前記中継器へ送るenable信号を有線通信によって送信し、個々の中継器へのdisable信号を無線通信によって送信することを特徴とする。
また、請求項１６記載の本発明の電子回路は、前記enable信号を送信する有線通信によって前記２、３又は４を法とする剰余である前記積層位置情報を送信することを特徴とする。
また、請求項１７記載の本発明の電子回路は、誘導結合によって信号を送信する送信器を有する基板ｎ（ｎは、１からＮ（Ｎは、Ｎ≧３の整数）の順に積層される基板の内１≦ｎ≦Ｎ−２の１つを表す）と、前記送信器から送信される信号又は他の中継器から中継される信号を受信して該受信信号を誘導結合によって中継する中継器を有する基板ｎ＋ｘ（ｘは、１≦ｘ≦Ｎ−ｎ−１の整数）と、前記中継器から中継される信号を受信する受信器を有する基板ｎ＋ｙ（ｙは、ｘ＜ｙ≦Ｎ−ｎの整数）とを積層して備え、前記送信器、受信器及び中継器は、いずれもアンテナとしてのコイルに接続され、該コイルを介して無線通信し、前記中継器には、送信用コイル及び受信用コイルが相互に干渉しない程度の距離をおいて接続されており、磁性体膜が前記送信用コイルが存在する領域に重ねて形成されることによって該送信用コイルに対して、中継順序が前の受信用コイルとの誘導性結合よりも中継順序が後の受信用コイルとの誘導性結合を大きくしたことを特徴とする。
また、請求項１８記載の本発明の電子回路は、誘導結合によって信号を送信する送信器を有する基板ｎ（ｎは、１からＮ（Ｎは、Ｎ≧３の整数）の順に積層される基板の内１≦ｎ≦Ｎ−２の１つを表す）と、前記送信器から送信される信号又は他の中継器から中継される信号を受信して該受信信号を誘導結合によって中継する中継器を有する基板ｎ＋ｘ（ｘは、１≦ｘ≦Ｎ−ｎ−１の整数）と、前記中継器から中継される信号を受信する受信器を有する基板ｎ＋ｙ（ｙは、ｘ＜ｙ≦Ｎ−ｎの整数）とを積層して備え、前記送信器、受信器及び中継器は、いずれもアンテナとしてのコイルに接続され、該コイルを介して無線通信し、前記中継器には、送信用コイル及び受信用コイルが相互に干渉しない程度の距離をおいて接続されており、金属膜が前記送信用コイルが存在する領域に重ねて形成されることによって該送信用コイルに対して、中継順序が後の受信用コイルとの誘導性結合よりも中継順序が前の受信用コイルとの誘導性結合を小さくしたことを特徴とする。
また、請求項１９記載の本発明の電子回路は、前記金属膜は、前記送信コイルが存在する領域の一部に重ねて形成されることによって中継順序が前の受信用コイルとの誘導性結合の減少の程度が調整されていることを特徴とする。
また、請求項２０記載の本発明の電子回路は、一辺に沿って複数のコイルを直線状に並べ、その一辺に対向する辺に沿って該コイルの２倍の間隔で複数の金属膜を直線状に並べた前記基板を複数備え、それら複数の基板を隣接基板に対して１８０度回転して積層して１つおきのコイルに金属膜を重ね、その２枚の基板をペアとして、前記コイル及び金属膜が並んでいる直線の方向に前記ペア単位でコイルの間隔だけ互い違いにずらせて積層されていることを特徴とする。
本発明によれば、チップ等の基板が積層される電子回路において、無線による通信によって、遠くの基板までデータを高速に転送できる。
また、従来の無線通信の場合は、信号が四方に指向性なく伝播するので、リピータの実現のためには、ネットワーク構造の階層モデル（ＯＳＩ参照モデル）における第１層の物理層から第５層のセッション層までを用いた複雑な制御を必要としているためにコストや処理時間が大きい。
磁界結合においても、信号はコイルの両面方向に伝播する。例えば、チップを積層して、上のチップから受信した信号をリピートして下のチップに転送する場合にリピート転送する際に、信号（以下、この信号を「復唱」と言う）が回り込んで再び自身の受信器に入力する。更に、転送された信号を下のチップが更にもう一つ下のチップにリピート転送する際の信号（以下、この信号を「応答」と言う）もさきほどの受信器に入力する。このように、ちょうど自分が復唱した声を聞いたり、その応答を聞くことで、それらの信号を、上のチップからの次のデータだと理解して再びリピートすると、いつまでも応答がこだまのように往来してリピート動作が続き、新しいデータを転送できないという問題が解消される。あるいは、新しいデータと前回のデータの復唱や応答が同時に受信器に入力すると、受信信号の品質（ＳＮ比）が劣化するという問題が解消される。
以下、添付図面を参照しながら本発明を実施するための最良の形態について詳細に説明する。
図１は、実施例１による電子回路の構成を示す図である。ここでは、１つのチップの中継器を示している。実際には、この中継器が配置されているチップは中継器が配置されていないチップと共に積層実装される。図１(a)は、本実施例の中継器の全体を説明する図であり、図１(b)は、その具体的な回路を示す図である。本実施例の中継器は、受信コイル１０、受信器２０、制御回路４０、送信器５０、及び送信コイル６０から成る。
受信コイル１０は、対応する位置に積層実装された上又は下のチップの送信信号Ｔxdataがローからハイに変化する際には正のパルス電圧が、送信信号Ｔxdataがハイからローに変化する際には負のパルス電圧が発生する。
受信器２０は、トランジスタ２１、２２、２７〜３３、インバータ２３、２５、及び抵抗２４、２６から成る、非同期受信回路で構成される。受信器２０はヒステリシス比較器を構成しており、ゲート回路とゲイン回路とヒステリシス回路から成る。ゲート回路はトランジスタ２１、２２、インバータ２３、２５、及び抵抗２４、２６からなり、disable（休止）信号によって受信パルスを遮断し受信器に信号が入力しないようにできる。ゲイン回路はトランジスタ２７とトランジスタ２８、及びトランジスタ２９とトランジスタ３１からなるインバータであって、受信コイル１０から入力されるパルス電圧ＶRを増幅する。パルス電圧ＶRが一定のしきい値を超えると受信信号Ｒxdataが反転する。ヒステリシス回路はインバータの出力に接続された、クロスカップルのＰＭＯＳ３２、３３で構成される。この回路が上記しきい値にヒステリシスを与える機能を持っており、パルス電圧ＶRからディジタルデータを正しく復元することを可能にしている。このヒステリシス回路は保持しているデータに応じて入力インバータのしきい値を変化させる。図４のＶR波形中に点線で示したのは、トランジスタ２７とトランジスタ２８からなるインバータのしきい値の変化を表している。初期状態で、受信信号Ｒxdataとしてローを保持していたヒステリシス回路は、インバータのしきい値を高くする。入力に正のパルスが入力されてこのしきい値を超えると受信信号Ｒxdataが反転し、ハイになる。ヒステリシス回路により今度はインバータのしきい値が低くなり、次にしきい値を超える負のパルス電圧が入力されるまで受信信号Ｒxdataが保持される。この繰り返しで正負のパルス電圧から正しくディジタルデータを復元することができる。
制御回路４０は、ここでは、この電子回路が中継器として機能するように制御する。また、制御回路４０は、この電子回路が、データを送信する送信器又はデータを受信する受信器として機能するように制御することもできるし、必要に応じて、機能をこれら中継器、送信器又は受信器の間で切換える制御をすることもできる。さらに、制御回路４０は、送信器及び／又は受信器をenable（動作）とdisableとに切換える制御をする。また、コイルが送信用と受信用とに兼用される場合には、そのコイルと送信器又は受信器との接続を切換える制御をする。
送信器５０は、トランジスタ５１〜５４から成る、非同期送信回路で構成される。これらを送信信号Ｔxdataで直接駆動し、送信信号Ｔxdataと同様の波形形状の送信電流ＩTを送信コイル６０に流す。
送信コイル６０は、送信器５０によって駆動され、データ送信のために誘導磁界を発生する。
図２は、チップ上のコイルの配置例を示す図である。図２(a)は、送受信コイル７０が送信コイルと受信コイルとを兼ねる例を示し、図２(b)は、受信コイル１０と送信コイル６０とを同軸に配置する例を示し、図２(c)は、受信コイル１０と送信コイル６０とを離れた位置に配置する例を示す。図２(a)においては、同一のコイルを受信用と送信用に時間で切り替えて兼用している。図２(b)においては、受信コイル１０を大きく、送信コイル６０を小さくして同軸に配置する。図２(c)においては、送信コイル６０で送信した信号が受信コイル１０で無視できる程度に小さく受信されるぐらい両者が離れていることが望ましい。図２(a)や図２(b)は、図２(c)に比べてレイアウト面積を小さくできるが、リピート送信の影響が受信器に強く及ぶ点に注意しなければならない。本発明はこのいずれの配置でも実現できる。
図３は、実施例１の動作を説明する図である。図３は、コントロールチップ（ＩＤ＝０）の下に１６枚のメモリチップを積層した場合の時点（１）〜（６）の信号の伝播の様子を示している。ここでは、上下４つずつのチップ（計８つのチップ）まで通信が届くと仮定する。例えば、コントロールチップが通信元（Sourceの意味でＳ）で、１０番目のメモリチップが通信先（Destinationの意味でＤ）とする。
まず、（１）でコントロールチップが送信する。次に（２）でメモリチップの１から４までが受信する。（３）でメモリチップ４がそのデータを再送（リピート）する。（４）でコントロールチップとメモリチップの１から８までが受信する。次に（５）でメモリチップ８がそのデータを再送すると、（６）でメモリチップの４から１２までが受信するので、データは通信先のチップ１０に受信される。以上のようにすれば、どれだけチップが積層されていても、再送（リピート）を繰り返しながら、データを目的地まで転送できる。時点（６）の次には時点（１）を続けることができる。
図４及び図５は、実施例１の各信号の波形を示す図である。図４は、送信信号Ｔxdata、送信コイルに流れる送信電流ＩT、受信コイルに発生する受信電圧ＶR、及び受信信号Ｒxdataの時点（１）〜（６）の波形を示す。図５は、コントロールチップ、及びチップ４、８のデータ、送信電流、及び受信電圧の相互の関係を示す。注意すべき点は、例えばチップ４の受信コイルは、同じデータを３回受信する点である。まずは、（２）でコントロールチップからの送信データを受信したとき。次は、（４）でチップ４が再送したデータを間近で受信したとき（復唱信号）。したがって（図４は正確ではないが図５で示したように）、（２）での受信信号電圧よりも（４）での受信信号電圧は大きい（ただし、図２（c）の場合は送信コイルを受信コイルから遠く離して設置すれば、その分リピート信号の受信を小さくできる）。そして３回目は（６）でチップ８が再送したデータを受信したとき（ちょうど自分の声の山彦を聞いたのに喩えることができる）（応答信号）。これは（２）のときと同じ受信信号電圧である。
このように同じデータを繰り返し受信するが、新しいデータＤm（先のデータが０ならば新しいデータは１）を受信した直後に、その次の新しいデータＤm+1（Ｄmが１ならばＤm+1は０）を受信するのに備えて、受信器（ヒステリシス回路）の入力しきい値は図の点線で示すように変化するので、上記のように受信データと同じ信号（復唱と応答）をその後２回続けて受信しても、受信器の出力に変化はない。
ここで、復唱と応答の信号がいずれもデータ信号と同極でなければならない。例えば、送信コイルの巻く方向が受信コイルの巻く方向と反対になっていたり、コイルの巻く方向は同じでも逆向きの電流が流れるように送信器が設計されていると、リピート動作で復唱や応答の信号が反転する。その結果、リピータで再送するたびに、ディジタル信号値が逆転して、正しくデータ転送できない。
なお、メモリチップ１２は、通信先のチップ１０を超える位置にあるので、データを受信するが、リピート動作はしない。
また、（４）でコントロールチップはリピートされて戻ってきたデータを受信するので、（１）で送信したデータと比較することで、リピート動作が正しく行われたかどうかを検証できる。同様に、チップ４は（３）で送信したデータを（６）で受信するので、リピート動作を検証できる。誤りが検出された場合は、そのことを通達してデータの送り直しをする。
コントロールチップが次のデータを送信できるのは、（６）が終了した後である。なぜなら、（５）でコントロールチップが新しいデータを送信すると、（６）においてチップ４の受信コイルで、チップ８が再送したデータとコントロールチップが送信したデータが衝突し、通信が正しく行われないからである。つまり、（１）から（６）までの操作を繰り返せば、ＳからＤに次々とデータ列を転送できる。
この例ではＤがチップ１０でありチップ１２はリピート動作をしないが、例えばＤがチップ１５の場合チップ１２はリピート動作を（７）（不図示）で行う。しかしその信号は（８）（不図示）でチップ８にまでしか届かないので、（７）でコントロールチップが新しいデータを送信してそれが（８）でチップ４に届いても、チップ４で一つ前のデータと衝突することはない。
コイルの配置が図２(a)の場合は、受信器が送信器の出力信号を直接入力するので、復唱の際に受信コイルに大きな受信信号を生じる。また、図２(b)の場合も、受信コイルと送信コイルが強く磁界結合するので、復唱の際に受信コイルに大きな受信信号を生じる。コイルには容量成分も寄生するので、インダクタンスとキャパシタンスで受信信号が振動する場合があり、図４や図５の２番目の受信信号が負の極性にも振れて、誤動作の原因となり得る。こうした問題は、復唱時には受信しないように制御回路が受信器をdisableすることで解決できる。disableがローになると、受信コイルからの信号が受信器に入力されない。
図６は、実施例２による受信器の構成を示す図である。本実施例の受信器は、トランジスタ２７〜３３、７１〜７４、及びＮＡＮＤ回路７５、７６から成る。ＮＭＯＳトランジスタ７２とＰＭＯＳトランジスタ７１のチャネル幅とチャネル長は、ＮＭＯＳトランジスタ２８とＰＭＯＳトランジスタ２７及びＮＭＯＳトランジスタ３１とＰＭＯＳトランジスタ２９のそれらと比が等しい、あるいは同じサイズに設計されている。そのことで、コイルに生じる微小な受信信号を高感度に増幅することができる。
disable信号がローのときはＮＭＯＳトランジスタ７２がオンして、トランジスタ７３、７４の出力と入力がＮＭＯＳトランジスタ７２のオン抵抗で接続されて、コイルの中央の電位が受信器の入力感度が最も高くなる電位にバイアスされて信号伝送が可能となる。disable信号がハイのときには、ＮＭＯＳトランジスタ７２がオフしてＰＭＯＳトランジスタ７１がオンするため受信器の入力はともにローになり、受信器の直流電流がカットされる。このとき受信器の両出力は共にハイとなり、後段のＮＡＮＤ回路７５、７６から成るラッチでは前のデータが保持される。図１の受信器のdisable方法は高速に信号伝送に復帰できるという利点があるものの、直流電力をdisable中にも消費するという欠点がある。本実施例のようにして受信器をdisableすると、受信器の直流電力をカットすることができる。リピート動作に関与しないチップの受信器で待機電力を削減することができる。
図７は、コイルを図２(c）のように配置した場合のチップ間のコイルの配置例を示す図である。図７(a)は、２箇所の位置に送信コイルＴxと受信コイルＲxを、各中継チップ毎に交互に配置する例を示し、図７(b)は、３箇所の位置に送信コイルＴxと受信コイルＲxを各中継チップ毎に順にずらせて配置する例を示す。以下、中継器が配置されるチップを中継チップと呼ぶことがある。
図７(a)に示す例のように、下のチップの送信コイルＴxと同軸の位置に上のチップの受信コイルＲxが配置され、下のチップの受信コイルＲxと同軸の位置に上のチップの送信コイルＴxが配置される場合は、信号が先程の説明と同様にリピート信号が応答となり戻ってくる。
この問題は、応答が帰ってくる頃には、受信器が動作しないように制御することで解決できる。しかし、複数のチップにまたがるタイミング制御のために、データ転送速度が遅くなるなどの望ましくない効果を生じる場合もある。
ところが、図７(b)に示すように、送信コイルＴxの上のチップに対となる受信コイルＲxが配置され、上のチップの送信コイルＴxが下のチップの受信コイルＲxとは遠く（上のチップの厚さの２倍程度以上に）離れて配置された場合は、再送データが下のチップに戻ってくることはないので、図３の（３）の段階で次のデータを下のチップが送信しても構わない。したがって、高速にデータを転送することが容易にできる。
図８は、実施例３による電子回路の構造を示す図である。例えば、図８に示すように、３組のコイルを使って１つの通信チャネルを構成すれば、データを待たせることなく次々と送信することができ、データの転送速度を高くできる。その代わり３倍のチップ面積が必要になる。３組のコイルは、送信用と受信用と未使用（disabled）のいずれかに、ボンディング配線やEEPROMなどを用いてプログラムできる。例えば、図８の場合、チップの積層位置に応じて３通りのプログラムが必要になる。２本のボンディング配線を用いて、それぞれを電源電位に接続するか接地電位に接続するかで区別すれば、４通りの組み合わせが作れるので、チップの積層位置に関する情報をチップの実装段階でチップに与えることができる。あるいは、チップに搭載されたEEPROMの２ビットにハイ又はローを書き込めば、やはり４通りの組み合わせを作れるので、チップの積層位置に関する情報をチップの実装前のテストの段階でチップに与えることができる。
図９は、実施例３による電子回路の具体的な実現例を示す図である。受信コイルＲxと下向きリピート用送信コイルＴxdと上向きリピート用送信コイルＴxuをチップの積層順位に応じて配置する。例えば図９(a)の場合は、下から１番目と４番目、２番目と５番目がそれぞれ同じになるように、３通りの配置パターンとなる。
図９(b)に示すように、Ｔxdを動作させＴxuを未使用にしてＲxの出力を制御回路を介してＴxdに入力すると、下向きのリピート動作を実現できる。また、図９(c)に示すように、Ｔxuを動作させＴxdを未使用にしてＲxの出力を制御回路を介してＴxuに入力すると、上向きのリピート動作を実現できる。このように２つのＴxのいずれか一方を使うことで、下向きのリピート動作及び上向きのリピート動作を容易に実現することができる。
ここでは、１つの受信コイルと２つの送信コイルを組み合わせる例を示したが、１つの送信コイルと２つの受信コイルを組み合わせて受信コイルを選択的に動作させることで同様の原理で同じ効果を奏することができる。具体的には例えば図９におけるＲxをＴxとし、Ｔxu、ＴxdをＲxu、Ｒxdとすれば良い。
上記説明では３組のコイルを使って１つの通信チャネルを構成した。通信したいコイル間では誘導結合が十分大きくなければならないが、通信したくないコイル間では誘導結合が十分小さくなければならない。製造ばらつきなども考慮して、更に動作に余裕を入れたい場合は、上のチップの送信コイルと下のチップの受信コイルとの間の距離を更に遠くする必要がある。例えば４組のコイルを使って１つの通信チャネルを構成しても良い。考え方は全く同じでコイルの数を増やしただけであるので説明は省略するが、本発明の範囲内である。
図１０は、実施例３の各信号の波形を示す図である。図１０は、送信電圧Ｔxdata、送信電流ＩT、受信電圧ＶR、及び受信信号Ｒxdataの時系列の波形を示す。こうした信号の伝播伝送を繰り返せば、ＳからＤにデータ列を転送できる。
図１１は、実施例４による電子回路の構造を示す図である。本実施例は、複数のチップを順にずらせて積層し、スペーサを介してから、複数のチップを逆方向に順にずらせて積層し、これを繰り返すものである。図１１に示すように、複数のチップをずらしながら積層することで、下に別のチップがある位置でワイヤボンディングをすることができるので、ボンディングがチップに与える衝撃が緩和され、チップの耐久性が向上し、チップを薄く出来る利点がある。それに比べて、例えば図１８(b)に示すようにチップを交互にずらして積層すると、下に別のチップがないところでボンディングをすることになるので、ボンディングの衝撃が僅かであっても、チップが破損しやすくなり、チップを薄くするのが比較的難しくなる。また、電源線のように各チップに供給されるワイヤボンディングをチップからチップへと効率良く連結していくことも可能になり、限られた空間でより効率良くワイヤボンディングができる利点もある。一方で、例えばチップ５にワイヤボンディングをするための空間を作るために、チップ４とチップ５の間にシリコンなどでできたスペーサを挿入する必要があり、このために（以下に述べるように）規則性が崩れる。
図１２は、実施例４による電子回路のコイル配置例を示す図である。図１３は、実施例４で配置されるコイルの大きさと間隔を示す図である。図１２は、このようにチップを積層した場合に、実施例３に示すように３組のコイルを使って１つの通信チャネルを構成した例を示す。図１２(a)が下向きのリピート動作を実現した場合で、図１２(b)が上向きのリピート動作を実現した場合である。また、図１３は、３組のコイルの大きさと間隔の例を示す。数字は、代表的な一例であり、この限りではない。
図１２と図９を比較すると、チップの積層順位に応じて、３組のコイルを送信用と受信用と未使用（disable）のいずれかにプログラムすることで、下向き、又は、上向きのリピート動作を実現できる点は共通している。プログラムは、ボンディング配線やEEPROMなどを用いることで実施例３と同様に実施できる。
図１２が図９と異なる点は、スペーサの隣だけ、コイルのプログラムの仕方が変化し、他のチップでは同じプログラムになる点である。
さらに、スペーサを挟んだチップ間では、例えばチップ４とチップ５の間、又はチップ０とチップ１の間では、通信距離がそれ以外の場合に比べて２倍に長くなる点である。そのため、３つのコイルの中で両側のコイルは真ん中のコイルの２倍程度に大きくして、２倍の通信距離となるように設計する。こうすると、例えばチップ１の送信信号は、チップ３や４まで届くかもしれないが、そこには受信コイルがないので問題を生じない。
真ん中のコイルを大きくしない理由は、例えばチップ３とチップ５の間（チップ３枚分の距離）でクロストークを生じないようにするためである。もし、真ん中のコイルも両端のコイルと同じ大きさに設計すると、真ん中のコイルでも２つのチップの距離だけ送受信できることになるので、例えば図１２(a)でチップ５の送信コイルがチップ３の受信コイルに（同様に図１２(b)でチップ３の送信コイルがチップ５の受信コイルに）クロストークとなり得るからである。あるいは、このクロストークを十分に小さくするためには、両端にも真ん中と同じ小さいコイルを用意し、大きなコイルは２枚のチップ距離用に、小さなコイルは１枚のチップ距離用にと使い分けた方がより確実になる。２つのコイルを用意して、距離に応じて使い分けることは、切替え用のトランジスタを送信回路に追加するだけで容易にできる。
図１４は、実施例５による電子回路の構造を示す図である。再送データが元のチップに戻ってこないようにするには、コイルの数を増やして距離を大きくとる方法の他に、磁性体材料を用いて磁界を増強したり、金属配線を用いて磁界を減衰する方法もある。図１４に示すように磁性体材料でできた磁性体膜１３０を送信コイル６０及び受信コイル１０が存在する領域に重ねて配置すると、誘導結合させたい送信コイル６０と受信コイル１０の間（例えばＴx1とＲx2）の誘導結合を強めることができる。その結果、図７(a)のような構成でもリピート転送でき、必要なコイルの数を３組から２組に削減できる。ここで磁性体材料は、チップと垂直方向の透磁率に比べてチップと水平方向の透磁率が十分に大きいと上記効果が大きい。また、コイルと磁性体膜の間の距離が短いほど、効果が大きい。
図１５は、実施例６による電子回路の構造を示す図である。本実施例は、金属配線を用いて通信信号の減衰をした場合の例であり、金属膜１４０を送信コイル６０及び受信コイル１０が存在する領域に重ねて配置している。金属膜１４０に渦電流が流れて磁界の変化を打ち消すので、磁界結合が減衰される。例えばＲx2のコイルを第６配線層で形成し、遮断用のパターンを第１配線層で形成すると（もちろん６層と１層は一例であって同様の上下関係の他の層を使っても良い。両者の距離が短いほど、例えば６層と１層ではなくて４層と３層にした方が減衰効果は大きい）、Ｔx3からＲx2への結合を低減できる。この場合、Ｔx1からＲx2への結合も低下するので注意を要する。例えば、金属膜１４０と受信コイル１０の間の距離を１μｍ、送信コイル６０と受信コイル１０の間の距離を５０μｍ（これは４層と３層を用いた場合に相当する）、送受信コイルの直径を５０μｍ、金属膜１４０の直径を１００μｍとして電磁界解析シミュレーションを行うと、金属膜１４０を挿入したことで、誘導結合させたくないＴx3とＲx2の結合を元の０．０１倍に大きく低減できることが確認されている。また、誘導結合させたいＴx1とＲx2の結合も元の０．３倍に低減することも確認されている。
すなわち、Ｔx1とＲx2の結合は通信が出来る程度に強くして、Ｔx3とＲx2の結合は混信しない程度に弱くすべきである。この調整は、金属膜と受信コイルの距離を変えることで調整できる。例えば４層と３層ではなく、６層と１層を用いると、両者の距離が長くなり、Ｔx1とＲx2の結合は０．３よりも大きくなる。
あるいは、図１５(c)に示すように金属膜１４１と送受信コイルとの重なる面積を加減することで調整できる。両者の重なりが大きいほど遮断効果が大きく結合は弱まる。
また、図１５(d)に示すように、金属膜１４２で作る網目パターンの開口部を加減することでも減衰効果を調整できる。開口部が狭いほど遮断効果が大きく結合は弱まる。
図１６は、実施例６の変化例の構造を示す図である。実施例６は、受信コイル１０と同一の基板に金属膜１４０を重ねて形成したが、本変化例は、送信コイル６０と同一の基板に金属膜１５０を重ねて形成するものである。このように遮断用のパターンである金属膜１５０を例えば第６配線層で形成し、送信コイル６０を第１配線層で形成しても同様の効果が得られる。
また、図１５及び図１６で示した実施例６は、同一構造のチップを１８０度回転したり、ずらしながら積層することでも容易に実現できる。したがって、同じ構造のチップを積層して、データをリピート転送できる。
図１７は、実施例７による電子回路の構造を示す図である。本実施例は、磁界減衰用の金属膜１６０を送信コイル６０と受信コイル１０の中間に配置するものであり、これにより、誘導結合させたくない結合を大きく低減できる一方で、誘導結合させたい結合はあまり低減しないようにできる。例えば、金属膜１６０と受信コイル１０及び送信コイル６０の間の距離を２５μｍ、送信コイル６０と受信コイル１０の間の距離を５０μｍ、送受信コイル１０、６０の直径を５０μｍ、金属膜１６０の直径を１００μｍとして電磁界解析シミュレーションを行うと、金属膜１６０を挿入したことで、誘導結合させたくないＴx5とＲx3の結合を０．０５に低減できる一方で、誘導結合させたいＴx1とＲx3の結合を０．８にできることが確認されている。
さらに、磁界減衰用の金属膜は、送受信コイルと比べて、一回り大きいサイズのときに、信号対雑音比が最大になることも、電磁界解析シミュレーションで確認できている。
図１８は、実施例８による電子回路の構造を示す図である。図１８(a)は上面図、図１８(b)は左側面図、図１８(c)は右側面図である。本実施例は、同一構造のチップを１８０度回転しながらずらして積層することで、リピート経路を実現するものである。まず、１列に並んだ送受信コイル１７３及び、送受信コイル１７３の２倍の間隔で１列に並んだ金属膜１７４を有するチップ１である第１基板１７１を同一構造のチップ２である第２基板１７２に対して１８０度回転しｙ方向にずらして積層すれば、図１８(b)に示すように、互いの送受信コイル１７３と金属膜１７４を重ねて、かつ、ボンディング配線のためのスペースを確保できる。同様にしてチップ３とチップ４とを積層する。そしてチップ３とチップ４に対してチップ１とチップ２をｘ方向にコイルの間隔だけずらして図１８(c)に示すように積層すれば、図１９に示すリピート用経路を実現できる。
図１９に示すように（図１８(c)と同じ）、２つの送受信コイルの一方をＴxに他方をＲxに（時々に応じて）使い分けることにより、下方向のリピート動作と上方向のリピート動作のいずれも時々刻々と変えて実現できる。送信コイルＴx、受信コイルＲx、金属膜１８０を示す。
図１９のように複数のリピートチャネルを配置する場合、同一チップで隣接チャネルの送信コイルＴxと受信コイルＲxの間の干渉が問題となるが、送信コイルＴxが送信するときは、隣接する受信コイルＲxをdisableにすることで解決できる。
図１９に示す例の場合、リピート方向が同じ隣接チャネルの受信コイルＲxと送信コイルＴxが接近しているが、隣接チャネルの信号送受信が同期している場合は、隣接チャネルのＲxをdisableにすればよい。
一方、図１９に示すように、リピート方向が反対の隣接チャネルとの境界において、２つの受信コイルＲxが接近していて、上下のチップの送信コイルＴxとのクロストークが問題となる。例えば、チップ５のチャネル２の受信コイルＲxは真上のチップ３の送信コイルＴxから信号を受信するが、斜め下のチップ７のチャネル３の送信コイルＴxからの信号が混信する可能性がある。同様に、チップ５のチャネル３の受信コイルＲxは真下のチップ７の送信コイルＴxから信号を受信するが、斜め上のチップ３のチャネル２の送信コイルＴxからの信号が混信する可能性がある。しかし、磁界減衰用の金属膜１８０を挿入することで、クロストークは大幅に低減することができ、コイルの配列ピッチをおよそ半分に小さくすることができることが電磁界解析シミュレーションで確認できている。
また、図２０に示す例のように２つのコイルずつに金属膜１９０が重なるように配置すると、リピート方向が同じ隣接チャネルの受信コイルＲxと送信コイルＴxが接近しないようにできる。
さらに、図２１や図２２に示すように、磁性体膜と金属膜を組み合わせて使うことで、こうした効果を増大させることもできる。
図２１は、磁性体膜１３０に金属膜１４０を併用するものである。
図２２は、金属膜１９１を磁性体膜１９２でサンドイッチする構造を使用するものである。
また、図２３に示すように、同一基板内に送信コイルＴx、受信コイルＲx、及び金属膜１９４を積層実装すれば、同一構造のチップを１８０度回転しながら積層することができ、２組のコイルを用いて１つの通信路を形成できる。図８に示す例に比べて通信経路に必要なコイルの数を３から２に削減できる。
図２４は、実施例９による送信器及び受信器の構成を示す図である。図２５は、実施例９の各信号の波形を示す図である。本実施例の送信器は、遅延器８１、ＥＸＯＲ回路８２及びトランジスタ８３、８４から成る。本実施例の受信器は、ヒステリシス比較器３７０であるトランジスタ３７１〜３７６及び分周回路３８０から成る。実施例３〜８のように応答が返ってくることのない場合には、図２４に示すパルス送信器を用いてデータ送信・リピートが可能である。図２５に示すようにパルス送信器は送信データの極性が反転するときにのみ、その変化に応じてパルス幅τの電圧信号によって三角波電流（ＩT）を流す。データ送信後も電流（ＩT）が流れ続ける実施例１（図１）の送信器に比べて、送信電力を大幅に低減できる。なお、図中の受信信号波形の傍の点線は非同期受信器の入力しきい値を示す。信号を受信した後、入力しきい値を一度下げてから元に戻す。これにより、受信側でも送信データの極性が反転するときにパルス幅τ／２のパルス信号を得て、これを分周して受信信号Ｒxdataを得る。
図２６は、実施例１０による送信器の構成を示す図である。図２６(a)は、送信器の構成を示し、図２６(b)はパルス発生回路の構成を示す。本実施例の送信器は、パルス発生回路９０、インバータ１０１、１０３、ＮＯＲ回路１０２、１０４、及びトランジスタ１０５〜１０８から成り、同期式送信器を構成する。実施例３〜８のように応答が返ってくることのない場合には、図２６に示す同期式送信器を用いてデータ送信・リピートが可能である。パルス発生回路９０は、インバータ９１〜９３、及びＮＡＮＤ回路９４から成る。パルス発生回路９０は、クロックＴxclkを入力してインバータ９１〜９３による遅延に相当する期間のパルスを発生する。
図２７は、実施例１０の各信号の波形を示す図である。送信器はパルス発生回路９０のパルス幅の期間の、送信データに応じた正又は負のパルスを送信コイル６０に流す。したがって一定の電流を流し続ける実施例１（図１）の送信器と比べて、著しく消費電力を削減することができる。この場合、受信コイルに生じる微小電圧信号（ＶR）は、図２７に示すようになる。
図２８は、実施例１０による受信器の構成を示す図である。受信器は、抵抗１１１、１１２、トランジスタ１１３〜１２０、１２５、ＮＡＮＤ回路１２１、１２２、及びインバータ１２３、１２４から成り、全体としてラッチつき比較器を構成している。外部から受信クロック（同期信号）Ｒxclkをとり、受信信号Ｒxdataを出力する。トランジスタ１１３、１１４が差動アンプの差動対をなし、受信コイル１０からの信号ＶRを受ける。ＮＡＮＤ回路１２１、１２２はラッチを形成している。差動アンプで受信したデータはトランジスタ１１５、１１６へ入力される受信クロックＲxclkに同期してサンプリングされ、ＮＡＮＤ回路１２１、１２２によりラッチされ、受信信号Ｒxdataが復元される。この受信器はデータの再生にシステムのクロックを用いる同期式である。図２７に示すように受信電圧信号の前半（又は後半）の波形の真ん中で正負を判定してディジタル信号に変換できる。図２７の同期式受信器は、クロックが印加された際の充放電電力のみを消費するため、信号が来ていない間も一定の電流を流し続ける実施例１（図１）の非同期受信器に比べて、著しく消費電力を削減することができる。
図２９は、実施例１１による送信器及び受信器の構成を示す図である。図３０は、実施例１１の各部の波形を示す図である。本実施例１１は、データ通信に実施例１０（図２７、図２８）に示す同期送信器及び受信器を用い、受信データパルスの検出タイミングを取るためのクロック信号に実施例１（図１）に示す非同期送信器及び受信器を用いて構成した例である。データについて、受信コイル２１０、受信器２２０、制御回路２３０、送信器２５０、及び送信コイル２６０を備える。クロックについて、受信コイル３１０、受信器３２０、制御回路３３０、遅延器２２８、送信器３５０、送信コイル３６０を備え、さらに、クロックをτ1遅延させる遅延器２７０を備える。
クロックは図５のようにしてリピート伝送される。受信クロック信号(4)が受信データパルスの前半の波形の真ん中で正負を判定できるように、受信クロック信号の遅延量τ1を調整してデータ送信タイミング(3)を遅らせる。データ送信器では、クロック(6)が送信器を駆動する時刻よりもセットアップ（Ｔsetup）時間以上前にデータ(5)が送信器に入力していなければならない。データ通信に要する時間をＴ1、クロック通信に要する時間Ｔ2とする（データ通信用とクロック通信用では送受信回路が異なるのでＴ1とＴ2は一般に異なる）。クロック送信タイミング(1)を基準に各信号の伝播時間を求めると、図３０に示すように、データ(5)はＴ1+τ1後に到着する。また、データ送信タイミング(6)はＴ2+τ1+τ2後に到着する。したがって、
(Ｔ2＋τ1＋τ2)−(Ｔ1＋τ1)≧Ｔsetup すなわち
τ2≧Ｔsetup＋Ｔ1−Ｔ2
を満たすように、タイミング調整用遅延τ2の遅延量を調整して、送信器のセットアップ時間を確保する。
τ2の値がマイナスの値になった場合は、クロック送信器の前に（τ2の）遅延は不要である。
図３１は、実施例１２による電子回路の構造を示す図である。図３２は、実施例１２の各部の波形を示す図である。本実施例は、クロックについて実施例３（図８）の構成を用い、データについて実施例１（図２(b)）の構成を用いた例である。クロックとデータが到達する最大通信距離が異なり、クロックとデータが異なるチップでリピートされると、両者のタイミングをτ1で調整し損じることになり、リピート動作を誤る。実施例１２はクロックについて複数コイルを用いて目標のチップ以外のチップに受信されないようにする。これにより、クロックとデータの同期を正確にとることができる。実施例９（図２４）に示したパルス送信回路でクロックを送信すると、送信コイルを流れる電流は図２５のＩTのようになり、送信電力を大幅に削減できる。クロックは、実施例１（図１）の非同期受信回路で受信することができる。ただし、受信パルス信号の後半（前半とは極性が逆）でクロック信号を受信することになるので、受信クロックの反転信号をデータ同期受信器のタイミングに使う。なお、図中の受信信号波形の傍の点線は非同期受信器の入力しきい値を示す。ロー信号を受信した後は、入力しきい値を比較的高い電位に変えることでノイズ耐性を高めながら、ハイ信号の受信に備える。
図３３は、本発明の通信に用いるデータ構造の一例を示す図である。ヘッダには、通信先チップが指定されている。チップが１６枚ある場合は、４ビットで表現できる。例えば１０番目のメモリチップは、1001で表せる。ヘッダの後にデータ列のペイロードがある。この例では、３２ビットのデータ列である。
図３４は、基板の積層位置情報を有線によりプログラムする例を示す図である。各チップは、自分がどの位置（何階）に実装されたかをチップＩＤとして知っている。例えば、ボンディング配線やチップに搭載された不揮発性メモリで、チップＩＤをプログラムできる。
disableにした送受信回路は、次のデータ伝送の前に一斉に復帰させる。復帰のタイミングを知らせるenable信号は、図３４(a)に示すようにコントロールチップ（不図示）から共通のボンディング配線１９８を介してすべてのチップ１９７にブロードキャストする。その後、再び各チップ１９７に無線でヘッダ情報が伝えられ、不要な送受信回路はdisableになる。
このenable配線を利用して、更にチップの積層位置に関する情報をチップの実装段階でチップに与えることができる。図３４(b)に示す例では、各チップ１９７に備えた３つのパッドＰ１〜Ｐ３（２０３、２０６、２０９）と電源との間に抵抗２０１、２０４、２０７及びトランジスタ２０２、２０５、２０８を直列に接続してトランジスタ２０２、２０５、２０８のゲートにバー/detection信号を入力する。このどのパッド２０３、２０６、２０９にenable配線２１１をボンディングするかによって、図３４(b)に示すように、チップの積層位置が下から１番目と４番目のように３で割って余りが１となる積層順位（すなわちmod３＝１）か、２番目と５番目のように３で割って余りが２となる積層順位（すなわちmod３＝２）か、３番目と６番目のように３で割って余りが０となる積層順位（すなわちmod３＝０）かをチップに知らせることができる。すなわち、基板であるチップの積層順を表す整数の３を法とする剰余を積層位置情報とすることができる。例えば、図３４(b)に示すようにenable配線２１１をパッドＰ３（２０９）にボンディングした場合、バー/detection信号をローにしてenable信号をローにすると、Ｄ１とＤ２はハイになり、Ｄ３はローになる。このようにして、enable配線２１１がどのパッド２０３、２０６、２０９にボンディングされたかを電気的に調べることができる。enable信号をローにしたときにＤ３がローになるように、抵抗２０１、２０４、２０７の抵抗値は十分に高く選定する。また、積層順位を調べるときにはenable信号として直流電流が流れるが、バー/detection信号をハイにすればトランジスタ２０２、２０５、２０８はオフになり直流電流は流れなくなる。
先の例では、チップ４、８、１２がリピータ機能を持つように、チップＩＤを使って設定し、他のチップはリピータ機能を持たない（つまり受信信号が送信器に送られて再送されることはない）ようにプログラムできる。
まず、ヘッダの４ビットを３２のメモリチップに送信する。つまり全部のメモリチップがヘッダのデータを受信する。
送受信器が非同期回路の場合は、図５に示すように、リピータが再送するのは一度限りである。なぜなら、受信したデータをリピートし、次のリピータが再送したデータが応答のように戻ってきても、先程受信したデータと同じデータなので、受信器の出力（つまり送信器の入力）は変わらないからである。
送受信器が同期回路の場合は、同じデータを続けて送信するときも、送信器は送信コイルに流れる電流を変化させ、磁場の変化を生ずる。先程送信したデータの応答による磁場の変化が生じると、それが消えるまで、新しいデータを受信できない。したがって、送受信器が同期回路の場合は、再送動作は一回に限るように制御しなければならない。
データの送受信を同期回路にした場合、その同期タイミングを作るクロックの送受信を非同期回路で構成すれば、クロックは応答で複数回の信号にならないので、再送動作は一回に限られる。
各チップがヘッダ情報を受け取った後に、各リピータは、データ再送をすべきかどうかを以下のように判定する。もし、Ｄ＜ＩＤ＜Ｓならば再送する。つまりそのリピータがＤとＳの間にあれば再送する。そうでなければ、再送しない。
こうして、ペイロードデータ列の送受信を始める。
各送受信器は、自分が送信先の場合のみ、つまりＩＤ＝Ｓの場合のみ、データを受信する。ＩＤ＞Ｓの場合は、送受信回路をdisableにしたり、あるいは受信した信号を新しく取り込まない。
送信チップと受信チップと中継チップとは同じ構造のものであっても良い。
なお、本発明は上記実施例に限定されるものではない。また、以上の説明でデータは、離散信号であり、２値（ディジタル）又は多値の信号である。また、データは、制御信号なども含む。
本発明は、コイルとこのコイルに接続される中継器とを有する１枚の基板から成るメモリ等のチップである電子回路であっても良い。この場合、複数のチップがパソコンのスロットに積層装着されて、チップ間の通信を誘導結合によるものとすることができる。
実施例１による電子回路の構成を示す図である。 チップ上のコイルの配置例を示す図である。 実施例１の動作を説明する図である。 実施例１の各信号の波形を示す図である。 実施例１の各信号の波形を示す図である。 実施例２による受信器の構成を示す図である。 チップ間のコイルの配置例を示す図である。 実施例３による電子回路の構造を示す図である。 実施例３による電子回路の具体的な実現例を示す図である。 実施例３の各信号の波形を示す図である。 実施例４による電子回路の構造を示す図である。 実施例４による電子回路のコイル配置例を示す図である。 実施例４で配置されるコイルの大きさと間隔を示す図である。 実施例５による電子回路の構造を示す図である。 実施例６による電子回路の構造を示す図である。 実施例６の変化例の構造を示す図である。 実施例７による電子回路の構造を示す図である。 実施例８による電子回路の構造を示す図である。 実施例８による電子回路の構造を説明する図である。 実施例８の変化例の構造を示す図である。 実施例８の変化例の構造を示す図である。 実施例８の変化例の構造を示す図である。 実施例８の変化例の構造を示す図である。 実施例９による送信器の構成を示す図である。 実施例９の各信号の波形を示す図である。 実施例１０による送信器の構成を示す図である。 実施例１０の各信号の波形を示す図である。 実施例１０による受信器の構成を示す図である。 実施例１１による送信器及び受信器の構成を示す図である。 実施例１１の各部の波形を示す図である。 実施例１２による電子回路の構造を示す図である。 実施例１２の各部の波形を示す図である。 本発明の通信に用いるデータ構造の一例を示す図である。 本発明のenable信号の配線構造の一例を示す図である。
符号の説明
２１、２２、２７〜３３、５１〜５４、７１〜７４、８３、８４、９１〜９３、１０５〜１０８、１１３〜１２０、１２５、２０２、２０５、２０８、３７１〜３７６ トランジスタ
１０、２１０、３１０ 受信コイル
２０、２２０、３２０ 受信器
２３、２５、１０１、１０３、１２３、１２４ インバータ
２４、２５、１１１、１１２、２０１、２０４、２０７ 抵抗
４０、２３０、３３０ 制御回路
５０、２５０、３５０ 送信器
６０、２６０、３６０ 送信コイル
７０、１７３ 送受信コイル
７５、７６、１２１、１２２ ＮＡＮＤ回路
８１、２２８、２７０ 遅延器
８２ ＥＸＯＲ回路
９０ パルス発生回路
１０２、１０４ ＮＯＲ回路
１３０、１９２ 磁性体膜
１４０、１４１、１４２、１５０、１６０、１７４、１８０、１９０、１９４ 金属膜
１７１ 第１基板
１７２ 第２基板
１９７ チップ
１９８ ボンディング配線
２０３、２０６、２０９ パッド
２１１ enable配線
３７０ ヒステリシス比較器
３８０ 分周回路
Ｒx 受信コイル
Ｔx 送信コイル

Claims (20)

  1. 誘導結合によって信号を送信する送信器を有する基板ｎ（ｎは、１からＮ（Ｎは、Ｎ≧３の整数）の順に積層される基板の内１≦ｎ≦Ｎ−２の１つを表す）と、
    前記送信器から送信される信号又は他の中継器から中継される信号を受信して該受信信号を誘導結合によって中継する中継器を有する基板ｎ＋ｘ（ｘは、１≦ｘ≦Ｎ−ｎ−１の整数）と、
    前記中継器から中継される信号を受信する受信器を有する基板ｎ＋ｙ（ｙは、ｘ＜ｙ≦Ｎ−ｎの整数）とを積層して備え、
    前記中継器を有する基板は、有線を介して又はメモリに記憶されて、該基板の積層位置情報を有し、該積層位置情報は、該基板の積層順を表す整数の２、３又は４を法とする剰余であり、該基板の数は該法の数よりも多いことを特徴とする電子回路。
  2. 基板ｎから順に中継する中継器を有する少なくとも２枚の基板ｎ＋ｘ1、ｎ＋ｘ2（ｘ1＜ｘ2）を備え、前記送信器が通信信号を送信してから、基板ｎ＋ｘ1の中継器が中継し、基板ｎ＋ｘ2の中継器が中継した後に、前記送信器は次の通信信号を送信することを特徴とする請求項１記載の電子回路。
  3. 前記送信器、受信器及び中継器は、いずれもアンテナとしてのコイルに接続され、該コイルを介して無線通信することを特徴とする請求項１又は２記載の電子回路。
  4. 前記中継器に接続される前記コイルは、送信及び受信に兼用されることを特徴とする請求項３記載の電子回路。
  5. 前記中継器に接続される送信用コイル及び受信用コイルは、互いに同軸に配置されていることを特徴とする請求項３記載の電子回路。
  6. 前記中継器には、送信用コイル及び受信用コイルが相互に干渉しない程度の距離をおいて接続されていることを特徴とする請求項３記載の電子回路。
  7. 誘導結合によって信号を送信する送信器を有する基板ｎ（ｎは、１からＮ（Ｎは、Ｎ≧３の整数）の順に積層される基板の内１≦ｎ≦Ｎ−２の１つを表す）と、
    前記送信器から送信される信号又は他の中継器から中継される信号を受信して該受信信号を誘導結合によって中継する中継器を有する基板ｎ＋ｘ（ｘは、１≦ｘ≦Ｎ−ｎ−１の整数）と、
    前記中継器から中継される信号を受信する受信器を有する基板ｎ＋ｙ（ｙは、ｘ＜ｙ≦Ｎ−ｎの整数）とを積層して備え、
    前記送信器、受信器及び中継器は、いずれもアンテナとしてのコイルに接続され、該コイルを介して無線通信し、前記中継器を有する３枚以上の基板を備え、該各中継器には、１つの送信用コイルと２つの受信用コイル又は２つの送信用コイルと１つの受信用コイルが相互に干渉しない程度の距離をおいて３つの位置に該各基板毎に順にずらして接続されていることを特徴とする電子回路。
  8. 前記２つの受信用コイルのどちらかを選択又は２つの送信用コイルのどちらかを選択することによってデータを中継する方向を切換えることを特徴とする請求項７記載の電子回路。
  9. 誘導結合によって信号を送信する送信器を有する基板ｎ（ｎは、１からＮ（Ｎは、Ｎ≧３の整数）の順に積層される基板の内１≦ｎ≦Ｎ−２の１つを表す）と、
    前記送信器から送信される信号又は他の中継器から中継される信号を受信して該受信信号を誘導結合によって中継する中継器を有する基板ｎ＋ｘ（ｘは、１≦ｘ≦Ｎ−ｎ−１の整数）と、
    前記中継器から中継される信号を受信する受信器を有する基板ｎ＋ｙ（ｙは、ｘ＜ｙ≦Ｎ−ｎの整数）とを積層して備え、
    前記送信器、受信器及び中継器は、いずれもアンテナとしてのコイルに接続され、該コイルを介して無線通信し、前記送信器は、接続される送信用コイルに、送信データに応じた所定の電流であって送信データが変化するときに変化する電流を流し、前記受信器は、接続される受信用コイルで受信する信号を検出するしきい値が、信号を検出したときに逆極性に変化するヒステリシス特性を有することを特徴とする電子回路。
  10. 誘導結合によって信号を送信する送信器を有する基板ｎ（ｎは、１からＮ（Ｎは、Ｎ≧３の整数）の順に積層される基板の内１≦ｎ≦Ｎ−２の１つを表す）と、
    前記送信器から送信される信号又は他の中継器から中継される信号を受信して該受信信号を誘導結合によって中継する中継器を有する基板ｎ＋ｘ（ｘは、１≦ｘ≦Ｎ−ｎ−１の整数）と、
    前記中継器から中継される信号を受信する受信器を有する基板ｎ＋ｙ（ｙは、ｘ＜ｙ≦Ｎ−ｎの整数）とを積層して備え、
    前記送信器、受信器及び中継器は、いずれもアンテナとしてのコイルに接続され、該コイルを介して無線通信し、前記送信器は、接続される送信用コイルに、送信データの変化に応じた極性のパルス電流を流し、前記受信器は、接続される受信用コイルで受信する信号を検出するしきい値が、双極性パルスの後半を検出したときに逆極性に変化するヒステリシス特性を有することを特徴とする電子回路。
  11. 誘導結合によって信号を送信する送信器を有する基板ｎ（ｎは、１からＮ（Ｎは、Ｎ≧３の整数）の順に積層される基板の内１≦ｎ≦Ｎ−２の１つを表す）と、
    前記送信器から送信される信号又は他の中継器から中継される信号を受信して該受信信号を誘導結合によって中継する中継器を有する基板ｎ＋ｘ（ｘは、１≦ｘ≦Ｎ−ｎ−１の整数）と、
    前記中継器から中継される信号を受信する受信器を有する基板ｎ＋ｙ（ｙは、ｘ＜ｙ≦Ｎ−ｎの整数）とを積層して備え、
    前記送信器は、タイミングパルスを非同期送信し、データを同期送信し、
    前記受信器は、タイミングパルスを非同期受信し、データを同期受信することを特徴とする電子回路。
  12. 前記中継器を有する３枚以上の基板を備え、タイミングパルスについて、各中継器には、送信用コイルと受信用コイルとが相互に干渉しない程度の距離をおいて３つの位置に各基板毎に順にずらして接続されていることを特徴とする請求項１１記載の電子回路。
  13. Ｔ2＋τ2−Ｔ1≧Ｔsetup
    ここで、
    Ｔ1：データ通信に要する時間
    Ｔ2：タイミングパルス通信に要する時間
    Ｔsetup：データ送信のセットアップ時間
    τ2：セットアップ時間確保のための受信タイミングパルス遅延時間
    であることを特徴とする請求項１１記載の電子回路。
  14. 誘導結合によって信号を送信する送信器を有する基板ｎ（ｎは、１からＮ（Ｎは、Ｎ≧３の整数）の順に積層される基板の内１≦ｎ≦Ｎ−２の１つを表す）と、
    前記送信器から送信される信号又は他の中継器から中継される信号を受信して該受信信号を誘導結合によって中継する中継器を有する基板ｎ＋ｘ（ｘは、１≦ｘ≦Ｎ−ｎ−１の整数）と、
    前記中継器から中継される信号を受信する受信器を有する基板ｎ＋ｙ（ｙは、ｘ＜ｙ≦Ｎ−ｎの整数）とを積層して備え、
    前記送信器は、前記中継器が中継する信号を受信して送信信号と比較して誤りを検出することを特徴とする電子回路。
  15. 誘導結合によって信号を送信する送信器を有する基板ｎ（ｎは、１からＮ（Ｎは、Ｎ≧３の整数）の順に積層される基板の内１≦ｎ≦Ｎ−２の１つを表す）と、
    前記送信器から送信される信号又は他の中継器から中継される信号を受信して該受信信号を誘導結合によって中継する中継器を有する基板ｎ＋ｘ（ｘは、１≦ｘ≦Ｎ−ｎ−１の整数）と、
    前記中継器から中継される信号を受信する受信器を有する基板ｎ＋ｙ（ｙは、ｘ＜ｙ≦Ｎ−ｎの整数）とを積層して備え、
    すべての前記中継器へ送るenable信号を有線通信によって送信し、個々の中継器へのdisable信号を無線通信によって送信することを特徴とする電子回路。
  16. 前記enable信号を送信する有線通信によって前記２、３又は４を法とする剰余である前記積層位置情報を送信することを特徴とする請求項１５記載の電子回路。
  17. 誘導結合によって信号を送信する送信器を有する基板ｎ（ｎは、１からＮ（Ｎは、Ｎ≧３の整数）の順に積層される基板の内１≦ｎ≦Ｎ−２の１つを表す）と、
    前記送信器から送信される信号又は他の中継器から中継される信号を受信して該受信信号を誘導結合によって中継する中継器を有する基板ｎ＋ｘ（ｘは、１≦ｘ≦Ｎ−ｎ−１の整数）と、
    前記中継器から中継される信号を受信する受信器を有する基板ｎ＋ｙ（ｙは、ｘ＜ｙ≦Ｎ−ｎの整数）とを積層して備え、
    前記送信器、受信器及び中継器は、いずれもアンテナとしてのコイルに接続され、該コイルを介して無線通信し、前記中継器には、送信用コイル及び受信用コイルが相互に干渉しない程度の距離をおいて接続されており、
    磁性体膜が前記送信用コイルが存在する領域に重ねて形成されることによって該送信用コイルに対して、中継順序が前の受信用コイルとの誘導性結合よりも中継順序が後の受信用コイルとの誘導性結合を大きくしたことを特徴とする電子回路。
  18. 誘導結合によって信号を送信する送信器を有する基板ｎ（ｎは、１からＮ（Ｎは、Ｎ≧３の整数）の順に積層される基板の内１≦ｎ≦Ｎ−２の１つを表す）と、
    前記送信器から送信される信号又は他の中継器から中継される信号を受信して該受信信号を誘導結合によって中継する中継器を有する基板ｎ＋ｘ（ｘは、１≦ｘ≦Ｎ−ｎ−１の整数）と、
    前記中継器から中継される信号を受信する受信器を有する基板ｎ＋ｙ（ｙは、ｘ＜ｙ≦Ｎ−ｎの整数）とを積層して備え、
    前記送信器、受信器及び中継器は、いずれもアンテナとしてのコイルに接続され、該コイルを介して無線通信し、前記中継器には、送信用コイル及び受信用コイルが相互に干渉しない程度の距離をおいて接続されており、
    金属膜が前記送信用コイルが存在する領域に重ねて形成されることによって該送信用コイルに対して、中継順序が後の受信用コイルとの誘導性結合よりも中継順序が前の受信用コイルとの誘導性結合を小さくしたことを特徴とする電子回路。
  19. 前記金属膜は、前記送信コイルが存在する領域の一部に重ねて形成されることによって中継順序が前の受信用コイルとの誘導性結合の減少の程度が調整されていることを特徴とする請求項１８記載の電子回路。
  20. 一辺に沿って複数のコイルを直線状に並べ、その一辺に対向する辺に沿って該コイルの２倍の間隔で複数の金属膜を直線状に並べた前記基板を複数備え、それら複数の基板を隣接基板に対して１８０度回転して積層して１つおきのコイルに金属膜を重ね、その２枚の基板をペアとして、前記コイル及び金属膜が並んでいる直線の方向に前記ペア単位でコイルの間隔だけ互い違いにずらせて積層されていることを特徴とする請求項１８又は１９記載の電子回路。
JP2008146248A 2008-06-03 2008-06-03 電子回路 Active JP5671200B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2008146248A JP5671200B2 (ja) 2008-06-03 2008-06-03 電子回路
KR1020107028295A KR101538486B1 (ko) 2008-06-03 2009-06-01 전자 회로
US12/737,025 US9979441B2 (en) 2008-06-03 2009-06-01 Inductive relayed coupling circuit between substrates
PCT/JP2009/059947 WO2009148007A1 (ja) 2008-06-03 2009-06-01 電子回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008146248A JP5671200B2 (ja) 2008-06-03 2008-06-03 電子回路

Publications (2)

Publication Number Publication Date
JP2009295699A JP2009295699A (ja) 2009-12-17
JP5671200B2 true JP5671200B2 (ja) 2015-02-18

Family

ID=41398085

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008146248A Active JP5671200B2 (ja) 2008-06-03 2008-06-03 電子回路

Country Status (4)

Country Link
US (1) US9979441B2 (ja)
JP (1) JP5671200B2 (ja)
KR (1) KR101538486B1 (ja)
WO (1) WO2009148007A1 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5433199B2 (ja) * 2008-10-21 2014-03-05 学校法人慶應義塾 電子回路
JP5283075B2 (ja) 2008-12-26 2013-09-04 学校法人慶應義塾 電子回路
JP5330331B2 (ja) * 2010-08-06 2013-10-30 株式会社東芝 信号転送装置、信号転送基板および信号処理装置
EP2613424B1 (en) * 2010-09-03 2016-05-18 Fujitsu Limited Wireless power transmission device
JP5791326B2 (ja) * 2011-03-30 2015-10-07 学校法人慶應義塾 積層集積回路装置
US9508487B2 (en) * 2011-10-21 2016-11-29 Qualcomm Incorporated Systems and methods for limiting voltage in wireless power receivers
KR102048443B1 (ko) * 2012-09-24 2020-01-22 삼성전자주식회사 근거리 무선 송수신 방법 및 장치
JP2014183349A (ja) * 2013-03-18 2014-09-29 Renesas Electronics Corp 半導体装置及び半導体チップ
US9509375B2 (en) 2013-08-01 2016-11-29 SK Hynix Inc. Wireless transceiver circuit with reduced area
KR101456795B1 (ko) * 2013-08-26 2014-10-31 숭실대학교산학협력단 칩 간 무선 전력 전송을 위한 안테나
US20150115881A1 (en) * 2013-10-25 2015-04-30 Samsung Electro-Mechanics Co., Ltd. Wireless power transceiver and portable terminal having the same
US9489606B1 (en) * 2015-08-31 2016-11-08 Verily Life Sciences Llc Integrated on-chip antenna
CN108604586B (zh) 2016-02-10 2021-10-26 超极存储器股份有限公司 半导体装置
US20180275714A1 (en) * 2017-03-24 2018-09-27 Integrated Device Technology, Inc. Inductive coupling for data communication in a double data rate memory system
US10134671B1 (en) 2017-05-02 2018-11-20 Micron Technology, Inc. 3D interconnect multi-die inductors with through-substrate via cores
US10121739B1 (en) 2017-05-02 2018-11-06 Micron Technology, Inc. Multi-die inductors with coupled through-substrate via cores
US20180323369A1 (en) 2017-05-02 2018-11-08 Micron Technology, Inc. Inductors with through-substrate via cores
US20180323253A1 (en) * 2017-05-02 2018-11-08 Micron Technology, Inc. Semiconductor devices with through-substrate coils for wireless signal and power coupling
US10872843B2 (en) 2017-05-02 2020-12-22 Micron Technology, Inc. Semiconductor devices with back-side coils for wireless signal and power coupling
DE112018006909B4 (de) 2018-02-27 2023-12-14 Mitsubishi Electric Corporation Kommunikationssystem und signal-repeater
JP7248249B2 (ja) * 2018-08-17 2023-03-29 慶應義塾 通信回路、及び通信方法
US11296750B2 (en) * 2020-05-12 2022-04-05 Nxp B.V. Near-field wireless device including a first near-field antenna and a second near-field antenna
JPWO2023119450A1 (ja) * 2021-12-21 2023-06-29

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01157896A (ja) * 1987-09-28 1989-06-21 Mitsubishi Electric Corp 非接触型ｉｃカード及び非接触型カードリーダライタ
US5701037A (en) * 1994-11-15 1997-12-23 Siemens Aktiengesellschaft Arrangement for inductive signal transmission between the chip layers of a vertically integrated circuit
CN1188911C (zh) * 1999-05-03 2005-02-09 因芬尼昂技术股份公司 保护多维结构的芯片堆的方法和装置
JP2001127672A (ja) * 1999-10-28 2001-05-11 Tokimec Inc データ通信システム
DE10329347B4 (de) * 2003-06-30 2010-08-12 Qimonda Ag Verfahren zum drahtlosen Datenaustausch zwischen Schaltungseinheiten innerhalb eines Gehäuses und Schaltungsanordnung zur Durchführung des Verfahrens
JP4295124B2 (ja) * 2004-01-19 2009-07-15 株式会社エイアールテック 半導体装置
JP4131544B2 (ja) * 2004-02-13 2008-08-13 学校法人慶應義塾 電子回路
JP4193060B2 (ja) 2004-06-04 2008-12-10 学校法人慶應義塾 電子回路
JP4677598B2 (ja) 2004-08-05 2011-04-27 学校法人慶應義塾 電子回路
JP4124365B2 (ja) * 2004-08-24 2008-07-23 学校法人慶應義塾 電子回路
JP5024740B2 (ja) * 2004-09-30 2012-09-12 学校法人慶應義塾 Ｌｓｉチップ試験装置
JP2006173986A (ja) * 2004-12-15 2006-06-29 Keio Gijuku 電子回路
JP2006173415A (ja) * 2004-12-16 2006-06-29 Keio Gijuku 電子回路
WO2007029435A1 (ja) * 2005-09-02 2007-03-15 Nec Corporation 伝送方法、インターフェース回路、半導体装置、半導体パッケージ、半導体モジュールおよびメモリモジュール
WO2007086285A1 (ja) 2006-01-30 2007-08-02 Nec Corporation 信号伝送方式及び半導体集積回路装置
JP4878502B2 (ja) * 2006-05-29 2012-02-15 ルネサスエレクトロニクス株式会社 半導体装置
US20090322383A1 (en) * 2006-06-12 2009-12-31 Nec Corporation Semiconductor device, signal transmitter, and signal transmission method
JP4765034B2 (ja) 2006-09-11 2011-09-07 日本電気株式会社 受信器及び半導体装置
KR101447044B1 (ko) * 2006-10-31 2014-10-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
US7890064B1 (en) * 2006-12-30 2011-02-15 Broadcom Corporation Multi-path transceiver layout within a device
JP5149554B2 (ja) * 2007-07-17 2013-02-20 株式会社日立製作所 半導体装置
US9053950B2 (en) * 2007-11-26 2015-06-09 Keio University Electronic circuit
US20090227205A1 (en) * 2008-03-04 2009-09-10 Broadcom Corporation Inductively coupled integrated circuit with multiple access protocol and methods for use therewith
JP5258343B2 (ja) * 2008-03-27 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置及び半導体集積回路
JP4982778B2 (ja) * 2008-07-04 2012-07-25 学校法人慶應義塾 電子回路装置
JP5635759B2 (ja) * 2009-10-15 2014-12-03 学校法人慶應義塾 積層半導体集積回路装置

Also Published As

Publication number Publication date
KR20110011691A (ko) 2011-02-08
US20110156488A1 (en) 2011-06-30
KR101538486B1 (ko) 2015-07-22
US9979441B2 (en) 2018-05-22
WO2009148007A1 (ja) 2009-12-10
JP2009295699A (ja) 2009-12-17

Similar Documents

Publication Publication Date Title
JP5671200B2 (ja) 電子回路
JP5433199B2 (ja) 電子回路
JP4131544B2 (ja) 電子回路
KR100871711B1 (ko) 싱글-엔디드 시그널링과 차동 시그널링을 지원하는 다중위상 송/수신 회로 및 차동 시그널링에서 싱글-엔디드시그널링 전환을 위한 클럭킹 방법
JP4193060B2 (ja) 電子回路
WO2006035644A1 (ja) 電子回路試験装置
WO2006013835A1 (ja) 電子回路
US9455770B2 (en) Inductive-coupling system and method with compensation to prevent interference
JP2006173986A (ja) 電子回路
WO2021106777A1 (ja) 情報処理装置
JP5475962B2 (ja) 電子回路
Saito et al. 47% power reduction and 91% area reduction in inductive-coupling programmable bus for NAND flash memory stacking
JP2010153754A (ja) 電子回路
JP5436997B2 (ja) 集積回路
KR102005814B1 (ko) 반도체 장치 및 반도체 장치를 포함하는 반도체 시스템
CN103117963A (zh) 用于半导体***的无线信号发送/接收装置
JPWO2007049455A1 (ja) 半導体メモリカード
WO2007145086A1 (ja) 半導体装置、信号伝送装置および信号伝送方法
JP5616813B2 (ja) 電子回路
US7103071B1 (en) Communication protocol for the broadcast of first/last event detection over a single communication channel
JP2020039041A (ja) 通信回路、及びその制御方法
US8726060B2 (en) Semiconductor integrated circuit for transmitting and receiving data signals in a source-synchronous scheme
Kasuga et al. A wafer test method of inductive-coupling link
Sharma et al. Inductive Coupling ThruChip Interface for 3D Integration

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110404

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130904

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140611

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140804

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141203

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141219

R150 Certificate of patent or registration of utility model

Ref document number: 5671200

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250