JP5433199B2

JP5433199B2 - 電子回路

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Inventors: 忠広黒田
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Description

本発明は、積層実装されるＩＣ（Integrated Circuit）ベアチップなどのチップ間の通信を好適に行うことができる電子回路に関し、非接触メモリカードのようなプリント配線基板間の通信などにも適用することができる。

ＬＳＩ（Large Scale Integration）チップのチップ上の配線やプリント基板上の配線により形成されるコイルを介して積層実装されるチップ間や近接して配置された基板間で誘導結合による通信を行う電子回路が提案されている（特許文献１〜７、非特許文献１〜１１参照）。

また、特許文献１には、送信器が送信コイルに正または負の単一極性でパルス形状の（以降「シングルパルス」と称する）電流信号（Ｉ_T）を流し、送信コイルと誘導結合する受信コイルに発生する正負の双極性でダブルパルス形状のパルス（以降「ダブルパルス」と称する）電圧信号(Ｖ_R)の正または負のいずれかの極性のパルス（すなわち前半か後半のパルス）の信号を、同期式比較器で構成された受信器で検出して受信する技術が例示される。

連結された２つのコイル（以下、インターポーザともいう）を用いてボード間通信に用いるアイデアは既に知られている（非特許文献９〜１１参照）。
特開２００５−２２８９８１号公報特開２００５−３４８２６４号公報特開２００６−０５０３５４号公報特開２００６−０６６４５４号公報特開２００６−１０５６３０号公報特開２００６−１７３９８６号公報特開２００６−１７３４１５号公報 D. Mizoguchi et al, "A 1.2Gb/s/pin Wireless Superconnect based on Inductive Inter-chip Signaling (IIS)," IEEE International Solid-State Circuits Conference (ISSCC'04), Dig. Tech. Papers, pp. 142-143, 517, Feb. 2004. N. Miura et al, "Analysis and Design of Transceiver Circuit and Inductor Layout for Inductive Inter-chip Wireless Superconnect," Symposium on VLSI Circuits, Dig. Tech. Papers, pp. 246-249, Jun. 2004. N. Miura et al, "Cross Talk Countermeasures in Inductive Inter-Chip Wireless Superconnect," in Proc. IEEE Custom Integrated Circuits Conference (CICC'04), pp. 99-102, Oct. 2004. N. Miura, D. Mizoguchi, M. Inoue, H. Tsuji, T. Sakurai, and T. Kuroda,"A 195Gb/s 1.2W 3D-Stacked Inductive Inter-Chip Wireless Superconnect with Transmit Power Control Scheme,"IEEE International Solid-State Circuits Conference (ISSCC'05), Dig. Tech. Papers, pp. 264-265, Feb. 2005. N. Miura, D. Mizoguchi, M. Inoue, K. Niitsu, Y. Nakagawa, M. Tago, M. Fukaishi, T. Sakurai, and T. Kuroda, "A 1Tb/s 3W Inductive-Coupling Transceiver for Inter-Chip Clock and Data Link," IEEE International Solid-State Circuits Conference (ISSCC'06), Dig. Tech. Papers, pp. 424-425, Feb. 2006. N. Miura, H. Ishikuro, T. Sakurai, and T. Kuroda, "A 0.14pJ/b Inductive-Coupling Inter-Chip Data Transceiver with Digitally-Controlled Precise Pulse Shaping," IEEE International Solid-State Circuits Conference (ISSCC'07), Dig. Tech. Papers, pp.264-265, Feb. 2007. H. Ishikuro, S. Iwata, and T. Kuroda, "An Attachable Wireless Chip Access Interface for Arbitrary Data Rate by Using Pulse-Based Inductive-Coupling through LSI Package,"IEEE International Solid-State Circuits Conference (ISSCC'07), Dig. Tech. Papers, pp.360-361,608, Feb. 2007. N. Miura, Y. Kohama, Y. Sugimori, H. Ishikuro, T. Sakurai, and T. Kuroda,"An 11Gb/s Inductive-Coupling Link with Burst Transmission,"IEEE International Solid-State Circuits Conference (ISSCC08), Dig. Tech. Papers, pp.298-299, Feb. 2008. S. Mick, J. Wilson and P. Franzon, "4 Gbps high-density AC coupled interconnection," Proc. IEEE Custom Integrated Circuits Conf., May 2002, pp. 133-140. K. Chandrasekar, Z. Feng, J. Wilson, S. Mick, P. Franzon, "Inductively coupled board-to-board connectors," Proc. IEEE Electronic Components and Technology, May 2005, pp. 1109-1113. Jian Xu, "AC COUPLED INTERCONNECT FOR INTER-CHIP COMMUNICATIONS," PhD Dissertation, Graduate Faculty of North Carolina State University, 2006.

誘導結合による通信では、通信を行うコイルの中心軸が揃っていない場合、受信信号が減衰して通信できなくなる、あるいは、より大きな電力が必要になる。

また、隣接する通信チャネルからのクロストークが増大して、通信のビット誤り率が高くなる。コイルの中心軸がコイルの直径の半分程度ずれると、受信電力は1/3程度に減少する。

しかし、実際にはコイルの中心軸を揃えることが困難な場合が多々ある。例えば、メモリチップとプロセッサチップが誘導結合で通信できるように両チップを積層実装する場合を考える。

両チップを積層したチップを製造販売するＡ社は、複数のベンダーからメモリチップとプロセッサチップを購入して供給安定を図りたいと考え、メモリチップをＢ社とＣ社から、プロセッサチップをＤ社とＥ社から調達する場合、これら４つのメーカから供給されるチップのコイルの位置が一致しなければならない。

４社が位置を揃えた設計をすることは容易ではない。なぜならメモリやプロセッサは汎用性の高いチップなので、Ｂ、Ｃ、Ｄ、Ｅの各社はＡ社以外とも同様の事業を行い、Ａ社の要求通りにコイルの位置を決められないこともあるからである。たとえコイルの位置を合わせることができたとしても、各社はそれぞれに競争力を付けるために独自の計画でチップをスケーリング（微細化）するので、コイルの位置がやがて合わなくなることもある。

こうした複数製造ベンダーの都合による理由の他にも、コイルを配置できる場所の制約がチップ毎に異なるという理由もある。例えばメモリセルやアナログ回路への電磁的干渉による誤動作を心配して、メモリセルアレイやアナログ回路の近くにはコイルを配置しないという制約を設けることが想定される。

一般にメモリセルアレイは大きな面積を占めるので、両チップに共通してメモリセルアレイが存在しない領域となると限定されることとなる。チップの数が３つ以上になると、この限定は更に厳しくなる。このように、それぞれのチップのレイアウトの制約から、コイルの中心軸が揃うようにコイルを配置できない場合が考えられる。

上記のレイアウトによる制約は、インターポーザを使用することにより解決することができると考えられる。

非特許文献９、１０、１１は、同一研究グループが発表した学術論文であり、コイルを２つ連結して信号を伝送する将来技術に言及している。しかしながら、非特許文献９の後に発表された非特許文献１０、１１には、２つのコイルを連結して非同期通信することが現在の技術では不可能であり、今後の研究テーマであると述べられ、こうした通信を実現するための送受信回路は当時知られていないことを窺わせる。

非特許文献１０のＦｉｇｕｒｅ１５はコンセプトを示した図であり、その実現のためには以下の課題があると指摘している（下線は本明細書で追加）。

Figure 15 shows a conceptual view of the projected system level application for inductively coupled connectors. （中略） One of the issues in signaling across a complete system, as shown in Figure 15, is that a square pulse passing through a double differentiator produces a double pulse. This effect needs to be "passively" equalized through transformer parameter optimization. However, circuits have been built to handle double pulse signals at the receiver input [9].
上記のように、非特許文献１０には、電子回路が、文献[9]に記載されているダブルパルスを受信できることが示されている。上記文献[9]は、本発明者が過去に発表した、非特許文献２のことである。非特許文献２では、同期式受信回路を用いてダブルパルスを受信できることが示されている。しかし、同期方式であるために、タイミングを取るためのクロックの送受信も必要になり、インターポーザの配線や送受信器もその分増えるのでコストが高くなる。更にクロックのタイミング調整が必要になるので使いにくい。こうした課題のない非同期の送受信方式を用いてインターポーザを実現したアイデアはこれまでの文献には見当たらない。

非特許文献１１の６．２ＦｕｔｕｒｅＷｏｒｋ（今後の課題）の章には、Ｆｉｇｕｒｅ６．７およびＦｉｇｕｒｅ６．１０を用いて、今後の課題が以下のように指摘されている。

The first transformer has a band-pass characteristic; it differentiates NRZ signals into RZ pulses.（中略）The second transformer has the same band-pass characteristic as the first one; it differentiates the pulses and creates double pulses. For instance, simulated eye-diagrams for the single pulse at the end of T-line and the double pulses at the input of RX are shows in Figure 6.10. Due to the double pulses, the RX circuit cannot recover the NRZ signals. Limiting or avoiding double pulses is one of the major design challenges in a LCI system with two transformers.
すなわち、２つのコイルを連結すると、入力波形が２階微分され、送信側で送ったNon-Return-to-Zero信号が、受信側ではダブルパルスになって出力されるために、従来の受信器では受信できないことが述べられている。

従来の非同期受信器は、いつでも信号を受信できるように受信感度を常に高くしているので、ノイズによる誤動作の確率が高くなる。そこで、ヒステリシス比較器で非同期受信器を構成して、受信パルス信号Ｖ_Rが一定の閾値を超えると受信信号Ｒxdataが反転し、閾値以下のノイズでは受信信号が反転しないようにする。この入力閾値は、ヒステリシス比較器が出力しているデータに応じて変化する。

ヒステリシス比較器を使用する場合、初期状態で、受信信号Ｒxdataとしてローを出力していたときは、入力閾値は＋Ｖ_thだけ高い。入力に正のパルスが入力されてこの入力閾値を超えると受信信号Ｒxdataが反転してハイになり、入力閾値が−Ｖ_thだけ低くなる。次にこの入力閾値を超える負のパルス電圧が入力されるまで受信信号Ｒxdataはハイに保持される。この繰り返しで正負のパルス電圧から正しくディジタルデータを復元することができる。

ところが、上記非同期受信器ではダブルパルス信号を受信できない。例えば、待ち構えていたデータをダブルパルス信号の前半パルスで検出した場合は、その直後に続く逆極性の後半パルスにも応答し、受信データは送信データと異なるディジタルデータとなる。

次に送信されるデータは先に送信されたデータと逆極性になるので（例えばデータがローからハイに変化した次はハイからローに変化する）、受信データは、その前の受信データに比べて正負が逆極性のダブルパルスとなる。

したがって、前半のパルスは入力閾値から離れる入力となり、入力閾値は入力信号と逆方向に変化する。逆方向に変化した入力閾値が元の設定値に戻るには所定の時間を要するので、直後に来る後半のパルスを正しく受信できない。従って、受信データは変化せず、送信データと異なるものとなる。このように、従来の非同期受信器ではダブルパルス受信信号を正しく受信できない。

本発明は、チップ上の配線で形成されたコイルを備えたチップが積層実装され、両チップのコイルの中心軸が一致しないために十分な誘導結合を得られず通信できない一対のコイルに対して、両チップの間にインターポーザ（再配線層）を挿入するとともに、受信信号を正しく受信することのできる非同期受信器を備えた電子回路を用いることにより、インターポーザ上の配線で形成されたコイルと各チップ上のコイルを誘導結合させ、インターポーザ上のコイルを配線で結合することにより、所望のコイル間の誘導結合を再構築してデータ通信を可能にすることを目的とする。

本発明による電子回路は、配線により形成されて信号を送信する第１コイルと、配線により形成されて信号を受信する第２コイルと、該第１コイルに接続されて第１コイルへ信号を出力する第１送信回路と、前記第２コイルに接続されて該第２コイルから信号を入力する第１受信回路とを有する第１基板と、
前記第１基板に近い第１面に形成された配線により前記第１コイルと対応する位置に形成されて第１コイルとの間で通信チャネルを構成して信号を受信する第３コイルと、前記第１面に形成された配線により前記第２コイルと対応する位置に形成されて第２コイルとの間で通信チャネルを構成して信号を送信する第４コイルと、基板上の前記第１面の配線により前記第３コイルとスルーホールで接続されて信号を送信する第５コイルと、前記第１面の配線により前記第４コイルとスルーホールで接続されて信号を受信する第６コイルとを有する第２基板と、
配線により前記第５コイルと対応する位置に形成されて第５コイルとの間で通信チャネルを構成して信号を受信する第７コイルと、該第７コイルに接続されて第７コイルから信号を入力する第２受信回路と、前記第６コイルと対応する位置に形成されて第６コイルとの間で通信チャネルを構成して信号を送信する第８コイルと、該第８コイルに接続されて第８コイルへ信号を出力する第２送信回路とを有する第３基板と、
を備え、
前記第１基板および前記第３基板は前記第２基板上に並設され、
前記第３コイルと前記第６コイルの間の誘導結合、前記第４コイルと前記第５コイルの間の誘導結合が十分に小さくなるように前記第３コイルと前記第６コイルの間、および、前記第４コイルと前記第５コイルの間の距離のそれぞれが、前記第３コイル、前記第４コイル、前記第５コイル、前記第６コイルの最も大きな直径よりも大きな距離とされることを特徴とする。

本発明の他の形態による電子回路は、配線により形成されて信号を送受信する第１コイルと第２コイルと、該第１コイルに接続されて第１コイルとの間で信号を入出力する第１送受信回路と、前記第２コイルに接続されて該第２コイルとの間で信号を入出力する第２送受信回路とを有する第１基板と、
前記第１基板に近い第１面に形成された配線により前記第１コイルと対応する位置に形成されて第１コイルとの間で通信チャネルを構成して信号を送受信する第３コイルと、前記第１面に形成された配線により前記第２コイルと対応する位置に形成されて第２コイルとで通信チャネルを構成して信号を送受信する第４コイルと、基板上の前記第１面の配線により前記第３コイルとスルーホールで接続されて信号を送受信する第５コイルと、前記第１面の配線により前記第４コイルとスルーホールで接続されて信号を送受信する第６コイルとを有する第２基板と、
配線により前記第５コイルと対応する位置に形成されて第５コイルとの間で通信チャネルを構成して信号を送受信する第７コイルと、該第７コイルに接続されて第７コイルとの間で信号を入出力する第３送受信回路と、前記第６コイルと対応する位置に形成されて第６コイルとの間で通信チャネルを構成して信号を送受信する第８コイルと、該第８コイルに接続されて第８コイルとの間で信号を入出力する第４送受信回路とを有する第３基板と、
を備え、
前記第１基板および前記第３基板は前記第２基板上に並設され、
前記第３コイルと前記第６コイルの間の誘導結合、前記第４コイルと前記第５コイルの間の誘導結合が十分に小さくなるように前記第３コイルと前記第６コイルの間、および、前記第４コイルと前記第５コイルの間の距離のそれぞれが、前記第３コイル、前記第４コイル、前記第５コイル、前記第６コイルの最も大きな直径よりも大きな距離とされることを特徴とする。

上記のように構成される本発明においては、送信データの論理値の変化毎に第１コイルに流す電流を変化させる。この結果、インターポーザを通過して受信回路にて受信される電圧波形は送信データに応じた変化を伴うものとなる。一般的には微分されたパルス形状のものとなるので、閾値で比較することによりモノパルス形状の信号を抽出し、該モノパルス信号から送信データを再生することが可能となる。

このように、本発明においては、インターポーザを用いた場合であっても非同期受信が可能となり、基板に形成されたコイルの誘導結合を利用して非同期通信する電子回路において、コイルの位置を自由に配置することができる。その結果、それぞれの基板（チップ）や製造ベンダーにとって最適の位置にコイルを配置できるので、基板（チップ）のコストを低減できる。また、非同期通信ができるので、同期通信のようなタイミングの調整を必要としない。

また、同期用信号が不要となり、送信量が少なくなり、通信電力を削減できる。

インターポーザを実現するコイル間に抵抗を設けた場合には、伝送される波形形状を調整可能とすることができ、再配線するコイルの距離が短くても正しく信号通信できる。この結果、距離に応じて送受信回路を設計し直す必要がなくなる。

インターポーザの厚みを調整する場合には、不要な誘導結合による影響を防ぐことができる。

遮断膜を設ける場合には、インターポーザを薄くできる。

以下、添付図面を参照しながら本発明の好適な実施の形態について詳細に説明する。

実施例１
図１は本発明による実施例１の要部構成を示す図、図２はその動作波形を示す図である。

本実施例は、チップ１００、インターポーザ２００、チップ３００から構成されている。

チップ１００には送信回路１１０および送信コイル１２０が搭載され、チップ３００には受信回路３１０および受信コイル３２０が搭載され、インターポーザ２００には送信コイル１２０、受信コイル３２０と、それぞれ誘導結合を行う送受信コイル２１０、２２０が搭載されている。

チップ１００、３００にはこれらの他に、メモリなどのデバイスとして機能する部品（不図示）が搭載されている。

送信回路１１０は、非特許文献８に記載されている送信回路により構成されている。図２に示すように、送信データＴxdataに応じて正もしくは負の電流Ｉ_Tを送信コイル１２０に流す。

送受信コイル２１０、２２０には、電流Ｉ_Tによる誘導電流が流れ、これにより、受信コイル３２０には、電流Ｉ_Tを２階微分した波形であるダブルパルスの電圧信号Ｖ_Rが誘起される。

電圧信号Ｖ_Rの典型的な値として、ダブルパルス信号のピーク間振幅値は２００ｍＶであり、時間幅は１００ｐｓｅｃである。この電圧信号Ｖ_Rは、受信回路３１０に設けられた差動入力比較器である比較器３１１、３１２で検出される。

比較器３１１はΔＶ_Tの入力閾値オフセットを有し、比較器３１２は−ΔＶ_Tの入力閾値オフセットを有する。すなわち比較器３１１は、入力にΔＶ_T以上の電圧が入力したときにハイを出力し、ΔＶ_T以下の電圧が入力したときにはローを出力する。

一方、比較器３１２は、入力に−ΔＶ_T以上の電圧が入力したときにハイを出力し、−ΔＶ_T以下の電圧が入力したときにはローを出力する。

ΔＶ_Tの典型的な値は３０ｍＶである。ΔＶ_Tのオフセットを有した比較器を設計する方法は広く知られている。例えば、差動入力のトランジスタ対のチャネル幅を異なる大きさに設計したり、一方のトランジスタのソースに抵抗を挿入したりすることで、ΔＶ_Tのオフセットを実現できる。

２つの比較器３１１、３１２を用いてダブルパルスの２つのピークを検出し、パルス信号が生成される。比較器３１１の出力（Ｎ１）および比較器３１２の反転出力（Ｎ２）はフリップフロップで構成された分周回路にそれぞれ入力され、それぞれの立ち上がりエッジで出力データが反転した出力（Ｎ３、Ｎ４）が得られる。各フリップフロップの出力は論理積回路により積算され（N５）、その波形に対して再びフリップフロップにより分周を行うことにより、送信データＴxdataと同じ受信データＲxdataが再生できる。

図３は、インターポーザ２００のレイアウト例を示す図である。

図３（ａ）に示す例では、一層の配線で一巻きの送受信コイル２１０’、２２０’を形成して両者を連結した例である。典型低な寸法は、各コイルの直径が２００μｍ、線幅が１０μｍ、線間隔が５μｍである。配線層が１層でできるので製造コストを低減できる利点がある。

図３（ｂ）に示す例では、複数の配線層と接続ビアを用いることにより巻き数を増やした送受信コイル２１０”、２２０”としたものである。このような構成とした場合、各コイルのインダクタンスを大きくして受信信号を大きくできるので、送受信電力を低減できるという利点がある。

インターポーザを構成する基板には、エポキシ樹脂のような有機材料を用いた基板とシリコン基板を用いることが考えられる。有機材料とすると製造コストが低くできる利点があり、シリコン基板とすると加工寸法を小さくすることができる利点がある。

パルス幅を１００ｐｓｅｃにし、次のパルスとの間隔を１００ｐｓｅｃにすると、５Ｇｂｐｓのデータ通信ができる。

上記のように構成される本実施例においては、ダブルパルス形状の入力信号を閾値で比較することにより、モノパルス形状の信号を抽出し、該モノパルス信号から送信データが生成される。

実施例２
図４は本発明による実施例２の要部構成を示す図、図５はその動作波形を示す図である。

実施例１においては、送信コイルに直流電流が流れ続ける。本実施例は、送信コイルに流れる電流をパルス状にして送信の消費電力を低減する。

本実施例は、チップ４００、実施例１と同構成のインターポーザ２００、チップ５００から構成されている。

チップ４００には送信回路４１０および送信コイル４２０が搭載され、チップ５００には受信回路５１０および受信コイル５２０が搭載されている。

チップ４００、５００にはこれらの他に、メモリなどのデバイスとして機能する部品（不図示）が搭載されている。

送信回路４１０は、特許文献１に記載の送信回路で構成されるもので、送信データＴxdataは、複数のインバータ回路による遅延時間τをもって送信コイル４２０の両端に接続されたインバータ対に与えられ、これにより送信データＴxdataに変化が生じた場合に遅延時間τの間、送信コイル４２０へ電流が流れる。インバータ対の駆動力は、送信コイル４２０に流れる電流が三角波となるように設定されている。

図５に示すように、送信回路４１０は、送信データＴxdataに応じて正もしくは負の極性で三角波状の電流Ｉ_Tを送信コイル４２０に流す。

送受信コイル２１０、２２０には、電流Ｉ_Tによる誘導電流が流れ、これにより、受信コイル５２０には、電流Ｉ_Tを２階微分した波形であるトリプルパルスの電圧信号Ｖ_Rが誘起される。

電圧信号Ｖ_Rの典型的な値として、トリプルパルス信号のピーク間振幅値は２００ｍＶであり、時間幅は１００ｐｓｅｃである。本実施例の場合には送信回路４１０の遅延時間τを１００ｐｓｅｃに設計する。

電圧信号Ｖ_Rは、受信回路５１０に設けられたヒステリシス比較器５１１に入力される。ヒステリシス比較器５１１は非特許文献８に記載されている差動入力比較器である。

ヒステリシス比較器５１１は、例えばｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタｎ１から成るＣＭＯＳインバータと、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタｎ２から成るＣＭＯＳインバータで増幅回路を構成すると共に、ｐＭＯＳトランジスタＰ１に並列されたｐＭＯＳトランジスタＰ３とｐＭＯＳトランジスタＰ２に並列されたｐＭＯＳトランジスタＰ４とのゲートが前記ＣＭＯＳインバータの出力端子にクロスカップルされて成るラッチ回路を有する。

ラッチ回路は保持しているデータに応じて前記インバータの閾値電圧を変化させる。例えば、ラッチ回路がローレベルの信号をラッチするとｐＭＯＳトランジスタＰ３の電流供給作用によりそれぞれのＣＭＯＳインバータの論理閾値電圧よりも絶対値的に大きな反転入力がなければ出力が反転されず、見掛け上ヒステリシス比較器５１１の閾値電圧が高くされる。

ラッチデータが一旦反転されると、今度はｐＭＯＳトランジスタＰ４の電流供給作用によりそれぞれのＣＭＯＳインバータの論理閾値電圧よりも絶対値的に大きな反転入力がなければ出力が反転されず、見掛け上ヒステリシス比較器５１１の閾値電圧が低くなる。

このように、ヒステリシス比較器５１１は、その出力信号の論理値が反転する毎にその入力閾値電圧が変化される。ヒステリシス比較器５１１は、図５に示すように電圧信号Ｖ_Rが変化するたびに電位が変化するパルス信号Ｎ１を出力する。電圧信号Ｖ_Rの波形中に記載された破線はヒステリシス比較器５１１の閾値電圧を示す。このパルス信号Ｎ１の幅はおよそ０．５τである。

パルス信号Ｎ１をフリップフロップで構成された分周回路に入力すると、それぞれの立ち上がりエッジで出力データが反転するＮ２の出力を得る。Ｎ２を再びフリップフロップにより分周すると、送信データＴxdataと同様の受信データＲxdataが再生できる。

図５に示すように、受信データＲxdataは送信データＴxdataと波形のハイの期間が異なる。これは、Ｒxdataのハイを作るきっかけがトリプルパルスの１つ目のパルスになったり３つ目のパルスになったり交互に変わるからである。トリプルパルスの時間幅が１００ｐｓｅｃの場合、１つ目のパルスと３つ目のパルスの間は、７５ｐｓｅｃであるから、５Ｇｂｐｓのデータ通信の場合、Ｒxdataの波形は、ハイの期間が２００ｐｓｅｃ、もしくは、１２５ｐｓｅｃになる。

実施例３
図６は本発明による実施例３の要部構成を示す図、図７はその動作波形を示す図である。

実施例２のように、受信データＲxdataの波形が、送信データＴxdataの波形とハイの期間が異なることが問題となる場合がある。本実施例は、この問題を改善した。

本実施例は、チップ６００、実施例１と同構成のインターポーザ２００、チップ７００から構成されている。

チップ６００には送信回路６１０および送信コイル６２０が搭載され、チップ７００には受信回路７１０および受信コイル７２０が搭載されている。

チップ６００、７００にはこれらの他に、メモリなどのデバイスとして機能する部品（不図示）が搭載されている。

送信回路６１０は、送信データＴxdataの変化を検出してパルスを発生するエッジ検出・パルス発生回路６１１を備えている。エッジ検出・パルス発生回路６１１は、例えば、送信データＴxdataとその遅延信号との排他的論理和信号によって、ｐＭＯＳトランジスタＰ０，ｎＭＯＳトランジスタＮ０から成るＣＭＯＳインバータによって送信コイル６２０の一端の電位を駆動して、送信コイル６２０の他端から電流を引き込むように構成される。

上記のように、送信回路６１０は送信データＴxdataに０から１、もしくは、１から０の変化があったとき、送信コイル６２０に単一極性のシングルパルス電流を流すことによって送信する。このように送信回路６１０は送信データの０から１、もしくは、１から０の両者を区別せずにデータを送信することになる。

送信回路６１０は送信データＴxdataの極性情報は送信しない。さらに具体的には、送信回路６１０は、２入力の排他的論理和ゲート（ＥＸＯＲ）の２つの入力にτの時間差を付けて送信データＴxdataを入力して、τの時間幅のパルス信号を出力する。その結果、τの時間だけ出力段のｎＭＯＳトランジスタＮ０がオンしてコイルに電流Ｉ_Tを流すが、その後、ｎＭＯＳトランジスタＮ０がオフし、その後も送信コイル６２０のインダクタンスでしばらくは電流を流し続けるが、やがて電流Ｉ_Tは減少してゼロとなる。

送信回路６１０の出力段は、ｎＭＯＳトランジスタだけで構成することもできるが、ｎＭＯＳトランジスタがオフした後に送信コイル６２０のインダクタンスと寄生キャパシタンスにより送信コイル６２０の電位や電流が共振して送受信の妨げになることがある。本実施例の場合、ｐＭＯＳトランジスタも加えたインバータ回路で構成することにより、ｎＭＯＳトランジスタＮ０がオフのときはｐＭＯＳトランジスタＰ０がオンするので共振は起こらない。ｐＭＯＳトランジスタＰ０のチャネル幅は、コイルが共振を起こさない程度に小さくすればよい。

上記のように、送信回路６１０は、図７に示すように、送信データＴxdataがローからハイに変化するときとハイからローに変化するときに正の極性でパルス状の電流Ｉ_Tを送信コイル６２０に流す。実施例２との違いは、このパルス状の電流Ｉ_Tの極性が正と負に交互になるのではなく、常に正の極性である点である。その結果、受信信号Ｖ_Rのトリプルパルス信号の極性が常に等しく、反転することはない。

送受信コイル２１０、２２０には、電流Ｉ_Tによる誘導電流が流れ、これにより、受信コイル７２０には、電流Ｉ_Tを２階微分した波形であるトリプルパルスの電圧信号Ｖ_Rが誘起される。

受信回路７１０は−ΔＶ_Tの入力閾値オフセットを有した差動入力比較器と、該差動入力比較器出力Ｎ１を分周するフリップフロップより構成されており、これらにより送信データＴxdataの波形とハイの期間が同じ受信データＲxdataを得ることができる。ただし、受信信号Ｒxdataからは送信信号Ｔxdataが反転したことしか分からないため、リセット後の最初の送信データが０か１かを予め決めておけば良い。

実施例４
図８は、本発明による実施例４を説明するための図であり、図８（ａ）はインターポーザの近似的な等価回路とトランスインピーダンスの理論式を示し、図８（ｂ）は、周波数に対するトランスインピーダンスの計算結果を示す図、図９は、本実施例によるインターポーザの構成を示す回路図である。

実施例１から実施例３では、２つのコイルが連結されたインターポーザを使用して伝送を行うことにより、入力波形が２階微分されて出力されていた。この結果、実施例１では、送信側で送ったＮＲＺ信号が受信側ではダブルパルスになって出力され、実施例２または実施例３では、送信側で送ったパルス信号が受信側ではトリプルパルスになって出力された。

しかし、インターポーザの電気的パラメータの設定次第では、受信波形を入力波形の１階微分した形状とすることができる。

図８に、インターポーザの近似的な等価回路とトランスインピーダンスの理論式と計算結果を示す。インターポーザの特性周波数f₁を、

とすると、周波数が特性周波数f₁よりも低い領域では、受信電圧は送信電流の２階微分で表され、周波数が特性周波数f₁よりも高く、共振周波数よりも低い領域では、受信電圧は送信電流の１階微分で現されることが分かる。ただし、共振周波数に近づくと受信信号が共振を始めるので、受信コイルの両端の間に抵抗を挿入するなどして信号をダンピングする必要が生じる。

例えば、図３（ａ）に示したインターポーザを用いる場合、コイルの直径を０．２ｍｍ、コイル間の距離を１ｍｍとすると、配線全長は３．６ｍｍとなる。配線のシート抵抗を１０ｍΩ／□とすると、配線幅が１０μｍであると配線抵抗は約１０Ωとなる。コイルのインダクタンスをＬ１＝Ｌ２＝５ｎH、インターポーザの抵抗をＲ＝１０Ωとすると、特性周波数f₁は１６６MHｚになる。また、インターポーザの共振周波数を１０GHｚとすると、１６６MHｚから１GHｚの間の周波数成分の信号に対しては、インターポーザを介しても受信電圧は入力波形の１階微分された波形となる。

インターポーザ上のコイルの間隔を４ｍｍにすると、配線抵抗は約３０Ωになり、特性周波数f₁は５００MHｚになる。すなわち、インターポーザで結合する２つのコイル間の距離が短いと受信信号は送信電流波形の１階微分になるが、距離が長いと受信信号は送信電流波形の２階微分になる。

実施例１から３では２階微分になった受信波形を受信できるように受信回路が構成されているので、距離が短くなって受信波形が１階微分になると、誤動作する。

距離が近い場合でも、図９に示すように配線２００１に抵抗２００２を挿入すると、受信波形を２階微分とすることができる。このための抵抗は、接続ビアの寄生抵抗（１つのビアでおよそ１０Ω）を利用して、接続ビアを挿入することで実現できる。

実施例５
図１０は本発明による実施例５の要部構成を示す図、図１１はその動作波形を示す図である。

本実施例は、実施例１と同構成のチップ１００、実施例１と同構成のインターポーザ２００、チップ８００から構成されている。

チップ８００には受信回路８１０および受信コイル８２０が搭載され、メモリなどのデバイスとして機能する部品（不図示）が搭載されている。

本実施例においては、インターポーザ２００は、その配線が短く、配線抵抗が小さいものとされている。このため、送信回路１１０が送信データＴxdataに応じて正もしくは負の電流Ｉ_Tを送信コイル１２０に流し、送受信コイル２１０、２２０に電流Ｉ_Tによる誘導電流が流れることにより、受信コイル８２０に誘起される電圧信号Ｖ_Rは、電流Ｉ_Tを１階微分した波形となる。

受信回路８１０は、図４に示した第２の実施例におけるヒステリシス比較器５１１と同様の構成のヒステリシス比較器８１１を備えており、電圧信号Ｖ_Rが変化するたびに電位が変化するパルス信号を出力する。これにより、送信データＴxdataと同様の受信データＲxdataが再生できる。

実施例６
図１２は本発明による実施例６の要部構成を示す図、図１３はその動作波形を示す図である。

本実施例は、実施例２と同構成のチップ４００、インターポーザ２００、図１０に示した実施例５と同構成のチップ８００から構成されている。

送信回路４１０を構成するトランジスタ対の駆動力について、実施例２では送信コイル４２０に流れる電流が三角波となるように設定されているとして説明したが、本実施例においては、台形となるように設定されている。

本実施例においても、インターポーザ２００は、その配線が短く、配線抵抗が小さいものとされている。このため、送信回路４１０が送信データＴxdataに応じて正もしくは負の電流Ｉ_Tを送信コイル４２０に流し、送受信コイル２１０、２２０に電流Ｉ_Tによる誘導電流が流れることにより、受信コイル８２０に誘起される電圧信号Ｖ_Rは、電流Ｉ_Tを１階微分した波形となる。

送信回路４１０は、送信コイル４２０の両端を相補的に駆動する一対のＣＭＯＳインバータを有し、一方のインバータに送信データTxdataが供給され、他方のインバータに送信データTxdataの遅延信号が供給され、送信データの論理値に従った向きで、且つ、その遅延時間τpに従った長さだけ送信コイル４２０にパルス電流を流す。

即ち、送信回路４１０は、遅延素子による遅延時間τpに基づいてパルス電流Ｉ_Tのパルス幅を決定する。パルス電流Ｉ_Tのパルス幅は、パルス電流Ｉ_Tの変化率に従って送信コイル４２０に誘導される誘導電圧Ｖ_Rを、双極性の一対のシングルパルス形状とするために必要な幅を有する。

チップ８００の受信回路８１０は、受信コイルに誘起されたシングルパルス形状の電圧信号Ｖ_Rを閾値電圧を用いて判定し、判定結果をRxdataとして出力するヒステリシス比較器８１１を有する。

送信回路４１０は送信データの０から１の変化と１から０の変化を区別して送信コイル４２０に双極性のシングルパルス電流Ｉ_Tを生成する。受信電圧信号がダブルパルスにならずに、２つのシングルパルスが十分な間隔を空けて受信されるように送信電流パルス幅が決定されている。例えば、図１３に代表されるように、パルス電流Ｉ_Tの立ち上がりと立下りの間にτｐの時間間隔を空けたことにより、一つのパルス電流Ｉ_Tによって双極性の一対のシングルパルス（極性の異なる２個のシングルパルス）の電圧信号Ｖ_Rを得ることができる。τｒやτｆの典型的な値が１００ｐｓである場合、τｐの典型的な値は３００ｐｓである。τｐの値はTxdataに対するその遅延信号の遅延時間であり、図示のインバータなどのゲート段数の増減やトランジスタのチャネル幅などを変えることでその遅延時間を決定すればよい。

本実施例において、受信コイル８２０に誘起される双極性の一対のシングルパルス電圧信号Ｖ_Rは凸と凹もしくは凹と凸の極性の組合せとされ、その極性の順序は送信データの極性によって決まる。このとき、受信回路８１０は受信コイル８２０に誘起される双極性の一対のシングルパルス電圧信号Ｖ_Rの１つ目のシングルパルスは検出せず、２つ目のシングルパルス信号をヒステリシス比較器８１１で検出して反転することによって受信データを復元することができる。そのためには、ヒステリシス比較器８１１の閾値電圧を初期設定することが必要であり、ここでは第１の方法と第２の方法を開示する。

第１の方法は、最初のデータが１か０かを予め送受信で取り決めしておく。例えば０と決めておくと、最初の１が送受信されたときに受信するダブルパルスの極性が決まるから、ヒステリシス比較器８１１の閾値を２つ目のパルスを受信できる論理値に初期設定する。

例えば、図１３には送信データの先頭を論理値０とし、ヒステリシス比較器８１１の出力ノードの初期値を論理値１とする場合、すなわち、受信データRxdataの初期値を論理値０とする場合の例が示される。

送信データTxdataの立ち上がり、立下りの時刻における変化に対して、シングルパルスの電圧信号Ｖ_Rの立ち上がり、立下りに応答して受信データRxdataが変化し、受信データを正常に再生することができる。

第２の方法は、ヒステリシス比較器の閾値を正しく初期設定しようとはせずに、送信データの先頭に０→１もしくは１→０の２ビットのダミーデータを付加して送受信し、これによって、ダミーデータ以降のデータの送受信動作ではヒステリシス比較器８１１の閾値が自動的に正しく設定され、正しく受信動作を行うことが可能にされる。

実施例７
図１４は本発明による実施例７の要部構成を示す図、図１５はその動作波形を示す図である。

本実施例は、図６に示した実施例３と同構成のチップ６００、インターポーザ２００、チップ９００から構成されている。

本実施例においても、インターポーザ２００は、その配線が短く、配線抵抗が小さいものとされている。このため、送信回路６１０が送信データＴxdataに応じて正もしくは負の電流Ｉ_Tを送信コイル６２０に流し、送受信コイル２１０、２２０に電流Ｉ_Tによる誘導電流が流れることにより、受信コイル９２０に誘起される電圧信号Ｖ_Rは、電流Ｉ_Tを１階微分した波形となる。

チップ９００には受信回路９１０および受信コイル９２０が搭載され、メモリなどのデバイスとして機能する部品（不図示）が搭載されている。

受信回路９１０は、図４に示した第２の実施例におけるヒステリシス比較器５１１と同様の構成のヒステリシス比較器９１１を備えている。

先述したように、送信回路６１０は、送信データＴxdataがローからハイに変化するときとハイからローに変化するときに正の極性でパルス状の電流Ｉ_Tを送信コイル６２０に流す。このパルス状の電流Ｉ_Tの極性が正と負に交互になるのではなく、常に正の極性である点である。その結果、受信信号Ｖ_Rのダブルパルス信号の極性が常に等しく、反転することはない。

受信コイル９２０に誘起される電圧信号Ｖ_Rは、電流Ｉ_Tを１階微分した、図１５に示すようなダブルパルスの波形となる。

受信回路９１０は、受信コイル９２０の両端が接続される比較器例えばヒステリシス比較器９１１を有し、ヒステリシス比較器９１１の出力信号の立ち上がりエッジ（ローからハイへの変化時点）、もしくは、立ち下がりエッジ（ハイからローへの変化時点）のいずれか一方に応答して出力を反転させる順序回路としてのＤ型フリップフロップ（単に分周回路とも記す）を介して受信データＲｘｄａｔａを出力する。

ヒステリシス比較器５１１について説明したように、ヒステリシス比較器９１１は、例えば、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１から成るＣＭＯＳインバータとｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２から成るＣＭＯＳインバータで増幅回路を構成すると共に、ｐＭＯＳトランジスタＰ１に並列されたｐＭＯＳトランジスタＰ３とｐＭＯＳトランジスタＰ２に並列されたｐＭＯＳトランジスタＰ４とのゲートがＣＭＯＳインバータの出力端子にクロスカップルされて成るラッチ回路を有する。

ラッチ回路は保持しているデータに応じてインバータの閾値電圧を変化させる。例えば、ラッチ回路がローレベルの信号Ｎ１をラッチするとｐＭＯＳトランジスタＰ３の電流供給作用により、それぞれのＣＭＯＳインバータの論理閾値電圧よりも絶対値的に大きな反転入力がなければ出力が反転されず、見掛け上ヒステリシス比較器９１１の閾値電圧が高くなる。

ラッチデータが一旦反転されると、今度は、ｐＭＯＳトランジスタＰ４の電流供給作用により、それぞれのＣＭＯＳインバータの論理閾値電圧よりも絶対値的に大きな反転入力がなければ出力が反転されず、見掛け上ヒステリシス比較器９１１の閾値電圧が低くなる。

このように、ヒステリシス比較器９１１は出力信号の論理値が反転する毎に、その入力閾値電圧が変化される。ヒステリシス比較器９１１は、図１５に示すように、送信データＴxdataが変化するたびに、パルス信号を出力する。

電圧信号Ｖ_Rの波形中に記載された破線はヒステリシス比較器９１１の閾値電圧を示す。このパルス信号の幅はおよそ０．５τである。このパルス信号の立ち上がりエッジもしくは立ち下がりエッジの一方に合わせて交互に反転するディジタルデータを分周回路が出力することによって、送信データが復元される。

上記の如く、受信回路９１０ではシングルパルス電流に応じて受信コイル９２０に誘起されたダブルパルスの電圧信号、たとえば凸凹の信号が誘起される。この電圧信号は、送信データＴxdataの極性によらず、送信電流の方向と誘導結合の仕方で決まる。ヒステリシス比較器９１１は電圧信号を検出して、単一極性のシングルパルス信号、たとえば凸状のパルス信号を生成するが、この信号は送信データの極性によらず送信電流の方向と誘導結合の仕方で決まるから、ヒステリシス比較器９１１は信号を出力して受信データに変化があったことを検出するだけである。

このように受信回路９１０は、データの変化だけを送受信するから、データの最初が０か１かを予め送受信で取り決めしておかなければ受信データを復元できない。ヒステリシス比較器９１１の閾値電圧は、受信したダブルパルスの電圧信号の極性（凸凹か凹凸か）に応じて初期設定すべきで、送受信データの極性とは無関係である。ヒステリシス比較器９１１の差動段を対称に設計してもデバイスのばらつきなどで電源投入直後にヒステリシス比較器９１１の出力電圧や入力閾値がどちらになっているかは保障できない。

このことを保障するために、実施例３と同様に、リセット後の最初の送信データが０か１かを予め決めておけば良い。

実施例８
図１６は本発明による実施例８を説明するための図である。

図１６は、上述した実施例１ないし実施例７を用いた本発明による実施例８の基本構成を示す図である。

第１基板（チップ）には、第１送受信回路および第１コイルが搭載され、第３基板（チップ）には、第２送受信回路および第４コイルが搭載されている。各基板間に設けられる第２基板（インターポーザ）には、第１コイルとの間に通信チャネルを形成する第２コイル、第４コイルとの間に通信チャネルを形成する第３コイルがそれぞれ設けられている。

上述した実施例１ないし実施例７では、一方のチップからの送信信号が、インターポーザを介して他方のチップに伝送される例として説明した。これらは、説明を簡略するための例であり、送信回路または受信回路を、送受信回路とすることで、図１６に示すような双方向の通信を行うことができる。

実施例９
図１７ないし図１９は、本発明による実施例９を説明するための図であり、図１７は基本構成を示す図、図１８は、図１７中の第２基板（インターポーザ）の構成を示す図、図１９は電気的特性を示す図である。

第１基板（チップ）には、第１送受信回路、第２送受信回路、および、第１コイル、第２コイルが搭載され、第３基板（チップ）には、第３送受信回路、第４送受信回路および第７コイル、第８コイルが搭載されている。各基板間に設けられる第２基板（インターポーザ）には、第１コイルとの間に通信チャネルを形成する第３コイル、第２コイルとの間に通信チャネルを形成する第４コイル、第７コイルとの間に通信チャネルを形成する第５コイル、第８コイルとの間に通信チャネルを形成する第６コイルがそれぞれ設けられ、第３コイルと第５コイル、第４コイルと第６コイルのそれぞれは接続されている。

上記の構成により、本実施例においては、第１送受信回路、第１コイル、第３コイル、第５コイル、第７コイル、第３送受信回路を経由する通信系と、第２送受信回路、第２コイル、第４コイル、第６コイル、第８コイル、第４送受信回路を経由する通信系の２系統が備えられることとなる。

例えば、第１基板と第３基板間にインターポーザの第２基板を挟む場合を考える。第１基板と第３基板の厚さを４０μｍとし、基板を積層実装する際の接着剤の厚さを１０μｍとする。

以下の説明では、図１７に示す状態にて各基板が積層されているものとする。第１基板上に、第２基板、第３基板が順に積層され、第１送受信回路、第２送受信回路、第１コイル、第２コイルと第３コイル、第４コイルは第１基板と第２基板が接する面に形成され、第５コイル、第６コイルは第２基板と第３基板が接する面に形成され、第７コイル、第８コイル、第３送受信回路、第４送受信回路は第２基板と第３基板が接する面に形成されているものとする。

図１８（ａ），（ｂ）のそれぞれは、第２基板の各面に形成されるコイルを示し、図１８（ｃ）は、第２基板の構成を示す断面図である。図１８（ａ），（ｂ）に示すように、第２基板の両面には、配線１８０１〜１８０３によりコイルが形成され、両面の配線間はスルーホール１８０４で結線されている。

第１基板上の第１コイルと第２基板の下面に形成された第３コイルは、コイル間の距離が１０μｍ程度になり、第２基板の上面に形成された第５コイルと第３基板の第７コイルは、コイル間の距離が５０μｍになる。

第１基板の第２コイルが、第２基板の第４コイルと第６コイルを介して、第３基板の第８コイルと結合して、第６コイルと第３コイルの中心軸が近いために両コイル間のクロストークが問題になる場合を想定する。

このとき、第３コイルは第２基板の下の面（第１基板と近い面）に形成され、第６コイルは第２基板の上の面（第３基板と近い面）に形成されているので、両コイル間の距離は、第２基板の両面の配線間の距離、すなわち第２基板の厚さにほぼ等しくなる。

ここで、コイル対が良好に通信するためには、コイルの半径を通信距離と同じかそれ以上にするのが典型的である。一方シミュレーションによると、図１９に示すように、通信距離をコイルの半径の２倍に離すと、コイルの半径にした場合に比べて信号強度は２０％程度に小さくなる。従って、半径の２倍かそれ以上（すなわち直径と同じ１００μｍ）に距離を離せば、クロストークを抑えて誤動作を回避することが十分に可能になる。

すわなち、第２基板の両面を使って形成されたコイルの間の距離（第２基板基板の厚さ）を、コイルの直径（この場合は１００μｍ）以上にすることで、クロストークを十分に低減できる。

実施例１０
図２０および図２１は、本発明による実施例１０を説明するための図であり、図２０は基本構成を示す図、図２１は、図２０中の第２基板（インターポーザ）の構成を示す図である。

本実施例は、図２０に示すように、図１７に示した実施例９の構成に対して、磁界減衰用の磁界シールド膜を第６コイルと第３コイルの中間に配置するものであり、これにより、不要な誘導結合を大きく低減させ、一方で、必要とする誘導結合についてはあまり低減しないものである。

図２１（ａ），（ｃ）のそれぞれは、第２基板の各面に形成されるコイルを示し、図２１（ｄ）は、第２基板の構成を示す断面図である。図２１（ａ），（ｃ）に示すように、第２基板の両面には、配線２１０１〜２１０３によりコイルが形成され、両面の配線間はスルーホール２１０４で結線されている。

以上の第２基板の構成は、実施例９と同様であるが、本実施例では、図２１（ｂ）に示すように、第２基板の中間に磁界シールド膜として作用する金属膜２００５が設けられている。

金属膜と第６コイル及び第３コイルの間の距離を２５μｍ（すなわち第２基板の厚さをおよそ５０μｍ）、第６コイルと第８コイルの間の距離を５０μｍ、第６コイルや第３コイルの直径を１００μｍ（通信させるための典型的なサイズ）として電磁界解析シミュレーションを行うと、金属膜を挿入したことで、誘導結合させたくない第６コイルと第３コイルの結合を０．０５に低減できる一方で、誘導結合させたい第６コイルと第８コイルと第８コイルの結合を０．８の減少に抑えることができることが確認されている。

さらに、磁界減衰用の金属膜は、送受信コイルと比べて、一回り大きいサイズのときに、信号対雑音比が最大になることも、電磁界解析シミュレーションで確認できている。

従って両面とその中間の３つの配線層を有する第２基板を用いて中間層にコイルより一回り大きいサイズの金属膜を配置することで両コイルの間の結合を低減してクロストークを抑えることができる。

なお、上述した実施例では、基板が順に積層される構成のものについて説明したが、第２基板（インターポーザ）上に第１基板および第３基板を並設する構成としてもよい。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

本発明による実施例１の要部構成を示す図である。実施例１の動作波形を示す図である。（ａ）、（ｂ）のそれぞれは、図１中のインターポーザ２００のレイアウト例を示す図である。本発明による実施例２の要部構成を示す図である。実施例２の動作波形を示す図である。本発明による実施例３の要部構成を示す図である。実施例３の動作波形を示す図である。本発明による実施例４を説明するための図であり、（ａ）はインターポーザの近似的な等価回路とトランスインピーダンスの理論式を示し、（ｂ）は、周波数に対するトランスインピーダンスの計算結果を示す図である。実施例４によるインターポーザの構成を示す回路図である。本発明による実施例５の要部構成を示す図である。実施例５の動作波形を示す図である。本発明による実施例６の要部構成を示す図である。実施例６の動作波形を示す図である。本発明による実施例７の要部構成を示す図である。実施例７の動作波形を示す図である。本発明による実施例８を説明するための図である。本発明による実施例９の基本構成を示す図である。図１７中の第２基板（インターポーザ）の構成を示す図である。実施例９の電気的特性を示す図である。本発明による実施例１０の基本構成を示す図である。図２０中の第２基板（インターポーザ）の構成を示す図である。

符号の説明

１００，３００チップ
１１０送信回路
１２０送信コイル
２００インターポーザ
２１０，２２０送受信コイル
３１０受信回路
３２０受信コイル

Claims

配線により形成されて信号を送信する第１コイルと、配線により形成されて信号を受信する第２コイルと、該第１コイルに接続されて第１コイルへ信号を出力する第１送信回路と、前記第２コイルに接続されて該第２コイルから信号を入力する第１受信回路とを有する第１基板と、
前記第１基板に近い第１面に形成された配線により前記第１コイルと対応する位置に形成されて第１コイルとの間で通信チャネルを構成して信号を受信する第３コイルと、前記第１面に形成された配線により前記第２コイルと対応する位置に形成されて第２コイルとの間で通信チャネルを構成して信号を送信する第４コイルと、基板上の前記第１面の配線により前記第３コイルと接続されて信号を送信する第５コイルと、前記第１面の配線により前記第４コイルと接続されて信号を受信する第６コイルとを有する第２基板と、
配線により前記第５コイルと対応する位置に形成されて第５コイルとの間で通信チャネルを構成して信号を受信する第７コイルと、該第７コイルに接続されて第７コイルから信号を入力する第２受信回路と、前記第６コイルと対応する位置に形成されて第６コイルとの間で通信チャネルを構成して信号を送信する第８コイルと、該第８コイルに接続されて第８コイルへ信号を出力する第２送信回路とを有する第３基板と、
を備え、
前記第１基板および前記第３基板は前記第２基板上に並設され、
前記第３コイルと前記第６コイルの間の誘導結合、前記第４コイルと前記第５コイルの間の誘導結合が十分に小さくなるように前記第３コイルと前記第６コイルの間、および、前記第４コイルと前記第５コイルの間の距離のそれぞれが、前記第３コイル、前記第４コイル、前記第５コイル、前記第６コイルの最も大きな直径よりも大きな距離とされることを特徴とする電子回路。
配線により形成されて信号を送受信する第１コイルと第２コイルと、該第１コイルに接続されて第１コイルとの間で信号を入出力する第１送受信回路と、前記第２コイルに接続されて該第２コイルとの間で信号を入出力する第２送受信回路とを有する第１基板と、
前記第１基板に近い第１面に形成された配線により前記第１コイルと対応する位置に形成されて第１コイルとの間で通信チャネルを構成して信号を送受信する第３コイルと、前記第１面に形成された配線により前記第２コイルと対応する位置に形成されて第２コイルとで通信チャネルを構成して信号を送受信する第４コイルと、基板上の前記第１面の配線により前記第３コイルとスルーホールで接続されて信号を送受信する第５コイルと、前記第１面の配線により前記第４コイルとスルーホールで接続されて信号を送受信する第６コイルとを有する第２基板と、
配線により前記第５コイルと対応する位置に形成されて第５コイルとの間で通信チャネルを構成して信号を送受信する第７コイルと、該第７コイルに接続されて第７コイルとの間で信号を入出力する第３送受信回路と、前記第６コイルと対応する位置に形成されて第６コイルとの間で通信チャネルを構成して信号を送受信する第８コイルと、該第８コイルに接続されて第８コイルとの間で信号を入出力する第４送受信回路とを有する第３基板と、
を備え、
前記第１基板および前記第３基板は前記第２基板上に並設され、
前記第３コイルと前記第６コイルの間の誘導結合、前記第４コイルと前記第５コイルの間の誘導結合が十分に小さくなるように前記第３コイルと前記第６コイルの間、および、前記第４コイルと前記第５コイルの間の距離のそれぞれが、前記第３コイル、前記第４コイル、前記第５コイル、前記第６コイルの最も大きな直径よりも大きな距離とされることを特徴とする電子回路。