JP5533011B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5533011B2 JP5533011B2 JP2010035881A JP2010035881A JP5533011B2 JP 5533011 B2 JP5533011 B2 JP 5533011B2 JP 2010035881 A JP2010035881 A JP 2010035881A JP 2010035881 A JP2010035881 A JP 2010035881A JP 5533011 B2 JP5533011 B2 JP 5533011B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- insulating film
- contact
- region
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 59
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 238000005530 etching Methods 0.000 claims description 17
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 13
- 238000000137 annealing Methods 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 8
- 229910021364 Al-Si alloy Inorganic materials 0.000 claims description 4
- 239000002019 doping agent Substances 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 229910000838 Al alloy Inorganic materials 0.000 claims 1
- 239000011229 interlayer Substances 0.000 description 16
- 238000000034 method Methods 0.000 description 8
- 239000010410 layer Substances 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
本発明は、半導体装置の製造方法に関し、特に、トレンチコンタクト構造を有するトレンチゲート型ＭＯＳＦＥＴ等に好適な半導体装置の製造方法に関する。
トレンチゲート構造を有する半導体装置には、トレンチゲート型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）やトレンチゲート型ＩＧＢＴ（InsulatedGate Bipolar Transistor）がある。
図５は、従来のｎチャネル型のトレンチゲート型ＭＯＳＦＥＴの要部断面図である。
その製造工程を以下に示す。まず、ｎ＋ドレイン領域１と高比抵抗のｎ−ドリフト領域２からなるｎ型シリコン半導体基板の表面に厚い絶縁膜（酸化膜）３を形成する。次に、開口した絶縁膜３をマスクとして、選択的にｐ型のウェル領域４を形成する。そして、このウェル領域４の表面からｎ−ドリフト領域２に達する複数のトレンチ５を形成し、その内部にゲート絶縁膜６を介してゲート電極７を埋め込む。トレンチ５に挟まれたウェル領域４の表面には、ｎ＋ソース領域８とそれより深いｐ＋コンタクト領域９を形成し、次いでｎ＋ソース領域８とｐ＋コンタクト領域９の表面に共通に電気的に接触するソース電極１０を設ける。この際、ゲート電極７は層間絶縁膜（ＢＰＳＧ膜）１１によりソース電極１０と絶縁する。また、図示しない断面でゲート電極７に接触する金属ゲート電極を設ける。最後に、ｎ＋ドレイン領域１に接する形でドレイン電極１２を設ける。このようにしてトレンチゲート型ＭＯＳＦＥＴが作製される。
その製造工程を以下に示す。まず、ｎ＋ドレイン領域１と高比抵抗のｎ−ドリフト領域２からなるｎ型シリコン半導体基板の表面に厚い絶縁膜（酸化膜）３を形成する。次に、開口した絶縁膜３をマスクとして、選択的にｐ型のウェル領域４を形成する。そして、このウェル領域４の表面からｎ−ドリフト領域２に達する複数のトレンチ５を形成し、その内部にゲート絶縁膜６を介してゲート電極７を埋め込む。トレンチ５に挟まれたウェル領域４の表面には、ｎ＋ソース領域８とそれより深いｐ＋コンタクト領域９を形成し、次いでｎ＋ソース領域８とｐ＋コンタクト領域９の表面に共通に電気的に接触するソース電極１０を設ける。この際、ゲート電極７は層間絶縁膜（ＢＰＳＧ膜）１１によりソース電極１０と絶縁する。また、図示しない断面でゲート電極７に接触する金属ゲート電極を設ける。最後に、ｎ＋ドレイン領域１に接する形でドレイン電極１２を設ける。このようにしてトレンチゲート型ＭＯＳＦＥＴが作製される。
なお、トレンチゲート型ＩＧＢＴでは、図５において、さらにドレイン領域１の裏面に電気的に接続するｐ型半導体領域を形成する。
図５に示す従来のトレンチゲート型ＭＯＳＦＥＴは「トレンチゲート構造」を採用することで、チャネル幅を稼ぎ、大幅な微細化を実現している。しかし、図５に示す構造において微細化、具体的にはセルピッチ（並列するトレンチゲート間の距離）の縮小を行なうと、ソースコンタクト面積が小さくなり、コンタクト抵抗が増加するという問題が生じる。この問題を解消するため、特許文献１、２には、いわゆるトレンチコンタクト構造を利用してコンタクト面積を広げた半導体装置が開示されている。ここで、トレンチコンタクト構造は、図６に示すように、コンタクト用トレンチ１４の底部（底面）でコンタクト領域９との電気的接続を、側壁でソース領域８との電気的接続を取ることで、ソースコンタクト面積を広げるものである。
図５に示す従来のトレンチゲート型ＭＯＳＦＥＴは「トレンチゲート構造」を採用することで、チャネル幅を稼ぎ、大幅な微細化を実現している。しかし、図５に示す構造において微細化、具体的にはセルピッチ（並列するトレンチゲート間の距離）の縮小を行なうと、ソースコンタクト面積が小さくなり、コンタクト抵抗が増加するという問題が生じる。この問題を解消するため、特許文献１、２には、いわゆるトレンチコンタクト構造を利用してコンタクト面積を広げた半導体装置が開示されている。ここで、トレンチコンタクト構造は、図６に示すように、コンタクト用トレンチ１４の底部（底面）でコンタクト領域９との電気的接続を、側壁でソース領域８との電気的接続を取ることで、ソースコンタクト面積を広げるものである。
しかしながら、特許文献１、２に開示されるトレンチコンタクト構造では、コンタクト用トレンチ１４をＲＩＥ（Reactive Ion Etching）で形成した後、コンタクト領域９を形成するために、その底部にイオン注入して拡散させる。このため、注入したイオンが横方向拡散し、チャネルとの距離が小さくなってしきい値電圧が影響を受ける場合があった。また、セルピッチの縮小に加え、ソース領域８を浅くする場合、ソース電極とソース領域のコンタクト面積（以下「ソースコンタクト面積」ともいう。）がコンタクト用トレンチ１４側壁で少なくなるという課題があった。また、このソースコンタクト面積を確保するため、コンタクト用トレンチ１４の側壁にも高濃度のソース領域を形成すると、ソース領域とウェル領域４の濃度勾配が急になり、アバランシェ耐量が低くなる課題もあった。
この問題を解消するため、特許文献３、４には、図７（ａ）から図７（ｃ）に示すように、コンタクト用トレンチ１４を形成後、コンタクト用トレンチ１４の側壁に保護膜１５を形成した状態でコンタクト領域９を形成するためのイオン注入を行ことが記載されている。また、このような方法で形成することにより、（図７(ｄ)）に示すように、コンタクト用トレンチ１４の幅よりも狭い幅のコンタクト領域９を備えたトレンチコンタクト構造について記載されている。
しかしながら、特許文献３、４に開示されるトレンチコンタクト構造では、コンタクト用トレンチ１４の側壁に保護膜１５を形成する工程およびこの保護膜１５を除去する工程を追加する必要があり、コスト上昇につながる。
本発明は、これらの課題に鑑みてなされたものであって、簡便な方法により微細化が可能な半導体装置の製造方法を提供することを目的とする。
上記目的を達成するため、本発明の半導体装置の製造方法は、第１導電型である半導体基板と、半導体基板の表面に形成された第２導電型の第１半導体領域と、この第１半導体領域の表面に形成された第１導電型の第２半導体領域と、この第２半導体領域から前記第１半導体領域を貫通して前記半導体基板に至る第１トレンチと、この第１トレンチの内壁に設けられた絶縁層と、この第１トレンチの内部を前記絶縁層を介して充填するゲート電極と、前記第２半導体領域内に底部を有する、もしくは、前記第２半導体領域を貫通し前記第１半導体領域に底部を有する第２トレンチと、この第２トレンチの底部に第１半導体領域に接する第２導電型の高濃度領域と、を備える半導体装置の製造方法において、
前記第２半導体領域上に第１の絶縁膜を形成する工程と、該第１の絶縁膜に開口部を形成し、前記第２半導体領域の一部を露出させる工程と、前記第１の絶縁膜をマスクとして異方性エッチングにより前記第２半導体領域に前記第２トレンチを形成する工程と、前記第１の絶縁膜をマスクとして等方性エッチングにより前記第２トレンチの内壁を後退させ開口幅を広げる工程と、前記第１絶縁膜をマスクとして第２導電型のドーパントであるイオンを第２トレンチの底部へ注入し、アニールする工程と、前記第１の絶縁膜をエッチングし前記第１の絶縁膜の開口部の幅を前記第２トレンチの開口幅以上に広げる工程と、を有し、これらの工程をこの順に行うことを特徴とする。
前記第２半導体領域上に第１の絶縁膜を形成する工程と、該第１の絶縁膜に開口部を形成し、前記第２半導体領域の一部を露出させる工程と、前記第１の絶縁膜をマスクとして異方性エッチングにより前記第２半導体領域に前記第２トレンチを形成する工程と、前記第１の絶縁膜をマスクとして等方性エッチングにより前記第２トレンチの内壁を後退させ開口幅を広げる工程と、前記第１絶縁膜をマスクとして第２導電型のドーパントであるイオンを第２トレンチの底部へ注入し、アニールする工程と、前記第１の絶縁膜をエッチングし前記第１の絶縁膜の開口部の幅を前記第２トレンチの開口幅以上に広げる工程と、を有し、これらの工程をこの順に行うことを特徴とする。
また、上記半導体装置の製造方法においては、
前記第１の絶縁膜がＨＴＯ膜と該ＨＴＯ膜の上に形成されたＢＰＳＧ膜との積層膜であり、前記アニールする工程のアニールにより前記ＢＰＳＧ膜をリフローすることを特徴とする。
前記第１の絶縁膜がＨＴＯ膜と該ＨＴＯ膜の上に形成されたＢＰＳＧ膜との積層膜であり、前記アニールする工程のアニールにより前記ＢＰＳＧ膜をリフローすることを特徴とする。
また、上記半導体装置の製造方法において、さらに、前記第１の絶縁膜をエッチングし前記第１の絶縁膜の開口部の幅を前記第２トレンチの開口幅以上に広げる工程の後に、前記第２トレンチ内にＡｌまたはＡｌ−Ｓｉ合金をスパッタにより埋め込む工程を有することを特徴とする。
本発明の半導体装置の製造方法によれば、コンタクト用のトレンチよりも狭い開口幅の層間絶縁膜をマスクとして、ウェル領域内にコンタクト領域形成のためのイオン注入を行うため、コンタクト用のトレンチの側壁にイオン注入されることがない。このため、ソース電極とソース領域とのコンタクト抵抗が小さい半導体装置を提供することができる。
また、狭い開口幅の層間絶縁膜をマスクとして異方性エッチングによりトレンチを形成した後、等方性エッチングをおこないトレンチの幅を広げることにより、ソース電極の埋込性が良好となる。このため、トレンチ内へのプラグ電極の埋込などの工程を追加することなく低コストの半導体装置を提供することができる。
また、層間絶縁膜の開口を広げる際に、コンタクト用のトレンチの開口幅よりも広くなるように広げることにより、ソース領域とのコンタクト面積を増やすことができ、さらにコンタクト抵抗が小さい半導体装置を提供することができる。
以上より、セルピッチ縮小と低コストを両立させた半導体装置を提供することができる。
以下、図面を参照しながら本発明の実施形態を説明する。ここでは、ｎチャネル型のトレンチゲート型ＭＯＳＦＥＴを例にとり、その製造方法に従って説明する。図５、６、７の従来技術の構成と対応する箇所には同一の符号を用いた。なお、以下の実施例では、上記の第１導電型がｎ型、第２導電型がｐ型である。＋、−記号はｎ型、またはｐ型の不純物濃度が相対的に高濃度、低濃度であることを表す。
本実施例は、本発明の第１の半導体装置の実施形態である。図１〜図４は、第１の半導体装置の製造工程を示す要部断面図であり、ストライプ状に形成するトレンチの長手方向に垂直な断面を表している。また、図１（ｃ）〜図２（ｃ）は図１（ｂ）中の枠Ａ（破線で囲んだ領域）のみを示している。
まず、図１（ａ）に示すように、ｎ＋ドレイン領域１を備え高比抵抗のｎ型エピタキシャル層を形成したシリコン半導体基板を準備する。高比抵抗のｎドリフト領域２（ｎ型エピタキシャル層）上に、開口した酸化膜３を形成し、ボロンイオンを注入、ドライブインして、選択的にｐ型のウェル領域４を形成する。なお、絶縁膜（酸化膜）３は、ＬＯＣＯＳ（Local Oxidation of Silicon）でもＳＴＩ（Shallow Trench Isolation）で形成したものでもよい。
次に、図１（ｂ）に示すように、ｐ型のウェル領域４の表面からｎドリフト領域２に達するストライプ状のトレンチ５を異方性エッチングにより形成する。トレンチ５内を洗浄するため希薄なフッ酸などの溶液で洗浄処理を行い、続いて水素アニール処理を行う。この処理によりトレンチ５の開口部と底部の形状が丸くなる。トレンチ５の内部にゲート絶縁膜（酸化膜）６を介してゲート電極７を埋め込む。ゲート電極７としては、通常、ｎ型ドープされた多結晶シリコンをＣＶＤ（Chemical Vapor Deposition）で堆積させると良
い。そして、基板表面のゲート絶縁膜６を除去し、図１（ｃ）に示すようにスクリーン酸化膜１３を形成する。
い。そして、基板表面のゲート絶縁膜６を除去し、図１（ｃ）に示すようにスクリーン酸化膜１３を形成する。
次に、図１（ｄ）に示すようにｎ＋ソース領域８を形成した後、ＨＴＯ（High Temperature Oxide）膜１６とＢＰＳＧ膜（boro-phospho silicate glass film）１７を堆積させ、スクリーン酸化膜１３、ＨＴＯ膜１６およびＢＰＳＧ膜１７からなる厚さ０．８μｍ程度の層間絶縁膜１１を形成する。ＨＴＯ膜１６とＢＰＳＧ膜１７の厚さはそれぞれ、０．２μｍ、０．６μｍ程度である。ソース領域８はＡｓ（ヒ素）のイオン注入とドライブイン処理によって形成する。その深さは０．４〜０．６μｍ程度である。ソース領域８はトレンチ５を形成する前に形成しておいても良い。
次に、図２（ａ）に示すように、図示しないマスクを用い異方性エッチング（ＲＩＥ）により層間絶縁膜１１を除去、開口し、この層間絶縁膜１１をマスクとして、異方性エッチングにより幅０．２μｍ、深さ０．３〜０．５μｍでストライプ状のコンタクト用トレンチ１４を形成する。
続いて、図２（ｂ）に示すように、ＣＤＥ（chemical dry etching）などの等方性エッチングにより、コンタクト用トレンチ１４をエッチングし全体的に０．１〜０．２μｍ程度広げる。コンタクト用トレンチ１４は、ソース領域８より深く、ｐウェル領域４に達していると良い。層間絶縁膜１１は、コンタクト用トレンチ１４の上に張り出す庇部を有することになる。
次に、図２（ｃ）に示すように、酸素と水素の雰囲気中で熱処理約８５０℃を行い、コンタクト用トレンチ１４内面に膜厚１５ｎｍのスクリーン酸化膜１８を形成する。このスクリーン酸化膜１８は必要に応じて形成すればよい。次に、ＢＦ２イオンを半導体基板に対し垂直方向に注入する。ＢＦ２イオンのドーズ量は、３．０×１０１５ｃｍ−２、加速電圧は５０ｋｅＶで、注入する。なお、コンタクト用トレンチ１４の側壁は、層間絶縁膜１１の庇部の陰になり、側壁へイオン注入されない。
次に、図３（ａ）に示すように、窒素ガス雰囲気において９００℃、３０分間の活性化アニールを行ない、ｐ＋コンタクト領域９をコンタクト用トレンチ１４の底部にｐウェル領域４に至るように形成する。この活性化と同時にＢＰＳＧ膜１７のリフロー（reflow）も行われる。ＨＴＯ膜１６は、ＢＰＳＧ膜１７から半導体基板への不純物の拡散を防ぐとともに、リフロー時の土台となる。
次に、図３（ｂ）に示すように、フッ酸によるウェット処理もしくはＣＤＥ等の等方性エッチングを行い、層間絶縁膜１１を少なくとも０．１５μｍ〜０．２５μｍ程度エッチングし、層間絶縁膜１１の開口部の幅Ｈ（層間絶縁膜１１の開口部の前記半導体基板と接する下端の幅）をコンタクト用トレンチ１４の開口幅ｈ（コンタクト用トレンチ１４の上端部の開口幅）よりも広くし庇部を除去する。この際にスクリーン酸化膜１８も除去される。この実施例では、ｎ＋ソース領域８の表面が露出するように層間絶縁膜１１を後退させたが、層間絶縁膜１１の開口部の幅Ｈとコンタクト用トレンチ１４の開口幅ｈが同じになる（層間絶縁膜１１の庇部がなくなる）程度後退させるようにエッチングすればよい。つまり、幅Ｈ≧幅ｈとなるようにエッチングすればよい。
ここで、ＢＰＳＧ膜１７はリフローにより、ゲート電極７を中心に山状になっている。このため、ゲート・ソース間の耐圧を確保すると共に、コンタクト用トレンチ１４をＡｌ（アルミニウム）やＡｌ−Ｓｉ合金などの金属材料で埋め込んでソース電極１０を形成する際のアスペクト比を低くする。
最後に、図４に示すように、ｎ＋ソース領域８とｐ＋コンタクト領域９の表面に共通に接触するソース電極１０をＡｌ−Ｓｉ合金をリフロースパッタにより形成し、図示しない断面でゲート電極７に接触する金属ゲート電極、裏面にドレイン電極１２を設ける。ソース電極１０としては、アルミニウムからなるものであってもよい。
このように作製された半導体装置では、ストライプ状のコンタクト用トレンチ１４の底部の幅Ｔが０．３〜０．４μｍであるのに対し、コンタクト領域９の幅ｔは０．２μｍである。ここでコンタクト用トレンチ１４底部と、コンタクト領域９のコンタクト用トレンチ１４底部に露出する部分の夫々の形状は細長い長方形であり、前記幅Ｔ、ｔは夫々の長方形の長辺間の距離である。本発明ではコンタクト領域９とトレンチ５との距離を確保するためｔ＜Ｔであることが重要であり、さらにはトレンチ５の側壁からコンタクト領域９までの距離が０．２μｍ以上であることが望ましい。
なお、上記の実施例では、トレンチの形状としてストライプ状のものを例示しているが、方形パターン又は円形パターン等であっても構わない。コンタクト用トレンチとしては、ソース領域、コンタクト領域と電極との接触面積を確保するため実施例記載のようにストライプ状の溝（細長い直方体状溝（断面が台形やＵ字状のものを含む）が好ましい。さらに、接触面積を確保するためストライプ状のトレンチをジグザグ形状、波型形状としてもよい。また、ゲート絶縁膜を有するトレンチの形状が方形、円形パターン等である場合には、コンタクト用トレンチを格子状に形成してもよい。これらの場合にはゲート絶縁膜を有するトレンチとコンタクト領域の距離を確保できるよう幅Ｔ及びｔを適宜選択すればよい。
また、上記の実施例では、ｎチャネル型のトレンチゲート型ＭＯＳＦＥＴを例にとり説明したが、本発明はコンタクト用トレンチの構造とその作製方法に関するものであり、この他のソース構造やドレイン構造は任意に選択できる。したがって、ＭＯＳＦＥＴのみでなく、コンタクト用トレンチを有するものであればＩＧＢＴ等にも適用できる。さらに、半導体基板としてシリコン製の他、炭化珪素（ＳｉＣ）製のもの等も用いることができる。
１ ドレイン領域
２ ドリフト領域
３ 絶縁膜（酸化膜）
４ ウェル領域
５ トレンチ
６ ゲート絶縁膜（酸化膜）
７ ゲート電極
８ ソース領域
９ コンタクト領域
１０ ソース電極
１１ 層間絶縁膜
１２ ドレイン電極
１３ スクリーン酸化膜
１５ 保護膜
１４ コンタクト用トレンチ
１６ ＨＴＯ膜
１７ ＢＰＳＧ膜
１８ スクリーン酸化膜
Ｔ コンタクト用トレンチ１４の底部の幅
ｔ コンタクト領域９の幅
Ｈ 層間絶縁膜１１の開口部の幅
ｈ コンタクト用トレンチ１４の開口幅
２ ドリフト領域
３ 絶縁膜（酸化膜）
４ ウェル領域
５ トレンチ
６ ゲート絶縁膜（酸化膜）
７ ゲート電極
８ ソース領域
９ コンタクト領域
１０ ソース電極
１１ 層間絶縁膜
１２ ドレイン電極
１３ スクリーン酸化膜
１５ 保護膜
１４ コンタクト用トレンチ
１６ ＨＴＯ膜
１７ ＢＰＳＧ膜
１８ スクリーン酸化膜
Ｔ コンタクト用トレンチ１４の底部の幅
ｔ コンタクト領域９の幅
Ｈ 層間絶縁膜１１の開口部の幅
ｈ コンタクト用トレンチ１４の開口幅
Claims (3)
- 第１導電型である半導体基板と、半導体基板の表面に形成された第２導電型の第１半導体領域と、この第１半導体領域の表面に形成された第１導電型の第２半導体領域と、この第２半導体領域から前記第１半導体領域を貫通して前記半導体基板に至る第１トレンチと、この第１トレンチの内壁に設けられた絶縁層と、この第１トレンチの内部を前記絶縁層を介して充填するゲート電極と、前記第２半導体領域内に底部を有する、もしくは、前記第２半導体領域を貫通し前記第１半導体領域に底部を有する第２トレンチと、この第２トレンチの底部に第１半導体領域に接する第２導電型の高濃度領域と、を備える半導体装置の製造方法において、
前記第２半導体領域上に第１の絶縁膜を形成する工程と、該第１の絶縁膜に開口部を形成し、前記第２半導体領域の一部を露出させる工程と、前記第１の絶縁膜をマスクとして異方性エッチングにより前記第２半導体領域に前記第２トレンチを形成する工程と、前記第１の絶縁膜をマスクとして等方性エッチングにより前記第２トレンチの内壁を後退させ開口幅を広げる工程と、前記第１絶縁膜をマスクとして第２導電型のドーパントであるイオンを第２トレンチの底部へ注入し、アニールする工程と、前記第１の絶縁膜をエッチングし前記第１の絶縁膜の開口部の幅を前記第２トレンチの開口幅以上に広げる工程と、を有し、これらの工程をこの順に行うことを特徴とする半導体装置の製造方法。 - 前記第１の絶縁膜がＨＴＯ膜と該ＨＴＯ膜の上に形成されたＢＰＳＧ膜との積層膜であり、前記アニールする工程のアニールにより前記ＢＰＳＧ膜をリフローすることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第１の絶縁膜をエッチングし前記第１の絶縁膜の開口部の幅を前記第２トレンチの開口幅以上に広げる工程の後に、前記第２トレンチ内にＡｌまたはＡｌ−Ｓｉ合金をスパッタにより埋め込む工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010035881A JP5533011B2 (ja) | 2010-02-22 | 2010-02-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010035881A JP5533011B2 (ja) | 2010-02-22 | 2010-02-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011171632A JP2011171632A (ja) | 2011-09-01 |
| JP5533011B2 true JP5533011B2 (ja) | 2014-06-25 |
Family
ID=44685410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010035881A Active JP5533011B2 (ja) | 2010-02-22 | 2010-02-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5533011B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10522620B2 (en) | 2018-02-02 | 2019-12-31 | Kabushiki Kaisha Toshiba | Semiconductor device having a varying length conductive portion between semiconductor regions |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013131512A (ja) * | 2011-12-20 | 2013-07-04 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| JP2013145770A (ja) | 2012-01-13 | 2013-07-25 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| CN103887171B (zh) * | 2014-04-04 | 2017-02-01 | 哈尔滨工业大学 | 一种基于第二钝化层钝化方式的双极器件抗辐照加固方法 |
| JP7263715B2 (ja) | 2018-08-30 | 2023-04-25 | 富士電機株式会社 | 半導体装置の製造方法および半導体装置 |
| JP7188264B2 (ja) * | 2019-04-24 | 2022-12-13 | 株式会社デンソー | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4469524B2 (ja) * | 2001-09-20 | 2010-05-26 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2006032493A (ja) * | 2004-07-13 | 2006-02-02 | Sharp Corp | 半導体装置及びその製造方法 |
| JP4839599B2 (ja) * | 2004-11-11 | 2011-12-21 | 富士電機株式会社 | 半導体装置及びその製造方法 |
| JP2008166549A (ja) * | 2006-12-28 | 2008-07-17 | Toyota Industries Corp | 半導体装置の製造方法 |
-
2010
- 2010-02-22 JP JP2010035881A patent/JP5533011B2/ja active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10522620B2 (en) | 2018-02-02 | 2019-12-31 | Kabushiki Kaisha Toshiba | Semiconductor device having a varying length conductive portion between semiconductor regions |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2011171632A (ja) | 2011-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI509809B (zh) | 帶有自對準有源接觸的基於高密度溝槽的功率ｍｏｓｆｅｔ及其制備方法 | |
| TWI542009B (zh) | 用於功率mosfet應用的端接溝槽及其製備方法 | |
| JP5732790B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
| JP4744958B2 (ja) | 半導体素子及びその製造方法 | |
| JP6092749B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| WO2016006263A1 (ja) | 半導体装置及び半導体装置の製造方法 | |
| TWI473173B (zh) | 半導體元件及其製造方法 | |
| JP5767857B2 (ja) | トレンチ型ｍｏｓｆｅｔ及びその製造方法 | |
| JP2007531988A (ja) | トレンチデバイスのための自動整合された接点構造体 | |
| JP5533011B2 (ja) | 半導体装置の製造方法 | |
| CN110574153B (zh) | 半导体装置及半导体装置的制造方法 | |
| US20130062690A1 (en) | Semiconductor device, and manufacturing method for same | |
| US20130221431A1 (en) | Semiconductor device and method of manufacture thereof | |
| JP5198760B2 (ja) | 半導体装置及びその製造方法 | |
| JP2023080193A (ja) | トレンチ型半導体装置の製造方法 | |
| JP2013182934A (ja) | 半導体装置およびその製造方法 | |
| JP2009076762A (ja) | 半導体装置およびその製造方法 | |
| TWI702722B (zh) | 半導體裝置及半導體裝置之製造方法 | |
| JP5168876B2 (ja) | 半導体装置およびその製造方法 | |
| JP4839599B2 (ja) | 半導体装置及びその製造方法 | |
| JP2020107670A (ja) | 半導体装置およびその製造方法 | |
| JP5037103B2 (ja) | 炭化珪素半導体装置 | |
| JP2007059632A (ja) | 半導体素子及びその製造方法 | |
| JP2009277755A (ja) | 半導体装置 | |
| JP2008060416A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110422 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120614 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131022 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131024 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140401 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5533011 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140414 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |