JP2007531988A - トレンチデバイスのための自動整合された接点構造体 - Google Patents

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Abstract

【課題】オン時の電流を下げることなく、セルの実装密度を高める。
【解決手段】 トレンチタイプのパワー半導体デバイスを製造する方法であって、開口部を有するマスク層を半導体の表面に形成するステップを含んでいる。マスクの開口部を通し、半導体本体内に、ゲートを有するトレンチを形成する。次に、ゲートの頂部であって、かつマスク層の開口部内に絶縁プラグを形成する。次に、マスク層を除去し、半導体表面の上方に延びる絶縁プラグを残す。次に、トレンチ間にソース打ち込み領域を形成する。その後、絶縁プラグの側面に沿って、スペーサーを形成し、トレンチに隣接するソース打ち込み領域の部分をカバーする。次に、このスペーサーをマスクとして使用することにより、ソース打ち込み領域の露出部分をエッチングし、除去する。次に、スペーサーの下の残りのソース打ち込み領域を駆動し、ソース領域を形成する。その後、エッチングされた領域内に、浅い高導電タイプの接点領域を形成し、次に、デバイスの上にソースおよびドレイン接点を形成する。
【選択図】 図２

Description

本発明は、広義では半導体デバイスに関し、より具体的には、トレンチタイプのパワー半導体デバイス、およびその製造方法に関する。
トレンチタイプのパワー半導体デバイス、例えばパワーＭＯＳＦＥＴは、公知である。図１に示す従来のパワーＭＯＳＦＥＴ１００の一例は、半導体本体１４内に形成された複数のトレンチ１２を有している。
半導体本体１４は、通常シリコンダイであり、このシリコンダイは、ある導電タイプ（例えばＮタイプ）のエピタキシャル成長されたシリコン層（エピタキシャルシリコン層）１６を有し、このシリコン層は、同じ導電タイプであるが、不純物（ドーパント）の濃度がより高い、シリコン基板１８の上に形成されている。
エピタキシャルシリコン層１６内には、チャンネル領域２０（本体領域とも時々称される）が形成されており、このチャンネル領域２０は、半導体本体の頂部表面から、第１の深さまで延びている。このチャンネル領域２０の導電タイプは、エピタキシャル層１６と反対のタイプ、例えばＰタイプとなっている。
チャンネル領域２０内には、ソース領域２２が形成されており、このソース領域の導電タイプは、エピタキシャルシリコン層１６と同じタイプ（例えばＮタイプ）である。
公知のように、トレンチ１２は、一般にチャンネル領域２０の底部よりも下方の深さまで延び、ゲート絶縁部２４を有している。このゲート絶縁部は、トレンチ１２の少なくとも側壁上に、二酸化シリコンにより形成することができる。各トレンチ１２の底部も、二酸化シリコンまたは同等物により絶縁されている。
各トレンチ１２内には、ゲート電極２６が配置されており、これらの電極も、一般にチャンネル領域２０の深さよりも下方の深さまで延びている。ゲート電極２６は、一般に導電性ポリシリコンから構成されている。
一般的なトレンチタイプのパワーＭＯＳＦＥＴは、更にソース領域２２に電気的に接続されたソース電極２８と、チャンネル領域２０に形成された高導電タイプの接点領域３０とを備えている。これら高導電タイプの接点領域３０は、ソース電極２８とチャンネル領域２０との間の接触抵抗を低減させるように、チャンネル領域２０と同じ導電タイプ（例えばＰタイプ）のドーパントによって、高濃度にドープされている。
一般的なトレンチタイプのパワーＭＯＳＦＥＴ１０は、シリコン基板１８に電気的に接触するドレイン電極３２を、更に備えている。
公知のように、パワーＭＯＳＦＥＴ１０が適合できる電流密度は、デバイスのセル密度に直接に比例している。従って、単位面積当たりのトレンチの数が多くなればなるほど、デバイスが取り扱いできる電流も増加する。このような関係により、ダイの面積当たりに、できるだけ多くのトレンチを実装することが望ましい。
これを達成する１つの方法は、トレンチピッチを小さくすることであり、このようにするためには、例えば、ソース領域２０または高導電タイプの接点領域３０の幅を狭くしなければならない。しかし、従来の製造方法では、これらの寸法を縮小するには限度があり、そのため、トレンチピッチで達成できる低減量に、制限がある。
また公知のように、従来のパワー半導体デバイス、例えばＭＯＳＦＥＴ１００では、トレンチ１２は、チャンネル領域２０の全厚さを少なくとも貫通していなければならない。更にゲート電極２６も、チャンネル領域内で、反転するべき領域の少なくとも長さだけ延びていなければならない。
当然ながら、例えばデバイスのブレークダウン電圧を高めるために、チャンネル領域の厚さを厚くすると、ゲートトレンチも深くしなければならず、従って、ゲート電極もより大きくなる。しかし、ゲート電極が、作動のために、より多くの電荷を必要とするより大きい容積の導電性材料を含んでいると、ゲート電極をより大きくすることは望ましくないことである。更にチャンネル領域が厚くなると、電流パスも大きくなるので、デバイスのオン状態の抵抗も増すことになる。
従って、従来技術の上記およびそれ以外の欠点を克服した、トレンチタイプのパワー半導体デバイスを製造することが望ましい。
本発明の方法では、基板と、第１導電タイプのエピタキシャルシリコン層と、その上に設けられた第２導電タイプのチャンネル領域とを含む、半導体本体の表面の上に、まずハードマスク層を形成する。
次に、このマスク層をエッチングし、半導体本体の表面まで延び、表面を露出させる複数の開口部を形成する。次に、これら開口部を通して、半導体本体内にゲート電極トレンチを形成する。
トレンチの側壁および底部に沿って、ゲート酸化膜を形成した後、トレンチ内にゲート電極を形成する。このゲート電極は、半導体本体の表面の下方に、ある距離まで延びる。
次に、プラグがハードマスク層によって形成された開口部まで延び、この開口部内に進入するように、各ゲート電極の頂部から、酸化膜絶縁プラグを形成する。その後、ハードマスク層を除去し、半導体本体の表面の上まで延びる酸化膜絶縁プラグを残す。注目すべきことは、これら酸化膜絶縁プラグが、ゲート電極トレンチと整合していることである。
次に、隣接する絶縁プラグ／トレンチの間の領域内の半導体本体の表面内に、ソース打ち込み領域を形成するように、ソースの打ち込み（注入）を実行する。その後、スペーサーが各トレンチに隣接するソース打ち込み領域の部分をカバー／マスクするように、絶縁プラグの側壁に沿って、スペーサーを形成する。
スペーサーは絶縁プラグに整合し、従ってトレンチと整合し、このようにして隣接するスペーサー間に形成された開口部も、プラグおよびトレンチに整合することは、重要なことである。
次に、スペーサーをマスクとして使用し、半導体本体の表面に沿って接触エッチングを実行し、ソース打ち込み領域のマスクされていない部分を除去し、エッチングされた領域に沿うチャンネルの頂部表面を露出する。しかし、スペーサーによって、トレンチと隣接するソース打ち込み領域は保持される。
その後、ソース打ち込み領域の残りの部分に打ち込みをおこなうように、ソース拡散打ち込みを実行し、トレンチに隣接するソース領域を形成する。スペーサーのために、このソース領域は、トレンチと自動整合されることは、重要である。
次に、チャンネル領域と同じ導電タイプのドーパントを使い、接触エッチングによって形成された、エッチングされた領域に沿うチャンネル領域内で、低エネルギー接触打ち込みを実行する。この打ち込みは、ＲＴＡ（高速熱アニーリング）プロセスまたはファーネスドライブを使ってドライブされ、浅い高導電タイプの接点領域を形成する。
スペーサーにより、この高導電タイプの接点領域は、ソース領域およびトレンチに自動整合されることは、重要なことである。次に、ソースおよびドレイン接点を形成する。
上記のように、本発明によれば、整合された絶縁プラグ、およびスペーサーによって、ソース領域、および高導電タイプの接点領域を形成することにより、ソース領域は、隣接するゲートトレンチ間に自動整合され、高導電タイプの接点領域は、隣接するソース領域とゲートトレンチの間に自動整合される。
この自動整合方法により、高導電タイプの接点領域は形成され、その結果、この接点領域は、従来の製造プロセス、例えばフォトリソグラフィによって制限されず、狭い幅を有するものとなる。
例えば、本発明の高導電タイプの接点領域は、幅が０.２ミクロンにすぎない。このような小さい寸法により、本方法によって得られたデバイスのトレンチピッチは、例えば、従来のトレンチピッチが約１.８ミクロンであるのに対し、約０.８ミクロンまで小さくできる。このように小さくなったトレンチピッチにより、本発明の方法によって得られたデバイスは、セル密度が大きくなる。
添付図面を参照し、次の詳細な説明を読めば、本発明の上記以外の特徴および利点が明らかとなると思う。
図２を参照する。本発明に係わるパワーＭＯＳＦＥＴ２００は、隣接するゲートトレンチ２２８の間に自動整合されたソース領域２６０を備え、隣接するソース領域２６とゲートトレンチ２２８との間に自動整合され、デバイスのトレンチピッチを狭くする高導電タイプの接点領域２６４も備えている。
より詳細に述べると、本発明によれば、ゲート電極２４６の頂部から、酸化膜絶縁プラグ２４８が成長されており、このプラグは、トレンチ２２８に整合している。酸化膜絶縁プラグ２４８の壁に沿って、スペーサ２５６が形成されており、このスペーサ２５６は、前記プラグと整合している。スペーサ２５６により、ソース領域２６０および高導電タイプの接点領域２４６が形成されており、これによって、ソース領域および高導電タイプの接点領域は、これらの間とトレンチ２２８の間に自動整合されている。
このような自動整合方法により、本発明の高導電タイプの接点領域を形成してあるため、接点領域は、従来の製造方法、例えばフォトリソグラフィによって限定されることはなく、狭い幅を有する。例えば、高導電タイプの接点領域２６４は、０.２ミクロンの幅しか有しない。
このように、寸法を小さくしたことによって、従来のトレンチピッチが約１.８ミクロンであるのに対して、デバイスのトレンチピッチを、ほぼ０.８ミクロンまで小さくすることが可能となっている。このように、トレンチピッチを狭くしたことにより、パワーＭＯＳＦＥＴ２００のセル密度を大きくすることが可能となっている。
また、図２に示すように、ゲートトレンチ２２８は浅く、チャンネル領域２２０の底部の上方の距離まで延び、エピタキシャルシリコン層２０６までは延びていない。むしろ、各トレンチ２２８の底部には、エピタキシャルシリコン層２０６と同じ導電タイプの低濃度のトレンチチップ打ち込み部２３２がある。
このトレンチチップ打ち込み部は、チャンネル領域２２０を貫通し、下方のエピタキシャルシリコン層２０６まで延びている。このトレンチチップ打ち込み部は、各トレンチ２２８のすぐ下の領域のドーピングを反転しており、極めて局部的にドリフト領域を効果的に停止している。
図２に示すように、トレンチ２２８をライニングするゲート酸化膜２３４は、トレンチの側壁と比較して、トレンチ２８２の底部に沿って、より厚くなっている。
浅いトレンチ２２８とトレンチチップ打ち込み部２３２とを組み合わせることにより、トレンチ深さのばらつきに起因する悪影響を少なくすることができるということは、有意義である。
また、チャンネル領域の厚みを薄くすることなく、従って、ブレークダウン電圧と妥協することなく、ターンオン時の抵抗を改善できる。更に、より浅いトレンチ２２８によりＭＯＳＦＥＴ２００のゲート電極２２のゲート抵抗（Ｒｇ）、およびゲート電荷（Ｑｇ）を低減することが可能となる。更に、トレンチチップ打ち込み部２３２は、例えば約４０％だけ、ゲート−ドレイン電荷（Ｑｇｄ）を小さくできる。更に、トレンチ２２８の底部に沿った厚いゲート酸化膜２３４は、ゲート−ドレイン電荷（Ｑｇｄ）を低減する。
全体的に、ゲート−ドレイン電荷を低減できるので、ＭＯＳＦＥＴ２００の電荷の比Ｑｇｄ／Ｑｇｓｂが改善される（この比は、１未満である）。
次に、図３Ａ〜図３Ｒ（これら図は、縮尺どおりには描かれていない）を参照する。ここには、本発明の一実施例に係わる図２のトレンチタイプのパワーＭＯＳＦＥＴ２００を製造するためのプロセスの一例が示されている。
図３Ａには、初期のシリコン体２０２が示されている。このシリコン本体２０２は、ある導電タイプ（例えばＮタイプ）のシリコンタイプ２０４と、このシリコン基板２０４の主要表面上に成長された同じ導電タイプ（例えばＮタイプ）のエピタキシャルシリコン層２０６を含んでいることが好ましい。
公知のように、エピタキシャルシリコン層２０６は、基板２０４と比較して、より低い濃度のドーパントを有している。エピタキシャルシリコン層２０６は、約０.２オームｃｍの抵抗率を有することが好ましい。一旦エピタキシャルシリコン層２０６を設けると、この層の表面に、好ましくは約２０３Åの厚さで、パッド酸化膜２０８が形成される。
次に、エピタキシャルシリコン層２０６の導電タイプと反対の導電タイプ（例えばＰタイプ）のドーパントを使って、チャンネルの打ち込みを実行し、エピタキシャルシリコン層２０６内に、チャンネル打ち込み領域２１０を形成する。このチャンネル打ち込み領域２１０は、２.７Ｅ１３のイオン照射量、および５０ＫｅＶのエネルギーを使って形成することが好ましい。
この時点で、チャンネル打ち込み領域２１０は、ドライブ／アクティブにされないことに留意されたい。パッド酸化膜２０８の表面には、約４０００Å以上の厚さで、窒化シリコン（Ｓｉ３Ｎｉ４）から構成することが好ましいハードマスク層２１２を形成する。後述するように、このハードマスク層は、ゲートトレンチ２２８および酸化膜絶縁プラグ２４８を形成することにより保持されている。
次に図３Ｂを参照する。ハードマスク層２１２の表面に終端トレンチマスク２１４を形成し、終端領域２１６に沿って、マスク層２１２の一部を露出する。終了トレンチマスク２１４は、例えばフォトレジストの層でよく、従来のフォトリソグラフィ方法を使って形成できる。
次に、マスクされていない終端領域２１６に沿って、溝をエッチングすることにより、終端トレンチ２１８を形成する。この溝は、ハードマスク層２１２／パッド酸化膜２０８を貫通し、チャンネル打ち込み領域２１０よりも下方となるよう、エピタキシャルシリコン層２０６内に延びている。次に、終端トレンチマスク２１４を除去すると、図３Ｃに示すような構造が得られる。
次に図３Ｄを参照する。１１１０℃で、好ましくは４５分間、チャンネル打ち込みを実行し、エピタキシャルシリコン層２０６内に、チャンネル領域２２０を形成する。その後、好ましくは７０分間、１０５０℃の温度で、ウェットプロセスを使用して、終端トレンチ２１８の側壁および底部の上に、フィールド酸化膜２２２を同時に成長させる。このステップ中、ハードマスク層２１２のために、終端トレンチ２１８の底部および側壁のみしか酸化されない。
次に図３Ｅを参照する。図３Ｄに示した構造の表面に、トレンチマスク２２４を形成する。このマスクは、アクティブ領域内のハードマスク層２１２の表面まで延びる離間した開口部２２６を有する。例えば、フォトレジストの層、および所望するトレンチパターンを有するマスクを構造体の表面に塗布し、次に、適当なフォトリソグラフィ方法を使って、フォトレジストの層をパターン形成することにより、アクティブなトレンチマスク２２４を形成する。
次に図３Ｆを参照する。開口部２２６を通して、アクティブトレンチのエッチングを実行し、構造体のアクティブ領域内に、トレンチ２２８を形成する。トレンチ２２８の底部は、チャンネル領域２２０の底部の上方の距離まで延びており、エピタキシャルシリコン層２０６内までは延びていないことに留意されたい。チャンネル打ち込み領域２１０を形成するのに使用されるエネルギー、およびチャンネル領域２２０を形成するために使用される打ち込みは、トレンチエッチングの結果、（図２Ｆ内で距離２３０として示すように）好ましくは約０.１μｍ以上チャンネル領域２２０よりも浅いトレンチ２２８が得られるような値とされている。
次に図３Ｇを参照する。低照射量を使用し、エピタキシャルシリコン層２０６と同じ導電タイプ（例えばＮタイプ）の低エネルギードーパント、好ましくはリンを使用することにより、トレンチ２２８の底部に、トレンチチップ打ち込み部２３２を形成する。このトレンチチップ打ち込み部２３２は、チャンネル領域２２０を貫通し、下方のエピタキシャルシリコン層２０６内まで延びている。再び、トレンチチップ打ち込み部２３２は、各トレンチ２２８の直下の領域内のドーピングを反転し、極めて局所的に、ドリフト領域を効果的に停止している。トレンチチップ打ち込み部の濃度は、逆バイアスで欠損させるのに充分低いが、ＪＦＥＴを形成しないように充分高くなっていることは、重要なことである。トレンチチップ打ち込み部２３２を一旦形成し、アクティブトレンチマスク２２４を除去する。
次に図３Ｈを参照する。図に示すように、各トレンチ２２８の底部に沿って形成される酸化膜が、各トレンチの側壁に沿って形成される酸化膜よりも厚くなるように、ＬＯＣＯＳプロセスを使って、トレンチ２２８の側壁および底部に、ゲート酸化膜２３４を形成する。より詳細に説明すれば、各トレンチ２２８の側壁および底部に、まず犠牲的酸化膜（ＳｉＯ２）を同時に成長させる（このステップおよびゲート酸化膜２３４を形成するのに使用される次のステップは、図には示されていない）。
次に、この酸化膜を完全に除去するように、犠牲的酸化膜のエッチングを実行する。次に、各トレンチ２２８の側壁および底部にパッド酸化膜を形成する。その後、トレンチ２２８の側壁および底部を含む、図３Ｇの構造体の表面上に、好ましくは窒化シリコンから構成された、除去可能なハードマスク層をデポジットする。次に、ドライ窒化物エッチングを使って、各トレンチ２２８の底部および構造体の表面から、ハードマスク層を除去し、各トレンチ２２８の側壁に沿って窒化物スペーサーを形成し、各トレンチの底部を露出させる。
その後、各トレンチの底部に沿って熱成長された厚い底部酸化膜を形成する。重要なことは、各トレンチの側壁に沿った窒化物スペーサーが、このステップ中の側壁上の酸化膜の成長を防止することである。次に、トレンチの側壁から、窒化物スペーサーを剥離するように、ウェット窒化物エッチングを実行する。最後に、各トレンチの側壁および底部に沿って、酸化膜を熱成長させる。この結果得られる構造体は、図３Ｈに示されている。
再び、このようにゲート酸化膜２３４を形成した結果、各トレンチの側壁に沿って形成される酸化膜よりも厚い酸化膜が、各トレンチの底部に沿って形成される。特に、各トレンチの底部におけるゲート酸化膜２３２の厚さは、各トレンチの側壁に沿うゲート酸化膜２３４の厚さの約１.５〜４倍となるような目標値とすることができる。
次に図３Ｉを参照する。図３Ｈの構造体の表面に、ドープされていないポリシリコンの層２３６をデポジットし、トレンチ２２８を充填し、終端トレンチ２１８によって、ハードマスク層２２１およびフィールド酸化膜２２２をカバーする。その後、ポリシリコンを、Ｎタイプかつ導電性とするように、ＰＯＣＩデポジットおよび拡散を実行する。
次に図３Ｊを参照する。図３Ｉの構造体の表面の上に、部分的にポリシリコンマスク２３８を形成し、構造体のほぼアクティブ領域の上のドープされたポリシリコン２３６の表面を露出させる。ポリシリコンマスク２３８は、窒化シリコンから構成することが好ましく、例えば図３Ｉの構造体に窒化シリコンの層を形成し、これを適当にエッチングすることによって形成できる。
次に、エンドポイントを検出するためのエッチングストッパーとして、ポリシリコンマスク２３８を使用し、構造体の表面から、マスクされていないポリシリコン膜を除去するように、時限プラズマエッチングを使用して、アクティブ領域上の露出した（マスクされていない）ポリシリコン膜２３６をエッチバックし、ハードマスク層２１２の一部を露出させ、更にトレンチ内のポリシリコンに、好ましくはポリシリコンの頂部表面より約２０００Åまでリセスを形成するように、トレンチ２２８から更にポリシリコンを除去する。
次に、ポリシリコンのマスク２３８を除去する。このステップの結果、終端トレンチ２１８内のフィールド酸化膜２２０の上、かつハードマスク層２１２の一部の上に、フィールドレリーフ電極２４０が形成され、図３Ｋに示すように、トレンチ２２８内にゲート電極２４２が形成される。
次に、ゲート電極２４２、およびフィールドレリーフ電極２４０の上部に、ポリ酸化膜（図には示されず）を成長させた後、図３Ｋの構造体の表面に、例えばＴＥＯＳから構成された酸化膜２４４を形成し、図３Ｌに示すように、ハードマスク層２１２よりも上まで、トレンチ２２８を充填する。このようにして、更に後述するように、ゲート電極２４２の頂部から上にプラグを成長させる。
その後、酸化膜２４４の表面の上に、部分的にプラグ終端接触マスク２４６を形成し、図３Ｌに示すように、終端トレンチ２１８の上、およびアクティブ領域の上の酸化膜２４４の表面を露出させる。プラグ終端接触マスク２４６は、窒化シリコンから構成することが好ましく、例えば構造体の表面に窒化シリコンの層を形成し、これを適当にエッチングすることによって形成できる。
次に、エンドポイント検出器のためのエッチングストッパーとして、プラグ終端接触マスク２４６を使用し、露出した酸化膜２４４をエッチバックし、フィールドレリーフ電極２４０の一部を露出すると共に、アクティブ領域内のハードマスク層２１２の一部を露出させる。しかし、トレンチ２２８内には、ハードマスク層２１２の実質的な頂部表面までの酸化膜２４４が残される。
このようにして、ゲート電極２４２の頂部に酸化膜絶縁プラグ２４８が形成される。重要なことは、このプラグ２４８は、トレンチ２２８に整合していることである。その後、プラグ終端接触マスク２４６を除去し、フィールドレリーフ電極２４０の上に、絶縁本体２５０を残す。図３Ｍには、この結果得られる構造体が示されている。
次に図３Ｎを参照する。フィールドレリーフ電極２４０、および絶縁本体２５０によってカバーされているマスク部分を除き、ハードマスク層２１２を完全に除去するように、ウェット窒化物エッチングを実行し、酸化膜絶縁プラグ２４８を残す。このステップの間、パッド酸化膜２０８のすべて、またはその一部を除去する。
次に、プリソース打ち込みドライ酸化膜エッチングの後、図３Ｎに示すように、トレンチ２２８の間のチャンネル領域２２０内に、ソース打ち込み領域２５２を形成する。このソース打ち込み領域２５２は、２Ｅ１６のイオン照射量、および５０ＫｅＶのエネルギーを使って形成することが好ましい。このソース打ち込みは、終端領域２１６から、ソースをブロックするフォトレジストマスクを使って実行することに留意されたい。
次に図３Ｏを参照する。図３Ｎに示した構造体の表面上に、スペーサー層２５４を形成する。このスペーサー層２５４の厚さは、１０００Å以上であることが好ましく、この層は、ＴＥＯＳまたは窒化シリコンから構成される。次に、適当なエッチングプロセスを使って、構造体の表面からスペーサー層２５４をエッチバックし、ソース打ち込み部２５２の表面、およびフィールド電極２４０の表面を露出させる。
しかし、重要なことは、スペーサー層２５４をエッチバックする際に、図３Ｐに示すように、酸化膜絶縁プラグ２４８の壁に沿ってスペーサー２５６が形成されることである（図３Ｐ内の絶縁本体２５０の一部として、絶縁本体２５０上の残りのスペーサー層２５４が示されていることに留意されたい）。スペーサー２５６は、各トレンチ２２８に隣接するソース打ち込み領域２５２の一部をカバーしている。
重要なことは、スペーサー２５６は酸化膜絶縁プラグ２４８に整合し、よって、トレンチ２２８に整合していることである。このように、隣接するスペーサー間に形成された開口部２５８は、酸化膜絶縁プラグ２４８、従ってトレンチ２２８にも整合している。
次に、スペーサー２５６をマスクとして使用することにより、ソース打ち込み領域２５２の表面に沿って、接触エッチングを実行する。この接触エッチングは、約１５００Å以上のシリコンを除去し、ソース打ち込み領域２５２のマスクされていない部分の除去を補償し、チャンネル領域２２０の頂部表面の一部を露出させる。スペーサー２５６により、トレンチ２２８に隣接するソース打ち込み領域が保持される。
このようなエッチングステップにより、ポリシリコンゲートランナー（図には示されず）への接触も確立されることに留意されたい。このステップ中、フィールドレリーフ電極２４０の露出した表面もエッチングされ、その一部が除去されることにも、留意するべきである。図３Ｑには、この結果得られる構造体が示されている。
次に図３Ｒを参照する。スペーサー２５６によってマスクされていないソース打ち込み領域２５２の残りの部分をドライブするように、ソース拡散ドライブを実行し、ソース領域２６０を形成する。ソース打ち込み領域は、この結果得られるソース領域２６０が、約５００Å以上トレンチ２２８内のゲート電極２４２に重なるように駆動することが好ましい。重要なことは、スペーサー２５６により、ソース領域２６０がトレンチ２２８に自動整合していることである。
次に図２を参照する。チャンネル領域２２０と、同じ導電タイプのドーパントを使用することにより、図３Ｑ内の接触エッチングによって形成されたエッチングされた領域（すなわち、図３Ｒ内で矢印２６２によって示された領域）に沿って、チャンネル領域２２０内で低エネルギーの接触打ち込みを実行する。
次に、ＲＴＡ（高速熱アニーリング）プロセス、またはファーネスドライブを使って、この打ち込み部をドライブし、浅い高導電タイプの接点領域２６４を形成する。重要なことは、スペーサー２５６により、高導電タイプの接点領域２６４が、ソース領域２５６およびトレンチ２２８に自動整合していることである。再び、この自動整合方法により、高導電タイプの接点領域を形成することにより、従来の製造プロセス、例えばフォトリソグラフィにより接点領域が制限されず、幅が狭くなり、例えば約０.２ミクロンの幅にすることができる。
このような小さい寸法により、約１.８ミクロンの従来のトレンチピッチと比較して、トレンチのピッチを、約０.８ミクロンに縮小できる。
最後に、ソース接点２６６、およびドレイン接点２６８を得るための公知の方法を使って、正面金属部および背面金属部を形成する。
図２および図３Ａ〜図３Ｒは、ＮタイプのトレンチＭＯＳＦＥＴを示している。しかし、当業者であれば、本発明を、ＰタイプのトンれちＭＯＳＦＥＴにも適用できることは理解できると思う。
以上、本発明の特定の実施例に関連して、本発明について説明したが、当業者には、上記以外の多数の変形例、変更例、およびその他の用途が明らかであると思う。従って、本発明は、本明細書の特定の開示によって限定されるべきではなく、特許請求の範囲によって限定されるべきものである。
本願は、「トレンチデバイスのための自動整合された接触構造体」を発明の名称とし、デビッド・Ｐ・ジョーンズを発明者とし、２００４年３月１日に出願された米国仮特許出願第60/549,267号に基づく優先権を主張するものであり、本願では、この米国特許出願の内容を参考例として援用する。
従来のトレンチタイプのパワーＭＯＳＦＥＴのアクティブ領域の一部を示す断面図である。 本発明の一実施例に係わるトレンチタイプのパワーＭＯＳＦＥＴのアクティブ領域の一部の断面図である。 図２のトレンチタイプのパワーＭＯＳＦＥＴを製造するための、本発明の一実施例に係わるプロセスを示すグラフである。 図２のトレンチタイプのパワーＭＯＳＦＥＴを製造するための、本発明の一実施例に係わるプロセスを示すグラフである。 図２のトレンチタイプのパワーＭＯＳＦＥＴを製造するための、本発明の一実施例に係わるプロセスを示すグラフである。 図２のトレンチタイプのパワーＭＯＳＦＥＴを製造するための、本発明の一実施例に係わるプロセスを示すグラフである。 図２のトレンチタイプのパワーＭＯＳＦＥＴを製造するための、本発明の一実施例に係わるプロセスを示すグラフである。 図２のトレンチタイプのパワーＭＯＳＦＥＴを製造するための、本発明の一実施例に係わるプロセスを示すグラフである。 図２のトレンチタイプのパワーＭＯＳＦＥＴを製造するための、本発明の一実施例に係わるプロセスを示すグラフである。 図２のトレンチタイプのパワーＭＯＳＦＥＴを製造するための、本発明の一実施例に係わるプロセスを示すグラフである。 図２のトレンチタイプのパワーＭＯＳＦＥＴを製造するための、本発明の一実施例に係わるプロセスを示すグラフである。 図２のトレンチタイプのパワーＭＯＳＦＥＴを製造するための、本発明の一実施例に係わるプロセスを示すグラフである。 図２のトレンチタイプのパワーＭＯＳＦＥＴを製造するための、本発明の一実施例に係わるプロセスを示すグラフである。 図２のトレンチタイプのパワーＭＯＳＦＥＴを製造するための、本発明の一実施例に係わるプロセスを示すグラフである。 図２のトレンチタイプのパワーＭＯＳＦＥＴを製造するための、本発明の一実施例に係わるプロセスを示すグラフである。 図２のトレンチタイプのパワーＭＯＳＦＥＴを製造するための、本発明の一実施例に係わるプロセスを示すグラフである。 図２のトレンチタイプのパワーＭＯＳＦＥＴを製造するための、本発明の一実施例に係わるプロセスを示すグラフである。 図２のトレンチタイプのパワーＭＯＳＦＥＴを製造するための、本発明の一実施例に係わるプロセスを示すグラフである。 図２のトレンチタイプのパワーＭＯＳＦＥＴを製造するための、本発明の一実施例に係わるプロセスを示すグラフである。 図２のトレンチタイプのパワーＭＯＳＦＥＴを製造するための、本発明の一実施例に係わるプロセスを示すグラフである。
符号の説明
２００ パワーＭＯＳＦＥＴ
２０４ シリコン基板
２０６ エピタキシャルシリコン層
２０８ パッド酸化膜
２２０ チャンネル領域
２１０ チャンネル打ち込み領域
２１２ ハードマスク層
２１４ 終端トレンチマスク
２１６ 終端領域
２２０ チャンネル領域
２２２ フィールド酸化膜
２２８ ゲートトレンチ
２３２ 低濃度トレンチチップ打ち込み部
２３４ ゲート酸化膜
２３６ ポリシリコン層
２３８ ポリシリコンマスク
２４０ フィールドレリーフ電極
２４２ ゲート電極
２４４ 酸化膜
２４６ プラグ終端接点マスク
２４８ 酸化膜絶縁プラグ
２５０ 絶縁本体
２５２ ソース打ち込み領域
２５４ スペーサー層
２５６ スペーサー
２５８ 開口部
２６０ ソース領域
２６４ 高導電タイプの接点領域
２６６ ソース接点
２６８ ドレイン接点

Claims (20)

  1. パワー半導体デバイスを製造するための方法において、
    第１導電タイプの半導体本体の表面上に第１マスク層を形成するステップと、
    各々が前記半導体本体の表面に向かって延びる複数の第１開口部を有する前記第１マスク層のパターンを形成するステップと、
    前記第１開口部を通して前記半導体本体をエッチングすることにより、前記半導体本体内にトレンチを形成するステップと、
    前記各トレンチ内に、ゲート電極を形成するステップと、
    前記各ゲート電極の頂部に、絶縁プラグを形成するステップとを有し、各プラグは、絶縁半導体本体の表面の上方に延び、かつ前記マスク層内のそれぞれの第１開口部内に延び、
    前記各絶縁プラグの側壁に沿って、スペーサーを形成するステップを備え、
    絶縁スペーサーは、絶縁半導体本体の表面に対する第２開口部を構成し、
    絶縁スペーサーを使用して、前記半導体本体の表面に沿って隣接するトレンチと整合する第２導電タイプの領域を形成するステップとを有する、パワー半導体デバイスを製造するための方法。
  2. 前記絶縁スペーサーを使用するステップは、
    この絶縁スペーサーを通して、前記半導体本体の表面を接触エッチングし、エッチングされた領域を形成するステップと、
    前記エッチングされた領域に沿って、前記第２の導電タイプの領域を形成するステップとを有する、請求項１記載の方法。
  3. 前記形成するステップは、前記エッチングされた各領域に沿う低エネルギーの接触打ち込みを実行するステップと、
    高速熱アニーリング（ＲＴＡ）を使って、前記低エネルギー接触打ち込み部をアニールするステップとを有する、請求項２記載の方法。
  4. 前記絶縁プラグ形成ステップの後、前記スペーサー形成ステップで形成される前記スペーサーが、前記各トレンチに隣接する領域内の打ち込み領域を部分的にマスクするように、トレンチ間の前記半導体本体の表面内に、前記第１導電タイプの打ち込み領域を形成するステップを更に有し、前記打ち込み領域のマスクされない部分を、前記第２開口部によって露出させる、請求項１記載の方法。
  5. 前記スペーサーを使用するステップは、
    前記打ち込み領域のマスクされていない部分を接触エッチングして、完全に除去し、エッチングされた領域を形成するステップと、
    前記エッチングされた領域に沿って、前記第２導電タイプの前記領域を形成するステップとを有する、請求項４記載の方法。
  6. 前記接触エッチングステップの後に、前記スペーサーによってマスクされた前記打ち込み領域を打ち込み、複数のソース領域を形成するステップを更に有する、請求項５記載の方法。
  7. 前記第２導電タイプの前記各領域は、約０.２ミクロンの幅を有する、請求項１記載の方法。
  8. 前記半導体デバイスは、約０.８ミクロンのトレンチピッチを有する、請求項７記載の方法。
  9. 前記スペーサーを、二酸化シリコンまたは窒化シリコンのいずれかから構成する、請求項１記載の方法。
  10. 絶縁プラグを形成する前記ステップは、
    前記酸化膜が前記複数の第１開口部を少なくとも満たすように、前記第１マスク層の上に酸化膜を形成するステップと、
    前記酸化膜の上に、第２マスク層を形成するステップと、
    前記複数の第１開口部の各々内に前記酸化膜が残るように、前記第２マスク層を使って、前記酸化膜をエッチバックし、前記絶縁プラグを形成するステップとを有する、請求項１記載の方法。
  11. 前記第２マスク層を、窒化シリコンから構成する、請求項１０記載の方法。
  12. 前記絶縁プラグ、前記スペーサー、および前記第２導電タイプの領域の上に、ソース電極を形成するステップを更に有する、請求項１記載の方法。
  13. 前記第１マスク層をパターン化するステップの前に、前記半導体本体内に、終端トレンチをエッチングするステップを有し、前記終端トレンチは、側壁および底部を含むと共に、前記トレンチを有するアクティブ領域を構成し、
    前記終端トレンチの側壁および底部の上に、フィールド絶縁本体を形成するステップと、
    前記フィールド絶縁本体、および絶縁第１マスク層の上に、電気的に導電性の層を形成するステップと、
    絶縁第１マスク層に当接する部分に沿って、前記電気的に導通性の層をエッチングし、前記終端トレンチ内に、終端電極を構成するステップとを更に有する、請求項１記載の方法。
  14. 絶縁プラグを形成する前記ステップは、
    酸化膜が、前記複数の第１開口部を少なくとも満たすように、前記終端電極および前記第１マスク層の上に、酸化膜を形成するステップと、
    前記終端トレンチおよび前記アクティブ領域に沿って、前記酸化膜をエッチバックし、前記絶縁プラグを構成すると共に、前記第１マスク層から、前記終端電極の一部の上に延びる第２絶縁本体を構成するステップを有する、請求項１３記載の方法。
  15. 絶縁半導体本体内に、第２導電タイプのチャンネル領域を形成するステップを更に有する、請求項１記載の方法。
  16. 第１導電タイプの半導体本体と、
    前記半導体本体の表面に沿う複数のトレンチと、
    前記複数のトレンチの各々内に設けられたゲート電極と、
    前記半導体本体内に設けられた前記第１導電タイプの複数のソース領域とを備え、これら複数の各ソース領域は、隣接するトレンチに整合しており、
    更に、前記半導体本体内に設けられた第２導電タイプの複数の接点領域を備え、 前記複数の各接点領域は、隣接するソース領域の間にあり、かつ隣接するトレンチに整合しており、
    １.８ミクロン未満のトレンチピッチを有する、パワー半導体デバイス。
  17. 前記複数の各接点領域は、約０.２ミクロンの幅を有する、請求項１６記載のパワー半導体デバイス。
  18. 前記デバイスは、約０.８ミクロンのトレンチピッチを有する、請求項１６記載のパワー半導体デバイス。
  19. 前記半導体本体内に、第２の導電タイプのチャンネル領域を更に有する、請求項１６記載のパワー半導体デバイス。
  20. 前記半導体本体内に位置する終端トレンチを備え、前記終端トレンチは、側壁および底部を備えると共に、前記複数のトレンチを含むアクティブ領域を構成し、
    前記終端トレンチの前記側壁、および前記底部上に設けられたフィールド絶縁本体と、
    前記フィールド絶縁本体上に当接し、絶縁アクティブ領域に向かって延びる、前記終端領域内に設けられた終端電極とを更に備える、請求項１９記載のパワー半導体デバイス。
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