JP2020107670A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ＩＥ型ＩＧＢＴを有する半導体装置の導通損失を低減する。【解決手段】半導体装置は、半導体基板１Ｓに形成されたストライプ状のトレンチゲート１４ｇと、トレンチゲートに対向するように配置されたストライプ状のトレンチエミッタ１４ｅと、トレンチゲート及びトレンチエミッタで囲まれた領域であって、かつ、トレンチゲートの一側面に配置されたＮ型エミッタ層１２及びＰ型ベース層１５と、トレンチエミッタの一側面に配置されたＰ型ベースコンタクト層２５を有する。Ｐ型ベースコンタクト層、エミッタ層及びトレンチエミッタは、エミッタ電極８により共通接続され、半導体基板の厚さ方向において、トレンチエミッタは、トレンチゲートより深く形成される。【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特にＩＥ（Injection Enhanced）型ＩＧＢＴ(Insulated Gate Bipolar Transistor)に適用して有効な技術である。
ＩＥ型ＩＧＢＴの構造の一例として、Ｎ型エミッタ層及びＰ型ベース層を平面視で囲むように形成されたストライプ状のトレンチゲートと、トレンチゲートの外側に配置され、かつ、その一端がトレンチゲートの側面に接するように形成されたＰ型フローティング層と、Ｐ型ベース層の下部に形成されたＮ型ホールバリア層とを有する構造が知られている（例えば、特許文献１参照）。
また、特許文献１には、ＩＧＢＴのターンオフ損失を抑制するため、Ｐ型フローティング層に蓄積された正孔を排出する経路を供給する目的で、Ｐ型フローティング層の他端に接するように形成されたストライプ形状のトレンチエミッタを有する構造が開示されている。
特開２０１７−１５７７３３号公報
しかしながら、特許文献１に記載の半導体装置は、ストライプ状のトレンチゲートに囲まれた領域内に互いに対向配置されるようにＮ型エミッタ層が２個形成され、更に２個のＮ型エミッタ層間に高不純物濃度のＰ型ベースコンタクト層が形成された構造を有する。従って、プロセス加工精度の観点から、ストライプ状のトレンチゲート間の距離を狭めることが困難であり、ＩＥ効果の更なる向上が困難となる。
また、トレンチエミッタは、トレンチゲートからＰ型フローティング層を介して離れた領域に配置されるため、正孔を排出する経路が長くなる。そのため、Ｐ型フローティング層の電位変動が誘起され、ゲート電位の変動が引き起こされる懸念がある。その結果、ターンオフ時のスイッチング損失が大きくなることが懸念される。
その他の課題および新規な特徴は、本明細書および図面の記載から明らかになるであろう。
一実施の形態に係る半導体装置は、ストライプ状のトレンチゲートと、トレンチゲートに対抗するように配置されたストライプ状のトレンチエミッタと、トレンチゲート及びトレンチエミッタで囲まれた領域であって、トレンチゲートの一側面に配置されたＮ型エミッタ層及びＰ型ベース層と、トレンチエミッタの一側面に配置されたＰ型ベースコンタクト層とを有する。更に、Ｐ型ベースコンタクト層とトレンチエミッタとは、エミッタ電極により共通接続される。
一実施の形態に係る半導体装置では、導通損失を低減することができる。
図１は、一実施の形態に係る半導体装置の要部断面図である。 図２は、一実施の形態に係る半導体装置の要部レイアウト図である。 図３は、一実施の形態に係る半導体装置の製造方法を説明する要部断面図である。 図４は、一実施の形態に係る半導体装置の製造方法を説明する要部断面図である。 図５は、一実施の形態に係る半導体装置の製造方法を説明する要部斜視図である。 図６は、一実施の形態に係る半導体装置の製造方法を説明する要部断面図である。 図７は、一実施の形態に係る半導体装置の製造方法を説明する要部断面図である。 図８は、一実施の形態に係る半導体装置の製造方法を説明する要部断面図である。 図９は、一実施の形態に係る半導体装置の製造方法を説明する要部断面図である。 図１０は、一実施の形態に係る半導体装置の製造方法を説明する要部断面図である。 図１１は、一実施の形態に係る半導体装置の製造方法を説明する要部断面図である。 図１２は、一実施の形態に係る半導体装置の製造方法を説明する要部断面図である。 図１３は、図１に示す一実施の形態の比較例を示す要部断面図である。 図１４は、図１に示す一実施の形態の変形例を示す要部断面図である。 図１５は、図１に示す一実施の形態の変形例を示す要部断面図である。
以下、一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、実施の形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。
（比較例）
まず、一実施の形態を説明する前に、公知ではないが、本発明者が先に出願（特願２０１７-１４５４００：出願日２０１７年７月２７日）したＩＥ型ＩＧＢＴを比較例として説明する。
図１３に示すように、比較例のＩＥ型ＩＧＢＴは、トレンチエミッタ１４ｅ、トレンチゲート１４ｇ、Ｐ型ベース層１５、Ｐ型層１５ａ、Ｎ型エミッタ層１２、Ｐ型ベースコンタクト層２５、Ｐ型ラッチアップ防止層２３、Ｎ型ドリフト層２０、Ｎ型ホールバリア層２４、Ｎ型バッファ層１９、Ｐ型コレクタ層１８及びＰ型フローティング層１６を有する。トレンチエミッタ１４ｅとトレンチゲート１４ｇとは互いに対向するように半導体基板（半導体ウエハ）１Ｓの主面に形成される。Ｐ型ベース層１５及びＮ型エミッタ層１２は、トレンチゲート１４ｇの一側面にゲート絶縁膜ＧＩＧを介して配置される。Ｐ型ベースコンタクト層２５及びＰ型ラッチアップ防止層２３は、Ｐ型ベース層１５より高不純物濃度であり、トレンチエミッタ１４ｅの一側面にゲート絶縁膜ＧＩＥを介して配置される。Ｎ型ホールバリア層２４は、Ｐ型ベース層１５とＮ型ドリフト層２０との間に形成され、ＩＥ型ＩＧＢＴの動作時に、正孔がＰ型ベース層１５に達することを抑制する。Ｐ型フローティング層１６は、トレンチエミッタ１４ｅ及びトレンチエミッタ１４ｅの外側に形成される。
更にＩＥ型ＩＧＢＴは、トレンチエミッタ１４ｅ、Ｎ型エミッタ層１２、Ｐ型ベースコンタクト層２５及びＰ型ベース層１５に層間絶縁膜２６の開口１１を介して共通接続されたメタル製のエミッタ電極８と、Ｐ型コレクタ層１８に接続されたメタル製のコレクタ電極１７とを有する。
図１３に示すＩＥ型ＩＧＢＴでは、トレンチエミッタ１４ｅ及びトレンチゲート１４ｇが対向して隣接して配置され、２つのトレンチの片側のみにＮ型エミッタ層１２が形成されるので、トレンチ間距離Ｗｓを小さくすることができる。従って、ホールに対する抵抗が大きくなるので、ホール蓄積効果が高まり、ＩＥ効果を向上させることができる。
更に、Ｐ型フローティング層１６、Ｐ型ラッチアップ防止層２３及びＰ型ベースコンタクト層２５をソース/ドレイン領域とし、トレンチエミッタ１４ｅをゲート電極とし、Ｎ型ホールバリア層２４をチャネル形成領域とする寄生Ｐチャネル型ＭＯＳＦＥＴが、トレンチゲート１４ｇに隣接して配置されるので、ターンオフ時にＰ型フローティング層１６に蓄積されたホールが、寄生Ｐチャネル型ＭＯＳＦＥＴを介してエミッタ電極８に短い経路で排出されることにより、スイッチング時間を短縮できる。また、Ｐ型フローティング層１６の電位変動が抑制されるので、トレンチゲート１４ｇの電位が安定化し、ターンオフ時のスイッチング損失を抑制することができる。
本発明者が図１３に示したＩＥ型ＩＧＢＴを更に検討した結果、ターンオフ時にトレンチゲート１４ｇの底部に電界集中が起こり、ダイナミックアバランシェの発生によるホットキャリアが生成され、ゲート絶縁膜ＧＩＧが破壊される懸念があることを見出した。例えば、ＩＥ型ＩＧＢＴをコレクタが電位６００Ｖ、かつ、ゲート電圧がマイナス１５Ｖ〜プラス１５Ｖの範囲でスイッチング動作させた場合、スイッチングターンオフ時に、このダイナミックアバランシェが発生すると、ゲートバイアス状態によっては、発生したホットキャリアがトレンチゲート１４ｇ方向に注入されてゲート酸化膜ＧＩＧが継時劣化を引き起こし、最終的にゲート酸化膜ＧＩＧが破壊される懸念がある。
（一実施の形態）
以下に、図１及び図２を用いて、ＩＥ型ＩＧＢＴを有する半導体装置について説明する。
上述したゲート絶縁膜ＧＩＧの破壊を防止または制するために、本発明者は、図１に示すように、トレンチエミッタ１４ｅの深さがトレンチゲート１４ｇの深さより深く形成された新規な構造を考案した。この新規な構造によれば、電界が相対的にトレンチエミッタ１４ｅの底部に集中する結果、トレンチゲート１４ｇの底部での電界集中を緩和することができるので、ゲート絶縁膜ＧＩＧの破壊を抑制することができる。
一方、トレンチエミッタ１４ｅの底部がコレクタ層１８に近づくので、トレンチエミッタ１４ｅの底部に電界が集中することが懸念されるが、ダイナミックアバランシェが発生したとしても、発生したキャリアは、Ｐ型ラッチアップ防止層２３及びＰ型ベースコンタクト層２５を介してエミッタ電極８に排出されるので、ゲート絶縁膜ＧＩＧ、および、トレンチエミッタ１４ｅの周囲に形成されたゲート絶縁膜ＧＩＥの破壊が防止できる。
また、トレンチゲート１４ｇの長さがトレンチエミッタ１４ｅの長さに比べ相対的に短く形成される結果、Ｐ型フローティング層１６がトレンチゲート１４ｇの底部を広く覆う構造となるので、トレンチゲート１４ｇの底部での電界集中がより緩和される。
従って、図１に記載の構成によれば、本実施の形態の半導体装置において、ＩＥ効果の向上による高性能化に加え、電気的信頼度の高いＩＥ型ＩＧＢＴを供給可能である。
図２は、図１に示したＩＥ型ＩＧＢＴのトレンチエミッタ１４ｅ及びトレンチゲート１４ｇを含む平面レイアウトの一例を示している。図２の下方は、断面図であり、上方は、上記断面図に対応する平面模式図を示しており、平面模式図（図２）には、トレンチエミッタ１４ｅ及びトレンチゲート１４ｇの平面レイアウトが具体的に示されている。同図に示すように、トレンチエミッタ１４ｅ及びトレンチゲート１４ｇは、平面視において夫々ストライプ形状の部分を有し、互いに対向するように所定の間隔で配置されている。なお、符号１Ｓは半導体基板であり、符号１７はコレクタ電極であり、符号２０はＮ型ドリフト層であり、符号２６は層間絶縁膜である。
また、トレンチエミッタ１４ｅは、トレンチゲート１４ｇによって平面視において囲まれた領域に配置されている。Ｐ型フローティング層１６は、トレンチエミッタ１４ｅ及びトレンチゲート１４ｇで挟まれた領域であって、ベース層１５、Ｐ型層１５ａ及びエミッタ層１２が形成されない高抵抗領域３を有する。この高抵抗領域３によって、Ｐ型フローティング層１６とエミッタ電位とを実質的に電気的に分離することができる。また、領域２において、トレンチエミッタ１４ｅの上方に位置する領域４は、ＩＥ型ＩＧＢＴのターミネーション領域となり、トレンチエミッタ１４ｅの内側がアクティブセル領域となる。なお、符号３ｇ、３ｅの夫々は、トレンチゲート１４ｇおよびトレンチエミッタ１４ｅの夫々の断面パターンと、平面パターンとを対応付けるための引き出し線である。
以下、図１に示したＩＥ型ＩＧＢＴの製造方法を簡単に説明する。
まず、図３に示すように、例えばリン等のＮ型不純物が導入されたシリコン単結晶の半導体基板１Ｓを準備する。半導体基板１Ｓは、第１主面（表面）１ａと、第１主面１ａとは反対側の第２主面（裏面）１ｂとを有する。
半導体基板１ＳにおけるＮ型不純物の不純物濃度は、例えば２×１０１４ｃｍ−３程度である。半導体基板１Ｓの厚さは、例えば４５０μｍ〜１,０００μｍ程度である。
次に、レジストパターンをマスクとしたイオン注入法により、半導体基板１Ｓの第１主面１ａにＮ型ホールバリア層２４を形成するためのＮ型不純物２４ａを導入する。このときのイオン注入条件としては、例えばイオン種をリンとし、ドーズ量を６×１０１２ｃｍ−２程度とし、注入エネルギーを２００ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
次に、レジストパターンをマスクとしたイオン注入法により、半導体基板１Ｓの第１主面１ａにＰ型フローティング層１６を形成するためのＰ型不純物１６ａを導入する。このときのイオン注入条件としては、例えばイオン種をボロンとし、ドーズ量を３．５×１０１３ｃｍ−２程度とし、注入エネルギーを７５ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
次に、図４に示すように、例えば酸化シリコン膜からなるハードマスク（エッチングマスク）ＨＤを用いるエッチングにより、半導体基板１Ｓの第１主面１ａ側に、トレンチ（溝）２１ｅ、２１ｇを形成する。このエッチングは、異方性ドライエッチングが用いられ、エッチングガスとしては、例えばＣｌ２／Ｏ２系ガス又はＳＦ６／Ｏ２系ガスを、好適なものとして例示することができる。
ハードマスクＨＤは、図５に示すように、半導体基板１Ｓの第１主面１ａ上に、ストライプ状の第１領域ＳＴＲ１と、第１領域ＳＴＲ１に沿って所定の間隔で配置されたストライプ状の第２領域ＳＴＲ２とを規定するように形成される。
第１領域ＳＴＲ１の幅Ｗ１は、第２領域ＳＴＲ２の幅Ｗ２よりも広くされているので、同じ工程で異方性ドライエッチングを施した場合に、トレンチ２１ｅの深さが、トレンチ２１ｇの深さより深く形成される。トレンチ２１ｅ及びトレンチ２１ｇの夫々の深さは、例えば、０.５μｍ及び０．４μｍを好適な値として例示することができる。
また、幅Ｗ１及び幅Ｗ２の夫々は、例えば０.８μｍ及び０.４μｍを、好適な値として例示することができる。第１領域ＳＴＲ１の幅が広くなっているので、シリコンのエッチレートが大きくなり、その分、トレンチ２１ｅが深く形成される。従って、同一工程のエッチングにより深さの異なるトレンチが形成できる。
次に、図６に示すように、ハードマスクＨＤを除去後、Ｎ型不純物２４ａ及びＰ型不純物１６ａに対して、例えば１２００℃、３０分程度の熱処理を施し、引き延ばし拡散を行い、Ｐ型フローティング層１６およびＮ型ホールバリア層２４を形成する。
尚、ハードマスクＨＤの除去は、熱処理後でもよい。
Ｐ型フローティング層１６の端部はトレンチ２１ｅ、２１ｇの底面部を覆うように形成される。また、トレンチ２１ｇの深さが浅いため、トレンチ２１ｇの底面部はＰ型フローティング層１６によって厚く覆われる構造になる。トレンチ２１ｇの底面部におけるＰ型フローティング層１６の厚さは、例えば、０.５μｍを好適な値として例示することができる。
また、引き延ばし拡散の際に、Ｎ型の半導体基板１Ｓのうち、Ｐ型フローティング層１６およびＮ型ホールバリア層２４の下部に残った領域が、Ｎ型ドリフト層２０となる。
トレンチ２１ｅとトレンチ２１ｇとの間に形成されたＮ型ホールバリア層２４は、ＩＥ型ＩＧＢＴの動作時に、正孔がＰ型ベース層に達して排出されることを抑制し、正孔に対しバリアとして機能する。Ｎ型ホールバリア層２４の不純物濃度は、Ｎ型ドリフト層２０におけるＮ型の不純物濃度よりも高く、かつ、後述するＮ型エミッタ層１２のＮ型の不純物濃度よりも低く設定される。
次に、図７に示すように、例えば熱酸化法により、トレンチ２１ｅ及びトレンチ２１ｇの各々の内壁に、例えば酸化シリコン膜からなるゲート絶縁膜ＧＩＥ、ＧＩＧを形成する。ゲート絶縁膜ＧＩＥ、ＧＩＧの厚さは、例えば０．１２μｍ程度である。
ゲート絶縁膜ＧＩＥ、ＧＩＧは、半導体基板１Ｓの第１主面１ａ上にも形成される。
次に、半導体基板１Ｓの主面１ａ上とトレンチ２１ｅ、２１ｇの内部とに、例えばＣＶＤ（Chemical Vapor Deposition）法により、リンがドープされた多結晶シリコン膜からなる導電性膜２７を成膜する。導電性膜２７の厚さは、例えば０．５μｍ〜１．５μｍ程度である。
次に、図８に示すように例えばドライエッチング法により、導電性膜２７に対してエッチバック処理を施すことにより、トレンチ２１ｅ、２１ｇの内部にゲート絶縁膜ＧＩＥ、ＧＩＧを介して導電性膜２７を埋め込むように形成する。このドライエッチングのガスとしては、例えば、ＳＦ６／Ｏ２系ガスを好適なものとして例示することができる。この工程により、導電性膜２７が加工されたトレンチエミッタ１４ｅ及びトレンチゲート１４ｇが形成される。
次に、例えばドライエッチング法により、トレンチ２１ｇ、２１ｅの内部以外のゲート絶縁膜ＧＩＧ、ＧＩＥを除去する。
次に、例えば熱酸化法またはＣＶＤ法により、半導体基板１Ｓの主面１ａ上に、後続のイオン注入用の比較的薄い、例えばゲート絶縁膜ＧＩＧ、ＧＩＥと同程度の、酸化シリコン膜からなる絶縁膜２２ａを形成する。
次に、図９に示すように、レジストパターンをマスクとしたイオン注入法により、半導体基板１Ｓの第１主面１ａにＰ型不純物を導入することによって、Ｐ型ベース層１５及びＰ型層１５ａを形成する。イオン注入条件は、例えばイオン種をボロンとし、ドーズ量を３×１０１３ｃｍ−２程度とし、注入エネルギー７５ｋｅＶ程度を、好適なものとして例示することができる。
Ｐ型ベース層１５は、トレンチゲート１４ｇの一側面にゲート絶縁膜ＧＩＧを介して接するよう、Ｎ型ホールバリア層２４の表面上に形成される。また、Ｐ型層１５ａは、Ｐ型ベース層１５と同一の工程で、Ｐ型フローティング層１６の表面上に形成される。
次に、レジストパターンをマスクとしたイオン注入法により、Ｐ型ベース層１５の表面にＮ型不純物を導入することによって、Ｎ型エミッタ層１２を形成する。イオン注入条件としては、例えばイオン種を砒素とし、ドーズ量を５×１０１５ｃｍ−２程度とし、注入エネルギー８０ｋｅＶ程度を、好適なものとして例示することができる。
次に、図１０に示すように、半導体基板１Ｓの第１主面１ａ上に、例えばＣＶＤ法等により、例えばＰＳＧ（Phosphorus Silicate Glass）膜からなる層間絶縁膜２６を形成する。層間絶縁膜２６の厚さは、例えば０．６μｍ程度である。この層間絶縁膜２６の材料としては、ＰＳＧ膜のほか、ＢＰＳＧ（Boron Phosphorus Silicate Glass）膜、ＮＳＧ（Non-doped Silicate Glass）膜、ＳＯＧ（Spin On Glass）膜、またはこれらの複合膜等を好適なものとして例示することができる。
次に、レジストパターンをマスクとした異方性ドライエッチング法により、層間絶縁膜２６に開口１１を形成する。この異方性ドライエッチングのガスとしては、例えばＡｒガス、ＣＨＦ３ガスおよびＣＦ４ガスからなる混合ガス等を、好適なものとして例示することができる。続いて、異方性ドライエッチング法により、層間絶縁膜２６の開口１１から露出する半導体基板１Ｓの第１主面１ａをエッチングすることにより、Ｐ型ベース層１５およびトレンチエミッタ２１ｅの途中まで達するコンタクト溝１１ａが形成される。
次に、コンタクト溝１１ａを通して、Ｐ型不純物をイオン注入することにより、Ｐ型ラッチアップ防止層２３を形成する。イオン注入条件としては、例えばイオン種をボロンとし、ドーズ量を１×１０１５ｃｍ−２程度とし、注入エネルギー１００ｋｅＶ程度を、好適なものとして例示することができる。
次に、例えばコンタクト溝１１ａを通して、Ｐ型不純物をイオン注入することにより、Ｐ型ベースコンタクト層２５を形成する。イオン注入条件としては、例えばイオン種をボロンとし、ドーズ量を５×１０１５ｃｍ−２程度とし、注入エネルギー８０ｋｅＶ程度を、好適なものとして例示することができる。Ｐ型ベースコンタクト層２５におけるＰ型の不純物濃度は、Ｐ型ラッチアップ防止層２３におけるＰ型の不純物濃度よりも高く設定される。
次に、図１１に示すように、エミッタ電極８を開口１１及びコンタクト溝１１ａの内部を含む層間絶縁膜２６上に形成する。エミッタ電極８は、例えば以下のような手順で、積層膜として形成される。
まず、例えばスパッタリング法により、半導体基板１Ｓの第１主面１ａ上に、バリアメタル膜としてチタンタングステン膜を形成する。チタンタングステン膜の厚さは、例えば０．２μｍ程度である。
次に、例えば６００℃程度、１０分程度のシリサイドアニールを窒素雰囲気において実行した後、チタンタングステン膜上の全面に、コンタクト溝１１ａの内部を埋め込むように、例えばスパッタリング法により、アルミニウム系金属膜を形成する。アルミニウム系金属膜は、例えば数％シリコンが添加されたアルミニウム膜で構成され、厚さは、５μｍ程度である。
次に、レジストパターンをマスクとしたドライエッチング法により所定のパターンに加工することによって、チタンタングステン膜とアルミニウム系金属膜の積層膜からなるエミッタ電極８を形成する。このドライエッチングのガスとしては、例えばＣｌ２／ＢＣｌ３ガス等を、好適なものとして例示することができる。
エミッタ電極８は、層間絶縁膜２６を介して、Ｎ型エミッタ層１２、Ｐ型ベースコンタクト層２５、Ｐ型ラッチアップ防止層２３及びトレンチエミッタ１４ｅの夫々に電気的に接続される。
次に、半導体基板１Ｓの第２主面１ｂに対して、バックグラインディング処理を施すことによって、半導体基板１Ｓの最初の厚さである８００μｍ程度の厚さを、必要に応じて、例えば３０μｍ〜２００μｍ程度に薄型化する。ＩＥ型ＩＧＢＴの耐圧を例えば６００Ｖ程度に設計する場合、半導体基板１Ｓの最終的な厚さを７０μｍ程度に設定することが好ましい。また、必要に応じて、バックグラインディング処理のダメージ除去のために、ケミカルエッチングを第２主面１ｂに施すことができる。
次に、図１２に示すように、薄型化された半導体基板１Ｓの第２主面１ｂに、例えばイオン注入法により、Ｎ型不純物を導入することによって、Ｎ型バッファ層１９を形成する。このときのイオン注入条件としては、例えばイオン種をリンとし、ドーズ量を７×１０１２ｃｍ−２程度とし、注入エネルギー３５０ｋｅＶ程度を、好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体基板１Ｓの第２主面１ｂに対して、レーザアニールを実施する。
次に、半導体基板１Ｓの主面１ｂに、例えばイオン注入法により、Ｐ型不純物を導入することによって、Ｐ型コレクタ層１８を形成する。このときのイオン注入条件としては、例えばイオン種をボロンとし、ドーズ量を１×１０１３ｃｍ−２程度とし、注入エネルギー４０ｋｅＶ程度を、好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体基板１Ｓの主面１ｂに対して、レーザアニールを実施する。
次に、例えばスパッタリング法により、Ｐ型コレクタ層１８の表面に、コレクタ電極１７を形成する。
上記プロセスにより、図１に示したＩＥ型ＩＧＢＴを製造することができる。ここで、デバイス構造をより具体的に例示するために、デバイス各部の主要寸法の一例を示す。
トレンチエミッタ１４ｅとトレンチゲート１４ｇとの間隔は約０．８μｍ〜０．９μｍ程度、Ｐ型フローティング層１６の幅は約３．３μｍ程度であり、夫々は、所謂セルピッチ及びセル間ピッチである。また、Ｎ型エミッタ層１２の深さは、２５０ｎｍ程度、Ｐ型ベース層１５の深さは、０．８μｍ程度、Ｐ型ラッチアップ防止層２３の深さは、１．４μｍ程度、Ｐ型フローティング層１６の深さは、４．５μｍ程度である。また、Ｎ型バッファ層１９の厚さは、１．５μｍ程度、Ｐ型コレクタ層１８の厚さは、０．５μｍ程度である。なお、半導体基板１Ｓの厚さは求められる耐圧に応じて変えることが可能である。例えば、耐圧１２００ボルトでは、１２０μｍ程度、耐圧４００ボルトでは、４０μｍ程度を好適な値として例示できる。
（変形例１）
図１４は、一実施の形態の変形例１に係る半導体装置の構成を示す要部断面図である。
変形例１において、図１に示した構成と異なる点は、トレンチゲート１４ｇを挟むようにトレンチエミッタ１４ｅが形成される点である。また、トレンチエミッタ１４ｅの平面形状は、トレンチゲート１４ｇを囲むように一体に形成される。この構成によれば、トレンチゲート１４ｇの底面部にかかる電界を図１に示す構成よりも緩和することが可能であり、電気的信頼性を更に向上することができる。また、トレンチエミッタ１４ｅがトレンチゲート１４ｇとＰ型フローティング層１６との間に配置されるので、トレンチゲート１４ｇの電位変動を更に抑制することができる。
（変形例２）
図１５は、一実施の形態の変形例２に係る半導体装置の構成を示す要部断面図である。
変形例２において、図１に示した構成と異なる点は、アクティブ領域において、トレンチエミッタ１４ｅの深さをトレンチゲート１４ｇより浅く形成し、Ｎ型ホールバリア層２４の下部のＰ型フローティング層１６をトレンチエミッタ１４ｅの底面部を覆うように形成し、更に、トレンチゲート１４ｇの外側にトレンチゲート１４ｇの深さより深いトレンチエミッタ１４ｅを形成する点である。
この構成によれば、Ｐ型フローティング層１６によって、Ｐ型ボディ層のボトム部の電界を緩和することが可能となる。トレンチエミッタ１４ｅの底面部の電界を緩和できるので、Ｎ型ホールバリア層２４の更なる高濃度化が可能となりＩＥ効果を向上させることができる。また、アクティブ領域において、トレンチエミッタ１４ｅよりもトレンチゲート１４ｇが深く形成されるので、トレンチゲート１４ｇの底面部の電界強度が高くなることが懸念されるが、トレンチゲート１４ｇの外側にトレンチゲート１４ｇよりも深いトレンチエミッタ１４ｅを形成することで、トレンチゲート１４ｇの底面部の電界を緩和することができる。
上記変形例２に記載の構成の特徴は、
第１主面及び前記第１主面とは反対側の第２主面を有する半導体基板と、
前記第１主面に形成されたストライプ状のトレンチゲートと、
前記第１主面に形成され、かつ、前記トレンチゲートに対向するように配置されたストライプ状の第１トレンチエミッタと、
平面視において、前記トレンチゲートと前記第１トレンチエミッタで囲まれた領域の前記第１主面に形成され、かつ、前記トレンチゲートの一側面に配置されたＮ型エミッタ層及びＰ型ベース層と、
前記第１主面に形成され、前記第１トレンチエミッタの一側面に配置され、かつ、前記ベース層より高不純物濃度のＰ型ベースコンタクト層と、
前記第１主面に形成され、前記トレンチゲートに対向するように配置され、かつ、前記第１トレンチエミッタと反対側に配置されたストライプ状の第２トレンチエミッタと、
平面視において、前記トレンチゲート及び前記第２トレンチエミッタの外側の前記第１主面に形成されたＰ型フロ−ティング層と、
前記Ｐ型ベースコンタクト層、前記第１トレンチエミッタ及び前記Ｎ型エミッタ層に共通接続されたエミッタ電極と、
前記第２主面に形成されたＰ型コレクタ層と、
前記Ｐ型コレクタ層と前記Ｐ型ベース層との間の前記半導体基板中に形成されたＮ型ドリフト層とを有し、
前記半導体基板の厚さ方向において、前記第１トレンチエミッタの底面部は、前記トレンチゲートの底面部より浅い位置に配置され、
前記半導体基板の厚さ方向において、前記第２トレンチエミッタの底面部は、前記トレンチゲートの底面部より深い位置に配置され、
前記トレンチゲートの外側に配置された前記Ｐ型フロ−ティング層は、前記１トレンチエミッタの底面部を覆うように形成される、ことにある。
更に、上記変形例２に記載の構成の特徴は、
前記半導体基板の厚さ方向において、前記Ｐ型ベース層と前記Ｎ型ドリフト層との間に形成され、かつ、前記Ｎ型ドリフト層より高不純物濃度のＮ型層を有し、
前記Ｐ型フロ−ティング層は、前記高不純物濃度のＮ型層の底面部を覆うように形成さる、ことにある。
（効果）
以上のように、本実施の形態に係る半導体装置では、トレンチゲートとトレンチエミッタとを互いに対向するように配置したので、ＩＥ型ＩＧＢＴのＩＥ効果を向上することができる。更に、トレンチエミッタ１４ｅの深さをトレンチゲート１４ｇの深さより深く形成したので、半導体装置の電気的信頼性を向上することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明した。しかしながら、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更され得る。
例えば、半導体基板１Ｓは、高不純物濃度のＮ型半導体基板上に低不純物濃度のＮ型エピタキシャル層を形成した基板でもよい。
１Ｓ 半導体基板
１ａ 半導体基板の第１主面
１ｂ 半導体基板の第２主面
２ 平面模式図
３ 高抵抗領域
４ ターミネーション領域
８ エミッタ電極
１１ 開口
１１ａ コンタクト溝
１２ Ｎ型エミッタ層
１４ｅ トレンチエミッタ
１４ｇ トレンチゲート
１５ Ｐ型ベース層
１５ａ Ｐ型層
１６ Ｐ型フローティング層
１７ コレクタ電極
１８ Ｐ型コレクタ層
１９ Ｎ型バッファ層
２０ Ｎ型ドリフト層
２１ｅ トレンチ
２１ｇ トレンチ
２２ａ 絶縁膜
２３ Ｐ型ラッチアップ防止層
２４ Ｎ型ホールバリア層
２５ Ｐ型ベースコンタクト層
２６ 層間絶縁膜
ＧＩＧ 絶縁膜
ＧＥＧ 絶縁膜
ＨＭ ハードマスク
ＳＴＲ１ ストライプ状の第１領域
ＳＴＲ１ ストライプ状の第２領域
Ｗ１ トレンチエミッタ幅
Ｗ２ トレンチゲート幅

Claims (12)

  1. 第１主面及び前記第１主面と反対側の第２主面を有する半導体基板と、
    前記第１主面に形成されたストライプ状のトレンチゲートと、
    前記第１主面に形成され、かつ、前記トレンチゲートに対向するように配置されたストライプ状のトレンチエミッタと、
    平面視において、前記トレンチゲート及び前記トレンチエミッタで囲まれた領域の前記第１主面に形成され、かつ、前記トレンチゲートの一側面に配置されたＮ型エミッタ層及びＰ型ベース層と、
    前記第１主面に形成され、前記トレンチエミッタの一側面に配置され、かつ、前記ベース層より高不純物濃度のＰ型ベースコンタクト層と、
    平面視において、前記トレンチゲート及び前記トレンチエミッタの外側の前記第１主面に形成され、かつ、前記トレンチゲートの他側面及び前記トレンチエミッタの他側面に夫々配置されたＰ型フロ−ティング層と、
    前記Ｐ型ベースコンタクト層、前記トレンチエミッタ及び前記Ｎ型エミッタ層に共通接続されたエミッタ電極と、
    前記第２主面に形成されたＰ型コレクタ層と、
    前記Ｐ型コレクタ層と前記Ｐ型ベース層との間の前記半導体基板中に形成されたＮ型ドリフト層とを有し、
    前記半導体基板の厚さ方向において、前記トレンチエミッタの底面部は、前記トレンチゲートの底面部より前記Ｐ型コレクタ層に近い、
    半導体装置。
  2. 前記半導体基板の厚さ方向において、前記トレンチエミッタの深さは、前記トレンチゲートの深さより深い、請求項１に記載の半導体装置。
  3. 前記エミッタ電極は、Ｎ型エミッタ層及び前記Ｐ型ベース層に共通接続される、請求項１に記載の半導体装置。
  4. 前記半導体基板の厚さ方向において、前記Ｐ型ベース層と前記Ｎ型ドリフト層との間に形成され、かつ、前記Ｎ型ドリフト層より高不純物濃度のＮ型層を有する、
    請求項１に記載の半導体装置。
  5. 半導体基板に形成されたストライプ状のトレンチゲートと、
    平面視において、前記トレンチゲートと所定の間隔で配置され、かつ、前記トレンチゲートに沿うように前記半導体基板に形成されたトレンチエミッタと、
    を有し、
    前記半導体基板の厚さ方向において、前記トレンチエミッタの深さは、前記トレンチゲートの深さよりも深い、ＩＥ型ＩＧＢＴを有する半導体装置。
  6. 平面視において、前記トレンチゲート及び前記トレンチエミッタで囲まれた領域の前記半導体基板に形成され、かつ、前記トレンチゲートの一側面に配置されたＮ型エミッタ層及びＰ型ベース層と、
    前記半導体基板に形成され、前記トレンチエミッタの一側面に配置され、かつ、前記ベース層より高不純物濃度のＰ型ベースコンタクト層と、
    前記Ｐ型ベースコンタクト層、前記トレンチエミッタ及び前記エミッタ層に共通接続されたエミッタ電極と、
    平面視において、前記トレンチゲート及び前記トレンチエミッタの外側の前記半導体基板に形成され、かつ、前記トレンチゲートの他側面及び前記トレンチエミッタの他側面に夫々配置されたＰ型フロ−ティング層と、
    前記第２主面に形成されたＰ型コレクタ層と、
    前記Ｐ型コレクタ層と前記Ｐ型ベース層との間の前記半導体基板中に形成されたＮ型ドリフト層とを有する、請求項５に記載のＩＥ型ＩＧＢＴを有する半導体装置。
  7. 前記半導体基板の厚さ方向において、前記Ｐ型ベース層と前記Ｎ型ドリフト層との間に形成され、かつ、前記Ｎ型ドリフト層より高不純物濃度のＮ型層を有する、ＩＥ型ＩＧＢＴを有する請求項６に記載の半導体装置。
  8. （ａ）第１主面及び前記第１主面とは反対側の第２主面を有するＮ型の半導体基板を準備する工程、
    （ｂ）前記半導体基板の前記第１主面上に、ストライプ状の第１領域と、前記第１領域に沿って所定の間隔で配置されたストライプ状の第２領域とを規定するエッチングマスクを形成する工程、
    （ｃ）前記エッチングマスクによって規定された領域の前記半導体基板をエッチングすることによって、前記第１領域の前記半導体基板中に第１トレンチを形成し、前記第２領域の前記半導体基板中に第２トレンチを形成する工程、
    （ｄ）前記第１トレンチ及び前記第２トレンチ内に導電性膜を埋め込むことによって、前記第１トレンチ内にトレンチエミッタを形成し、前記第２トレンチ内にトレンチゲートを形成する工程、
    （ｅ）前記第１トレンチ及び前記第２トレンチに囲まれた領域の前記半導体基板の前記第１主面にＰ型ベース層を形成する工程、
    （ｆ）前記Ｐ型ベース層中にＮ型エミッタ層を形成する工程、
    （ｇ）前記半導体基板の前記第２主面にＰ型コレクタ層を形成する工程を有し、
    前記工程（ｂ）の前記エッチングマスクは、前記第１領域の幅が前記第２領域の幅よりも大きく形成され、
    前記工程（ｃ）において、前記第１トレンチの深さは、前記第２トレンチより深く形成される、ＩＥ型ＩＧＢＴを有する半導体装置の製造方法。
  9. 前記工程（ｃ）において、前記第１トレンチ及び前記第２トレンチは同一のエッチング工程により形成される、請求項８に記載のＩＥ型ＩＧＢＴを有する半導体装置の製造方法。
  10. 前記工程（ｄ）における前記導電性膜は、Ｎ型不純物が導入された多結晶シリコン膜である、請求項９に記載のＩＥ型ＩＧＢＴを有する半導体装置の製造方法。
  11. 前記工程（ｂ）に先立って、更に、前記半導体基板の前記第１主面上に、Ｐ型フローティング層を形成するためのＰ型不純物導入工程を有する、請求項１０に記載のＩＥ型ＩＧＢＴを有する半導体装置の製造方法。
  12. 前記工程（ｂ）に先立って、更に、前記半導体基板の前記第１主面上に、Ｎ型ホールバリア層を形成するためのＮ型不純物導入工程を有する、請求項１０に記載のＩＥ型ＩＧＢＴを有する半導体装置の製造方法。
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