WO2016006263A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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徹人 井上
昭彦 菅井
俊一 中村
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新電元工業株式会社
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    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • Patent Document 1 a semiconductor device including an element portion and a gate pad portion on the same semiconductor substrate is known (for example, see Patent Document 1).
  • FIG. 23 is a diagram for explaining a conventional semiconductor device 900.
  • reference numeral 926 denotes a protective insulating film.
  • a conventional semiconductor device 900 includes an element portion 970 and a gate pad portion 980 on the same semiconductor substrate 910 as shown in FIG.
  • the element portion 970 includes an n + type low resistance semiconductor layer 912, an n ⁇ type drift layer 914 located on the low resistance semiconductor layer 912, a p type body layer 916 located on the drift layer 914, and a body layer 916.
  • a gate trench 918 that is open and reaches the drift layer 914, an n-type source region that is disposed in the body layer 916 and that is at least partially exposed to the inner peripheral surface of the gate trench 918.
  • gate trench 918 is formed by a dry etching method.
  • the gate pad portion 980 has an n + -type low-resistance semiconductor layer 912, an n ⁇ -type drift layer 914 located on the low-resistance semiconductor layer 912, and a drift layer 914 that opens to the same depth as the gate trench 918 of the element portion 970.
  • the upper layer gate wiring 940 is provided.
  • the upper gate wiring 940 is formed above the lower gate wiring 938 via a protective insulating film 926, and the upper gate wiring 940 is electrically connected to the lower gate wiring 938 through a contact hole formed in the protective insulating film 926. Connected.
  • the mesa groove 952 is formed in the entire gate pad portion 980 by dry etching.
  • the mesa groove 952 is formed so as to have the same depth as the gate trench 918, and therefore, between the drift layer 914 and the body layer 916 of the element portion 970 at the time of reverse bias.
  • the depletion layer generated from the pn junction and extending toward the drift layer 914 can be extended to the gate pad portion 980, and the boundary between the element portion 970 and the gate pad portion 980 is compared with the case where the mesa groove 952 is not formed.
  • the curvature of the depletion layer in the vicinity (the degree of bending of the depletion layer) can be reduced. For this reason, the electric field is less likely to concentrate on the gate insulating layer in the gate trench closest to the gate pad portion 980 in the gate trench 918, and dielectric breakdown is less likely to occur. As a result, a high breakdown voltage semiconductor device is obtained.
  • the gate trench 918 and the mesa groove 952 whose opening width is significantly wider than that of the gate trench 918 so as to have the same depth, and the electrical characteristics of the manufactured semiconductor device vary. There is a fear.
  • the etching shape and / or the etching rate of the element portion 970 and the gate pad portion 980 are greatly different.
  • the depth of 952 may vary greatly.
  • the gate trench 918 and the mesa groove 952 are formed separately during the process of manufacturing the semiconductor device, the depths of the two differ within the range of manufacturing variations.
  • the present invention has been made in view of the above-described circumstances, and an object thereof is to provide a semiconductor device having a high breakdown voltage and in which variations in electrical characteristics are unlikely to occur. Moreover, it aims at providing the manufacturing method of the semiconductor device which manufactures such a semiconductor device.
  • the inventors of the present invention have made extensive studies in order to solve the above problems, and as a result, instead of forming a mesa groove having a significantly wide opening width in the gate pad portion, the second trench structure is formed, and the element portion is further formed.
  • the present inventors have found that the semiconductor device has a high breakdown voltage and hardly varies in electric characteristics, and has completed the present invention.
  • a semiconductor device of the present invention includes a first conductivity type drift layer, a second conductivity type body layer located on the drift layer opposite to the first conductivity type, and opening the body layer, and the drift A gate trench formed so as to reach the layer, the source region of the first conductivity type disposed in the body layer and formed with at least a part thereof exposed to the inner peripheral surface of the gate trench, A gate insulating layer formed on the inner peripheral surface of the gate trench, a gate electrode layer formed inside the gate trench via the gate insulating layer, and the gate electrode layer are insulated from and in contact with the source region An element portion having a source electrode layer formed in a state; a first conductivity type drift layer; a second conductivity type second conductivity type semiconductor layer located on the drift layer; and the second conductivity type semiconductor A semiconductor device comprising an insulating layer formed on a layer and a gate pad portion having a gate wiring formed on the insulating layer on the same wide gap semiconductor substrate, wherein the element portion is adjacent to the element A plurality of first protection trenche
  • the opening width of the second protection trench is preferably equal to the opening width of the first protection trench.
  • the depth of the second protection trench is equal to the depth of the first protection trench.
  • the first protection trench and the second protection trench are formed in the same process.
  • the second trench structure includes at least a second semiconductor region of a second conductivity type formed at the bottom of the second protection trench, and a side portion of the second protection trench. It is preferable that the second buried insulating layer is made of a conductor.
  • the second trench structure includes at least a second semiconductor region of a second conductivity type formed at the bottom of the second protection trench, and an inner periphery of the second protection trench. It is preferable that an inner peripheral surface insulating layer formed on the surface is further included, and the second buried layer is made of a conductor.
  • the second trench structure has a second conductivity type second semiconductor region formed at least at the bottom and side of the second protection trench, and the second protection trench. And a second sidewall insulating layer formed on the side portion of the first buried layer, and the second buried layer is preferably made of a conductor.
  • the second trench structure further includes a second semiconductor region of a second conductivity type formed at least at a bottom portion and a side portion of the second protection trench,
  • the two buried layers are preferably made of a conductor.
  • the second trench structure further includes an inner peripheral surface insulating layer formed on an inner peripheral surface of the second protective trench, and the second buried layer includes: It is preferable to consist of a conductor.
  • the conductor is preferably a metal.
  • the conductor is preferably a nonmetal.
  • the second trench structure further includes a second semiconductor region of a second conductivity type formed at least at a bottom portion and a side portion of the second protection trench,
  • the two buried layers are preferably made of an insulator.
  • the second buried layer is made of a metal layer that forms a Schottky contact with the drift layer at a bottom portion and a side portion of the second protection trench.
  • the first trench structure includes a first semiconductor region of a second conductivity type formed at least at the bottom of the first protection trench, and a side portion of the first protection trench.
  • the first buried layer is formed in the first protective trench through the first semiconductor region and the first sidewall insulating layer. It is preferable to consist of a conductor.
  • a method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device according to the above [5] or [6], wherein the inner peripheral surface of the first protection trench and the second protection Impurity introduction step of introducing impurities into at least one inner peripheral surface of the inner peripheral surface of the trench, and thermal oxidation of the inner peripheral surface of the first protective trench, to the inner peripheral surface of the first protective trench Forming a thermal oxide film, forming a first semiconductor region at a bottom of the first protection trench, and thermally oxidizing an inner peripheral surface of the second protection trench; A thermal oxide film is formed on the peripheral surface, and at least one of the processes of forming the second semiconductor region at the bottom of the second protective trench is performed, and the thermal oxidation process is performed.
  • Thermal oxidation A thermal oxide film removing step of removing, characterized in that it comprises in that order.
  • the opening width of each second protection trench is narrower than the opening width of the mesa groove in the conventional semiconductor device. For this reason, even when the first protection trench and the second protection trench are simultaneously formed during the process of manufacturing the semiconductor device, the etching shape and / or the etching rate of the element portion and the gate pad portion are not significantly different. The depth of the first protection trench and the depth of the second protection trench are not greatly different from the desired depth. For this reason, variations in the electrical characteristics of the manufactured semiconductor device are unlikely to occur.
  • both the first protection trench and the second protection trench are formed deeper than the gate trench. For this reason, since it is not necessary to form the gate trench, the first protection trench, and the second protection trench so as to have the same depth, the depth of the gate trench and the second protection trench are predetermined within the range of manufacturing variations. Even if the depth is different from the above, the electrical characteristics of the semiconductor device to be manufactured are less likely to vary.
  • the drift layer and the body of the element portion are applied at the time of reverse bias as in the case of the conventional semiconductor device.
  • the depletion layer generated from the pn junction with the layer and extending toward the drift layer can be extended to the gate pad portion, and the curvature of the depletion layer near the boundary between the element portion and the gate pad portion (the bending of the depletion layer) Degree) can be reduced.
  • the electric field is less likely to concentrate on the gate insulating layer in the gate trench closest to the gate pad portion of the gate trench, and dielectric breakdown is less likely to occur. As a result, a high breakdown voltage semiconductor device is obtained.
  • the element portion since the element portion has the first trench structure having the above-described structure, it is possible to spread the depletion layer between the adjacent first protective trenches. For this reason, it becomes possible to alleviate the concentration of the electric field on the gate insulating layer at the bottom of the gate trench, and dielectric breakdown of the gate insulating layer at the bottom of the gate trench hardly occurs. As a result, an even higher breakdown voltage semiconductor device is obtained.
  • the semiconductor device of the present invention since the element portion and the gate pad portion are provided on the high-breakdown-voltage wide gap semiconductor substrate, the semiconductor device can be made even higher-breakdown-voltage.
  • the thermal oxidation step and the thermal oxide film removal step described above are included, impurities are present on the inner peripheral surface of the first protective trench and / or the inner peripheral surface of the second protective trench. It is possible to remove the impurities introduced into the side walls of the first protection trench and / or the side walls of the second protection trench together with the thermal oxide film. Therefore, it is possible to form the first semiconductor region only at the bottom of the first protection trench and / or form the second semiconductor region only at the bottom of the second protection trench.
  • FIG. 1 is a diagram for explaining a semiconductor device 1 according to a first embodiment.
  • FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a diagram for explaining the function and effect of the semiconductor device 100 according to the first embodiment. It is a figure shown in order to demonstrate the semiconductor device 100a which concerns on Embodiment 2.
  • FIG. It is a figure shown in order to demonstrate the semiconductor device 100b which concerns on Embodiment 3.
  • FIG. It is a figure shown in order to demonstrate the semiconductor device 100c which concerns on Embodiment 4.
  • FIG. It is a figure shown in order to demonstrate the semiconductor device 100d which concerns on Embodiment 5.
  • FIG. 5 is a figure shown in order to demonstrate the semiconductor device 100a which concerns on Embodiment 2.
  • FIG. 10 is a diagram for explaining a semiconductor device 200 according to an eighth embodiment. It is a figure shown in order to demonstrate the conventional semiconductor device 900.
  • FIG. 1 is a diagram for explaining the semiconductor device 100 according to the first embodiment.
  • 1A is a plan view of the semiconductor device 100
  • FIG. 1B is a cross-sectional view taken along the line AA of FIG. 1A.
  • reference numeral 126 denotes an interlayer insulating film.
  • the interlayer insulating film 126, the source electrode layer 128, the field oxide layer 136, the lower gate wiring 138, and the upper gate wiring 140 are not shown.
  • the semiconductor device 100 is a semiconductor device including an element part 170 and a gate pad part 180 on the same wide gap semiconductor substrate 110 (hereinafter simply referred to as a semiconductor substrate 110). is there.
  • a 4H—SiC semiconductor substrate is used as the semiconductor substrate 110.
  • the element portion 170 includes an n-type low-resistance semiconductor layer 112, an n-type drift layer 114 located on the low-resistance semiconductor layer 112, and a p-type located on the drift layer 114.
  • the n-type source region 120 formed in step S1 the gate insulating layer 122 formed on the inner peripheral surface of the gate trench 118, and the gate electrode layer 124 formed inside the gate trench 118 via the gate insulating layer 122.
  • the source electrode layer 128 formed so as to be insulated from the gate electrode layer 124 and in contact with the source region 120.
  • the element unit 170 further includes a p-type body contact region 132 formed in a state of being disposed in the body layer 116.
  • a drain electrode layer 130 is provided on the back surface side (low resistance semiconductor layer 112 side).
  • the element portion 170 includes a plurality of first protection trenches 142 that are formed deeper than the gate trench 118 by opening the body layer 116 in a region between the adjacent gate trenches 118, and inner sides of the first protection trenches 142. And a first trench structure 146 having a first buried layer 144 formed on the first buried layer 144.
  • the first trench structure 146 includes a p-type first semiconductor region 148 formed at the bottom of the first protection trench 142 and a first sidewall insulating layer 150 formed at the side of the first protection trench 142. Also have.
  • the gate trench 118 is formed in a stripe shape as shown in FIG.
  • the cross-sectional shape of the gate trench 118 has a rounded bottom.
  • the gate electrode layer 124 is made of low resistance polysilicon.
  • the interlayer insulating film 126 is made of, for example, a SiO 2 film formed by a CVD method.
  • the first protective trench 142 is formed in a stripe shape.
  • the cross-sectional shape of the first protection trench 142 is a shape having a round bottom.
  • the depth of the first protective trench 142 is a depth that reaches the drift layer 114.
  • the pitch of the first protection trenches 142 is equal to the pitch of the gate trenches 118.
  • the first semiconductor region 148 is formed at the bottom of the first protection trench 142.
  • the first sidewall insulating layer 150 is made of, for example, a SiO 2 film formed by a CVD method.
  • the first buried layer 144 is made of a conductor.
  • the conductor is a metal, for example.
  • the first buried layer 144 is formed so as to be substantially flush with the surface on one side of the semiconductor substrate 110 (the side on which the source region 120 and the body contact region 132 are formed).
  • the gate pad portion 180 includes an n-type low-resistance semiconductor layer 112, an n-type drift layer 114 located on the low-resistance semiconductor layer 112, and a second conductivity type semiconductor layer (p-type semiconductor layer) located on the drift layer 114. 134, an insulating layer (field insulating layer) 136 formed on the p-type semiconductor layer 134, a lower gate wiring 138 formed on the field oxide layer 136, and an upper gate formed above the lower gate wiring 138 A wiring 140 is provided.
  • the gate pad portion 180 has a plurality of second protection trenches 152 that are formed deeper than the gate trench 118 by opening the p-type semiconductor layer 134, and a second protection trench 152 that is formed inside each of the second protection trenches 152.
  • a second trench structure 156 having a buried layer 154 is further included.
  • the second trench structure 156 includes at least a p-type second semiconductor region 158 formed at the bottom of the second protection trench 152, and a second sidewall insulating layer 160 formed at the side of the second protection trench 152. It has further.
  • the lower gate wiring 138 is made of polysilicon.
  • the upper gate wiring 140 is made of metal and wired so as to surround the outer periphery of the element portion 170. A part of the upper gate wiring 140 has a shape protruding toward the element portion 170, and the protruding portion becomes a region (gate pad portion 180) connected to an external circuit.
  • the second protection trench 152 is formed in a stripe shape.
  • the cross-sectional shape of the second protection trench 152 has a rounded bottom.
  • the second protection trench 152 is formed in the same process as the first protection trench 142.
  • the depth of the second protection trench 152 is equal to the depth of the first protection trench 142.
  • the width of the second protection trench 152 is equal to the width of the first protection trench 142 in the first embodiment, but may be changed as appropriate.
  • the pitch of the second protection trenches 152 may be the same as the pitch of the first protection trenches 142 or may be greatly different.
  • the second semiconductor region 158 is formed at the bottom of the second protection trench 152.
  • the second buried layer 154 is made of the same conductor as the first buried layer 144.
  • the conductor is a metal, for example.
  • the second buried layer 154 is formed so as to be substantially flush with the surface of one surface side of the semiconductor substrate 110 (the surface side on which the p-type semiconductor layer 134 is formed). As a result, the field oxide layer 136, the lower layer gate wiring 138, and the upper layer gate wiring 140 are not likely to be disconnected, and the occurrence of wiring defects can be prevented.
  • the semiconductor substrate 110 is prepared.
  • the semiconductor substrate 110 is formed by depositing the drift layer 114 on the 4H—SiC semiconductor substrate constituting the low-resistance semiconductor layer 112 (on one side of the low-resistance semiconductor layer 112) by the epitaxial growth method,
  • the type semiconductor layer 134 is formed by epitaxial growth.
  • a mask (not shown) having an opening in a region corresponding to the source region 120 is formed, and n-type impurities (for example, phosphorus ions) are introduced through the mask by an ion implantation method.
  • a mask (not shown) having an opening in a region corresponding to the body contact region 132 is formed, and p-type impurities (for example, aluminum ions) are introduced through the mask by an ion implantation method.
  • activation annealing of n-type impurities and p-type impurities is performed to form the source region 120 and the body contact region 132 (see FIG. 2A).
  • a mask (SiO 2 mask) M1 having an opening in each of a region corresponding to the first protection trench 142 and a region corresponding to the second protection trench 152 is provided.
  • the body layer 116 and the p-type semiconductor layer 134 are opened by the anisotropic dry etching method using the mask M1 to form the first protection trench 142 and the second protection trench 152 (see FIG. 2B). ).
  • activation annealing of the p-type impurity is performed by performing a heat treatment on the semiconductor substrate 110 (see FIG. 3B).
  • reference numerals 148 ′ and 158 ′ indicate that the p-type impurity is activated. Shows the area that was created.) Note that the activation annealing treatment of the source region 120 and the body contact region 132 may be performed simultaneously with the activation annealing treatment.
  • thermal oxide film OF1 is formed on the inner peripheral surface of the first protective trench 142, and the first semiconductor region is formed at the bottom of the first protective trench 142.
  • a step of forming the second semiconductor region 158 is performed (thermal oxidation step, see FIG. 4A).
  • the thermal oxide film OF1 formed in the thermal oxidation process is removed by etching (thermal oxide film removal process, see FIG. 4B).
  • the oxidation of the side portions of the first protection trench 142 and the second protection trench 152 is performed. Since the rate is faster than the oxidation rate at the bottom, even if all the regions where impurities are introduced at the side become thermal oxide films, not all the regions where impurities are introduced at the bottom become thermal oxide films. . Therefore, even if the thermal oxide film is removed thereafter, the first semiconductor region 148 remains at the bottom of the first protection trench 142 and the second semiconductor region 158 remains at the bottom of the second protection trench 152. It becomes.
  • the inside of the first protection trench 142 and the inside of the second protection trench 152 are filled with silicon dioxide 162 (see FIG. 5A).
  • a protective oxide film OF 2 is formed on the surface of the semiconductor substrate 110.
  • etching is performed to leave the protective oxide film OF2 corresponding to the gate pad portion 180, and the protective oxide film OF2 of the element portion 170. Is removed (see FIG. 5B).
  • an etch stop film ES is formed.
  • the etch stop film ES is made of SiN, for example.
  • a mask (SiO 2 mask) M2 having an opening in a region corresponding to the gate trench 118 is formed, and the etch stop film ES and the body layer 116 are etched by anisotropic dry etching using the mask M2.
  • a gate trench 118 having a depth reaching the drift layer 114 is formed (see FIG. 6A).
  • the mask M2 and the etch stop film ES are removed.
  • the insulating oxide film OF3 is formed on the inner peripheral surface and the surface of the gate trench 118 by performing heat treatment as necessary. Note that the insulating oxide film OF3 formed on the inner peripheral surface of the gate trench 118 becomes the gate insulating layer 122 (see FIG. 6B). Note that in forming the gate insulating layer 122, a thermal oxidation method and a CVD method may be used in combination, or other methods preferably used for forming the gate insulating layer 122 may be applied.
  • a low-resistance polysilicon is deposited inside the gate trench 118 via the gate insulating layer 122 by CVD, and patterned to form the gate electrode layer 124 (see FIG. 7A). .
  • an oxide film OF4 made of SiO 2 is formed over the entire element portion 170 using a CVD method or the like.
  • a mask M3 is formed over the region corresponding to the gate electrode layer 124 (see FIG. 7B), and the insulating oxide film OF3 and the oxide film OF4 in regions other than the regions described above are removed by anisotropic etching. To do.
  • a part (or all) of the protective oxide film OF2 may be removed at the same time.
  • a lower layer portion 126 ′ of the interlayer insulating film is formed above the gate trench 118 (see FIG. 8A).
  • first side wall insulating layer 150 and the second side wall insulating layer 160 are formed on the inner peripheral surfaces of the first protection trench 142 and the second protection trench 152, respectively. Specifically, after an oxide film is formed over the entire area of the element portion 170 and the gate pad portion 180, regions other than the side portions of the first protection trench 142 and other than the side portions of the second protection trench 152 are formed by anisotropic etching. The oxide film in the region is removed to form a first sidewall insulating layer 150 and a second sidewall insulating layer 160 (see FIG. 9A).
  • a source contact metal (not shown) is formed over the entire area of the element portion 170 and the gate pad portion 180 by, eg, sputtering.
  • the source contact metal in the region corresponding to the interlayer insulating film 126 is removed.
  • a barrier metal may be formed in advance in a region corresponding to the interlayer insulating film 126.
  • a drain contact metal (not shown) is formed on the other surface side (low resistance semiconductor layer 112 side) of the semiconductor substrate 110.
  • heat treatment is performed at 1000 ° C., for example, between the source region 120 and the body contact region 132 and the source contact metal, between the low-resistance semiconductor layer 112 and the drain contact metal, and between the first semiconductor region 148 and the source contact metal. And ohmic contact is obtained between the second semiconductor region 158 and the source contact metal.
  • a metal layer is formed over the entire area of the element portion 170 and the gate pad portion 180 by CVD or the like, and at least the inside of the first protection trench 142 and the inside of the second protection trench 152 are filled with metal (FIG. 9B). )reference.).
  • the metal is etched to remove the metal in the region other than the inside of the first protection trench 142 and the region other than the inside of the second protection trench 152, and the first made of metal inside the first protection trench 142.
  • a buried layer 144 is formed, and a second buried layer 154 made of metal is formed inside the second protective trench 152 (see FIG. 10A). At this time, the metal is removed until both the upper surface of the first protection trench 142 and the upper surface of the second protection trench 152 are substantially flush with the surface of the semiconductor substrate 110.
  • a field oxide layer 136 is formed on the surface of the semiconductor substrate 110 (see FIG. 10B). At this time, on the gate trench 118, the field oxide layer 136 and the lower layer portion 126 ′ of the interlayer insulating film constitute the interlayer insulating film 126.
  • the oxide film on the upper surface of the first buried layer 144 is etched to open a source contact hole and a gate contact hole (not shown) (see FIG. 11A).
  • Step of forming source electrode layer, gate wiring and drain electrode layer Next, a metal layer is formed over the entire area of the element portion 170 and the gate pad portion 180, and the metal layer is formed between the element portion 170 and the gate pad portion 180.
  • the source electrode layer 128 and the gate wiring (lower gate wiring 138 and upper gate wiring 140) are formed (see FIG. 11B).
  • the drain electrode layer 130 is formed so as to cover the other surface side of the semiconductor substrate 110 (see FIG. 11B).
  • the semiconductor device 100 according to the first embodiment can be manufactured.
  • FIG. 12 is a diagram for explaining the operation and effect of the semiconductor device 100 according to the first embodiment.
  • a broken line indicates a depletion layer that is generated from a pn junction between the drift layer 114 and the body layer 116 and the p-type semiconductor layer 134 and spreads toward the drift layer 114 at the time of reverse bias.
  • the opening width of each second protection trench 152 is the opening of the mesa groove 952 in the conventional semiconductor device 900. It becomes narrower than the width. Therefore, even when the first protection trench 142 and the second protection trench 152 are formed at the same time during the process of manufacturing the semiconductor device, the etching shape and / or the etching rate of the element part 170 and the gate pad part 180 are greatly different. In other words, the depth of the first protection trench 142 and the depth of the second protection trench 152 are not significantly different from the desired depth. For this reason, variations in the electrical characteristics of the manufactured semiconductor device are unlikely to occur.
  • the first protection trench 142 and the second protection trench 152 are both formed deeper than the gate trench 118, and the gate trench 118, the first protection trench 142, and the second protection trench are formed. Since it is not necessary to form the trench 152 so as to have the same depth, even if the depth of the gate trench 118 and the depth of the second protective trench 152 are different from a predetermined depth within the range of manufacturing variation, the manufacturing is possible. Variations in the electrical characteristics of the semiconductor devices to be produced are unlikely to occur.
  • the gate pad portion 180 since the gate pad portion 180 has the second trench structure 156 having the above-described structure, as shown in FIG.
  • the depletion layer generated from the pn junction between the layer 114 and the body layer 116 and extending toward the drift layer 114 can be extended to the gate pad portion 180, and the depletion in the vicinity of the boundary between the element portion 170 and the gate pad portion 180.
  • the curvature of the layer (the degree of bending of the depletion layer) can be reduced. For this reason, the electric field is less likely to concentrate on the gate insulating layer 122 of the gate trench closest to the gate pad portion 180 in the gate trench 118, and dielectric breakdown is less likely to occur. As a result, a high breakdown voltage semiconductor device is obtained.
  • the element unit 170 since the element unit 170 includes the first trench structure 146 having the above-described structure, it is possible to expand the depletion layer between the adjacent first protection trenches 142. It becomes. For this reason, it is possible to alleviate the concentration of the electric field on the gate insulating layer 122 at the bottom of the gate trench 118, and the dielectric breakdown of the gate insulating layer 122 at the bottom of the gate trench 118 is less likely to occur. As a result, an even higher breakdown voltage semiconductor device is obtained.
  • the semiconductor device 100 since the element portion 170 and the gate pad portion 180 are provided in the high-breakdown-voltage wide-gap semiconductor substrate 110, the semiconductor device becomes even higher-breakdown-voltage.
  • the semiconductor device 100 since the second sidewall insulating layer 160 is formed on the side portion of the second protection trench 152, the second trench structure 156 and the drift layer 114 are interposed between them. The flowing leak current can be suppressed.
  • the semiconductor device 100 since the first sidewall insulating layer 150 is formed on the side portion of the first protection trench 142, the first trench structure 146 and the drift layer 114 are interposed between them. The flowing leak current can be suppressed.
  • the first protection trench 142 and the second protection trench 152 are formed in the same process, and thus a highly productive semiconductor device is obtained.
  • the semiconductor device 100 since the depth of the second protection trench 152 is equal to the depth of the first protection trench 142, depletion in the vicinity of the boundary between the element portion 170 and the gate pad portion 180 is performed.
  • the curvature of the layer (the degree of bending of the depletion layer) can be reduced. As a result, an even higher breakdown voltage semiconductor device is obtained.
  • the inner peripheral surface of the first protective trench 142 and the inner peripheral surface of the second protective trench 152 include the above-described thermal oxidation step and the above-described thermal oxide film removal step. It is possible to remove the impurities introduced into the side walls of the first protective trench 142 and the second protective trench 152 together with the thermal oxide film OF1 when introducing the impurities into the first protective trench 142. Accordingly, the first semiconductor region 148 can be formed only at the bottom of the first protection trench 142 and the second semiconductor region 158 can be formed only at the bottom of the second protection trench 152.
  • a semiconductor device (not shown) according to the modification basically has the same configuration as that of the semiconductor device 100 according to the first embodiment, but the material of the second embedded layer is the semiconductor device 100 according to the first embodiment. Different from the case of. That is, in the semiconductor device according to the modification, the conductor constituting the second buried layer is a nonmetal (for example, one containing SiN as a main component and containing hydrogen, or low resistance polysilicon).
  • the conductor constituting the second buried layer is a nonmetal (for example, one containing SiN as a main component and containing hydrogen, or low resistance polysilicon).
  • the semiconductor device according to the modified example is different from the semiconductor device 100 according to the first embodiment in that the material of the second buried layer is different from that in the semiconductor device 100 according to the first embodiment.
  • the pad portion has a plurality of second protection trenches, the opening width of each second protection trench is narrower than the opening width of the mesa groove 952 in the conventional semiconductor device 900. For this reason, even when the first protection trench and the second protection trench are simultaneously formed during the process of manufacturing the semiconductor device, the etching shape and / or the etching rate of the element portion and the gate pad portion are not significantly different.
  • the depth of the first protection trench and the depth of the second protection trench are not greatly different from the desired depth. For this reason, variations in the electrical characteristics of the manufactured semiconductor device are unlikely to occur.
  • the field oxide film forming step can be performed before forming the source contact metal and the drain contact metal. As a result, metal contamination is not substantially taken into the field oxide film, and the reliability is improved.
  • FIGS. 13 to 18 are views for explaining the semiconductor devices 100a to 100f according to the second to seventh embodiments.
  • FIGS. 13 to 18 the same parts as those in FIG.
  • FIGS. 19 to 21 are diagrams for explaining modifications of the semiconductor devices 100b, 100c, and 100f according to the third, fourth, and seventh embodiments (semiconductor devices 100g to 100i according to the modifications 2 to 4).
  • semiconductor devices 100g to 100i according to the modifications 2 to 4.
  • FIGS. 19 to 21 the same parts as those in FIGS. 14, 15 and 18 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the semiconductor devices 100a to 100f according to the second to seventh embodiments basically have the same configuration as that of the semiconductor device 100 according to the first embodiment, but the configuration of the second trench structure is the same as that of the semiconductor device 100 according to the first embodiment. Not the case.
  • the second trench structure 156a has the second sidewall insulating layer formed in the side portion of the second protective trench 152 instead of the second sidewall insulating layer.
  • An inner peripheral surface insulating layer 160a is formed on the bottom and sides of the protective trench 152.
  • the second semiconductor region 158b in the second trench structure 156b is formed at the bottom and side of the second protection trench 152.
  • the semiconductor device 100c according to the fourth embodiment as shown in FIG. 15, the second semiconductor region 158c in the second trench structure 156c is formed at the bottom and side of the second protection trench 152, and the second The trench structure 156c does not have the second sidewall insulating layer.
  • the second trench structure 156d is formed in place of the second sidewall insulating layer 160 formed on the side portion of the second protection trench 152. 2
  • the inner peripheral surface insulating layer 160d formed at the bottom and side of the protection trench 152 is provided, and the second semiconductor region is not provided.
  • the semiconductor device 100e according to the sixth embodiment as shown in FIG. 17, the second trench structure 156e does not have the second sidewall insulating layer, and the second semiconductor region 158e has the second protective trench 152.
  • the second buried layer 154e is made of an insulator.
  • the semiconductor device 100f according to the seventh embodiment as shown in FIG.
  • the second trench structure 156f does not have the second sidewall insulating layer and the second semiconductor region, and the second buried layer.
  • 154 f is made of a metal layer that forms a Schottky contact with the drift layer 114 at the bottom and sides of the second protection trench 152.
  • the semiconductor devices 100a to 100f according to the second to seventh embodiments are different from the semiconductor device 100 according to the first embodiment in the configuration of the second trench structure, but the semiconductor device 100 according to the first embodiment.
  • the gate pad portion 180 includes a plurality of second protection trenches 152, the opening width of each second protection trench 152 is narrower than the opening width of the mesa groove 952 in the conventional semiconductor device 900. Therefore, even when the first protection trench 142 and the second protection trench 152 are formed at the same time during the process of manufacturing the semiconductor device, the etching shape and / or the etching rate of the element part 170 and the gate pad part 180 are greatly different. In other words, the depth of the first protection trench 142 and the depth of the second protection trench 152 are not significantly different from the desired depth. For this reason, variations in the electrical characteristics of the manufactured semiconductor device are unlikely to occur.
  • the semiconductor devices 100a and 100d according to the second and fifth embodiments since the inner peripheral surface insulating layers 160a and 160d are provided instead of the second side wall insulating layers, the side portions of the second protective trench 152 are provided. The step of removing the oxide film in the other region can be omitted, and the semiconductor device can be easily manufactured.
  • the second protective trench 152 has the insulating layer (the second sidewall insulating layer or the inner peripheral surface insulating layer) on the bottom surface and the side surface. Therefore, the process of forming the insulating layer itself can be omitted, and it is not necessary to consider the reliability of the insulating layer as in the case where the insulating layer is formed. It becomes.
  • the configuration of the first trench structure may be the same as the configuration of the second trench structure (the semiconductors according to the modified examples 2 to 4).
  • the semiconductor devices 100a to 100f according to the second to seventh embodiments are different from the semiconductor device 100 according to the first embodiment except for the configuration of the second trench structure. Therefore, the semiconductor device 100 according to the first embodiment has a corresponding effect.
  • FIG. 22 is a view for explaining the semiconductor device 200 according to the eighth embodiment.
  • the same parts as those in FIG. 22 are identical to FIG. 22.
  • the semiconductor device 200 according to the eighth embodiment basically has the same configuration as that of the semiconductor device 100 according to the first embodiment, but is different from the first embodiment in that the low-resistance semiconductor layer is a p-type low-resistance semiconductor layer. This is different from the case of the semiconductor device 100.
  • the semiconductor device 200 according to the eighth embodiment is an IGBT as shown in FIG.
  • the semiconductor device 200 according to the eighth embodiment is different from the semiconductor device 100 according to the first embodiment in that the low-resistance semiconductor layer is a p-type low-resistance semiconductor layer.
  • the gate pad portion 280 has a plurality of second protection trenches 252
  • the opening width of each second protection trench 252 is larger than the opening width of the mesa groove 952 in the conventional semiconductor device 900. Narrow. Therefore, even when the first protection trench 242 and the second protection trench 252 are formed at the same time during the process of manufacturing the semiconductor device, the etching shape and / or the etching rate of the element part 270 and the gate pad part 280 are greatly different. In other words, the depth of the first protection trench 242 and the depth of the second protection trench 252 do not differ greatly from the desired depth. For this reason, variations in the electrical characteristics of the manufactured semiconductor device are unlikely to occur.
  • the semiconductor device 200 according to the eighth embodiment has the same configuration as the semiconductor device 100 according to the first embodiment except that the low-resistance semiconductor layer is a p-type low-resistance semiconductor layer. 1 has a corresponding effect among the effects of the semiconductor device 100 according to 1.
  • the first buried layer and the second buried layer may be formed from the same material, or may be formed from different materials.
  • the thermal oxide film is formed on the inner peripheral surfaces of the first protective trench and the second protective trench, and then the thermal oxide film is removed to remove the first semiconductor region and the second semiconductor region.
  • the present invention is not limited to this.
  • the first semiconductor region and the second semiconductor region may be formed by preventing impurities from being introduced into the respective sides of the first protection trench and the second protection trench by forming a mask.
  • the first protective trench and the second protective trench are formed in the same process, but the present invention is not limited to this.
  • the first protective trench may be formed after forming the second protective trench, or the second protective trench may be formed after forming the first protective trench.
  • the activation annealing treatment of the source region 120 and the body contact region 132 and the activation annealing treatment of the first semiconductor region 148 and the second semiconductor region 158 are performed separately. Is not limited to this.
  • the activation annealing process for the source region 120 and the body contact region 132 and the activation annealing process for the first semiconductor region 148 and the second semiconductor region 158 may be performed simultaneously.
  • the surface on which the drift layer 114 is formed in the 4H—SiC semiconductor substrate is the (0001) Si surface, but the present invention is not limited to this. Absent.
  • the surface on which the drift layer 114 is formed may be the (000-1) C surface side surface.
  • the body layer 116 and the p-type semiconductor layer 134 are formed by the epitaxial growth method, but the present invention is not limited to this.
  • the body layer 116 and the p-type semiconductor layer 134 may be formed by an ion implantation method.
  • first protection trench 144 ... first buried layer, 146 ... 1st trench structure, 148 ... 1st semiconductor region, 150 ... 1st side wall insulating layer, 152 ... 2nd protection Wrench, 154, 154e, 154f ... second buried layer, 156, 156a, 156b, 156c, 156d, 156e, 156f, 256 ... second trench structure, 158, 158b, 158c, 158e, 258 ... second semiconductor region, 160 ..., 160a, 260 ... second sidewall insulating layer, 162 ... silicon dioxide, 220 ... emitter region, 228 ... emitter electrode layer, 230 ... collector electrode layer, ES ... etch stop film, OF1 ... thermal oxide film, OF2 ... protection Oxide film, OF3 ... Insulating oxide film, OF4 ... Oxide film

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Abstract

本発明の半導体装置１００は、素子部１７０と、ゲートパッド部１８０とを同一のワイドギャップ半導体基板１１０に備える半導体装置であって、素子部１７０は、隣接するゲートトレンチ１１８の間の領域においてボディ層１１６を開口しゲートトレンチ１１８よりも深く形成されている複数の第１保護トレンチ１４２と、各第１保護トレンチ１４２のそれぞれの内側に形成されている第１埋込層１４４とを有する第１トレンチ構造１４６をさらに有し、ゲートパッド部１８０は、複数の第２保護トレンチ１５２と、各第２保護トレンチ１５２のそれぞれの内側に形成されている第２埋込層１５４とを有する第２トレンチ構造１５６をさらに有する。 本発明の半導体装置１００によれば、高耐圧、かつ、電気特性にバラツキが生じ難い半導体装置となる。

Description

半導体装置及び半導体装置の製造方法
　本発明は、半導体装置及び半導体装置の製造方法に関する。
　従来、素子部とゲートパッド部とを同一の半導体基板に備える半導体装置が知られている（例えば、特許文献１参照。）。
　図２３は、従来の半導体装置９００を説明するために示す図である。図２３中、符号９２６は保護絶縁膜を示す。
　従来の半導体装置９００は、図２３に示すように、素子部９７０とゲートパッド部９８０とを同一の半導体基板９１０に備える。
　素子部９７０は、ｎ＋型の低抵抗半導体層９１２、低抵抗半導体層９１２上に位置するｎ－型のドリフト層９１４、ドリフト層９１４上に位置するｐ型のボディ層９１６、ボディ層９１６を開口しドリフト層９１４に達するように形成されているゲートトレンチ９１８、ボディ層９１６内に配置され少なくとも一部をゲートトレンチ９１８の内周面に露出させた状態で形成されているｎ型のソース領域９２０、ゲートトレンチ９１８の内周面に形成されているゲート絶縁層９２２、ゲート絶縁層９２２を介してゲートトレンチ９１８の内側に形成されているゲート電極層９２４及びゲート電極層９２４とは絶縁されソース領域９２０と接した状態で形成されているソース電極層９２８を有する。なお、ゲートトレンチ９１８はドライエッチング法により形成されている。
　ゲートパッド部９８０は、ｎ＋型の低抵抗半導体層９１２、低抵抗半導体層９１２上に位置するｎ－型のドリフト層９１４、ドリフト層９１４を開口し素子部９７０のゲートトレンチ９１８と同じ深さになるように形成されているメサ溝９５２、メサ溝９５２の上方に形成されている絶縁層９３６、絶縁層９３６上に形成されている下層ゲート配線９３８、下層ゲート配線９３８の上方に形成されている上層ゲート配線９４０を有する。上層ゲート配線９４０は、下層ゲート配線９３８の上方に保護絶縁膜９２６を介して形成されており、上層ゲート配線９４０は、保護絶縁膜９２６に形成されたコンタクトホールを介して下層ゲート配線９３８と電気的に接続されている。メサ溝９５２は、ドライエッチング法によりゲートパッド部９８０全域に形成されている。
　従来の半導体装置９００によれば、ゲートトレンチ９１８と同じ深さになるようにメサ溝９５２が形成されているため、逆バイアス時において、素子部９７０のドリフト層９１４とボディ層９１６との間のｐｎ接合から生じドリフト層９１４に向かって広がる空乏層をゲートパッド部９８０まで広げることが可能となり、メサ溝９５２が形成されていない場合と比較して、素子部９７０とゲートパッド部９８０との境界付近における当該空乏層の曲率（空乏層の曲がりの度合い）を小さくすることが可能となる。このため、ゲートトレンチ９１８のうちゲートパッド部９８０に最も近いゲートトレンチにおけるゲート絶縁層に電界が集中し難くなり、絶縁破壊が起こり難くなる。その結果、高耐圧の半導体装置となる。
特開２００２－３７３９８８号公報
　しかしながら、ゲートトレンチ９１８と、ゲートトレンチ９１８よりも開口幅が大幅に広いメサ溝９５２とを同じ深さになるように形成することは容易ではなく、製造される半導体装置の電気特性にバラツキが生じるおそれがある。例えば、ゲートトレンチ９１８とメサ溝９５２とを一括して形成する場合には、素子部９７０とゲートパッド部９８０とのエッチング形状及び／又はエッチング速度が大きく異なるため、ゲートトレンチ９１８の深さとメサ溝９５２の深さとが大きく異なる場合がある。また、半導体装置を製造する工程中において、ゲートトレンチ９１８とメサ溝９５２とを別個に形成する場合には、両者の深さは、製造バラツキの範囲内で異なることとなる。
　そこで、本発明は、上記した事情に鑑みてなされたものであり、高耐圧、かつ、電気特性にバラツキが生じ難い半導体装置を提供することを目的とする。また、そのような半導体装置を製造する半導体装置の製造方法を提供することを目的とする。
　本発明の発明者らは、上記課題を解決するために鋭意研究を重ねた結果、ゲートパッド部に開口幅が大幅に広いメサ溝を形成する代わりに第２トレンチ構造を形成し、さらに素子部に第１トレンチ構造を形成することによって、高耐圧、かつ、電気特性にバラツキが生じ難い半導体装置となることを見出し、本発明を完成させるに至った。
［１］本発明の半導体装置は、第１導電型のドリフト層、前記ドリフト層上に位置し前記第１導電型とは反対の第２導電型のボディ層、前記ボディ層を開口し前記ドリフト層に達するように形成されているゲートトレンチ、前記ボディ層内に配置され少なくとも一部を前記ゲートトレンチの内周面に露出させた状態で形成されている前記第１導電型のソース領域、前記ゲートトレンチの内周面に形成されているゲート絶縁層、前記ゲート絶縁層を介して前記ゲートトレンチの内側に形成されているゲート電極層及び前記ゲート電極層とは絶縁され前記ソース領域と接した状態で形成されているソース電極層を有する素子部と、第１導電型のドリフト層、前記ドリフト層上に位置する前記第２導電型の第２導電型半導体層、前記第２導電型半導体層上に形成されている絶縁層、前記絶縁層上に形成されているゲート配線を有するゲートパッド部とを同一のワイドギャップ半導体基板に備える半導体装置であって、前記素子部は、隣接する前記ゲートトレンチの間の領域において前記ボディ層を開口し前記ゲートトレンチよりも深く形成されている複数の第１保護トレンチと、前記複数の第１保護トレンチのそれぞれの内側に形成されている第１埋込層とを有する第１トレンチ構造をさらに有し、前記ゲートパッド部は、前記第２導電型半導体層を開口し前記ゲートトレンチよりも深く形成されている複数の第２保護トレンチと、前記複数の第２保護トレンチのそれぞれの内側に形成されている第２埋込層とを有する第２トレンチ構造をさらに有することを特徴とする。
［２］本発明の半導体装置においては、前記第２保護トレンチの開口幅は、前記第１保護トレンチの開口幅と等しいことが好ましい。
［３］本発明の半導体装置においては、前記第２保護トレンチの深さは、前記第１保護トレンチの深さと等しいことが好ましい。
［４］本発明の半導体装置においては、前記第１保護トレンチ及び前記第２保護トレンチは同一工程で形成されたものであることが好ましい。
［５］本発明の半導体装置においては、前記第２トレンチ構造は、少なくとも前記第２保護トレンチの底部に形成されている第２導電型の第２半導体領域と、前記第２保護トレンチの側部に形成されている第２側壁絶縁層とをさらに有し、前記第２埋込層は、導電体からなることが好ましい。
［６］本発明の半導体装置においては、前記第２トレンチ構造は、少なくとも前記第２保護トレンチの底部に形成されている第２導電型の第２半導体領域と、前記第２保護トレンチの内周面に形成されている内周面絶縁層とをさらに有し、前記第２埋込層は、導電体からなることが好ましい。
［７］本発明の半導体装置においては、前記第２トレンチ構造は、少なくとも前記第２保護トレンチの底部及び側部に形成されている第２導電型の第２半導体領域と、前記第２保護トレンチの側部に形成されている第２側壁絶縁層とをさらに有し、前記第２埋込層は、導電体からなることが好ましい。
［８］本発明の半導体装置においては、前記第２トレンチ構造は、少なくとも前記第２保護トレンチの底部及び側部に形成されている第２導電型の第２半導体領域をさらに有し、前記第２埋込層は、導電体からなることが好ましい。
［９］本発明の半導体装置においては、前記第２トレンチ構造は、前記第２保護トレンチの内周面に形成されている内周面絶縁層をさらに有し、前記第２埋込層は、導電体からなることが好ましい。
［１０］本発明の半導体装置においては、前記導電体は、金属であることが好ましい。
［１１］本発明の半導体装置においては、前記導電体は、非金属であることが好ましい。
［１２］本発明の半導体装置においては、前記第２トレンチ構造は、少なくとも前記第２保護トレンチの底部及び側部に形成されている第２導電型の第２半導体領域をさらに有し、前記第２埋込層は、絶縁体からなることが好ましい。
［１３］本発明の半導体装置においては、前記第２埋込層は、前記第２保護トレンチの底部及び側部で前記ドリフト層とショットキー接触を形成する金属層からなることが好ましい。
［１４］本発明の半導体装置においては、前記第１トレンチ構造は、少なくとも前記第１保護トレンチの底部に形成されている第２導電型の第１半導体領域と、前記第１保護トレンチの側部に形成されている第１側壁絶縁層とをさらに有し、前記第１埋込層は、前記第１保護トレンチの内部に前記第１半導体領域及び前記第１側壁絶縁層を介して形成された導電体からなることが好ましい。
［１５］本発明の半導体装置の製造方法は、上記［５］又は[６]に記載の半導体装置を製造する半導体装置の製造方法であって、第１保護トレンチの内周面及び第２保護トレンチの内周面のうちの少なくとも一方の内周面に不純物を導入する不純物導入工程と、前記第１保護トレンチの内周面を熱酸化することによって、前記第１保護トレンチの内周面に熱酸化膜を形成するとともに、前記第１保護トレンチの底部に第１半導体領域を形成する工程、及び、前記第２保護トレンチの内周面を熱酸化することによって、前記第２保護トレンチの内周面に熱酸化膜を形成するとともに、前記第２保護トレンチの底部に第２半導体領域を形成する工程のうちの少なくとも一方の工程を実施する熱酸化工程と、前記熱酸化工程で形成された前記熱酸化膜を除去する熱酸化膜除去工程とをこの順序で含むことを特徴とする。
　本発明の半導体装置によれば、ゲートパッド部が複数の第２保護トレンチを有するため、各第２保護トレンチの開口幅は、従来の半導体装置におけるメサ溝の開口幅よりも狭くなる。このため、半導体装置を製造する工程中において、第１保護トレンチ及び第２保護トレンチを同時に形成する場合でも、素子部とゲートパッド部とのエッチング形状及び／又はエッチング速度が大きく異なることがなく、第１保護トレンチの深さ及び第２保護トレンチの深さがそれぞれ所望の深さと大きく異なることがない。このため、製造される半導体装置の電気特性にバラツキが生じ難い。
　また、本発明の半導体装置によれば、第１保護トレンチ及び第２保護トレンチがともにゲートトレンチよりも深く形成される。このため、ゲートトレンチと、第１保護トレンチ及び第２保護トレンチとを同じ深さになるように形成する必要がないため、ゲートトレンチの深さ及び第２保護トレンチが製造バラツキの範囲内で所定の深さと異なったとしても、製造される半導体装置の電気特性にバラツキが生じ難い。
　また、本発明の半導体装置によれば、ゲートパッド部が上記した構造を有する第２トレンチ構造を有するため、従来の半導体装置の場合と同様に、逆バイアス時において、素子部のドリフト層とボディ層との間のｐｎ接合から生じドリフト層に向かって広がる空乏層をゲートパッド部まで広げることが可能となり、素子部とゲートパッド部との境界付近における当該空乏層の曲率（空乏層の曲がりの度合い）を小さくすることが可能となる。このため、ゲートトレンチのうちゲートパッド部に最も近いゲートトレンチにおけるゲート絶縁層に電界が集中し難くなり、絶縁破壊が起こり難くなる。その結果、高耐圧の半導体装置となる。
　また、本発明の半導体装置によれば、素子部が上記した構造を有する第１トレンチ構造を有することから、隣接する第１保護トレンチの間に空乏層を広げることが可能となる。このため、ゲートトレンチの底部のゲート絶縁層に電界が集中することを緩和できるようになり、ゲートトレンチの底部のゲート絶縁層の絶縁破壊が起こり難くなる。その結果、より一層高耐圧の半導体装置となる。
　さらにまた、本発明の半導体装置によれば、素子部とゲートパッド部とを高耐圧のワイドギャップ半導体基板に備えるため、より一層高耐圧の半導体装置となる。
　本発明の半導体装置の製造方法によれば、上記した熱酸化工程及び上記した熱酸化膜除去工程を含むため、第１保護トレンチの内周面及び／又は第２保護トレンチの内周面に不純物を導入する際に第１保護トレンチの側壁及び／又は第２保護トレンチの側壁に導入された不純物を熱酸化膜と共に除去することが可能となる。よって、第１保護トレンチの底部のみに第１半導体領域を形成すること及び／又は第２保護トレンチの底部のみに第２半導体領域を形成することが可能となる。
実施形態１に係る半導体装置１を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置１００の作用効果を説明するために示す図である。 実施形態２に係る半導体装置１００ａを説明するために示す図である。 実施形態３に係る半導体装置１００ｂを説明するために示す図である。 実施形態４に係る半導体装置１００ｃを説明するために示す図である。 実施形態５に係る半導体装置１００ｄを説明するために示す図である。 実施形態６に係る半導体装置１００ｅを説明するために示す図である。 実施形態７に係る半導体装置１００ｆを説明するために示す図である。 変形例２に係る半導体装置１００ｇを説明するために示す図である。 変形例３に係る半導体装置１００ｈを説明するために示す図である。 変形例４に係る半導体装置１００ｉを説明するために示す図である。 実施形態８に係る半導体装置２００を説明するために示す図である。 従来の半導体装置９００を説明するために示す図である。
　以下、本発明の半導体装置及び半導体装置の製造方法について、図に示す実施形態に基づいて説明する。なお、以下の実施形態においては、説明を簡便にするために図示の一部及び説明の一部を省略している。
［実施形態１］
１．実施形態１に係る半導体装置１００の構成
　まず、実施形態１に係る半導体装置１００の構成を説明する。
　図１は、実施形態１に係る半導体装置１００を説明するために示す図である。図１（ａ）は半導体装置１００の平面図であり、図１（ｂ）は図１（ａ）のＡ－Ａ断面図である。なお、図１（ｂ）において、符号１２６は層間絶縁膜を示す。また、図１（ａ）において、層間絶縁膜１２６、ソース電極層１２８、フィールド酸化層１３６、下層ゲート配線１３８及び上層ゲート配線１４０の図示は省略している。
　実施形態１に係る半導体装置１００は、図１に示すように、素子部１７０と、ゲートパッド部１８０とを同一のワイドギャップ半導体基板１１０（以下、単に半導体基板１１０という。）に備える半導体装置である。実施形態１においては、半導体基板１１０として４Ｈ－ＳｉＣ半導体基板を用いる。
　素子部１７０は、図１（ｂ）に示すように、ｎ型の低抵抗半導体層１１２、低抵抗半導体層１１２上に位置するｎ型のドリフト層１１４、ドリフト層１１４上に位置するｐ型のボディ層１１６、ボディ層１１６を開口しドリフト層１１４に達するように形成されている複数のゲートトレンチ１１８、ボディ層１１６内に配置され少なくとも一部をゲートトレンチ１１８の内周面に露出させた状態で形成されているｎ型のソース領域１２０、ゲートトレンチ１１８の内周面に形成されているゲート絶縁層１２２、ゲート絶縁層１２２を介してゲートトレンチ１１８の内側に形成されているゲート電極層１２４、及び、ゲート電極層１２４とは絶縁されソース領域１２０と接した状態で形成されているソース電極層１２８を有する。
　素子部１７０は、ボディ層１１６内に配置された状態で形成されているｐ型のボディコンタクト領域１３２をさらに有する。また、裏面側（低抵抗半導体層１１２側）にはドレイン電極層１３０を有する。
　素子部１７０は、隣接するゲートトレンチ１１８の間の領域においてボディ層１１６を開口しゲートトレンチ１１８よりも深く形成されている複数の第１保護トレンチ１４２と、各第１保護トレンチ１４２のそれぞれの内側に形成されている第１埋込層１４４とを有する第１トレンチ構造１４６をさらに有する。
　第１トレンチ構造１４６は、第１保護トレンチ１４２の底部に形成されているｐ型の第１半導体領域１４８と、第１保護トレンチ１４２の側部に形成されている第１側壁絶縁層１５０とをさらに有する。
　ゲートトレンチ１１８は、図１（ａ）に示すように、ストライプ状に形成されている。ゲートトレンチ１１８の断面形状は、底部が丸みを帯びた形状である。ゲート電極層１２４は低抵抗のポリシリコンからなる。
　層間絶縁膜１２６は例えばＣＶＤ法により形成されたＳｉＯ２膜からなる。
　第１保護トレンチ１４２は、ストライプ状に形成されている。第１保護トレンチ１４２の断面形状は、底部が丸みを帯びた形状である。第１保護トレンチ１４２の深さはドリフト層１１４に達する深さである。第１保護トレンチ１４２のピッチはゲートトレンチ１１８のピッチに等しい。
　第１半導体領域１４８は、第１保護トレンチ１４２の底部に形成されている。第１側壁絶縁層１５０は、例えばＣＶＤ法により形成されたＳｉＯ２膜からなる。
　第１埋込層１４４は、導電体からなる。当該導電体は、例えば金属である。第１埋込層１４４は、半導体基板１１０の一方面側（ソース領域１２０及びボディコンタクト領域１３２が形成されている面側）の表面と概ね面一になるように形成されている。
　ゲートパッド部１８０は、ｎ型の低抵抗半導体層１１２、低抵抗半導体層１１２上に位置するｎ型のドリフト層１１４、ドリフト層１１４上に位置する第２導電型半導体層（ｐ型半導体層）１３４、ｐ型半導体層１３４上に形成されている絶縁層（フィールド絶縁層）１３６、フィールド酸化層１３６上に形成されている下層ゲート配線１３８及び下層ゲート配線１３８の上方に形成されている上層ゲート配線１４０を有する。
　ゲートパッド部１８０は、ｐ型半導体層１３４を開口しゲートトレンチ１１８よりも深く形成されている複数の第２保護トレンチ１５２と、各第２保護トレンチ１５２のそれぞれの内側に形成されている第２埋込層１５４とを有する第２トレンチ構造１５６をさらに有する。
　第２トレンチ構造１５６は、少なくとも第２保護トレンチ１５２の底部に形成されているｐ型の第２半導体領域１５８と、第２保護トレンチ１５２の側部に形成されている第２側壁絶縁層１６０とをさらに有する。
　下層ゲート配線１３８は、ポリシリコンからなる。上層ゲート配線１４０は、金属からなり、素子部１７０の外周を囲むように配線されている。上層ゲート配線１４０の一部は素子部１７０に向けて張り出した形状をしており、張り出した部分は外部回路と接続する領域（ゲートパッド部１８０）となる。
　第２保護トレンチ１５２は、ストライプ状に形成されている。第２保護トレンチ１５２の断面形状は、底部が丸みを帯びた形状である。第２保護トレンチ１５２は、第１保護トレンチ１４２と同一工程で形成されたものである。第２保護トレンチ１５２の深さは、第１保護トレンチ１４２の深さと等しい。第２保護トレンチ１５２の幅は、実施形態１においては第１保護トレンチ１４２の幅と等しいが、適宜に変更してもよい。第２保護トレンチ１５２のピッチは、第１保護トレンチ１４２のピッチと同じにすることも、大きく異ならせることもできる。
　なお、本明細書において「等しい」とは、完全に等しい場合のみならず、実質的に等しい場合を含む。
　第２半導体領域１５８は、第２保護トレンチ１５２の底部に形成してなる。
　第２埋込層１５４は、第１埋込層１４４と同じ導電体からなる。当該導電体は、例えば金属である。第２埋込層１５４は、半導体基板１１０の一方面側（ｐ型半導体層１３４が形成されている面側）の表面と概ね面一になるように形成されている。このことにより、フィールド酸化層１３６、下層ゲート配線１３８及び上層ゲート配線１４０が段切れを起こすおそれがなく、配線不良の発生を防ぐことが可能となる。
２．実施形態１に係る半導体装置の製造方法
　次に、実施形態１に係る半導体装置の製造方法を以下に示す各工程に沿って説明する。
　図２～図１１は、実施形態１に係る半導体装置の製造方法を説明するために示す図である。
（１）半導体基板準備工程及びソース領域・ボディコンタクト領域形成工程
　まず、半導体基板１１０を準備する。半導体基板１１０は、低抵抗半導体層１１２を構成する４Ｈ－ＳｉＣ半導体基板上（低抵抗半導体層１１２の一方面側）に、ドリフト層１１４をエピタキシャル成長法により成膜させた後、ボディ層１１６及びｐ型半導体層１３４をエピタキシャル成長法により成膜させることによって形成する。
　次に、ソース領域１２０に対応する領域に開口を有するマスク（図示せず。）を形成し、当該マスクを介してイオン打ち込み法によりｎ型不純物（例えばリンイオン）を導入する。次に、ボディコンタクト領域１３２に対応する領域に開口を有するマスク（図示せず。）を形成し、当該マスクを介してイオン打ち込み法によりｐ型不純物（例えばアルミニウムイオン）を導入する。次に、ｎ型不純物及びｐ型不純物の活性化アニール処理を行ってソース領域１２０及びボディコンタクト領域１３２を形成する（図２（ａ）参照。）。
（２）第１保護トレンチ及び第２保護トレンチ形成工程
　次に、第１保護トレンチ１４２に対応する領域及び第２保護トレンチ１５２に対応する領域に、それぞれ開口を有するマスク（ＳｉＯ２マスク）Ｍ１を形成する。次に、当該マスクＭ１を用いて異方性ドライエッチング法によりボディ層１１６及びｐ型半導体層１３４を開口し第１保護トレンチ１４２及び第２保護トレンチ１５２を形成する（図２（ｂ）参照。）。
（３）第１半導体領域及び第２半導体領域形成工程（半導体領域形成工程）
　次に、マスクＭ１を介して第１保護トレンチ１４２及び第２保護トレンチ１５２のそれぞれの表面にｐ型不純物（例えばアルミニウムイオン）をイオン注入して、第１保護トレンチ１４２の内周面及び第２保護トレンチ１５２の内周面にｐ型不純物を導入する（図３（ａ）参照。図３（ａ）中、符号１４８’’及び１５８’’はｐ型不純物が導入された領域を示す。）。その後、マスクＭ１を除去する。次に、半導体基板１１０の熱処理を行うことによりｐ型不純物の活性化アニール処理を行う（図３（ｂ）参照。図３（ｂ）中、符号１４８’及び１５８’はｐ型不純物が活性化された領域を示す。）。なお、ソース領域１２０及びボディコンタクト領域１３２の活性化アニール処理を本活性化アニール処理と同時に行うことにしてもよい。
　次に、第１保護トレンチ１４２の内周面を熱酸化することによって、第１保護トレンチ１４２の内周面に熱酸化膜ＯＦ１を形成するとともに、第１保護トレンチ１４２の底部に第１半導体領域１４８を形成する工程、及び、第２保護トレンチ１５２の内周面を熱酸化することによって、第２保護トレンチ１５２の内周面に熱酸化膜ＯＦ１を形成するとともに、第２保護トレンチ１５２の底部に第２半導体領域１５８を形成する工程を実施する（熱酸化工程、図４（ａ）参照。）。次に、エッチングにより熱酸化工程で形成された熱酸化膜ＯＦ１を除去する（熱酸化膜除去工程、図４（ｂ）参照。）。
　なお、４Ｈ－ＳｉＣ半導体基板のうちドリフト層１１４を成膜する側の面が（０００１）Ｓｉ面側の面である場合、第１保護トレンチ１４２及び第２保護トレンチ１５２のそれぞれの側部の酸化速度が、底部の酸化速度よりも速いので、側部における不純物が導入された領域全てが熱酸化膜になったときでも、底部における不純物が導入された領域全てが熱酸化膜になるわけではない。このため、その後、熱酸化膜を除去した場合であっても、第１保護トレンチ１４２の底部に第１半導体領域１４８が残るとともに、第２保護トレンチ１５２の底部に第２半導体領域１５８が残ることとなる。
（４）トレンチフィル工程
　次に、第１保護トレンチ１４２の内側及び第２保護トレンチ１５２の内側を二酸化ケイ素１６２で埋める（図５（ａ）参照。）。
　次に、半導体基板１１０の表面に保護酸化膜ＯＦ２を形成する。次に、素子部１７０に対応する開口を有するマスク（図示せず。）を形成した後、エッチングを行い、ゲートパッド部１８０に対応する保護酸化膜ＯＦ２を残して素子部１７０の保護酸化膜ＯＦ２を除去する（図５（ｂ）参照。）。
（５）ゲートトレンチ構造形成工程
　次に、エッチストップ膜ＥＳを形成する。エッチストップ膜ＥＳは例えば、ＳｉＮからなる。次に、ゲートトレンチ１１８に対応する領域に開口を有するマスク（ＳｉＯ２マスク）Ｍ２を形成し、当該マスクＭ２を用いて異方性ドライエッチング法によりエッチストップ膜ＥＳとボディ層１１６をエッチングしてドリフト層１１４に達する深さのゲートトレンチ１１８を形成する（図６（ａ）参照。）。
　その後、マスクＭ２とエッチストップ膜ＥＳを除去する。次に、ＣＶＤ法により酸化膜を成膜した後、必要に応じて熱処理することにより、ゲートトレンチ１１８の内周面及び表面に絶縁酸化膜ＯＦ３を形成する。なお、ゲートトレンチ１１８の内周面に形成された絶縁酸化膜ＯＦ３がゲート絶縁層１２２となる（図６（ｂ）参照。）。なお、ゲート絶縁層１２２の形成にあたっては、熱酸化法とＣＶＤ法を併用することにしてもよく、ゲート絶縁層１２２の形成に好ましく用いられるその他の方法を適用することにしてもよい。
　次に、ＣＶＤ法により、ゲート絶縁層１２２を介してゲートトレンチ１１８の内側に低抵抗のポリシリコンを堆積し、パターニングすることにより、ゲート電極層１２４を形成する（図７（ａ）参照。）。
（６）層間絶縁膜の下層部分形成工程
　次に、ＣＶＤ法等を用いてＳｉＯ２からなる酸化膜ＯＦ４を素子部１７０の全域に形成する。
　次に、ゲート電極層１２４に対応する領域上にマスクＭ３を形成し（図７（ｂ）参照。）、上記した領域以外の領域の絶縁酸化膜ＯＦ３及び酸化膜ＯＦ４を異方性エッチングにより除去する。この際に、保護酸化膜ＯＦ２の一部（または全部）も同時に除去することにしてもよい。このことにより、ゲートトレンチ１１８の上方に層間絶縁膜の下層部分１２６’を形成する（図８（ａ）参照。）。
（７）二酸化ケイ素１６２除去工程
　次に、層間絶縁膜の下層部分１２６’の上面と露出した側面の全部を包囲しつつ、少なくとも第１保護トレンチ１４２及び第２保護トレンチ１５２に対応する領域が開口されたエッチストップ膜ＥＳ２（図示せず。）を形成し、保護酸化膜ＯＦ２の残部、第１保護トレンチ１４２、及び第２保護トレンチ１５２に埋め込まれていた二酸化ケイ素１６２をバッファードフッ酸で除去する（図８（ｂ）参照。）。その後、エッチストップ膜ＥＳ２を除去する。なお、エッチストップ膜ＥＳ２としては、例えば意図的なドーピングをしていないポリシリコンを使用する。
（８）側壁絶縁層形成工程
　次に、第１保護トレンチ１４２及び第２保護トレンチ１５２のそれぞれの内周面に第１側壁絶縁層１５０及び第２側壁絶縁層１６０を形成する。具体的には、酸化膜を素子部１７０及びゲートパッド部１８０の全域に形成した後、異方性エッチングにより第１保護トレンチ１４２の側部以外の領域及び第２保護トレンチ１５２の側部以外の領域の酸化膜を除去して第１側壁絶縁層１５０及び第２側壁絶縁層１６０を形成する（図９（ａ）参照。）。
（９）第１埋込層及び第２埋込層形成工程
　次に、例えばスパッタ法により、素子部１７０及びゲートパッド部１８０の全域にソースコンタクトメタル（図示せず。）を形成する。次に、層間絶縁膜１２６に対応する領域のソースコンタクトメタルを除去する。ソースコンタクトメタルを除去することに代えて、層間絶縁膜１２６に対応する領域に、予めバリアメタルを形成しておくことにしてもよい。次に半導体基板１１０の他方面側（低抵抗半導体層１１２側）にドレインコンタクトメタル（図示せず。）を形成する。その後、例えば１０００℃で熱処理を行って、ソース領域１２０並びにボディコンタクト領域１３２とソースコンタクトメタルとの間、低抵抗半導体層１１２とドレインコンタクトメタルとの間、第１半導体領域１４８とソースコンタクトメタルとの間、及び、第２半導体領域１５８とソースコンタクトメタルとの間でそれぞれオーム性接触を得る。
　次に、ＣＶＤ法等により、素子部１７０及びゲートパッド部１８０の全域に金属層を形成して少なくとも第１保護トレンチ１４２の内側及び第２保護トレンチ１５２の内側を金属で満たす（図９（ｂ）参照。）。次に、当該金属をエッチングして第１保護トレンチ１４２の内側以外の領域及び第２保護トレンチ１５２の内側以外の領域の金属を除去して、第１保護トレンチ１４２の内側に金属からなる第１埋込層１４４を形成するとともに第２保護トレンチ１５２の内側に金属からなる第２埋込層１５４を形成する（図１０（ａ）参照。）。このとき、第１保護トレンチ１４２の上面及び第２保護トレンチ１５２の上面はどちらも、半導体基板１１０の表面と概ね面一になるようにするまで金属を除去する。
（１０）フィールド酸化膜形成工程
　次に、半導体基板１１０の表面にフィールド酸化層１３６を形成する（図１０（ｂ）参照。）。このとき、ゲートトレンチ１１８上において、フィールド酸化層１３６と層間絶縁膜の下層部分１２６’とで層間絶縁膜１２６を構成する。
　次に、ソース領域１２０が形成されている領域の一部と、ボディコンタクト領域１３２及び第１トレンチ構造１４６が形成されている領域とに開口部を有するマスク（図示せず。）を形成した後、第１埋込層１４４の上面の酸化膜をエッチングして、ソースコンタクトホール及びゲートコンタクトホール（図示せず。）を開口する（図１１（ａ）参照。）。
（１１）ソース電極層、ゲート配線及びドレイン電極層形成工程
　次に、素子部１７０及びゲートパッド部１８０の全域に金属層を形成し、当該金属層を素子部１７０とゲートパッド部１８０との間で分断して、ソース電極層１２８及びゲート配線（下層ゲート配線１３８及び上層ゲート配線１４０）を形成する（図１１（ｂ）参照。）。次に、半導体基板１１０の他方面側を覆うようにドレイン電極層１３０を形成する（図１１（ｂ）参照。）。
　以上の工程を実施することにより、実施形態１に係る半導体装置１００を製造することができる。
３．実施形態１に係る半導体装置１００及び実施形態１に係る半導体装置の製造方法の効果
　図１２は、実施形態１に係る半導体装置１００の作用効果を説明するために示す図である。図１２中、破線は、逆バイアス時において、ドリフト層１１４とボディ層１１６及びｐ型半導体層１３４との間のｐｎ接合から生じドリフト層１１４に向かって広がる空乏層を示す。
　実施形態１に係る半導体装置１００によれば、ゲートパッド部１８０が複数の第２保護トレンチ１５２を有するため、各第２保護トレンチ１５２の開口幅は、従来の半導体装置９００におけるメサ溝９５２の開口幅よりも狭くなる。このため、半導体装置を製造する工程中において、第１保護トレンチ１４２及び第２保護トレンチ１５２を同時に形成する場合でも、素子部１７０とゲートパッド部１８０とのエッチング形状及び／又はエッチング速度が大きく異なることがなく、第１保護トレンチ１４２の深さ及び第２保護トレンチ１５２の深さがそれぞれ所望の深さと大きく異なることがない。このため、製造される半導体装置の電気特性にバラツキが生じ難い。
　また、実施形態１に係る半導体装置１００によれば、第１保護トレンチ１４２及び第２保護トレンチ１５２がともにゲートトレンチ１１８よりも深く形成され、ゲートトレンチ１１８と、第１保護トレンチ１４２及び第２保護トレンチ１５２とを同じ深さになるように形成する必要がないため、ゲートトレンチ１１８の深さ及び第２保護トレンチ１５２の深さが製造バラツキの範囲内で所定の深さと異なったとしても、製造される半導体装置の電気特性にバラツキが生じ難い。
　また、実施形態１に係る半導体装置１００によれば、ゲートパッド部１８０が上記した構造を有する第２トレンチ構造１５６を有するため、図１２に示すように、逆バイアス時において、素子部１７０のドリフト層１１４とボディ層１１６との間のｐｎ接合から生じドリフト層１１４に向かって広がる空乏層をゲートパッド部１８０まで広げることが可能となり、素子部１７０とゲートパッド部１８０との境界付近における当該空乏層の曲率（空乏層の曲がりの度合い）を小さくすることが可能となる。このため、ゲートトレンチ１１８のうちゲートパッド部１８０に最も近いゲートトレンチのゲート絶縁層１２２に電界が集中し難くなり、絶縁破壊が起こり難くなる。その結果、高耐圧の半導体装置となる。
　また、実施形態１に係る半導体装置１００によれば、素子部１７０が上記した構造を有する第１トレンチ構造１４６を有することから、隣接する第１保護トレンチ１４２の間に空乏層を広げることが可能となる。このため、ゲートトレンチ１１８の底部のゲート絶縁層１２２に電界が集中することを緩和できるようになり、ゲートトレンチ１１８の底部のゲート絶縁層１２２の絶縁破壊が起こり難くなる。その結果、より一層高耐圧の半導体装置となる。
　また、実施形態１に係る半導体装置１００によれば、素子部１７０とゲートパッド部１８０とを高耐圧のワイドギャップ半導体基板１１０に備えるため、より一層高耐圧の半導体装置となる。
　また、実施形態１に係る半導体装置１００によれば、第２保護トレンチ１５２の側部に形成されている第２側壁絶縁層１６０を有するので、第２トレンチ構造１５６とドリフト層１１４との間に流れるリーク電流を抑制することができる。
　また、実施形態１に係る半導体装置１００によれば、第１保護トレンチ１４２の側部に形成されている第１側壁絶縁層１５０を有するので、第１トレンチ構造１４６とドリフト層１１４との間に流れるリーク電流を抑制することができる。
　また、実施形態１に係る半導体装置１００によれば、第１保護トレンチ１４２及び第２保護トレンチ１５２は同一工程で形成されたものであるため、生産性の高い半導体装置となる。
　さらにまた、実施形態１に係る半導体装置１００によれば、第２保護トレンチ１５２の深さは、第１保護トレンチ１４２の深さと等しいため、素子部１７０とゲートパッド部１８０との境界付近における空乏層の曲率（空乏層の曲がりの度合い）を小さくすることが可能となる。その結果、より一層高耐圧の半導体装置となる。
　実施形態１に係る半導体装置の製造方法によれば、上記した熱酸化工程及び上記した熱酸化膜除去工程を含むため、第１保護トレンチ１４２の内周面及び第２保護トレンチ１５２の内周面に不純物を導入する際に第１保護トレンチ１４２の側壁及び第２保護トレンチ１５２の側壁に導入された不純物を熱酸化膜ＯＦ１と共に除去することが可能となる。よって、第１保護トレンチ１４２の底部のみに第１半導体領域１４８を形成すること及び第２保護トレンチ１５２の底部のみに第２半導体領域１５８を形成することが可能となる。
［変形例］
　変形例に係る半導体装置（図示せず。）は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、第２埋込層の材料が実施形態１に係る半導体装置１００の場合と異なる。すなわち、変形例に係る半導体装置において、第２埋込層を構成する導電体は非金属（例えば、ＳｉＮ等を主成分として水素を含有するものや、低抵抗のポリシリコン）である。
　このように、変形例に係る半導体装置は、第２埋込層の材料が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、ゲートパッド部が複数の第２保護トレンチを有するため、各第２保護トレンチの開口幅は、従来の半導体装置９００におけるメサ溝９５２の開口幅よりも狭くなる。このため、半導体装置を製造する工程中において、第１保護トレンチ及び第２保護トレンチを同時に形成する場合でも、素子部とゲートパッド部とのエッチング形状及び／又はエッチング速度が大きく異なることがなく、第１保護トレンチの深さ及び第２保護トレンチの深さがそれぞれ所望の深さと大きく異なることがない。このため、製造される半導体装置の電気特性にバラツキが生じ難い。
　なお、変形例に係る半導体装置によれば、導電体が非金属であるため、ソースコンタクトメタル及びドレインコンタクトメタルを形成する前にフィールド酸化膜形成工程を実施することもできる。このことにより、フィールド酸化膜に金属汚染が取り込まれることが実質的になく、信頼性が向上するという効果もある。
［実施形態２～７及び変形例２～４］
　以下、各実施形態においては、実施形態１に係る半導体装置との相違点のみを説明し、実施形態１に係る半導体装置と同様の構成については説明を省略する。
　図１３～１８は、実施形態２～７に係る半導体装置１００ａ～１００ｆを説明するために示す図である。なお、図１３～１８において、図１と同様の部分には同一符号を付し、適宜説明を省略する。
　図１９～２１は、実施形態３，４及び７に係る半導体装置１００ｂ、１００ｃ及び１００ｆの変形例（変形例２～４に係る半導体装置１００ｇ～１００ｉ）を説明するために示す図である。なお、図１９～２１においては、図１４、１５及び１８と同様の部分には同一符号を付し、適宜説明を省略する。
　実施形態２～７に係る半導体装置１００ａ～１００ｆは、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、第２トレンチ構造の構成が実施形態１に係る半導体装置１００の場合と異なる。
　すなわち、実施形態２に係る半導体装置１００ａにおいては、図１３に示すように、第２トレンチ構造１５６ａが、第２保護トレンチ１５２の側部に形成された第２側壁絶縁層の代わりに、第２保護トレンチ１５２の底部及び側部に形成された内周面絶縁層１６０ａを有する。
　また、実施形態３に係る半導体装置１００ｂにおいては、図１４に示すように、第２トレンチ構造１５６ｂにおける第２半導体領域１５８ｂが第２保護トレンチ１５２の底部及び側部に形成されている。
　また、実施形態４に係る半導体装置１００ｃにおいては、図１５に示すように、第２トレンチ構造１５６ｃにおける第２半導体領域１５８ｃが第２保護トレンチ１５２の底部及び側部に形成され、かつ、第２トレンチ構造１５６ｃが、第２側壁絶縁層を有しない。
　また、実施形態５に係る半導体装置１００ｄにおいては、図１６に示すように、第２トレンチ構造１５６ｄが、第２保護トレンチ１５２の側部に形成された第２側壁絶縁層１６０の代わりに、第２保護トレンチ１５２の底部及び側部に形成された内周面絶縁層１６０ｄを有し、かつ、第２半導体領域を有しない。
　また、実施形態６に係る半導体装置１００ｅにおいては、図１７に示すように、第２トレンチ構造１５６ｅが、第２側壁絶縁層を有せず、かつ、第２半導体領域１５８ｅが第２保護トレンチ１５２の底部だけでなく側部にも形成され、かつ、第２埋込層１５４ｅが、絶縁体からなる。
　さらにまた、実施形態７に係る半導体装置１００ｆにおいては、図１８に示すように、第２トレンチ構造１５６ｆが、第２側壁絶縁層及び第２半導体領域を有せず、かつ、第２埋込層１５４ｆが、第２保護トレンチ１５２の底部及び側部でドリフト層１１４とショットキー接触を形成する金属層からなる。
　このように、実施形態２～７に係る半導体装置１００ａ～１００ｆは、第２トレンチ構造の構成が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、ゲートパッド部１８０が複数の第２保護トレンチ１５２を有するため、各第２保護トレンチ１５２の開口幅は、従来の半導体装置９００におけるメサ溝９５２の開口幅よりも狭くなる。このため、半導体装置を製造する工程中において、第１保護トレンチ１４２及び第２保護トレンチ１５２を同時に形成する場合でも、素子部１７０とゲートパッド部１８０とのエッチング形状及び／又はエッチング速度が大きく異なることがなく、第１保護トレンチ１４２の深さ及び第２保護トレンチ１５２の深さがそれぞれ所望の深さと大きく異なることがない。このため、製造される半導体装置の電気特性にバラツキが生じ難い。
　また、実施形態２及び５に係る半導体装置１００ａ及び１００ｄによれば、第２側壁絶縁層の代わりに内周面絶縁層１６０ａ、１６０ｄを有していることから、第２保護トレンチ１５２の側部以外の領域の酸化膜を除去する工程を省くことができ、製造容易な半導体装置となる。
　また、実施形態４，６及び７に係る半導体装置１００ｃ、１００ｅ及び１００ｆによれば、第２保護トレンチ１５２の底面及び側面に絶縁層（第２側壁絶縁層又は内周面絶縁層）を有していないため、絶縁層を形成する工程そのものを省くことができ、かつ、絶縁層を形成した場合のように絶縁層の信頼性等を考慮に入れる必要がなくなるため、より一層製造容易な半導体装置となる。
　ちなみに、実施形態３，４及び７に係る半導体装置１００ａ、１００ｂ及び１００ｆにおいては、第１トレンチ構造の構成を第２トレンチ構造の構成と同じ構成にしてもよい（変形例２～４に係る半導体装置１００ｇ～１００ｉ、図１９～２１参照。）。このような構成とすることにより、第１トレンチ構造と第２トレンチ構造とを一括して形成することができる。
　なお、実施形態２～７に係る半導体装置１００ａ～１００ｆ（及び変形例２～４に係る半導体装置１００ｇ～１００ｉ）は、第２トレンチ構造の構成以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。
［実施形態８］
　図２２は、実施形態８に係る半導体装置２００を説明するために示す図である。なお、図２２において、図１と同様の部分には同一符号を付し、適宜説明を省略する。
　実施形態８に係る半導体装置２００は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、低抵抗半導体層がｐ型の低抵抗半導体層である点で実施形態１に係る半導体装置１００の場合と異なる。実施形態８に係る半導体装置２００は、図２２に示すように、ＩＧＢＴである。
　このように、実施形態８に係る半導体装置２００は、低抵抗半導体層がｐ型の低抵抗半導体層である点で実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、ゲートパッド部２８０が複数の第２保護トレンチ２５２を有するため、各第２保護トレンチ２５２の開口幅は、従来の半導体装置９００におけるメサ溝９５２の開口幅よりも狭くなる。このため、半導体装置を製造する工程中において、第１保護トレンチ２４２及び第２保護トレンチ２５２を同時に形成する場合でも、素子部２７０とゲートパッド部２８０とのエッチング形状及び／又はエッチング速度が大きく異なることがなく、第１保護トレンチ２４２の深さ及び第２保護トレンチ２５２の深さがそれぞれ所望の深さと大きく異なることがない。このため、製造される半導体装置の電気特性にバラツキが生じ難い。
　なお、実施形態８に係る半導体装置２００は、低抵抗半導体層がｐ型の低抵抗半導体層である点以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。
　以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記各実施形態及び図面において記載した各構成要素の個数、材質及び形状は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
（２）第１埋込層と第２埋込層とを同じ材料から形成してもよいし、それぞれ異なる材料から形成してもよい。
（３）上記実施形態１及び２においては、第１保護トレンチ及び第２保護トレンチの内周面に熱酸化膜を形成した後に当該熱酸化膜を除去して第１半導体領域及び第２半導体領域を形成したが、本発明はこれに限定されるものではない。例えば、マスクを形成することによって第１保護トレンチ及び第２保護トレンチのそれぞれの側部に不純物が導入されることを防ぎ、第１半導体領域及び第２半導体領域を形成してもよい。
（４）上記各実施形態においては、第１保護トレンチ及び第２保護トレンチは同一工程で形成したが、本発明はこれに限定されるものではない。第２保護トレンチを形成した後に第１保護トレンチを形成してもよいし、第１保護トレンチを形成した後に第２保護トレンチを形成してもよい。
（５）上記各実施形態においては、ソース領域１２０及びボディコンタクト領域１３２の活性化アニール処理と第１半導体領域１４８及び第２半導体領域１５８の活性化アニール処理とを別々に行ったが、本発明はこれに限定されるものではない。ソース領域１２０及びボディコンタクト領域１３２の活性化アニール処理と、第１半導体領域１４８及び第２半導体領域１５８の活性化アニール処理とを同時に行ってもよい。
（６）上記各実施形態においては、４Ｈ－ＳｉＣ半導体基板のうちドリフト層１１４を成膜する側の面を（０００１）Ｓｉ面側の面としたが、本発明はこれに限定されるものではない。４Ｈ－ＳｉＣ半導体基板のうちドリフト層１１４を成膜する側の面が（０００－１）Ｃ面側の面としてもよい。
（７）上記各実施形態においては、ボディ層１１６及びｐ型半導体層１３４をエピタキシャル成長法によって形成したが、本発明はこれに限定されるものではない。ボディ層１１６及びｐ型半導体層１３４をイオン注入法によって形成してもよい。
　１００，１００ａ，１００ｂ，１００ｃ，１００ｅ，１００ｆ，２００…半導体装置、１１０…半導体基体、１１２，２１２…低抵抗半導体層、１１４，２１４…ドリフト層、１１６…ボディ層、１１８…ゲートトレンチ、１２０…ソース領域、１２２、２２２…ゲート絶縁層、１２４，２２４…ゲート電極層、１２６，２２６…層間絶縁膜、１２６’…層間絶縁膜の下層部分、１２８，２２８…ソース電極層、１２８…ドレイン電極層、１３０，２３２…ボディコンタクト領域、１３４…ｐ型半導体層、１３６…フィールド酸化層、１３８…下層ゲート配線、１４０…上層ゲート配線、１４２…第１保護トレンチ、１４４…第１埋込層、１４６…第１トレンチ構造、１４８…第１半導体領域、１５０…第１側壁絶縁層、１５２…第２保護トレンチ、１５４，１５４ｅ、１５４ｆ…第２埋込層、１５６、１５６ａ、１５６ｂ、１５６ｃ、１５６ｄ、１５６ｅ、１５６ｆ、２５６…第２トレンチ構造、１５８，１５８ｂ，１５８ｃ，１５８ｅ，２５８…第２半導体領域、１６０…，１６０ａ，２６０…第２側壁絶縁層、１６２…二酸化ケイ素、２２０…エミッタ領域、２２８…エミッタ電極層、２３０…コレクタ電極層、ＥＳ…エッチストップ膜、ＯＦ１…熱酸化膜、ＯＦ２…保護酸化膜，ＯＦ３…絶縁酸化膜、ＯＦ４…酸化膜

Claims (15)

  1. 　第１導電型のドリフト層、前記ドリフト層上に位置し前記第１導電型とは反対の第２導電型のボディ層、前記ボディ層を開口し前記ドリフト層に達するように形成されているゲートトレンチ、前記ボディ層内に配置され少なくとも一部を前記ゲートトレンチの内周面に露出させた状態で形成されている前記第１導電型のソース領域、前記ゲートトレンチの内周面に形成されているゲート絶縁層、前記ゲート絶縁層を介して前記ゲートトレンチの内側に形成されているゲート電極層及び前記ゲート電極層とは絶縁され前記ソース領域と接した状態で形成されているソース電極層を有する素子部と、
    　第１導電型のドリフト層、前記ドリフト層上に位置する前記第２導電型の第２導電型半導体層、前記第２導電型半導体層上に形成されている絶縁層、前記絶縁層上に形成されているゲート配線を有するゲートパッド部とを同一のワイドギャップ半導体基板に備える半導体装置であって、
    　前記素子部は、隣接する前記ゲートトレンチの間の領域において前記ボディ層を開口し前記ゲートトレンチよりも深く形成されている複数の第１保護トレンチと、前記各第１保護トレンチのそれぞれの内側に形成されている第１埋込層とを有する第１トレンチ構造をさらに有し、
    　前記ゲートパッド部は、前記第２導電型半導体層を開口し前記ゲートトレンチよりも深く形成されている複数の第２保護トレンチと、前記各第２保護トレンチのそれぞれの内側に形成されている第２埋込層とを有する第２トレンチ構造をさらに有することを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記第２保護トレンチの開口幅は、前記第１保護トレンチの開口幅と等しいことを特徴とする半導体装置。
  3. 　請求項１又は２に記載の半導体装置において、
    　前記第２保護トレンチの深さは、前記第１保護トレンチの深さと等しいことを特徴とする半導体装置。
  4. 　請求項１～３のいずれかに記載の半導体装置において、
    　前記第１保護トレンチ及び前記第２保護トレンチは同一工程で形成されたものであることを特徴とする半導体装置。
  5. 　請求項１～４のいずれかに記載の半導体装置において、
    　前記第２トレンチ構造は、少なくとも前記第２保護トレンチの底部に形成されている第２導電型の第２半導体領域と、前記第２保護トレンチの側部に形成されている第２側壁絶縁層とをさらに有し、
    　前記第２埋込層は、導電体からなることを特徴とする半導体装置。
  6. 　請求項１～４のいずれかに記載の半導体装置において、
    　前記第２トレンチ構造は、少なくとも前記第２保護トレンチの底部に形成されている第２導電型の第２半導体領域と、前記第２保護トレンチの内周面に形成されている内周面絶縁層とをさらに有し、
    　前記第２埋込層は、導電体からなることを特徴とする半導体装置。
  7. 　請求項１～４のいずれかに記載の半導体装置において、
    　前記第２トレンチ構造は、少なくとも前記第２保護トレンチの底部及び側部に形成されている第２導電型の第２半導体領域と、前記第２保護トレンチの側部に形成されている第２側壁絶縁層とをさらに有し、
    　前記第２埋込層は、導電体からなることを特徴とする半導体装置。
  8. 　請求項１～４のいずれかに記載の半導体装置において、
    　前記第２トレンチ構造は、少なくとも前記第２保護トレンチの底部及び側部に形成されている第２導電型の第２半導体領域をさらに有し、
    　前記第２埋込層は、導電体からなることを特徴とする半導体装置。
  9. 　請求項１～４のいずれかに記載の半導体装置において、
    　前記第２トレンチ構造は、前記第２保護トレンチの内周面に形成されている内周面絶縁層をさらに有し、
    　前記第２埋込層は、導電体からなることを特徴とする半導体装置。
  10. 　請求項２～９のいずれかに記載の半導体装置において、
    　前記導電体は、金属であることを特徴とする半導体装置。
  11. 　請求項２～９のいずれかに記載の半導体装置において、
    　前記導電体は、非金属であることを特徴とする半導体装置。
  12. 　請求項１～４のいずれかに記載の半導体装置において、
    　前記第２トレンチ構造は、少なくとも前記第２保護トレンチの底部及び側部に形成されている第２導電型の第２半導体領域をさらに有し、
    　前記第２埋込層は、絶縁体からなることを特徴とする半導体装置。
  13. 　請求項１～４のいずれかに記載の半導体装置において、
    　前記第２埋込層は、前記第２保護トレンチの底部及び側部で前記ドリフト層とショットキー接触を形成する金属層からなることを特徴とする半導体装置。
  14. 　請求項１～１３のいずれかに記載の半導体装置において、
    　前記第１トレンチ構造は、少なくとも前記第１保護トレンチの底部に形成されている第２導電型の第１半導体領域と、前記第１保護トレンチの側部に形成されている第１側壁絶縁層とをさらに有し、
    　前記第１埋込層は、前記第１保護トレンチの内部に前記第１半導体領域及び前記第１側壁絶縁層を介して形成された導電体からなることを特徴とする半導体装置。
  15. 　請求項５又は６に記載の半導体装置を製造する半導体装置の製造方法であって、
    　第１保護トレンチの内周面及び第２保護トレンチの内周面のうちの少なくとも一方の内周面に不純物を導入する不純物導入工程と、
    　前記第１保護トレンチの内周面を熱酸化することによって、前記第１保護トレンチの内周面に熱酸化膜を形成するとともに、前記第１保護トレンチの底部に第１半導体領域を形成する工程、及び、前記第２保護トレンチの内周面を熱酸化することによって、前記第２保護トレンチの内周面に熱酸化膜を形成するとともに、前記第２保護トレンチの底部に第２半導体領域を形成する工程のうちの少なくとも一方の工程を実施する熱酸化工程と、
    　前記熱酸化工程で形成された前記熱酸化膜を除去する熱酸化膜除去工程とをこの順序で含むことを特徴とする半導体装置の製造方法。
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