以下図面を参照して、本発明の形態について説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号が付してある。但し、図面は模式的なものであり、厚さと平面寸法との関係、各層の厚さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚さや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
また、以下に示す本発明の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
(第1の実施の形態)
本発明の第1の実施の形態に係る半導体装置は、図1に示すように、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード100及びスナバ機能を有するように半導体チップに形成された半導体スナバ200等を備える。半導体スナバ200は、容量C及び抵抗R等を含む。還流ダイオード100と半導体スナバ200は、共にアノード端子300並びにカソード端子400に並列接続される。
第1の実施の形態では、一例として、還流ダイオード100と半導体スナバ200を、それぞれ別の半導体チップとして形成した場合について説明する。半導体スナバ200として、例えば容量Cと抵抗Rを直列接続した、いわゆるRCスナバが用いられる。例えば、半導体スナバ200は、シリコンを半導体基体材料とし、かつ、アノード端子300とカソード端子400が互いに対面するように電極形成された、いわゆる縦型の半導体チップである。還流ダイオード100として、例えば炭化珪素(SiC)を半導体基体材料としたショットキーバリアダイオードが用いられる。例えば、還流ダイオード100は、アノード端子300とカソード端子400が互いに対面するように電極形成された、いわゆる縦型のショットキーバリアダイオードである。
図2は、図1で示した還流ダイオード100(例えば炭化珪素ショットキーバリアダイオード)と半導体スナバ200(例えばシリコン半導体RCスナバ)からなる半導体装置について具体的な実装を示す図である。図2に示すように、半導体パッケージとして、例えば、セラミック基板などの絶縁性を有し、かつ、支持体としての機能を有する絶縁基板500を用いる。絶縁基板500上には、銅やアルミニウムなどの金属材料からなるアノード側金属膜310とカソード側金属膜410が形成される。
カソード側金属膜410上には、図1に示した還流ダイオード100と半導体スナバ200それぞれのカソード端子400が、例えば半田やろう材等の接合材料を介して接続される。そして、還流ダイオード100と半導体スナバ200それぞれのアノード端子300は、例えばアルミニウムワイヤやアルミニウムリボンなどの金属配線320、330を介して、共にアノード側金属膜310に接続される。
次に、図3及び図4に、還流ダイオード100と半導体スナバ200とをそれぞれ構成する半導体チップの断面構造図の一例を示す。
図3に示すように、還流ダイオード100は、例えば炭化珪素のポリタイプが4Hタイプのn+型である基板領域1上にn-型のドリフト領域2が形成された基板材料で構成されている。基板領域1としては、例えば抵抗率が数mΩcmから数10mΩcm、厚さが数10μm〜数100μm程度の一般的な低抵抗基板を用いることができる。なお、素子構造や所要の耐圧により、抵抗率や厚さが上記の範囲外となってもよいが、一般に抵抗率及び厚さは、小さいほうが導通時の損失を低減できるため、可能な限り小さいほうが望ましい。ドリフト領域2としては、例えばn型の不純物密度が1015cm-3〜1018cm-3、厚さが0.1μm〜数10μmのものを用いることができる。なお、ドリフト領域2に関しても、素子構造や所要の耐圧により、不純物密度や厚さが上記の範囲外となってももちろんよい。図3に示した実施例では、例えば不純物密度が1016cm-3、厚さが5μmで、耐圧が600Vクラスのものを用いている。
なお、図3に示した実施例では、半導体基体が、基板領域1とドリフト領域2の二層からなる基板の場合について説明するが、抵抗率の大きさを適宜設定することにより、基板領域1のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、図3に示した実施例では、一例として耐圧が600Vクラスの場合で説明しているが、耐圧クラスは限定されない。また、図3に示した実施例においては、基板材料を炭化珪素材料で形成した場合を説明しているがシリコンなど他の半導体材料で構成されていてもかまわない。
還流ダイオード100には、図3に示すように、ドリフト領域2の基板領域1との接合面に対向する主面に接するように表面電極3が形成される。また、表面電極3に対向し、かつ基板領域1の裏面に接するように裏面電極4が形成される。
表面電極3には、ドリフト領域2との間にショットキー障壁を形成する金属材料を含む単層もしくは多層の金属材料が用いられる。例えば、ショットキー障壁を形成する金属材料としては、チタン(Ti)、ニッケル(Ni)、モリブデン(Mo)、金(Au)、白金(Pt)などを用いることができる。また、表面電極3はアノード端子300として外部電極との接続をするために、最表面にアルミニウム(Al)、銅(Cu)、金(Au)、ニッケル(Ni)、銀(Ag)などの金属材料を用いて多層の構造としてもよい。
裏面電極4には、基板領域1とオーミック接続するような電極材料が用いられる。オーミック接続する電極材料の一例としては、ニッケルシリサイド(NiSi)やチタン(Ti)材料などを用いることができる。裏面電極4は、カソード端子400として外部電極と接続をする。
このように、図3に示す還流ダイオード100は、表面電極3がアノード電極、裏面電極4がカソード電極としたダイオードとして機能する。
図4は、半導体スナバ200の断面構造図の一例である。図4に示すように、例えばシリコンのn-型半導体層である基板領域11上に、例えばシリコン酸化膜などの誘電膜からなる誘電領域12が形成されている。図4に示した実施例では、基板領域11は抵抗Rとして機能する抵抗部220、誘電領域12はキャパシタCとして機能するキャパシタ部210にそれぞれ対応する。つまり、基板領域11は必要な抵抗値の大きさに応じて、基板の抵抗率や厚さを決めることができ、例えば抵抗率が数mΩcmから数100Ωcm、厚さが数10〜数100μm程度のものを用いることができる。図4に示した実施例においては、少なくとも還流ダイオード100に含まれる抵抗成分の値よりも大きくなるように、例えば、抵抗率が100Ωcmで厚さが300μmのものを用いた場合で説明する。なお、図4に示した実施例においては、基板領域11として、単一の抵抗率で形成された場合を例示しているが、複数の抵抗率を有していても良い。また、図4に示した実施例においては、基板領域11の導電型をn型としているがp型でももちろん良い。
ここで、基板領域11中の、誘電領域12の直下の部分を抵抗領域90(第1抵抗領域)と呼ぶことにする。しかしながら、電流の広がりを考慮すると、実効的に抵抗Rとして動作するのは、図4の点線で示された誘電領域12の直下からほぼ45度の角度で広がった領域となる。この点線で示された領域内にダイシング等により生成された破砕層等の、基板領域11より抵抗率が低い周辺抵抗領域91が存在すると、抵抗率が低い周辺抵抗領域91に電流が集中し、所望の抵抗Rが得られない場合がある。
図4に示した実施例においては、抵抗領域90を、破砕層などの基板領域11より抵抗率が低い周辺抵抗領域91から、抵抗領域90の厚さT程度以上離すために、厚さT以上の幅Wを有する抵抗分離領域92を形成する。抵抗領域90から周辺抵抗領域91への経路の抵抗が、抵抗領域90の抵抗R以上となる。したがって、抵抗率が低い周辺抵抗領域91への電流集中を抑制し、所望の抵抗Rを得ることができ、電流・電圧の振動現象を安定して抑制することができる。
また、誘電領域12については、必要な耐圧並びに必要なキャパシタ部210の容量Cの大きさに応じて、厚さや面積を決めることができる。耐圧については、誘電領域12の破壊防止のため、還流ダイオード100よりも高いことが望ましい。また、キャパシタ部210の容量Cについては、還流ダイオード100が遮断状態時(高電圧印加時)に生じる空乏層の容量に対して、100分の1程度から100倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね10分の1程度から10倍程度の範囲が望ましい。
図4に示した半導体スナバ200においては、例えば還流ダイオード100よりも耐圧が高くなるように例えば厚さは1μmとし、キャパシタ部210の容量Cが還流ダイオード100の遮断状態時に形成される空乏容量と同程度としたものを用いた場合で説明する。なお、誘電領域12は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつキャパシタとして機能する誘電材料であればどのような材料でも良い。
従来のバイポーラ動作の還流ダイオードに対する振動低減用のスナバ回路として、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品を配線する手法が用いられている。それに対し、図4に示した実施例においては、還流ダイオード100としてショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、小容量で小サイズのキャパシタ部210と抵抗部220を有する半導体スナバ200を並列接続することで、容易にかつ効果的に振動現象を抑制する。
また、効果的にスナバ機能を発揮する設計式として、C=1/(2πfR)が一般的に知られている。ここで、Cはキャパシタ部210の容量、Rは抵抗部220の抵抗R、fは振動現象の周波数である。図4に示した実施例においては、上記の設計式を満たすように、小容量の半導体スナバ200を用いて、キャパシタ部210と抵抗部220を容易に設定することができる。
また、誘電領域12の表面に接するように表面電極13が設けられる。更に、表面電極13に対向し、かつ基板領域11の裏面と接するように裏面電極14が設けられる。表面電極13は、アノード端子300として外部電極と接続するように、例えば金属材料で形成されている。表面電極13として、最表面にアルミニウム(Al)、銅(Cu)、金(Au)、ニッケル(Ni)、銀(Ag)などの金属材料を用いた単層、多層の構造としてもよい。同様に、裏面電極14は、カソード端子400として外部電極と接続するように、例えば金属材料で形成されている。裏面電極14として、最表面にアルミニウム(Al)、銅(Cu)、金(Au)、ニッケル(Ni)、銀(Ag)などの金属材料を用いた単層、多層の構造としてもよい。このように、図4に示す半導体スナバ200は、表面電極13及び裏面電極14が、それぞれ図3に示す還流ダイオード100のアノード電極及びカソード電極に接続された半導体RCスナバとして機能する。
次に、第1の実施の形態に係る半導体装置の動作について、図5及び図6に示す電力変換装置を用いて詳しく説明する。
第1の実施の形態に係る半導体装置は、例えば電力エネルギの変換手段として、一般的に使用されるDC/DCコンバータ(図5)や3相インバータブリッジ(図6)等の電力変換装置において受動素子として用いられる。DC/DCコンバータでは、図5に示すように、スイッチング素子Dに対して、還流ダイオード100及び半導体スナバ200が並列に接続された受動素子Aが、直列に接続されている。また、インダクタンスが、受動素子Aに接続される。3相インバータブリッジでは、図6に示すように、スイッチング素子Q1、Q2、Q3、Q4、Q5、Q6のそれぞれに対して、受動素子B1、B2、B3、B4、B5、B6が並列に接続される。直列に接続されたスイッチング素子Q1及びQ2の中点が、モータMのu相端子に接続される。直列に接続されたスイッチング素子Q3及びQ4の中点が、モータMのv相端子に接続される。直列に接続されたスイッチング素子Q5及びQ6の中点が、モータMのw相端子に接続される。
このような電力変換装置において、受動素子A、B1〜B6は、電源電圧(+V)(例えば、400V)に対して逆バイアス接続になるように接続され、電流を還流する。受動素子A、B1〜B6の動作モードは、MOSFETやIGBT等のスイッチング素子D、Q1〜Q6のスイッチング動作に連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。電力変換装置においては、電流を還流する受動素子A、B1〜B6に対しても、スイッチング素子と同様に、低損失でかつ誤動作等が起こりにくい安定動作が求められる。以下においては、図5のコンバータ回路を一例として動作を説明する。なお、図5に示したスイッチング素子Dは、例えばIGBTである。
まず、スイッチング素子Dがオンし、スイッチング素子Dに電流が流れている状態においては、受動素子Aは逆バイアス状態となり遮断状態になる。受動素子Aに含まれる図3に示した還流ダイオード100(ここでは、ショットキーバリアダイオード)においては、アノード端子300とカソード端子400間に逆バイアス電圧が印加される。そのため、ドリフト領域2中には表面電極3とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。また、受動素子Aに含まれる図4に示した半導体スナバ200においては、キャパシタ部210として機能する誘電領域12が高電圧により充電された状態になり、遮断状態を維持する。
このように、遮断状態においては、受動素子Aは、ショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。
次に、スイッチング素子Dがオフすると、スイッチング素子Dがオフ状態に移行するのに連動して、受動素子Aは順バイアス状態となり導通状態に移行する。図3に示した還流ダイオード100のドリフト領域2中に広がっていた空乏層が後退し、表面電極3とドリフト領域2との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード100は導通状態となる。このとき、還流ダイオード100に流れる電流は、ドリフト領域2中をほぼ裏面電極4側から供給される電子電流のみであり、ユニポーラ動作をする。
また、図4に示す半導体スナバ200においては、還流ダイオード100が逆バイアス状態から順バイアス状態に移行する際に、誘電領域12に充電されていた電荷が過渡電流として放電される。第1の実施の形態では、誘電領域12のキャパシタ部210の容量Cが還流ダイオード100に形成されていた空乏容量と同程度と小容量であるため、放電によって流れる過渡電流は流れるものの、並列する還流ダイオード100に流れる順バイアス電流と比べるとほとんど影響がない大きさである。半導体スナバ200は、過渡電流が流れた後は定常状態に移行し電流は遮断されるため、還流ダイオード100のみが導通状態となる。第1の実施の形態では、還流ダイオード100が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるpn接合ダイオードに比べて、ドリフト領域2の抵抗をより低抵抗で形成することができ、導通損失を低減することができる。このように、第1の実施の形態では、導通状態においても受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を実現することができる。
次に、スイッチング素子Dがターンオンし、スイッチング素子Dがオン状態に移行するのに連動して、受動素子Aは逆バイアス状態となり遮断状態に移行する。図3に示したショットキーバリアダイオードである還流ダイオード100においては、裏面電極4側からドリフト領域2中に供給されていた電子電流は、順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、さらには、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域2中には表面電極3とのショットキー接合部から伸びた空乏層が広がり遮断状態へと移行する。
この導通状態から遮断状態に移行する際に、還流ダイオード100の素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動素子A並びにスイッチング素子Dに過渡電流として流れ、それぞれの素子において損失(ここでは逆回復損失と呼ぶ)が発生する。このことから、還流ダイオードで発生する逆回復電流は極力小さいほうがよい。
第1の実施の形態では、還流ダイオード100は、炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードである。したがって、一般的なシリコンで形成されたpn接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
この逆回復損失の違いは、両者の遮断・導通のメカニズムの違いで説明することができる。
まず、一般的なシリコンで形成されたpn接合ダイオードは、順バイアス導通時には少数キャリア注入によるドリフト領域の伝導度変調効果があるので、耐圧を確保しつつ導通損失を極力低減するために、ドリフト領域の厚さを小さく、かつ、不純物濃度を低く形成するのが一般的である。しかしながら、例えば600Vクラスのpn接合ダイオードを実現しようとすると、例えばドリフト領域の不純物密度が1014cm-3程度、厚さが50μm程度と比較的ドリフト領域の厚い基板を使用する必要がある。導通時には、伝導度変調効果によって、流れる電流の大きさに応じて、少数キャリアと多数キャリアがほぼ同等の濃度になるようにドリフト領域に注入される。例えば、数100Acm-2程度の順バイアス電流が流れた場合、多数キャリア(電子)及び少数キャリア(ホール)の濃度が共に1017cm-3台となる程度に、過剰キャリアが注入される。
一方、ショットキーバリアダイオードについては、導通時に流れる電流が多数キャリアである電子のみである。そのため、遮断状態に移行する際に発生する過剰なキャリアの量自体が、ほぼ還流ダイオード100に空乏層が形成される際に空乏層中から排出されるキャリアの量だけである。つまり、例えば不純物密度が1016cm-3、厚さが5μmのドリフト領域2が全域空乏化した場合にも、上記pn接合ダイオードと単純に比較して、キャリア密度が10分の1、キャリアの分布しているドリフト領域の厚さが10分の1となるため、トータルで100分の1程度の過剰キャリアしか発生しない。このことから、還流ダイオード100をユニポーラ動作する素子で形成することで、逆回復電流を大幅に低減することができ、その結果、逆回復損失を大幅に低減することができる。このように、逆回復損失低減の効果は、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
さらに、第1の実施の形態においては、受動素子がショットキーバリアダイオードのみで構成されている従来技術では、本質的に解決できなかったユニポーラ動作ならではの逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。
この振動現象自体は、還流ダイオードが組み込まれたコンバータやインバータ等の電力変換装置の回路中に生じる寄生インダクタンスLsと、還流ダイオードの逆回復動作時の逆回復電流Irの遮断速度(dIr/dt)の相互作用によってサージ電圧Vsが生じ、これを起点として発生することが一般的に知られている。この電流・電圧の振動現象は、サージ電圧による素子の破壊、振動動作中の損失の増大、周辺の回路の誤動作などを引き起こすことから、安定動作の阻害要因となるため、抑制することが求められる。振動現象を低減するためには、逆回復動作時の電流の遮断速度(dIr/dt)を緩和することと、さらには振動している電流をいち早く減衰させて振動を収束させる機構が必要となる。
しかしながら、ユニポーラ動作をするショットキーバリアダイオードのみを用いる従来技術では、逆回復電流Irの成分が多数キャリアであるため、過剰キャリアによる逆回復電流Irは大きく減るものの、空乏層の形成速度でほぼ決まる逆回復時間tがほとんど制御できない。その結果、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しない。その理由として、大きく2つが挙げられる。
1つは、上述したように、ショットキーバリアダイオードにおいては、遮断状態から導通状態に注入される過剰キャリアの量が、遮断時にドリフト領域中に形成される空乏領域を補充する多数キャリアのみで構成されている点である。つまり、ショットキーバリアダイオードの逆回復電流の遮断速度(dI/dt)はほとんど空乏領域の形成速度にのみ依存し、かつ、少数キャリアがほとんど存在しないため、pn接合ダイオードのようなライフタイム制御法をそのまま用いることはできない。このため、ショットキーバリアダイオードのみを用いる場合、スイッチング素子のスイッチング速度を向上することによる過渡損失の低減と振動現象の抑制にはトレードオフの関係が生じる。
もう1つは、ショットキーバリアダイオードは導通時にほぼ多数キャリアのみで動作するため、導通時も遮断直前においても、素子内部の抵抗はドリフト領域の厚さ並びに不純物濃度に準じた抵抗で変わらない。したがって、pn接合ダイオードのような逆回復電流Irを抵抗制限する機構を有していない。そのため、ショットキーバリアダイオードは逆回復時において電流・電圧に振動現象が生じやすく、その振動も容易に減衰しないのである。さらに、半導体材料として炭化珪素などワイドギャップ半導体を用いていることで、素子自体の抵抗が小さいため導通損失を低減できる反面、振動現象がより起きやすくなっている。このことから、ショットキーバリアダイオードには、導通時の損失と振動現象の抑制機構にトレードオフの関係が生じる。
これに対して、第1の実施の形態においては、還流ダイオード100と半導体スナバ200を並列接続する簡便な構成により、過渡損失並びに導通損失を低減しつつ、かつ、振動現象を抑制することができる。
すなわち、第1の実施の形態においては、還流ダイオード100が逆回復動作する場合に、ドリフト領域2中に逆バイアス電圧が印加され、過剰キャリアによる逆回復電流が流れ始める。その逆バイアス電圧が印加されるのとほぼ同時に、半導体スナバ200中の誘電領域12からなるキャパシタCにも同等の逆バイアス電圧が印加され、半導体スナバ200中にも相応の過渡電流が流れ始める。この半導体スナバ200に流れる過渡電流は、誘電領域12からなるキャパシタ部210の容量Cの大きさと基板領域11からなる抵抗部220の抵抗Rの大きさで決まり、自由に設計することができる。この並列に接続された半導体スナバ200の効果は3つある。
1つ目は、半導体スナバ200は電圧の過渡変動がないと動作しないため、スイッチング素子Dのスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである。2つ目は、還流ダイオード100が逆回復動作に入ったときに、還流ダイオード100に並列接続された半導体スナバ200の容量C成分並びに抵抗R成分が作動し、逆回復電流の遮断速度(dIr/dt)を緩和することができ、サージ電圧そのものを低減できることである。3つ目は、半導体スナバ200に流れた電流を基板領域11の抵抗R成分で電力消費するため、寄生インダクタンスLsで生じたエネルギを吸収し、振動現象を素早く収束することができることである。
このように、第1の実施の形態に係る半導体装置においては、還流ダイオード100による過渡損失ならびに導通損失を低減する性能を保持し、且つ、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ200を用いることで解決することができる。
一般に、RCスナバ構成は回路として見れば従来から知られた回路であるが、スナバ回路を半導体基体上に形成した半導体スナバ200は、ユニポーラ動作もしくはユニポーラ動作と同等の動作を有する還流ダイオード100と組み合わせることで、初めてスナバ回路として十分機能する。つまり、コンバータやインバータ等の電力変換装置に一般的に用いられてきたシリコンからなるpn接合ダイオードにおいては、電力容量の制限で半導体チップ上のスナバ回路は事実上困難である。したがって、ディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗を、電力変換装置の半導体パッケージの内側、もしくは外側のメイン電流が流れる経路に配置しなければならない。
その理由として、スナバ回路が十分機能を果たすためには、逆回復電流の遮断速度(dIr/dt)を緩和するために、ダイオードに流れる逆回復電流と同程度の過渡電流が流れるような容量を持つキャパシタが必要となる。また、振動現象を減衰するために、そのキャパシタに流れる電流を電力消費可能な電力容量を有する抵抗が必要となる。上述したように、pn接合ダイオードは還流する電流の大きさによって、逆回復電流の大きさが変化する。上記の例では、ユニポーラ動作のショットキーバリアダイオードに比べて100倍もの逆回復電流が発生する。ダイオードに流れる電流密度がさらに大きくなったり、また耐圧クラスが大きくなるほど、導通時に注入される過剰キャリアはさらに増大し、逆回復電流も大きくなる。そのため、容量Cを半導体チップ上に形成しようとすると、厚さは必要耐圧で制限されることから、単純に計算して面積を100倍にする必要がある。また、抵抗Rに関しても消費すべき電力が100倍となるため、体積を100倍にする必要があり、結果としてチップサイズが100倍必要となる。このことから、従来の技術の延長では電力変換装置におけるスナバ回路を半導体チップで形成するという発想は事実上困難であった。
第1の実施の形態においては、還流ダイオード100に流れる過渡電流が高々ドリフト領域2に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を小容量の半導体スナバ200で形成しているところが従来技術と異なる点である。さらに、第1の実施の形態においては、過渡損失と導通損失を低減し、かつ振動現象を抑制することができることに加えて、従来技術にはない新たな効果を更に得ることができる。
1つは、振動現象を低減するためのスナバ機能が、ユニポーラ動作のダイオードとの組み合わせにより、全電流範囲、全温度範囲において有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復電流は、逆バイアス電圧によって空乏層が生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎度ほぼ一定の逆回復電流が流れるためである。また同様の理由で、還流ダイオード100の温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、かつ振動現象を抑制することができる。
もう1つは、図2に示すように、スナバ回路を半導体スナバ200で形成することで、還流ダイオード100の直近に低インダクタンスで実装することができるため、従来のディスクリート部品であるフィルムコンデンサなどからなる容量Cとメタルクラッド抵抗などからなる抵抗Rとを用いるスナバ回路の場合に比べて、さらに過渡損失を低減しかつ振動現象を抑制できる点である。これは、還流ダイオード100に並列接続されるスナバ回路中に生じる寄生インダクタンスが大きいほど、スナバ回路に流れる過渡電流が制限されるため還流ダイオードに流れる逆回復電流の遮断速度(dI/dt)を緩和しにくくなることと、スナバ回路中の容量Cに印加される電圧に寄生インダクタンスで発生する逆起電力が重畳されるため、容量Cの耐圧範囲で動作するには、スイッチング時間を遅くする必要があるためである。つまり、第1の実施の形態においては、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度(dIr/dt)を適切に緩和し振動現象を抑制することができる。
また、スナバ回路を還流ダイオード100の直近に実装することは、不要なノイズ放射を低減することにもなる。例えば従来のディスクリート部品であるフィルムコンデンサなどからなる容量Cとメタルクラッド抵抗などからなる抵抗Rとを用いるスナバ回路の場合では、還流ダイオード100で発生した振動電流はこれらの部品を通り、還流ダイオード100に戻る経路を通る。その際に抵抗Rにより振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ200で形成した場合には、還流ダイオード100の直近に実装されていることから、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。
さらに、第1の実施の形態においては、スナバ回路を半導体スナバ200で形成することで、還流ダイオード100と同様の実装工程を用いて電力変換装置を作製することができる。そのため、第1の実施の形態に係る半導体装置によれば、簡便でかつ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。
また、図3に示したように、還流ダイオード100を炭化珪素からなるショットキーバリアダイオードで構成することで、上記した第1の実施の形態の効果を最大限に引き出すことができる。つまり、所定の耐圧を得るために、ワイドバンドギャップにより空乏層の厚さを小さくできるほど、還流ダイオード100自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度(dIr/dt)が高くなり、かつ振動エネルギが消費されないため、振動現象がより顕著となる性質を有しているからである。
例えば、還流ダイオード100としてシリコンからなるショットキーバリアダイオードを用いた場合には、第1の実施の形態の効果として一定レベルの効果は得られるものの、ドリフト領域2の不純物濃度や厚さの制限により、炭化珪素材料に比べてダイオード自体に大きな抵抗成分を有するため、ダイオード自体で振動エネルギを消費し減衰しやすい。このことから、還流ダイオード100を炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。
なお、図4に示した実施例においては、還流ダイオード100の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。
また、半導体スナバ200として、図7に示すように、基板領域11の抵抗分離領域92中に抵抗分離構造1002を設けてもよい。その他の構成に関しては、図4に示す実施例とほぼ同様であるので説明を省略する。抵抗分離構造1002は、基板領域11に表面側からドライエッチング等を用いてトレンチを形成し、トレンチ内に絶縁膜を埋設することで形成することができる。また、形成したトレンチを抵抗分離構造1002としてもよい。その他の抵抗分離構造1002としては、アルゴンなどをイオン注入し、結晶性を悪化させることで基板領域を高抵抗化した高抵抗膜を用いることができる。また、基板領域11と逆の導電型のp型の不純物を注入することでp型半導体膜を形成し、pn接合を利用した抵抗分離構造1002とすることもできる。このような抵抗分離構造1002を形成することにより、基板領域11より低抵抗な破砕層等を含む周辺抵抗領域91に電流が集中するのを抑制し、基板領域11を所望の抵抗とすることができる。
また、図7に示した実施例においては、抵抗分離構造1002が裏面電極14に達していない場合について図示しているが、抵抗分離構造1002が、裏面電極14に達するように形成されていてもかまわない。また、本実施の形態においては、抵抗分離構造1002が、誘電領域12の直下の抵抗領域90に接するように形成されているが、抵抗分離構造1002は、抵抗領域90から離れていてもかまわない。
このような構成にすることで、図4に示した実施例に比べて、破砕層を含む周辺抵抗領域91と抵抗領域90の距離を短縮できるため、チップサイズを小型化でき、コストを低減することができる。
また、第1の実施の形態の説明においては、半導体スナバ200の一例として図4に示した構造を用いているが、半導体スナバ200の構造は限定されない。図8〜図11に示すように、キャパシタ部210となる空乏容量を別の構成で形成していてもよく、図12に示すように、抵抗領域を半導体基体上に別の構成で形成してもよい。
図8に示すように、図4で示したシリコン酸化膜からなる誘電領域12の代わりに、例えばp型の反対導電型領域15をキャパシタ部210として形成した場合を示している。上記図4で説明した場合には、還流ダイオード100が逆回復動作する際に印加される電圧を、誘電領域12の容量C成分によって充電することで振動現象を抑制していたのに対し、図8においては、p型の反対導電型領域15とn型の基板領域11との間に逆バイアス電圧が印加されることで形成される空乏層を容量Cの成分として使用することができる。この空乏層を容量C成分として用いる利点としては、シリコン酸化膜等の誘電領域12に比べると、過渡電流による劣化が比較的少ない半導体材料で形成しているため長期信頼性の点で有利である。
また、図9に示すように、基板領域11上に、基板領域11とショットキー接合を形成する金属材料からなる表面電極13をキャパシタ部210として形成することもできる。また、ショットキー接合以外にも、異種半導体とのヘテロ接合など、逆バイアス電圧が印加されると空乏層が形成される構成であれば、どのような構成でも図4に示した半導体スナバ200と同様の効果を得ることができる。
なお、図8及び図9の構成では、順バイアス時に順方向電流が流れることが懸念されるが、図8及び図9の基板領域11の抵抗Rの値が還流ダイオードのドリフト領域2の抵抗に比べて少なくとも小さいため、電流の大部分は低抵抗の還流ダイオードに流れるため順バイアス時の導通損失には影響しない。
また、図10及び図11に示すように、キャパシタ部210を構成する部位として、複数の領域が直列もしくは並列に形成されていても良い。図10は、図4で説明した誘電領域12による容量成分と、図8で説明した反対導電型領域15を形成することで得られる空乏層を利用した容量成分とを直列に接続して容量Cとした場合である。また、図11は、誘電領域12による容量成分と、図9で説明した空乏層による容量成分とを並列に接続して容量Cとした場合を示している。いずれにしても、容量Cの成分を半導体支持基体上に構成することができればどのような領域で構成しても良い。
図12は抵抗Rの成分として、図4で説明した基板領域11に加えて、誘電領域12上に、例えば多結晶シリコンからなる抵抗領域17を形成している。多結晶シリコンからなる抵抗領域17は厚み及び不純物濃度を変えることで抵抗値を自由に変えられるところが利点として挙げられる。つまり、支持基体として基板領域を選ぶ際にどのような基板を用いても半導体スナバ200を形成できるため、実現性の自由度をあげることが可能となる。なお、抵抗領域17は多結晶シリコン以外でも、どのような材料を用いても良いが、抵抗領域17をシリコンよりも高い絶縁破壊電界を持つ材料で構成するとなお良く、抵抗領域17の製作プロセスをさらに容易にする効果がある。
例えば、逆回復時に還流ダイオード100の両端にサージ電圧として100Vが印加された場合、半導体スナバ200においては、キャパシタCには過渡電流が流れるため、概ね抵抗領域の両端に、サージ電圧と同等の100Vが印加される。このとき、抵抗領域には、その材料に応じた絶縁破壊電界と厚みから決まる絶縁破壊電圧以上の破壊耐圧が求められる。100Vの破壊耐圧を持たせるためには、シリコンの場合、絶縁破壊電界が約0.3MV/cmであるので、3μm程度の厚さが必要になる。そこに、シリコンよりも高い絶縁破壊電界を持つポリ炭化珪素を用いると、絶縁破壊電界が約3.6MV/cmであるので、厚みを1/10程度に削減することができる。そのため、抵抗領域作製時の堆積時間を短縮でき、プロセスを容易にすることができる。また、炭化珪素のほうがシリコンよりも熱伝導率が3倍程度良いため、抵抗領域17の放熱性を良くする効果もある。このように、抵抗Rの成分についても、半導体支持基体上に構成することができればどのような領域で構成しても良い。
図8〜図12に示した実施例においては、基板領域11の抵抗分離領域92内に抵抗分離構造1002が形成されている。抵抗分離構造1002は、基板領域11に表面側からドライエッチング等を用いてトレンチを形成し、トレンチ内に絶縁膜を埋設することで形成することができる。その他の抵抗分離構造1002としては、アルゴンなどをイオン注入し、結晶性を悪化させることで基板領域を高抵抗化した高抵抗層を用いることができる。また、基板領域11と反対導電型のp型の不純物を注入することでpn接合を利用した抵抗分離構造とすることもできる。このような抵抗分離構造を形成することにより、基板領域11より低抵抗な破砕層を含む周辺抵抗領域91に電流が集中するのを抑制し、基板領域11に所望の抵抗Rを設けることができる。
また、図7〜図12に示した実施例においては、抵抗分離構造1002が裏面電極14に達していない場合について図示しているが、抵抗分離構造1002が、裏面電極14に達するように形成されていてもかまわない。また、図7〜図12に示した実施例においては、抵抗分離構造1002が、容量Cを構成する部分の直下の抵抗領域90に接するように形成されているが、抵抗分離構造1002は、抵抗領域90から離れていてもかまわない。
このような構成にすることで、図4に示す実施例に比べて、破砕層を含む周辺抵抗領域91と抵抗領域90の距離を短縮できるため、チップサイズを小型化でき、コストを低減することができる。
なお、上述のように、抵抗領域17として、多結晶シリコン半導体膜を用いているが、半導体膜は限定されない。抵抗領域17として、単結晶シリコン、アモルファスシリコン等の半導体膜を用いてもよい。
また、図13は、スナバ回路に用いるキャパシタ容量Cの大きさに対する、振動現象の抑制効果、及びキャパシタ容量Cの大きさとキャパシタに流れる過渡電流による損失の増加しろについて、回路シミュレータを用いて計算した結果の一例である。スナバ回路の振動低減は、寄生インダクタンスLs、還流ダイオードの容量C0、還流ダイオードに並列接続されたスナバ回路のキャパシタの容量C、及び抵抗Rで構成された簡単な回路で計算できる。例えば、本計算では、回路中の寄生インダクタンスLsを99nH、抵抗Rを40Ωに固定して、容量比C/C0の大きさによって、振動現象の減衰時間やスナバ回路で発生する過渡損失の増加しろの変化を検証した。なお、還流ダイオードの容量C0は、例えば150pFとした。
図13の左軸は、スナバ回路がない場合において電圧もしくは電流振動が1/10に減衰するまでの時間をt0とし、スナバ回路を追加した際にスナバ回路がない場合と同等の振動となるまでの時間をtとした場合の振動現象収束時間比t/t0を示している。図13に示すように、C/C0の値が0.1前後から振動現象の減衰効果が顕著になっている。一方、C/C0が10を超える辺りから振動現象の収束時間比の値が飽和傾向になる。このように、C/C0が大きくなるほど、振動現象の減衰時間は小さくなる。
また、図13の右軸は、過渡損失の増加しろとして、スナバ回路に形成するキャパシタ容量Cに流れる過渡電流により発生する損失Eと、還流ダイオードに流れる過渡電流で発生する損失E0との比E/E0を示している。損失Eは、過渡動作時にキャパシタ容量Cの大きさに比例する過渡電流により発生する。したがって、図13に示すように、過渡損失の増加しろE/E0を低減するためには、キャパシタ容量Cの大きさは極力小さいほうが望ましい。
このように、第1の実施の形態で用いるスナバ回路である半導体スナバ200のキャパシタ部210の容量Cの大きさは、還流ダイオード100の遮断状態における容量成分の大きさに比べて、1/10倍以上、10倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第1の実施の形態で説明した半導体スナバ200のどの実施例においても得ることができる。
(第2の実施の形態)
本発明の第2の実施の形態に係る半導体装置について、図14〜図16、図3、及び図4を用いて説明する。第2の実施の形態においては、第1の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴について詳しく説明する。
図14は、図1に対応する第2の実施の形態を説明する回路図、図15は、図2に対応する図14の回路図の一例として具体化した半導体チップの実装図、図14、図3並びに図4は、図15の実装図に用いられている半導体チップのそれぞれの断面構造図の一例である。
図14に示すように、第2の実施の形態に係る半導体装置は、図1に示したユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード100、キャパシタ部210と抵抗部220を含むように構成された半導体スナバ200、及びスイッチング素子600を備える。還流ダイオード100及び半導体スナバ200は、それぞれスイッチング素子600のエミッタ端子301及びコレクタ端子401に並列に接続される。
第2の実施の形態では、一例として、還流ダイオード100、半導体スナバ200、及びスイッチング素子600をそれぞれ別の半導体チップとして形成した場合について説明する。半導体スナバ200の構成並びに還流ダイオード100は、例えば第1の実施の形態と同じ構成とした場合について説明する。スイッチング素子600に関しては、例えばシリコンを半導体基体材料としたIGBTを使用した場合について説明する。なお、第2の実施の形態では、エミッタ端子301とコレクタ端子401が互いに対面するように電極形成された、いわゆる縦型のIGBTを一例として説明する。
図15は、図14で示した還流ダイオード100(例えば炭化珪素ショットキーバリアダイオード)、半導体スナバ200(例えばシリコン半導体RCスナバ)、及びスイッチング素子600(例えばシリコンIGBT)からなる半導体装置について具体的な実装を示した図である。
図15においては、図2と同様に半導体パッケージの一例としてセラミック基板を用いた場合について説明する。カソード側金属膜410上には、還流ダイオード100、半導体スナバ200、及びスイッチング素子600それぞれの半導体チップのコレクタ端子401側が、例えば半田やろう材等の接合材料を介して接続される。そして、還流ダイオード100、半導体スナバ200、及びスイッチング素子600それぞれの半導体チップのエミッタ端子301側は、例えばアルミニウムワイヤやアルミニウムリボンなどの金属配線320、330、350を介して、共にアノード側金属膜310に接続される。さらに、第2の実施の形態においては、スイッチング素子600のゲート端子側が、金属配線710を介してゲート側金属膜700に接続される。
図16、図4及び図5には、それぞれスイッチング素子600、還流ダイオード100及び半導体スナバ200を構成するそれぞれの半導体チップの断面構造の一例を示す。
図16に示すように、スイッチング素子600は、一例として一般的なIGBTである。例えば、シリコンを材料としたp+型の基板領域21上に、n型のバッファ領域22を介して、n-型のドリフト領域23が形成された基板材料を用いた場合で説明する。基板領域21としては、例えば抵抗率が数mΩcmから数10mΩcm、厚さが数μm〜数100μm程度のものを用いることができる。ドリフト領域23としては、例えばn型の不純物密度が1013cm-3〜1016cm-3、厚さが数10μm〜数100μmのものを用いることができる。第2の実施の形態では、例えば不純物密度が1014cm-3、厚さが50μmで、耐圧が600Vクラスのものを用いている。バッファ領域22は、ドリフト領域23に高電界が印加された際に、基板領域21とパンチスルーするのを防止するために形成される。
第2の実施の形態では、一例として、基板領域21を支持基材とした場合を説明しているが、バッファ領域22やドリフト領域23を支持基材としてもよい。バッファ領域22は基板領域と21とドリフト領域23とがパンチスルーしない構造であれば、特になくてもよい。
ドリフト領域23中の表層部にp型のウェル領域24が、またウェル領域24中の表層部にn+型エミッタ領域25が形成されている。そして、ドリフト領域23、ウェル領域24及びエミッタ領域25の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜26を介して、例えばn型の多結晶シリコンからなるゲート電極27が配設されている。さらに、エミッタ領域25及びウェル領域24に接するように、例えばアルミニウム材料からなるエミッタ電極28が形成されている。エミッタ電極28とゲート電極27との間には互いに接しないように、例えばシリコン酸化膜からなる層間絶縁膜29が形成されている。また、基板領域21の裏面にオーミック接続するようにコレクタ電極30が形成されている。このように、第2の実施の形態の説明に用いるIGBTは、ゲート電極27が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。
図3に一例として示した還流ダイオード(ここではショットキーバリアダイオード)の構成は、第1の実施の形態で説明したものと同様とする。
ただし、図4に示した半導体スナバ200については、基本的な構成は第1の実施の形態と同様とするものの、スナバ機能を効果的に発揮するためには、新たに並列接続されたスイッチング素子600の遮断状態におけるキャパシタ容量を考慮した誘電領域12によるキャパシタ部210の容量C及び基板領域11による抵抗部220の抵抗値Rを設定するのが望ましい。また、後述するように、還流ダイオード100に逆回復電流が流れる状態においては、並列接続されたスイッチング素子600は必ず遮断状態にある。したがって、その過渡電流に応じた半導体スナバ200のキャパシタ容量C及び抵抗Rの設定は、第1の実施の形態で説明した範囲で対応可能である。
つまり、基板領域11は必要な抵抗値の大きさに応じて、基板の抵抗率や厚さとすることができ、例えば抵抗率が数mΩcmから数100Ωcm、厚さが数10〜数100μm程度のものを用いることで対応可能である。また、キャパシタ部210の容量Cについても、必要耐圧を最低限満たすようにして、必要な容量が得られるように、誘電領域12の厚さや面積を変えることで対応可能である。
第2の実施の形態においては、還流ダイオード100並びにスイッチング素子600が遮断状態時(高電圧印加時)にそれぞれ充電される空乏容量の和に対して、100分の1程度から100倍ぐらいの範囲で容量Cを選ぶことができる。必要となるチップ面積やスナバ機能としての効果を考慮すると、容量Cは、還流ダイオード100及びスイッチング素子600の遮断状態時に形成される空乏容量の和に対して、概ね10分の1から10倍程度の範囲が望ましい。第2の実施の形態においては、例えば還流ダイオード100及びスイッチング素子600の耐圧よりも高くなるように、容量Cが還流ダイオード100及びスイッチング素子600の遮断状態時に形成される空乏容量の和と同程度とした場合で説明する。
スイッチング素子600が並列に接続された第2の実施の形態においても、還流ダイオード100として、例えばショットキーバリアダイオードを用いている。従来、バイポーラ動作の還流ダイオードの振動低減用のスナバ回路としては、フィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品が用いられている。第2の実施の形態では、還流ダイオード100のユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、小容量で小サイズのキャパシタ部210と抵抗部220を有する半導体スナバ200を並列接続することで、容易にかつ効果的に振動現象を抑制している。
次に、第2の実施の形態に係る半導体装置の動作について、等価回路を用いて詳しく説明する。例えば、第2の実施の形態に係る半導体装置は、図17に示すような3相交流モータMを動かすインバータや、図18に示すような直流モータMを駆動するHブリッジなどの電力変換装置に用いることができる。
例えば、図17に示すインバータにおいては、電源電圧(+V)(例えば、400V)に対して、上アームを形成する並列接続されたスイッチング素子Eと受動素子B、及び下アームを形成する並列接続されたスイッチング素子Gと受動素子Fを、逆バイアス接続になるように直列に接続して使用される。この接続が3相分接続され、3相インバータを構成する。図19に示した半導体装置の動作モードは、上アームもしくは下アームのどちらかのスイッチング素子がスイッチング動作した場合に、スイッチング動作していないアームのスイッチング素子及び受動素子が連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。ここでは、図19に示した3相のうちの1相の動作を用いて半導体装置の動作を説明する。さらに、一例として下アームのスイッチング素子Gがスイッチング動作をし、上アームのスイッチング素子Eと受動素子Bとが還流動作をする場合について説明する。
まず、下アームのスイッチング素子Gがオンし、スイッチング素子Gに電流が流れている状態においては、上アームのスイッチング素子Eと受動素子Bは逆バイアス状態となり遮断状態になる。
下アームの導通状態にあるスイッチング素子Gに並列に接続されている受動素子Fにおいては、還流ダイオード100及び半導体スナバ200は遮断状態を維持する。すなわち、還流ダイオード100であるショットキーバリアダイオード(例えば、図3参照)については、その両端に印加されている電圧がスイッチング素子Gのオン電圧程度と低いものの逆バイアス電圧が印加されるためである。また、受動素子Fの半導体スナバ200(例えば、図4参照)においては、キャパシタ部210の容量Cとして機能する誘電領域12が、やはりスイッチング素子Gのオン電圧程度の電圧が定常状態で印加された状態になる。
一方、上アームのスイッチング素子Eと受動素子Bについても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわち、図16に示したスイッチング素子600であるIGBTについては、エミッタ端子301とコレクタ端子401間に逆バイアス電圧が印加されるため、ドリフト領域23中にはウェル領域24とのpn接合部から伸びた空乏層が形成され遮断状態が維持されるためである。また、還流ダイオード100であるショットキーバリアダイオード(例えば、図3参照)においては、表面電極3と裏面電極4間に逆バイアス電圧が印加されるため、ドリフト領域2中には表面電極3とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。また、受動素子Bの半導体スナバ200(例えば、図4参照)においても、キャパシタ部210の容量Cとして機能する誘電領域12が高電圧により充電された状態になり、遮断状態を維持する。
このように、下アームのスイッチング素子Gが導通状態の時には、上下アーム共に受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。
次に、下アームのスイッチング素子Gがターンオフして遮断状態に移行する場合について説明する。
例えば、図17に示すようなモータ用インバータ回路(L負荷回路)では、スイッチング素子Gがターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Gの電圧上昇が起こる。
下アームのターンオフするスイッチング素子Gに並列に接続されている受動素子Fについては、還流ダイオード100及び半導体スナバ200共に、スイッチング素子Gの電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち、図3に示した還流ダイオード100においては、電圧の上昇に伴ってドリフト領域2中に表面電極3側から空乏層が広がる際に、電子が裏面電極4側に過渡電流として流れ、図4に示した半導体スナバ200においては、容量Cとして働く誘電領域12が印加電圧に応じて充電されるため過渡電流が流れる。半導体スナバ200の誘電領域12の容量Cの充電作用によって、スイッチング素子Gのコレクタ/エミッタ間に生じる過渡的な電圧上昇が緩和され、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。
このように、第2の実施の形態においては、受動素子Fの半導体スナバ200が、受動素子Fの還流ダイオード100だけでなくスイッチング素子Gとも並列接続することで、スイッチング素子G自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減し、より安定動作を実現することができる。
そして、スイッチング素子Gの電圧上昇後、電流は所定の速度で遮断する。このとき、図16に示したIGBTでは、導通時に基板領域21から注入されたホール電流の影響で電流の遮断速度は制限され損失は生じるものの、電流遮断による振動現象は起こりにくく、結果として安定動作に寄与している。そして、スイッチング素子Gの電流が遮断した後は、下アームのスイッチング素子G及び受動素子Fは定常オフ状態となり、遮断状態を維持する。
一方、上アームのスイッチング素子Eと並列に接続されている受動素子Bは、下アームのスイッチング素子Gのターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図3に示した還流ダイオード100のドリフト領域2中に広がっていた空乏層が後退し、表面電極3とドリフト領域2との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード100は導通状態となる。このとき、受動素子Bの還流ダイオード100に流れる電流は、ドリフト領域2中をほぼ裏面電極4側から供給される電子電流のみで構成されており、ユニポーラ動作をする。
また、受動素子Bにおいて、図4に示した半導体スナバ200においては、還流ダイオード100が逆バイアス状態から順バイアス状態に移行する際に、誘電領域12に充電されていた電荷が過渡電流として放電される。第2の実施の形態では、容量Cである誘電領域12の容量が還流ダイオード100及びスイッチング素子Eに形成されていた空乏容量と同程度と小容量であるため、放電によって過渡電流は流れるものの、並列する還流ダイオード100に流れる順バイアス電流に比べるとほとんど影響がない大きさである。半導体スナバ200は、過渡電流が流れた後は定常状態に移行し電流は遮断される。
また、並列接続されているスイッチング素子Eについても、コレクタ/エミッタ間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、基板領域21とバッファ領域22との間のpn接合が逆バイアス状態となるためオフ状態を維持する。ただし、コレクタ/エミッタ間の電圧状態が変位するため、スイッチング素子E中のドリフト領域23中に生じていた空乏層の容量変化に伴うキャパシタとしての放電による過渡電流は流れる。しかし、過渡電流は、半導体スナバ200と同様に、並列する還流ダイオード100に流れる順バイアス電流と比べるとほとんど影響がない大きさである。このように、上アームの受動素子Bの半導体スナバ200およびスイッチング素子Eは、過渡電流が流れた後は定常状態に移行し電流は遮断されるため、還流ダイオード100のみが導通状態となる。
第2の実施の形態においては、還流ダイオード100が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるpn接合ダイオードに比べて、ドリフト領域2の抵抗を低抵抗で形成することができる。そのため、還流ダイオード100の順バイアス導通時の導通損失を低減することができる。このように、導通状態においても、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
次に、下アームのスイッチング素子Gがターンオンし、再びスイッチング素子Gがオン状態に移行する動作について説明する。
例えば、図17に示すようなモータ用インバータ回路(L負荷回路)では、スイッチング素子Gがターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子Gに電流が流れ始める。下アームのターンオフするスイッチング素子Gに並列に接続されている受動素子Fについては、還流ダイオード100及び半導体スナバ200共に、スイッチング素子Gに電流が流れてコレクタ/エミッタ間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図3に示した還流ダイオード100においては、電圧の減少に伴ってドリフト領域2中に広がっていた空乏層は表面電極3側に徐々に狭まり、裏面電極4側からドリフト領域2中に電子が過渡電流として流れる。また、図4に示した半導体スナバ200においては、容量Cとして働く誘電領域12が印加電圧の減少と共に放電されるため過渡電流が流れる。
この過渡電流は、並列するスイッチング素子Gに流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの受動素子Fの半導体スナバ200及び還流ダイオード100は、過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子Gのみが導通状態となる。
一方、上アームのスイッチング素子Eと並列に接続されている受動素子Bは、下アームのスイッチング素子Gのターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図3に示したように、還流ダイオード100であるショットキーバリアダイオードにおいては、裏面電極4側からドリフト領域2中に供給されていた電子電流は、順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、さらには、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域2中には表面電極3とのショットキー接合部から伸びた空乏層が広がり遮断状態へと移行する。
この導通状態から遮断状態に移行する際に、導通時に受動素子Bの還流ダイオード100の素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動素子B並びに下アームのスイッチング素子Gに過渡電流として流れ、それぞれの素子において損失(ここでは逆回復損失と呼ぶ)が発生する。このことから、還流ダイオード100で発生する逆回復電流は極力小さいほうがよい。
第2の実施の形態では、還流ダイオード100は、炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成されている。したがって、一般的なシリコンで形成されたpn接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
さらに、第2の実施の形態においては、受動素子がショットキーバリアダイオードのみで構成されている従来技術では本質的に解決できなかったユニポーラ動作ならではの逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。すなわち、第2の実施の形態においては、受動素子Bの還流ダイオード100が逆回復動作する場合に、ドリフト領域2中に逆バイアス電圧が印加され過剰キャリアによる逆回復電流が流れ始めるのとほぼ同時に、スイッチング素子E及び受動素子Bの半導体スナバ200中の誘電領域12からなるキャパシタにも同等の逆バイアス電圧が印加され、スイッチング素子E及び受動素子Bの半導体スナバ200中にも相応の過渡電流が流れ始める。この半導体スナバ200に流れる過渡電流は、誘電領域12からなる容量Cの大きさと基板領域11の抵抗R成分の大きさで決まり、自由に設計することができる。
第2の実施の形態においては、キャパシタ部210の大きさを、受動素子Bの還流ダイオード100及びスイッチング素子Eに流れる過渡電流とほぼ同等となるような容量で設定している。そのため、下アームのスイッチング素子Gのスイッチング速度をほぼ変えることなく、逆回復電流の遮断速度(dI/dt)を緩和することができる。さらに、受動素子Bの半導体スナバ200に流れる電流を基板領域11の抵抗R成分で消費するため、寄生インダクタンスLsで生じたエネルギを吸収し、振動現象を素早く収束することができる。つまり、還流ダイオード100が有する過渡損失と導通損失を低減する性能を保持し、かつ、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ200で解決することができる。
第2の実施の形態においては、還流ダイオード100及びスイッチング素子600に流れる過渡電流が高々ドリフト領域2及び23に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を半導体スナバ200で形成しているところが従来技術と異なる点である。さらに、第2の実施の形態の構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる。
1つは、スイッチング素子600が並列に接続されていても、ユニポーラ動作の還流ダイオード100と半導体スナバ200との組み合わせにより、還流ダイオード100が動作する全電流範囲、全温度範囲において、振動現象を低減するためのスナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードである還流ダイオード100の逆回復電流は、逆バイアス電圧によって空乏層が生じた際に発生する過剰キャリアによるものである。また、並列に接続されているスイッチング素子600に生じる過渡電流も、空乏層が生じた際に発生する過剰キャリアによるものである。したがって、還流動作時に流れていた電流の大きさによらず、ほぼ一定の逆回復電流が流れる。また、同様の理由で、還流ダイオード100の温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れる。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、かつ振動現象を抑制することができる。
もう1つは、図15に示すように、スナバ回路を半導体スナバ200で形成することで、還流ダイオード100及びスイッチング素子600の直近に低インダクタンスで半導体スナバ200を実装することができる。そのため、従来のディスクリート部品であるフィルムコンデンサなどからなる容量とメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合に比べて、さらに過渡損失を低減しかつ振動現象を抑制できる。これは、還流ダイオード100及びスイッチング素子600にスナバ回路を並列接続する際に生じる寄生インダクタンスが大きいほど、スナバ回路に流れる過渡電流が制限されるため、還流ダイオードに流れる逆回復電流の遮断速度(dIr/dt)を緩和しにくくなることと、スナバ回路中のキャパシタに印加される電圧に寄生インダクタンスで発生する逆起電力が重畳されるため、キャパシタの耐圧範囲で動作させるためには、スイッチング時間を遅くする必要があるためである。つまり、第2の実施の形態においては、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度(dIr/dt)を適切に緩和し振動現象を抑制することができる。
また、スナバ回路を還流ダイオード100の直近に実装することは、不要なノイズ放射を低減することにもなる。例えば、従来のディスクリート部品であるフィルムコンデンサなどからなる容量Cとメタルクラッド抵抗などからなる抵抗Rとを用いるスナバ回路の場合では、還流ダイオード100で発生した振動電流はこれらの部品を通り、還流ダイオード100に戻る経路を通る。その際に抵抗Rにより振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ200で形成した場合には、還流ダイオード100の直近に実装していることから、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。
さらに、第2の実施の形態においては、スナバ回路を半導体スナバ200で形成することで、還流ダイオード100及びスイッチング素子600と同様の実装工程を用いて電力変換装置を構成することができる。そのため、簡便でかつ容易に振動現象を抑制することができ、更に従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。
また、第2の実施の形態においては、第1の実施の形態と同様に、半導体スナバ200の抵抗成分を半導体基体で形成し、図15に示したような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。
また、第2の実施の形態では、第1の実施の形態と同様に、還流ダイオード100として、炭化珪素からなるショットキーバリアダイオードを用いることで、より顕著に低導通損失と振動現象の緩和を両立することができる。つまり、所定の耐圧を得るために、ワイドバンドギャップにより空乏層の厚みを小さくできるほど、還流ダイオード100自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度(dIr/dt)が高くなり、かつ振動エネルギが消費されないため、振動現象がより顕著となる性質を有しているからである。このことから、還流ダイオード100が炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。なお、第2の実施の形態においては、還流ダイオード100の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。
また、第2の実施の形態を説明するに当たって、半導体スナバ200の一例として、図4に示した構造を用いて説明した。しかし、第1の実施の形態と同様に、図7〜図12に示した構造の半導体スナバ200を用いてもよい。いずれの構造の半導体スナバ200であっても、第2の実施の形態で説明したのと同様の動作をし、同様の効果を得ることができる。
また、第1の実施の形態において図13を用いて説明したのと同様に、スナバ回路に用いる容量Cと、遮断状態における還流ダイオードとスイッチング素子との容量成分の総和C0との比C/C0が0.1前後から振動現象の減衰効果が顕著になり、比C/C0が10を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、スナバ回路に形成する容量Cによって、過渡動作時には容量Cの大きさに比例する過渡電流による損失Eが発生するため、容量Cの大きさは極力小さいほうが望ましい。
このように、第2の実施の形態で用いるスナバ回路のキャパシタ部210の容量Cの大きさは、還流ダイオード100及びスイッチング素子600の遮断状態におけるキャパシタ成分の容量の総和に比べて、1/10倍以上、10倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第2の実施の形態で説明したどの実施例においても得ることができる。
(第3の実施の形態)
本発明の第3の実施の形態においては、第2の実施の形態で説明した還流ダイオード100、半導体スナバ200、及びスイッチング素子600を並列接続した構成において、還流ダイオード100及びスイッチング素子600が、それぞれショットキーバリアダイオード及びIGBT以外の素子で構成された場合について説明する。図19は、図4に対応する還流ダイオード100の一例を示し、図20は、図16に対応するスイッチング素子600の一例を示す。第3の実施の形態においても、第1もしくは第2の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
図19に示すように、第3の実施の形態に係る還流ダイオード100は、例えば炭化珪素のポリタイプが4Hタイプのn+型である基板領域41上にn-型のドリフト領域42が形成された基板材料で構成されている。基板領域41としては、例えば抵抗率が数mΩcmから数10mΩcm、厚さが数10μm〜数100μm程度のものを用いることができる。ドリフト領域42としては、例えばn型の不純物密度が1015cm-3〜1018cm-3、厚さが数μm〜数10μmのものを用いることができる。第3の実施の形態の説明では、例えば不純物密度が1016cm-3、厚さが5μmで、耐圧が600Vクラスのものを用いている。
なお、図19に示した実施例では、半導体基体が、基板領域41とドリフト領域42の二層からなる基板の場合について説明するが、抵抗率の大きさが上記の一例にはよらない基板領域41のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、図19に示した実施例では一例として耐圧が600Vクラスの場合で説明しているが、耐圧クラスは限定されない。
ドリフト領域42の基板領域41との接合面に対向する主面に接するように、炭化珪素よりもバンドギャップの小さい多結晶シリコンからなるヘテロ半導体領域43が堆積されている。ドリフト領域42とヘテロ半導体領域43の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合ダイオードが形成されており、その接合界面にはエネルギ障壁が存在している。ヘテロ接合ダイオードは、ヘテロ半導体領域43の不純物密度を変えることで、ヘテロ接合部のエネルギ障壁の高さを制御することができるため、必要な耐圧に応じて、最適な障壁高さを得ることができる。ここでは、一例としてp型ヘテロ半導体領域43で不純物密度が1019cm-3、厚さが0.5μmとした場合で説明する。
また、第3の実施の形態においては、ヘテロ半導体領域43の表面に接するように表面電極44が、基板領域41の裏面に接するように裏面電極45がそれぞれ形成されている。表面電極44はアノード端子300として外部電極との接続をするために、最表面にアルミニウム、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としてもよい。一方、裏面電極45は基板領域41とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としては、ニッケルシリサイドやチタン材料などが挙げられ、裏面電極45はカソード端子400として外部電極と接続をする。このように、図19に示す還流ダイオード100は、表面電極44がアノード電極、裏面電極45がカソード電極とした縦型のダイオードとして機能する。
一方、図20に示すように、スイッチング素子600は、炭化珪素からなるMOSFETを一例として示している。図20中、例えば炭化珪素のポリタイプが4Hタイプのn+型である基板領域51上にn-型のドリフト領域52が形成された基板材料で構成されている。基板領域51としては、例えば抵抗率が数mΩcmから数10mΩcm、厚さが数μm〜数100μm程度のものを用いることができる。ドリフト領域52としては、例えばn型の不純物密度が1014cm-3〜1017cm-3、厚さが数μm〜数10μmのものを用いることができる。第3の実施の形態では、例えば不純物密度が2×1016cm-3、厚さが5μmで、耐圧が600Vクラスのものを用いている。図20に示した実施例では、一例として、基板領域51を支持基材とした場合を説明しているが、ドリフト領域52を支持基材としてもよい。
ドリフト領域52中の表層部にp型のウェル領域53が、さらにウェル領域53中の表層部にn+型ソース領域54が形成されている。そして、ドリフト領域52、ウェル領域53及びソース領域54の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜55を介して、例えばn型の多結晶シリコンからなるゲート電極56が配設されている。さらに、ソース領域54並びにウェル領域53に接するように例えばアルミニウム材料からなるソース電極57が形成されている。ソース電極57とゲート電極56との間には互いに接しないように、例えばシリコン酸化膜からなる層間絶縁膜58が形成されている。また、基板領域51にオーミック接続するようにドレイン電極59が形成されている。このように、第3の実施の形態の説明で用いるMOSFETは、ゲート電極56が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。
第3の実施の形態においても、図19で示した還流ダイオード100と図20で示したスイッチング素子600とを、図4で示した半導体スナバ200と共に並列接続して使用する。スナバ機能を効果的に発揮するためには、還流ダイオード100とスイッチング素子600の遮断状態における容量を考慮した誘電領域12による容量Cの設定と、基板領域11による抵抗Rの設定をすることが望ましい。第1及び第2の実施の形態と同様に、第3の実施の形態においては、例えば還流ダイオード100及びスイッチング素子600の耐圧よりも高くなるように誘電領域12の厚さを1μm程度とし、キャパシタ部210の容量Cが還流ダイオード100及びスイッチング素子600の遮断状態時に形成される空乏容量の和と同程度とした場合で説明する。
次に、第3の実施の形態の動作について、第2の実施の形態と同様に、例えば図17に示すインバータの動作に対応させて詳しく説明する。
まず、図17中のスイッチング素子Gがオンし、スイッチング素子Gに電流が流れている状態においては、上アームのスイッチング素子Eと受動素子Bは逆バイアス状態となり遮断状態になる。
下アームの導通状態にあるスイッチング素子Gは、炭化珪素材料からなるMOSFETで構成されているため、第2の実施の形態で説明したIGBTに比べて、低オン抵抗で導通することができる。これは、炭化珪素材料のバンドギャップがシリコン材料に比べて約3倍大きく、最大絶縁電界が約1桁大きいため、ドリフト領域52に厚さを小さくかつ不純物濃度を大きくすることができるためである。このため、IGBTのようなバイポーラ型の動作とせずとも、ドリフト領域52の抵抗を低くすることができる。
また、下アームの導通状態にあるスイッチング素子Gに並列に接続されている受動素子Fにおいては、還流ダイオード100及び半導体スナバ200は遮断状態を維持する。すなわち、還流ダイオード100であるヘテロ接合ダイオード(図19)については、その両端に印加されている電圧がスイッチング素子Gのオン電圧程度と低いものの逆バイアス電圧として印加されるためである。また、図4に示す半導体スナバ200においては、容量Cとして機能する誘電領域12が、スイッチング素子Gのオン電圧程度の電圧が定常状態で印加された状態となるためである。
一方、上アームのスイッチング素子Eと受動素子Bについても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわち、図20に示すスイッチング素子EであるMOSFETについては、ソース端子302とドレイン端子402間に逆バイアス電圧が印加されるため、ドリフト領域52中にはウェル領域53とのpn接合部から伸びた空乏層が形成され遮断状態が維持されるためである。また、図19に示す還流ダイオード100であるヘテロ接合ダイオードにおいては、表面電極44と裏面電極45間に逆バイアス電圧が印加されるため、ドリフト領域42中にはヘテロ半導体領域43とのヘテロ接合部から伸びた空乏層が生じ遮断状態が維持される。また、図4に示す半導体スナバ200においても、容量Cとして機能する誘電領域12が高電圧により充電された状態になり、遮断状態を維持する。
このように、下アームのスイッチング素子Gが導通状態の時には、上下アーム共に受動素子は、第2の実施の形態において説明したように、従来技術と同様の機能を有する。
次に、下アームのスイッチング素子Gがターンオフして遮断状態に移行する場合について説明する。
例えば、図17に示すようなモータ用インバータ回路(L負荷回路)では、スイッチング素子Gがターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Gの電圧上昇が起こる。
下アームのターンオフするスイッチング素子Gに並列に接続されている受動素子Fについては、還流ダイオード100及び半導体スナバ200共に、スイッチング素子Gの電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち、図19に示した還流ダイオード100においては、電圧の上昇に伴ってドリフト領域42中にヘテロ半導体領域43側から空乏層が広がる際に、電子が裏面電極45側に過渡電流として流れ、図4に示す半導体スナバ200においては、キャパシタ部210として働く誘電領域12が印加電圧に応じて充電されるため過渡電流が流れる。この、半導体スナバ200の誘電領域12のキャパシタンス容量の充電作用によって、スイッチング素子Gのコレクタ/エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。
このように、第3の実施の形態においては、受動素子Fの半導体スナバ200が、受動素子Fの還流ダイオード100だけでなくスイッチング素子Gとも並列接続することで、スイッチング素子G自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減することができる。
そして、第3の実施の形態において、スイッチング素子Gの一例として挙げた炭化珪素からなるMOSFETでは、電圧上昇後、電流は急峻に遮断する。これは、第2の実施の形態で説明したIGBTとは異なり、導通時にユニポーラ動作をしているため、電圧の上昇によって空乏層から吐き出された電子電流が空乏層の伸びの速さに応じて遮断されるためである。つまり、スイッチング素子Gが炭化珪素からなるMOSFETになることによって、導通時においては低オン抵抗を実現できるものの、スイッチング素子Gの遮断性能の早さによって、スイッチング素子G自体のターンオフ時に振動現象が生じやすく、さらに抵抗が小さいため振動現象の減衰がなかなか生じないという問題が生じてしまうのであるが、第3の実施の形態においては、並列に半導体スナバ200が形成されているため、効果的に振動現象を緩和することができる。
すなわち、第3の実施の形態においては、スイッチング素子Gの電流が遮断された際に、回路中の寄生インダクタンスと共振し電流及び電圧に振動現象が始まるものの、半導体スナバ200中の誘電領域12からなるキャパシタ部210の容量Cにも同等の電圧が印加され相応の過渡電流が流れ始める。すると、容量Cによって電流振動の傾き(dI/dt)を緩和し、基板領域11の抵抗R成分で寄生インダクタンスLsで生じたエネルギを消費するため、振動現象を素早く収束することができる。このことから、第3の実施の形態のように、スイッチング素子Gがユニポーラ型で高速遮断性能を有している場合にも、振動現象を抑制することができる。また、スイッチング素子Gがより導通損失が小さいワイドギャップ半導体からなり、振動現象にとっては減衰しにくい構成であっても、導通損失を悪化させることなく、容易に振動現象を減衰することができる。このように、第3の実施の形態においては、スイッチング素子Gにおいても導通損失と過渡損失を高い次元で両立できるような構成、すなわち高速動作が可能なユニポーラ型であることや低オン抵抗が実現できるワイドバンドギャップ半導体の構成と組み合わせることで、さらに高い効果を引き出すことができる。
そして、スイッチング素子Gの電流が遮断した後は、下アームのスイッチング素子G及び受動素子Fは定常オフ状態となり、遮断状態を維持する。
一方、上アームのスイッチング素子Eと並列に接続されている受動素子Bは、下アームのスイッチング素子Gのターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図19に示す還流ダイオード100のドリフト領域42中に広がっていた空乏層が後退し、ヘテロ半導体領域43とドリフト領域42との間に形成されているヘテロ接合部にヘテロ障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード100は導通状態となる。ヘテロ接合ダイオードはヘテロ接合部からドリフト領域42側並びにヘテロ半導体領域43側にそれぞれ広がる内蔵電位の和によって決まる電圧降下で順方向電流が流れるものの、価電子帯側の正孔に対するヘテロ障壁が大きいため、電流はドリフト領域42中をほぼ裏面電極45側から供給される電子電流のみで構成されており、ユニポーラ動作をする。このとき、第2の実施の形態で説明したショットキーバリアダイオードでは、ショットキー障壁高さが表面電極13のショットキーメタル固有の仕事関数差で一義的に決まるため、所定の耐圧を得るために、ドリフト領域2の不純物濃度や厚さが制限される。これに対して、図19に示した還流ダイオード100においては、ヘテロ障壁をヘテロ半導体領域43の不純物濃度を制御することによって変えることができるため、ドリフト領域42の抵抗をより低抵抗にすることができる。つまり、導通時の損失をより低減することができる。
また、図4に示す半導体スナバ200においては、還流ダイオード100が逆バイアス状態から順バイアス状態に移行する際に、誘電領域12に充電されていた電荷が過渡電流として放電される。第3の実施の形態では、受動素子Bの容量Cとしての誘電領域12の容量が還流ダイオード100及びスイッチング素子Eに形成されていた空乏容量と同程度と小容量であるため、放電によって流れる過渡電流は流れるものの、並列する還流ダイオード100に流れる順バイアス電流と比べるとほとんど影響がない大きさである。受動素子Bの半導体スナバ200は、過渡電流が流れた後は定常状態に移行し電流は遮断される。また、並列接続されているスイッチング素子Eについても、ドレイン/ソース間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、ウェル領域53とドリフト領域52との間のpn接合が順バイアス状態となるものの内蔵電位が2〜3Vと大きいことからオフ状態を維持する。
ただし、ドレイン/ソース間の電圧状態が変位するため、スイッチング素子E中のドリフト領域52中に生じていた空乏層の容量変化に伴う放電による過渡電流は流れるが、半導体スナバ200と同様に、並列する還流ダイオード100に流れる順バイアス電流と比べるとほとんど影響がない大きさである。このように、上アームの半導体スナバ200及びスイッチング素子Eは、過渡電流が流れた後は定常状態に移行し電流は遮断されるため、還流ダイオード100のみが導通状態となる。
次に、下アームのスイッチング素子Gがターンオンし、再びスイッチング素子Gがオン状態に移行する動作について説明する。
例えば、図17に示すようなモータ用インバータ回路(L負荷回路)では、スイッチング素子Gがターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子Gに電流が流れ始める。下アームのターンオンするスイッチング素子Gに並列に接続されている受動素子Fについては、還流ダイオード100及び半導体スナバ200共に、スイッチング素子Gに電流が流れ、ドレイン/ソース間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図19に示す還流ダイオード100においては、電圧の減少に伴ってドリフト領域42中に広がっていた空乏層はヘテロ半導体領域43側に徐々に狭まり、裏面電極45側からドリフト領域42中に電子が過渡電流として流れる。また、図4に示す半導体スナバ200においては、容量Cとして働く誘電領域12が印加電圧の減少と共に放電されるため過渡電流が流れる。この過渡電流は、並列するスイッチング素子Gに流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ200及び還流ダイオード100は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子Gのみが導通状態となる。
一方、上アームのスイッチング素子Eと並列に接続されている受動素子Bは、下アームのスイッチング素子Gのターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図19に示す還流ダイオード100であるヘテロ接合ダイオードにおいては、裏面電極45側からドリフト領域42中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧が、ヘテロ接合部のヘテロ障壁高さに応じた電圧以下になり、さらにヘテロ接合部に逆バイアス電圧が印加されると、ドリフト領域42中にはヘテロ半導体領域43とのヘテロ接合部から伸びた空乏層が生じ遮断状態へと移行する。
第3の実施の形態では、還流ダイオード100が、第1及び第2の実施の形態で説明したショットキーバリアダイオードと同様に、ユニポーラ動作を有しているため、一般的なシリコンで形成されたpn接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
さらに、第3の実施の形態においては、ショットキーバリアダイオードよりも導通損失を低減可能なヘテロ接合ダイオードに半導体スナバ200を組み合わせることによって、導通損失と過渡損失を高い次元で両立することができる。すなわち、第3の実施の形態においては、還流ダイオード100が逆回復動作する場合に、ドリフト領域42中に逆バイアス電圧が印加され過剰キャリアで構成される逆回復電流が流れ始めるのとほぼ同時に、スイッチング素子E及び受動素子Bの半導体スナバ200中の誘電領域12からなる容量Cにも同等の逆バイアス電圧が印加され、スイッチング素子E及び受動素子Bの半導体スナバ200中にも相応の過渡電流が流れ始める。
第3の実施の形態においては、キャパシタ部210の容量Cの大きさを、還流ダイオード100及びスイッチング素子Eに流れる過渡電流とほぼ同等となるような容量で設定しているため、下アームのスイッチング素子Gのスイッチング速度をほぼ変えることなく、逆回復電流の遮断速度(dI/dt)を緩和することができる。さらに、受動素子Bにおいて、半導体スナバ200に流れる電流を基板領域11の抵抗R成分で消費するため、寄生インダクタンスLsで生じたエネルギを吸収し、振動現象を素早く収束することができる。つまり、還流ダイオード100がヘテロ接合ダイオードとなり導通損失が小さくなっても、第2の実施の形態で説明したショットキーバリアダイオードを用いた場合と同様に、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ200で解決することができる。
このことから、低オン抵抗が実現できるヘテロ接合ダイオードと組み合わせることで、さらに高い効果を引き出すことができる。
第3の実施の形態においても、受動素子Bの還流ダイオード100及びスイッチング素子Eに流れる過渡電流が高々ドリフト領域42及び52に空乏層が形成される際に発生するキャリアのみであることに着目し、スナバ回路を半導体スナバ200で形成しているところが従来技術と異なる点である。
また、第3の実施の形態において、スイッチング素子Eもユニポーラ型とすることで、還流ダイオード100が逆回復動作をする場合に加えて、スイッチング素子Eがターンオフする場合においても、全電流範囲、全温度範囲においてスナバ機能が有効に働く。
このように、スイッチング素子600は、MOSFET以外にも、例えば図21及び図22に示すような他のユニポーラ素子を用いても同様の効果を得ることができる。
図21では、例えば炭化珪素のポリタイプが4Hタイプのn+型である基板領域61上にn-型のドリフト領域62が形成され、ドリフト領域62の基板領域61との接合面に対向する主面に接するように、例えばn型の多結晶シリコンからなるヘテロ半導体領域63が形成されている。つまり、ドリフト領域62とヘテロ半導体領域63の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギ障壁が存在している。ヘテロ半導体領域63とドリフト領域62との接合面に共に接するように、例えばシリコン酸化膜から成るゲート絶縁膜64が形成されている。また、ゲート絶縁膜64上にはゲート電極65が、ヘテロ半導体領域63のドリフト領域62との接合面に対向する対面にはソース電極66が、基板領域61にはドレイン電極68が接続するように形成されている。なお、ゲート電極65とソース電極66を絶縁するように、例えばシリコン酸化膜からなる層間絶縁膜67が形成されている。
次に、図21のスイッチング素子600の動作について説明する。図21のスイッチング素子600においても、MOSFETと同様に、ソース電極66を接地し、ドレイン電極68に正電位が印加されるようにして使用する。
まず、ゲート電極65を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、ヘテロ半導体領域63とドリフト領域62とのヘテロ接合界面には、伝導電子に対するエネルギ障壁が形成されているためである。
次に、遮断状態から導通状態へと転じるべくゲート電極65に正電位を印加した場合、ゲート絶縁膜64を介してゲート電界が及ぶヘテロ半導体領域63並びにドリフト領域62の表層部には電子の蓄積層が形成される。すると、ヘテロ半導体領域63並びにドリフト領域62の表層部においては自由電子が存在可能なポテンシャルとなり、ドリフト領域62側に伸びていたエネルギ障壁が急峻になり、エネルギ障壁厚さが小さくなる。その結果、電子電流が導通する。このとき、図21に示すスイッチング素子600においては、電流の導通・遮断を制御する所謂チャネル部分の長さが、ヘテロ障壁によって形成されるエネルギ障壁の厚さ程度であり、MOSFETにおいて耐圧保持に必要な所定のチャネル長に比べて小さいため、より低抵抗で導通することができる。このため、上述したように、半導体スナバ200によって導通損失と過渡損失をさらに高いレベルで両立することができる。
次に、図21に示したスイッチング素子600において、導通状態から遮断状態に移行すべく、再びゲート電極65を接地電位とすると、ヘテロ半導体領域63並びにドリフト領域62のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギ障壁中のトンネリングが止まる。そして、ヘテロ半導体領域63からドリフト領域62への伝導電子の流れが止まり、さらにドリフト領域62中にあった伝導電子は基板領域61に流れ枯渇すると、ドリフト領域62側にはヘテロ接合部から空乏層が広がり遮断状態となる。
また、図21のスイッチング素子600においては、例えばソース電極66を接地し、ドレイン電極68に負電位が印加された逆方向導通(還流動作)も可能である。
例えば、ソース電極66並びにゲート電極65を接地電位とし、ドレイン電極68に所定の正電位が印加されると、伝導電子に対するエネルギ障壁は消滅し、ドリフト領域62側からヘテロ半導体領域63側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極65を接地にせずに制御電極として使用する場合も可能である。
このように、図21のスイッチング素子600においては、ユニポーラ型の還流ダイオードとしても使用ができるため、例えば、還流ダイオード100を図21のスイッチング素子600で共用することができる。すなわち、図21に示すスイッチング素子600と同じ構造の還流ダイオード100を別チップで形成してもよい。また、還流ダイオード100とスイッチング素子600を1チップ化して、半導体パッケージを小型化することもできる。このことにより、配線等に生じる寄生インダクタンスをさらに低減することができるため、半導体スナバ200による振動現象をさらに低減することができる。また、配線長が短くなることは、振動電流により配線から発する放射ノイズを低減させる効果もある。また、チップサイズの低減によってコストが低減されると共に、還流ダイオード100とスイッチング素子600とのキャパシタ容量の和が小さくなるため、半導体スナバ200に必要なキャパシタ部210の容量Cも小さくすることができる。つまり、小型で低コストで振動現象を抑制することができる。
以上、図21に示したスイッチング素子600においては、一例としてヘテロ半導体領域63に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であれば、単結晶シリコン、アモルファスシリコン等他のシリコン材料、ゲルマニウムやシリコンゲルマン等他の半導体材料、6H、3C等の他のポリタイプの炭化珪素材料など、どの材料でもかまわない。また、一例として、ドリフト領域62としてn型の炭化珪素を、ヘテロ半導体領域63としてp型の多結晶シリコンを用いて説明しているが、それぞれn型の炭化珪素とp型の多結晶シリコン、p型の炭化珪素とp型の多結晶シリコン、p型の炭化珪素とn型の多結晶シリコンの如何なる組み合わせでもよい。
次に、図22には、スイッチング素子600として、接合型電界効果トランジスタ(JFET)を用いた場合について説明する。
図22において、例えば炭化珪素のポリタイプが4Hタイプのn+型である基板領域71上にn-型のドリフト領域72が形成され、n+型のソース領域74とp型のゲート領域73が形成されており、ゲート領域73はゲート電極75に接続されており、ソース領域74はソース電極76に接続されており、基板領域71はドレイン電極78に接続されている。なお、77は層間絶縁膜である。
図22のJFETは、MOSFETと同様にユニポーラ動作をするため、MOSFETで得られる効果と同様の効果を得ることができる。さらに、JFETにおいては、MOSFETにおいては必須のゲート絶縁膜が不要のため、信頼性の確保という観点では、例えば200℃を超えるような高い温度でのオペレーションが比較的容易である。このことから、JFETを用いることで、使用温度領域によらず振動現象を抑制できる効果をより強みとして活かせることができる。なお、高温用途においては、半導体スナバ200においても、例えば図8及び図9に示したように、容量Cとしてシリコン酸化膜を用いない空乏容量を用いる構成のほうが、信頼性を確保しつつ、効果を発揮することができる。
このように、スイッチング素子600についてMOSFET以外のスイッチング素子を用いた場合の効果について説明してきたが、還流ダイオード100についても、ユニポーラ動作もしくはユニポーラ動作と同等の動作をするダイオードであれば同様の効果を得ることができる。
例えば、図23に示すように、還流ダイオードとして、pn接合ダイオードの構造を用いてもよい。導通時には、p型領域から小数キャリアからなる過剰キャリアが注入される。金や白金を用いた重金属拡散、電子線を用いた電子線照射、プロトン等を用いたイオン照射などの方策により、過剰キャリアの主成分である少数キャリアのライフタイムを制御することによって、ユニポーラ動作と同等の動作を実現することができ、上述の効果を同じように得ることができる。
例えば、図23に示すpn接合ダイオードがソフトリカバリダイオードで構成されている場合について説明する。図23に示すように、還流ダイオード100は、例えばシリコンからなるn+型の基板領域81上にn-型のドリフト領域82が形成された基板材料で構成されている。基板領域81としては、例えば抵抗率が数mΩcmから数10mΩcm、厚さが数10μm〜数100μm程度のものを用いることができる。ドリフト領域82としては、例えばn型の不純物密度が1013cm-3〜1017cm-3、厚さが数μm〜数100μmのものを用いることができる。図23に示した実施例では、例えば不純物密度が1014cm-3、厚さが50μmで、耐圧が600Vクラスのものを用いた場合で説明する。
なお、図23に示した実施例では、半導体基体が、基板領域81とドリフト領域82の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域81のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、図23に示した実施例では、一例として耐圧が600Vクラスの場合で説明しているが、耐圧クラスは限定されない。
ドリフト領域82の基板領域81との接合面に対向する主面に接するようにp型の反対導電型領域83が形成され、反対導電型領域83に接続するように表面電極84が、基板領域81と接するように裏面電極85が形成されている。なお、図23で示した還流ダイオード100はpn接合のみで形成されているが、例えば、一部がショットキーダイオードとして働くように構成されていてもよいし、他の構成含んでいてもよい。
図23に示すpn接合ダイオードがソフトリカバリダイオードとして働くようにするひとつの手法として、例えば導通時にドリフト領域82中に注入される少数キャリアのライフタイムを制御する方法がある。例えば、ドリフト領域82中にイオン照射などを用いて、反対導電型領域83に近い側と基板領域81に近い側とで少数キャリアのライフタイム時間が異なるように制御して、逆回復時に流れる少数キャリアによる過渡電流は小さくしつつ、基板領域81側に滞留していた少数キャリアの減少時間を緩和し、大電流時の逆回復動作においては振動現象が起こらないようにすることができる。
しかしながら、少数キャリアのライフタイムを制御したpn接合ダイオードにおいては、少数キャリアのライフタイムは電流の大きさによらず短くなることから、電流が小さいときには、逆回復時において瞬時に少数キャリアが消滅してしまい、ほとんどユニポーラ動作と同じ動作をすることになる。この場合は、図23に示す還流ダイオード100に流れる過渡電流は、図3などで説明したユニポーラ型のダイオードと同じように空乏層が広がる際の多数キャリアの移動による電流が流れるため、半導体スナバ200が無い状態だと振動現象が生じる。しかし、第3の実施の形態のように、半導体スナバ200を並列接続することで、低電流時においての振動現象を緩和することができる。つまり、ソフトリカバリダイオードと半導体スナバとの組み合わせによって、大電流時も小電流時も振動現象を緩和することができる。
なお、ここではソフトリカバリダイオードを一例として第3の実施の形態の効果を説明してきたが、大電流時に逆回復特性がソフト化されていないファストリカバリダイオードを用いた場合にも、ユニポーラ動作と同等の動作をする電流領域があれば、少なくとも低電流時の振動現象を抑制する効果を得ることができる。また、例えば、炭化珪素からなるpn接合ダイオードなど、シリコン材料に比べて熱処理による結晶の回復が起こりにくい材料においては、例えばイオン注入によってp型領域を形成した場合など、少数キャリアのライフタイムが元々小さいダイオードにおいても、上記で説明したように、振動現象を抑制する効果を得ることができる。また、いずれの構造においても、少なくとも電流が流れず少数キャリアが注入されない条件でpn接合ダイオードを逆回復動作させる場合にも振動現象を抑制する効果を得ることができる。
このように、少なくともユニポーラ動作と同等の動作を一部でも有するダイオードであれば逆回復動作時に振動現象を低減するという効果を得ることができる。
なお、図23に示した還流ダイオード100は、第1の実施の形態で示したスイッチング素子が並列接続されていない場合でも同様の効果を発揮するため、還流ダイオード100と半導体スナバ200のみの並列接続としてもよい。
さらに、第3に実施の形態においては、第2の実施の形態で説明した還流ダイオード100とスイッチング素子600が共に異なる組み合わせで説明してきたが、還流ダイオード100とスイッチング素子600の組み合わせはどれを組み合わせてもよい。すなわち、例えば還流ダイオード100は第2の実施の形態で説明したショットキーバリアダイオードを用いて、スイッチング素子600は第3に実施の形態で説明したMOSFETを組み合わせてもよい。また、還流ダイオード100とスイッチング素子600とを同一チップ上に形成していてもよい。
また、第1の実施の形態で、図13を用いて説明したのと同様に、スナバ回路に用いる容量Cと、遮断状態における還流ダイオードとスイッチング素子との容量成分の総和C0との比C/C0が0.1前後から振動現象の減衰効果が顕著になり、比C/C0が10を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、スナバ回路に形成する容量Cによって、過渡動作時には容量Cの大きさに比例する過渡電流による損失Eが発生するため、容量Cの大きさは極力小さいほうが望ましい。
このように、第3の実施の形態で用いるスナバ回路のキャパシタ部210の容量Cの大きさは、還流ダイオード100及びスイッチング素子600の遮断状態におけるキャパシタ成分の容量の総和に比べて、1/10倍以上10倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第3の実施の形態で説明したどの実施例においても得ることができる。
(第4の実施の形態)
本発明の第4の実施の形態においては、第1の実施の形態において図1に示した等価回路において、還流ダイオード100と半導体スナバ200が、1つのチップ上に形成された場合について例示する。
図24は、図2に対応する半導体チップの実装図である。図25は、図24の実装に用いられている半導体チップの断面構造図の一例である。つまり、図25に示す断面構造図においては、還流ダイオード100と半導体スナバ200とが形成されている。第4の実施の形態においては、第1の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
図24に示すように、カソード側金属膜410上には、半導体スナバ内蔵還流ダイオード800のカソード端子400側が、例えば半田やろう材等の接合材料を介して接するように配置されている。そして、半導体スナバ内蔵還流ダイオード800の半導体チップのアノード端子300側は、例えばアルミニウムワイヤやアルミニウムリボンなどの金属配線320を介して、共にアノード側金属膜310に接続された構成となっている。
図25に示すように、半導体スナバ内蔵還流ダイオード800は、右側破線の右側に形成される還流ダイオード100の部分と、左側破線の左側に形成される半導体スナバ200の部分で構成されている。
まず、還流ダイオード100の部分は、例えば炭化珪素のポリタイプが4Hタイプのn+型である基板領域1上にn-型のドリフト領域2が形成された基板材料で構成されている。基板領域1としては、例えば抵抗率が数mΩcmから数10mΩcm、厚さが数10μm〜数100μm程度のものを用いることができる。ドリフト領域2としては、例えばn型の不純物密度が1015cm-3〜1018cm-3、厚さが数μm〜数10μmのものを用いることができる。本実施の形態では例えば不純物密度が1016cm-3、厚さが5μmで、耐圧が600Vクラスのものを用いた場合で説明する。なお、図25に示した実施例においても、半導体基体が、基板領域1とドリフト領域2の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域1のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、図25に示した実施例では、一例として耐圧が600Vクラスの場合で説明しているが、耐圧クラスは限定されない。
図25に示した右側破線の右側に形成される還流ダイオード100の部分は、ドリフト領域2の基板領域1との接合面に対向する主面に接するように表面電極3が、さらには表面電極3に対向し、かつ基板領域1と接するように裏面電極4が形成されている。表面電極3は、ドリフト領域2との間にショットキー障壁を形成する金属材料を少なくとも含む単層もしくは多層の金属材料から構成されており、例えば、ショットキー障壁を形成する金属材料としては、チタン、ニッケル、モリブデン、金、白金などを用いることができる。また、表面電極3は、アノード端子300として外部電極との接続をするために、最表面にアルミニウム、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。一方、裏面電極4は、基板領域1とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極4はカソード端子400として外部電極と接続をする。
このように、図25に示す還流ダイオード100は、表面電極3がアノード電極、裏面電極4がカソード電極としたダイオードとして機能する。さらに、図25においては、ドリフト領域2と表面電極3との接合面の端部に、ドリフト領域2と表面電極3とそれぞれ接するように、例えばシリコン酸化膜からなるフィールド絶縁膜5が形成されている。フィールド絶縁膜5は、還流ダイオード100を半導体チップとして製造する際に、例えばチップ外周部のショットキー接合部における電界集中を緩和するために、一般的に用いられる構造である。第4の実施の形態においては、図25に示したように、フィールド絶縁膜5の端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。
また、フィールド絶縁膜5が形成される外周端部の構成として、例えば図26に示すように、ドリフト領域2中の表面電極3とフィールド絶縁膜5とが接する部分に、p型の電界緩和領域7を形成しても良い。さらに、図26に示した構成に加えて、電界緩和領域7の外周を囲むように、1本もしくは複数のガードリングが形成されていてもよい。
次に、図25に示した左側破線の左側に形成される半導体スナバ200の部分について構成を説明する。半導体スナバ200の基板部分は、還流ダイオード100のドリフト領域2よりも高抵抗なn--型半導体層である低濃度ドリフト領域1003で形成されており、抵抗Rの少なくとも一部が低濃度ドリフト領域1003により形成されている。また、半導体スナバ200の境界となる抵抗領域6の端部と、低濃度ドリフト領域1003とドリフト領域2の境界との間が、抵抗分離領域92となる。抵抗分離領域92は、低濃度ドリフト領域1003の厚さ以上の幅を有する。抵抗分離領域92の幅を低濃度ドリフト領域1003の厚さ以上とすることにより、第1の実施の形態で説明したように、低濃度ドリフト領域1003(第1抵抗領域)よりも抵抗率が低いドリフト領域2(周辺抵抗領域)への電流集中を抑制することができる。その結果、半導体スナバ200において所望の抵抗Rを得ることができ、電流・電圧の振動現象を安定して抑制することができる。
なお、図25及び図26に示した実施例においては、第1の実施の形態で示した破砕層は省略してある。第4の実施の形態においても、第1の実施の形態と同様に、半導体スナバ200と、チップ外周部の破砕層などの低抵抗率の周辺抵抗領域との間に抵抗分離領域を設けることができることは言うまでもない。
上記した還流ダイオード100の外周端部の電界緩和に用いられているフィールド絶縁膜5の所定領域上に、例えば多結晶シリコンからなる抵抗領域6が形成されている。そして、抵抗領域6上に接するように表面電極3が形成され、還流ダイオード100のアノード端子300と同電位となっている。つまり、図25に示した半導体スナバ200においては、抵抗領域6は、抵抗Rの少なくとも一部(第2抵抗領域)として機能し、フィールド絶縁膜5は、キャパシタ部として機能する。
抵抗領域6は、必要な抵抗値の大きさに応じて、不純物濃度や厚さを変えることができる。また、フィールド絶縁膜5についても、必要な耐圧並びに必要な容量Cの大きさに応じて、厚さや面積を決めることができる。耐圧については、半導体スナバ200の機能としてだけではなく、還流ダイオード100の電界緩和という機能を満たすために、フィールド絶縁膜5の破壊防止のため、還流ダイオード100で形成されるショットキーバリアダイオードよりも高いことが望ましい。また、キャパシタ部の容量Cについては、還流ダイオード100が遮断状態時(高電圧印加時)に充電される空乏容量に対して、100分の1程度から100倍ぐらいの範囲で選ぶことができるが、必要となるチップの面積やスナバ機能としての効果を考えると、1/10倍以上、10倍以下程度の範囲が望ましい。
図25に示した実施例においては、例えば還流ダイオード100のショットキーバリアダイオードよりも耐圧が高くなるように、例えば厚さは1μmとし、キャパシタ部の容量Cが還流ダイオード100の遮断状態時に形成される空乏容量と同程度としたものを用いた場合で説明する。なお、フィールド絶縁膜5は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつ電界緩和機能と容量Cとして機能する誘電材料であればどのような材料でも良い。
また、低濃度ドリフト領域1003及び抵抗領域6からなる抵抗Rの大きさとしては、効果的にスナバ機能を発揮する一般的な設計式C=1/(2πfR)を満たすように設定するのが望ましい。
このように、1チップに還流ダイオード100と半導体スナバ200が形成された場合にも、第1の実施の形態で説明した動作及び効果を得ることができる。
さらに、第4の実施の形態においては、還流ダイオード100と半導体スナバ200が支持基体としての基板領域1を共用し、かつ、電極材として表面電極3及び裏面電極4を共用している。さらに、還流ダイオード100の電界緩和機能として働くフィールド絶縁膜5も容量Cの機能として共用することができる。つまり、これらの部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができる。また、1チップ化することによって、実装面積(敷地面積)を減らすことができるため、半導体パッケージを小型化することができる。また、還流ダイオード100及び半導体スナバ200の表面電極3が共通の電極となり、第1の実施の形態では金属配線320、330で接続されていたのに比べて、配線等に生じる寄生インダクタンスをさらに低減することができる。そのため、還流ダイオード100における振動現象をさらに低減することができる。また、配線長がより短くなることは、振動電流により配線から発する放射ノイズをさらに低減させる効果もある。
さらに、第4の実施の形態をL負荷回路に用いた場合には、還流ダイオード100と半導体スナバ200とを1チップ化した新たな効果を生むことができる。すなわち、第1〜第3の実施の形態を通して説明してきたように、還流ダイオード100が遮断時及び導通時には半導体スナバ200は動作せずに過渡時のみ動作をし、還流ダイオード100の空乏容量並びに半導体スナバ200の容量Cに起因して発生する過渡電流を消費するべく抵抗R成分で発熱する。一方、還流ダイオード100においては、ターンオンおよびターンオフの過渡動作時においては、電流と電圧の位相ずれの影響であまり発熱しない。つまり、還流ダイオード100が最も発熱するのが定常の導通時となる。つまり、還流ダイオード100と半導体スナバ200とスイッチング回路の一連の動作の中で、発熱するタイミングが異なる。このため、1チップ化することによって、例えば還流ダイオード100の部分が導通時に発熱している際には半導体スナバ200の部分は遮断状態にあり発熱していないため、チップ全体としての温度上昇は別チップの場合と比べて低く抑えることができる。つまり、1チップ化することによって、還流ダイオード100の導通性能も向上することができる。
以上のように、第4の実施の形態では、振動現象をさらに抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。
以上、図25及び図26では、還流ダイオード100がショットキーバリアダイオードの場合を説明してきたが、例えば第3の実施の形態で説明したヘテロ接合ダイオードの場合でも同様に容易に実現することができる。図27は図25に対応する断面図である。
図27に示すように、基板領域41、ドリフト領域42、ヘテロ半導体領域43、表面電極44及び裏面電極45からなるヘテロ接合ダイオードに加えて、フィールド絶縁膜46がドリフト領域42とヘテロ半導体領域43との接合面の端部に、ドリフト領域42とヘテロ半導体領域43とそれぞれ接するように形成されている。さらに、フィールド絶縁膜46の所定領域上に、例えば多結晶シリコンからなる抵抗領域47が形成されている。そして、抵抗領域47に接するように表面電極44が形成され、還流ダイオード100のアノード端子300と同電位となっている。
半導体スナバ200の基板部分は、還流ダイオード100のドリフト領域2よりも高抵抗な低濃度ドリフト領域1003で形成されており、抵抗Rの少なくとも一部が低濃度ドリフト領域1003により形成されている。また、還流ダイオード100と半導体スナバ200の間の抵抗分離領域92内において、低濃度ドリフト領域1003中に、抵抗分離構造1002が形成されている。抵抗分離構造1002は、低濃度ドリフト領域1003に表面側からドライエッチング等を用いてトレンチを形成し、トレンチ内に絶縁膜を埋設することで形成することができる。その他の抵抗分離構造としては、アルゴンなどをイオン注入し、結晶性を悪化させることで基板領域を高抵抗化した高抵抗膜を用いることができる。また、低濃度ドリフト領域1003と反対導電型のp型の不純物を注入して形成したp型半導体膜によるpn接合を利用した抵抗分離構造とすることもできる。このような抵抗分離構造1002を形成することにより、低濃度ドリフト領域1003より低抵抗なドリフト領域2に電流が集中するのを抑制し、低濃度ドリフト領域1003を所望の抵抗とすることができる。
また、図27に示した実施例においては、抵抗分離構造1002が基板領域1に達している場合について図示しているが、抵抗分離構造1002が、低濃度ドリフト領域1003の厚さ方向の一部に形成されていてもかまわない。このような構成にすることで、図25に示した構造に比べて、還流ダイオード100と半導体スナバ200の距離を短縮できるため、チップサイズを小型化でき、コストを低減することができる。
また、図27に示した実施例においては、第1の実施の形態で示した破砕層は省略してある。第4の実施の形態においても、第1の実施の形態と同様に、半導体スナバ200と、チップ外周部の破砕層などの低抵抗領域との間に抵抗分離を実施できることは言うまでもない。図27においても、図25と同様に、フィールド絶縁膜46の端部の形状は鋭角形状でも良いし、図26に示したようにp型の電界緩和領域が形成されていても良い。また、電界緩和領域の外周を囲むように、1本もしくは複数のガードリングが形成されていても良い。
また、図27に示した半導体スナバ内蔵還流ダイオード800の動作については、第3の実施の形態で説明した固有の効果と、第4の実施の形態で説明した1チップ化した際の効果を実現することができる。さらに、図27に示した実施例の特徴としては、抵抗領域47を還流ダイオード100のヘテロ半導体領域43と同一材料で形成している点にある。このような構成することによって、還流ダイオード100としてヘテロ接合ダイオードを用いた場合の効果に加え、製造工程をさらに簡略化し、低コストで実現することができる。
他にも図28〜図30に示すような構成で、還流ダイオード100と半導体スナバ200とを1チップ化することができる。
図28は、図25に対して、還流ダイオード100としてショットキーバリアダイオードの代わりに図23で示したユニポーラ動作と同等の動作を有するpn接合ダイオードを構成した点が異なっている。図28に示した実施例においても、図25と同様に、1チップ化が容易に実現でき、振動現象をさらに抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。
図29は、図28に対して、半導体スナバ200の抵抗R成分を低濃度ドリフト領域1003だけで構成している点が異なっている。図29に示した実施例においては、例えば基板領域81上に形成した低濃度ドリフト領域1003を用いて、還流ダイオード100側において不純物導入と不純物の活性化によってドリフト領域82を形成することで容易に実現できる。このような構成にすることによって、還流ダイオード100と半導体スナバ200を1チップ化する場合においても、半導体基板を抵抗成分として使用することもでき、振動現象で生じる熱エネルギを半導体基板を通して放熱できるため、抵抗部分の高密度化が可能となる。
図30は、図29に対して、半導体スナバ200のキャパシタ部の容量C成分の一部を反対導電型領域89と低濃度ドリフト領域1003との間に形成されるpn接合で構成している点が異なっている。図30に示した実施例においては、例えば基板領域81上の低濃度ドリフト領域1003を用いて、還流ダイオード100側において不純物導入と不純物の活性化によってドリフト領域82を形成する。更に、還流ダイオード100のpn接合を形成する反対導電型領域83と半導体スナバ200のキャパシタ部としてのpn接合を形成する反対導電型領域89とを同時に、不純物導入と不純物の活性化によって形成することで容易に実現できる。このような構成にすることによって、還流ダイオード100と半導体スナバ200とを同一プロセスで形成可能なため、製造工程を簡略化でき製造コストを低減することができる。また、この場合においても、半導体基板を抵抗成分として使用することもでき、振動現象で生じる熱エネルギを半導体基板を通して放熱できるため、抵抗部分の高密度化が可能となる。なお、図30に示した実施例では、半導体スナバ200の容量成分の構成として、反対導電型領域89と低濃度ドリフト領域1003との間に形成されるpn接合の空乏容量と、フィールド絶縁膜86による容量とが直列に接続した場合を例示しているが、pn接合容量のみの構成としても良い。
以上、還流ダイオード100と半導体スナバ200とを1チップ化した場合の構成を複数例示してきたが、上記で例示した以外にも、還流ダイオード100と半導体スナバ200の組み合わせを入れ替えて、1チップ化してももちろん良い。また、第4の実施の形態においては、第1の実施の形態に対応する還流ダイオード100と半導体スナバ200のみが並列接続している場合で例示してきたが、第2及び第3の実施の形態で示したようなスイッチング素子600が並列接続されるような回路においても、同様に第4の実施の形態で説明した効果を発揮することができる。いずれにしても、少なくとも還流ダイオード100と半導体スナバ200とを1チップ化することで、振動現象をさらに抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。
また、第1の実施の形態で図13を用いて説明したのと同様に、スナバ回路に用いる容量Cと、遮断状態における還流ダイオードもしくは還流ダイオードとスイッチング素子との容量成分の総和C0との比C/C0が0.1前後から振動現象の減衰効果が顕著になり、比C/C0が10を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、スナバ回路に形成する容量Cによって、過渡動作時には容量Cの大きさに比例する過渡電流による損失Eが発生するため、容量Cの大きさは極力小さいほうが望ましい。
このことから、第4の実施の形態で用いるスナバ回路の容量Cの大きさは、還流ダイオード100及びスイッチング素子600の遮断状態における容量の総和に比べて、1/10倍以上10倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第4の実施の形態で説明したどの実施例においても得ることができる。
(第5の実施の形態)
本発明の第5の実施の形態においては、第2の実施の形態において図14に示した等価回路において、スイッチング素子600と半導体スナバ200が1つのチップ上に形成された場合について例示する。
図31は、図15に対応する半導体チップの実装図である。図32は図31の実装に用いられている半導体チップの断面構造図の一例である。つまり、図32に示す断面構造図においては、スイッチング素子600と半導体スナバ200とが形成されている。第5の実施の形態においては、第2の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
図31に示すように、カソード側金属膜410上には、半導体スナバ内蔵スイッチング素子900のコレクタ端子401側が、還流ダイオード100のカソード端子と共に、例えば半田やろう材等の接合材料を介して接するように配置されている。そして、半導体スナバ内蔵スイッチング素子900の半導体チップのエミッタ端子301側は、還流ダイオード100のアノード端子と共に、例えばアルミニウムワイヤやアルミニウムリボンなどの金属配線350を介して、共にアノード側金属膜310に接続された構成となっている。
図32に示すように、半導体スナバ内蔵スイッチング素子900は、右側破線の右側に形成されるスイッチング素子600の部分と、左側破線の左側に形成される半導体スナバ200の部分で構成されている。
まず、スイッチング素子600の部分は、一例として一般的なIGBTの構成を示している。例えばシリコンを材料としたp+型半導体層の基板領域21上に、n型半導体層のバッファ領域22を介して、n-型半導体層のドリフト領域23が形成された基板材料で構成されている。ドリフト領域23中の表層部にp型ウェル領域24が、さらにウェル領域24中の表層部にn+型エミッタ領域25が形成されている。そして、ドリフト領域23、ウェル領域24及びエミッタ領域25の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜26を介して、例えばn型の多結晶シリコンからなるゲート電極27が配設されている。さらに、エミッタ領域25並びにウェル領域24に接するように、例えばアルミニウム材料からなるエミッタ電極28が形成されている。また、基板領域21にオーミック接続するようにコレクタ電極30が形成されている。このように、本説明で用いるIGBTはゲート電極27が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。
さらに、図32においては、ドリフト領域23もしくはウェル領域24の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜31が形成されている。フィールド絶縁膜31は、スイッチング素子600を半導体チップとして製造する際に、例えばチップ外周部のpn接合部における電界集中を緩和するために、一般的に用いられる構造である。図32に示した実施例に示すように、フィールド絶縁膜31の端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜31が形成される外周端部の構成として、ウェル領域24の外周を囲むように、1本もしくは複数のガードリングが形成されていても良い。
次に、図32に示した半導体スナバ内蔵スイッチング素子900の左側破線の左側に形成される半導体スナバ200の部分について構成を説明する。
半導体スナバ200の基板部分は、スイッチング素子600のドリフト領域23よりも高抵抗なn--型半導体層の低濃度ドリフト領域1003が形成されている。抵抗Rの少なくとも一部が低濃度ドリフト領域1003により形成されている。また、半導体スナバ200の境界となる抵抗領域33の端部と、低濃度ドリフト領域1003とドリフト領域23の境界との間が、抵抗分離領域92となる。抵抗分離領域92は、低濃度ドリフト領域1003の厚さ以上の幅を有する。抵抗分離領域92の幅を低濃度ドリフト領域1003の厚さ以上とすることにより、第1の実施の形態で説明したように、低濃度ドリフト領域1003より低抵抗なドリフト領域23に電流が集中するのを抑制し、低濃度ドリフト領域1003を所望の抵抗とすることができる。
また、図32に示した実施例においては、第1の実施の形態で示した破砕層は省略してある。図32に示した実施例においても、第1の実施の形態と同様に、半導体スナバ200と、チップ外周部の破砕層などの低抵抗率の周辺抵抗領域との間に抵抗分離領域を設けることができることは言うまでもない。
上記スイッチング素子600の外周端部の電界緩和に用いられているフィールド絶縁膜31の所定領域上に、例えばスイッチング素子600のゲート絶縁膜26や層間絶縁膜(図示省略)などを形成する際に形成される絶縁膜32を介して、多結晶シリコンからなる抵抗領域33が形成されている。なお、図32に示した実施例においては、絶縁膜32が形成された場合について例示しているが、絶縁膜32を介さずフィールド絶縁膜31上に抵抗領域33が形成されていてももちろん良い。そして、抵抗領域33に接するようにエミッタ電極28に対応する表面電極が形成され、スイッチング素子600のエミッタ端子301と同電位となっている。つまり、図32に示した実施例における半導体スナバ200は、抵抗領域33は抵抗Rの少なくとも一部として機能し、フィールド絶縁膜31及び絶縁膜32はキャパシタ部として機能する。抵抗領域33は必要な抵抗値の大きさに応じて、不純物濃度や厚さを変えることができる。
また、フィールド絶縁膜31についても、必要な耐圧並びに必要なキャパシタ部の容量Cの大きさに応じて、厚さや面積を決めることができる。耐圧については、半導体スナバ200の機能としてだけではなく、スイッチング素子600の電界緩和という機能を満たすためのフィールド絶縁膜31の破壊防止のため、スイッチング素子600の耐圧よりも高いことが望ましい。また、容量Cについては、同一チップ上のスイッチング素子600とともに並列に接続される還流ダイオード100がそれぞれ遮断状態時(高電圧印加時)に充電される空乏容量に対して、100分の1程度から100倍ぐらいの範囲で選ぶことができるが、後述するように、スナバ機能としての効果と半導体スナバで発生する損失及び必要となるチップの面積を考えると、10分の1程度から10倍程度の範囲が望ましい。
図32に示した実施例においては、例えばスイッチング素子600の耐圧よりも高くなるように例えば厚さは1μmとし、容量Cがスイッチング素子600と還流ダイオード100の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。なお、フィールド絶縁膜31は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつ電界緩和機能と容量Cとして機能する誘電材料であればどのような材料でも良い。
また、抵抗領域33の抵抗Rの大きさとしては、効果的にスナバ機能を発揮する一般的な設計式C=1/(2πfR)を満たすように設定するのが望ましい。
このように、1チップにスイッチング素子600と半導体スナバ200が形成された場合にも、第1の実施の形態で説明した動作及び効果を得ることができる。
さらに、図32に示した実施例においては、スイッチング素子600と半導体スナバ200が支持基体としての基板領域21、バッファ領域22及びドリフト領域23を共用し、かつ、電極材としてエミッタ電極28及びコレクタ電極30を共用している。さらに、スイッチング素子600の電界緩和機能として働くフィールド絶縁膜31もキャパシタCの機能として共用することができる。さらに、さらに、スイッチング素子600のゲート電極27として働く多結晶シリコン膜を抵抗R成分として抵抗領域33として同様に作成することができる。つまり、これらの部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができる。また、1チップ化することによって、実装面積(敷地面積)を減らすことができるため、半導体パッケージを小型化することができる。また、スイッチング素子600及び半導体スナバ200のエミッタ電極28が共通の電極となり、図15に示した第2の実施の形態では金属配線350、330で接続されていたのに比べて、配線等に生じる寄生インダクタンスをさらに低減することができるため、並列接続している還流ダイオード100の逆回復時における振動現象をさらに低減することができる。さらに、図32に示した実施例を、例えば図17に示すようなインバータ回路に用いた場合には、スイッチング素子600と半導体スナバ200とを1チップ化した新たな効果を生むことができる。すなわち、第2及び第3の実施の形態を通して説明してきたように、還流ダイオード100が逆回復動作をする場合においては、半導体スナバ200は振動現象を緩和するべく、還流ダイオード100、スイッチング素子600の空乏容量並びに半導体スナバ200の容量Cに起因して発生する過渡電流を消費し抵抗R成分で発熱する。一方、還流ダイオード100が逆回復動作をする場合においては、それに並列接続されているスイッチング素子600は導通状態にないため、ほとんど発熱していない。このことから、1チップ化することによって、逆回復時に半導体スナバ200の部分が発熱している際にはスイッチング素子600の部分は遮断状態にあり発熱していないため、チップ全体としての温度上昇は別チップの場合と比べて低く抑えることができる。つまり、1チップ化することによって、発熱による抵抗領域33の高集積化が期待できる。
以上のように、第5の実施の形態では、振動現象をさらに抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。
以上、図31及び32に示したように、スイッチング素子600がIGBTの場合を説明してきたが、例えば第2及び第3の実施の形態で説明したさまざまなスイッチング素子600と1チップ化した場合でも同様に容易に実現することができる。図33〜図35はその一例である。
図33は、図32のスイッチング素子600としてIGBTを用いる代わりに、MOSFETを用いた場合を示している。なお、図33に示したMOSFETは、例えば炭化珪素半導体基体からなる場合を示している。例えば、n+型である基板領域51上にn-型のドリフト領域52が形成された基板材料を用いており、ドリフト領域52中の表層部にp型のウェル領域53が、さらにウェル領域53中の表層部にn+型ソース領域54が形成されている。そして、ドリフト領域52、ウェル領域53及びソース領域54の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜55を介して、例えばn型の多結晶シリコンからなるゲート電極56が配設されている。さらに、ソース領域54並びにウェル領域53に接するようにソース電極57が形成され、基板領域51にオーミック接続するようにドレイン電極59が形成されている。
さらに、図33においては、ドリフト領域52もしくはウェル領域53の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜31が形成されている。フィールド絶縁膜31は、スイッチング素子600を半導体チップとして製造する際に、例えばチップ外周部のpn接合部における電界集中を緩和するために、一般的に用いられる構造である。本実施の形態においては、図33に一例としてフィールド絶縁膜31の端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜31が形成される外周端部の構成として、ウェル領域53の外周を囲むように、1本もしくは複数のガードリングが形成されていても良い。
次に図33に示した左側破線の左側に形成される半導体スナバ200の部分について構成を説明する。半導体スナバ200の基板部分は、スイッチング素子600のドリフト領域52よりも高抵抗な低濃度ドリフト領域1003で形成されており、抵抗Rの少なくとも一部が低濃度ドリフト領域1003により形成されている。また、スイッチング素子600と半導体スナバ200の間の抵抗分離領域92において、低濃度ドリフト領域1003中に、抵抗分離構造1002が形成されている。抵抗分離構造1002は、低濃度ドリフト領域1003に表面側からドライエッチング等を用いてトレンチを形成し、トレンチ内に絶縁膜を埋設することで形成することができる。その他の抵抗分離構造としては、アルゴンなどをイオン注入し、結晶性を悪化させることで基板領域を高抵抗化した高抵抗層を用いることができる。また、低濃度ドリフト領域1003と反対導電型のp型の不純物を注入して形成したp型半導体膜によるpn接合を利用した抵抗分離構造とすることもできる。このような抵抗分離構造を形成することにより、低濃度ドリフト領域1003より低抵抗なドリフト領域52(周辺抵抗領域)に電流が集中するのを抑制し、低濃度ドリフト領域1003を所望の抵抗とすることができる。
また、図33に示した実施例においては、抵抗分離構造1002がn+型基板領域51に達している場合について図示しているが、抵抗分離構造1002が、低濃度ドリフト領域1003の厚さ方向の一部に形成されていてもかまわない。このような構成にすることで、図32に示した半導体装置に比べて、スイッチング素子600と半導体スナバ200の距離を短縮できるため、チップサイズを小型化でき、コストを低減することができる。
また、図33に示した実施例においては、第1の実施の形態で示した破砕層は省略してある。図33に示した実施例においても、第1の実施の形態と同様に、半導体スナバ200と、チップ外周部の破砕層などの低抵抗な周辺抵抗領域との間に抵抗分離領域を設けることができることは言うまでもない。上記スイッチング素子600の外周端部の電界緩和に用いられているフィールド絶縁膜31の所定領域上に、例えばスイッチング素子600のゲート絶縁膜55を形成する際に形成される絶縁膜32や層間絶縁膜(図示省略)などを介して、多結晶シリコンからなる抵抗領域33が形成されている。
なお、図33に示した実施例においては、絶縁膜32が形成された場合について例示しているが、絶縁膜32を介さずフィールド絶縁膜31上に抵抗領域33が形成されていてももちろん良い。そして、抵抗領域33に接するようにソース電極57が形成され、スイッチング素子600のソース端子302と同電位となっている。つまり、図33に示した実施例における半導体スナバ200は、抵抗領域33は抵抗Rの少なくとも一部として機能し、フィールド絶縁膜31及び絶縁膜32はキャパシタ部として機能する。抵抗領域33は必要な抵抗値の大きさに応じて、不純物濃度や厚さを変えることができる。
図33に示した半導体スナバ内臓スイッチング素子の動作については、第3の実施の形態で説明した固有の効果と、第5の実施の形態で説明した1チップ化した際の効果を実現することができる。さらに、図33に示した実施例の特徴としては、図32と同様に、抵抗領域33をスイッチング素子600のゲート電極56と同一材料で形成している点にある。このような構成することによって、スイッチング素子600としてMOSFETを用いた場合の効果に加え、製造工程をさらに簡略化し、低コストで実現することができる。
図34は、スイッチング素子600として、図32に示したIGBTを用いる代わりに、図23で示したJFETを用いた場合を示している。図34に示すように、例えば炭化珪素のポリタイプが4Hタイプのn+型である基板領域71上にn-型のドリフト領域72が形成される。ドリフト領域72中の表層部に、n+型のソース領域74とp型のゲート領域73が形成される。ゲート領域73は、ゲート電極75に接続されている。ソース領域74は、ソース電極76に接続されている。基板領域71はドレイン電極78に接続されている。
さらに、図34に示すように、ドリフト領域72の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜31が形成されている。フィールド絶縁膜31は、スイッチング素子600を半導体チップとして製造する際に、例えばチップ外周部のヘテロ接合部における電界集中を緩和するために用いられる構造である。第5の実施の形態においては、図34に一例として、フィールド絶縁膜31の端部の形状として直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜31が形成される外周端部の構成として、ゲート領域73の外周を囲むように、1本もしくは複数のガードリングが形成されていても良い。
次に、図34に示した半導体スナバ内蔵スイッチング素子900の左側破線の左側に形成される半導体スナバ200の部分について構成を説明する。半導体スナバ200の基板部分は、スイッチング素子600のドリフト領域72よりも高抵抗なn--型半導体層の低濃度ドリフト領域1003で形成されており、抵抗Rの少なくとも一部が低濃度ドリフト領域1003により形成されている。また、スイッチング素子600と半導体スナバ200の間の抵抗分離領域92において、低濃度ドリフト領域1003中に、抵抗分離構造1002が形成されている。抵抗分離構造1002は、低濃度ドリフト領域1003に表面側からドライエッチング等を用いてトレンチを形成し、トレンチ内に絶縁膜を埋設することで形成することができる。その他の抵抗分離構造としては、アルゴンなどをイオン注入し、結晶性を悪化させることで基板領域を高抵抗化した高抵抗膜を用いることができる。また、低濃度ドリフト領域1003と反対導電型のp型の不純物を注入することで形成したp型半導体膜によるpn接合を利用した抵抗分離構造とすることもできる。このような抵抗分離構造を形成することにより、低濃度ドリフト領域1003より低抵抗なドリフト領域72に電流が集中するのを抑制し、低濃度ドリフト領域1003を所望の抵抗とすることができる。
また、図34に示した実施例においては、抵抗分離構造1002がn+型基板領域71に達している場合について図示しているが、抵抗分離構造1002が、低濃度ドリフト領域1003の厚さ方向の一部に形成されていてもかまわない。このような構成にすることで、図32に示す実施例に比べて、スイッチング素子600と半導体スナバ200の距離を短縮できるため、チップサイズを小型化でき、コストを低減することができる。また、図34に示した実施例においては、第1の実施の形態で示した破砕層は省略してある。図34に示した実施例においても、第1の実施の形態と同様に、半導体スナバ200と、チップ外周部の破砕層などの低抵抗の周辺抵抗領域との間に抵抗分離領域を設けることができることは言うまでもない。
上記スイッチング素子600の外周端部の電界緩和に用いられているフィールド絶縁膜31の所定領域上に、例えばスイッチング素子600の絶縁膜77を形成する際に形成される絶縁膜32や層間絶縁膜(図示省略)などを介して、多結晶シリコンからなる抵抗領域33が形成されている。なお、図34に示した実施例においては絶縁膜32が形成された場合について例示しているが、絶縁膜32を介さずフィールド絶縁膜31上に抵抗領域33が形成されていてももちろん良い。そして、抵抗領域33に接するようにソース電極76が形成され、スイッチング素子600のソース端子302と同電位となっている。つまり、図34に示した実施例における半導体スナバ200は、抵抗領域33は抵抗Rの少なくとも一部として機能し、フィールド絶縁膜31及び絶縁膜32はキャパシタCとして機能する。抵抗領域33は必要な抵抗値の大きさに応じて、不純物濃度や厚さを変えることができる。
図34の動作については、第3の実施の形態で説明した固有の効果と、図34に示した実施例で説明した1チップ化した際の効果を実現することができる。このような構成することによって、製造工程をさらに簡略化し、低コストで実現することができる。
図35は、スイッチング素子600として、図32のIGBTを用いる代わりに、図21で示したヘテロ接合部を絶縁ゲート電極で駆動するトランジスタを用いた場合を示している。
例えば、炭化珪素のポリタイプが4Hタイプのn+型である基板領域61上にn-型のドリフト領域62が形成される。ドリフト領域62の基板領域61との接合面に対向する主面に接するように、例えばn型の多結晶シリコンからなるヘテロ半導体領域63が形成されている。そして、ヘテロ半導体領域63とドリフト領域62との接合面に共に接するように、例えばシリコン酸化膜から成るゲート絶縁膜64が形成されている。また、ゲート絶縁膜64上にはゲート電極65が、ヘテロ半導体領域63のドリフト領域62との接合面に対向する対面にはソース電極66が、基板領域1にはドレイン電極68が接続するように形成されている。
さらに、図35においては、ドリフト領域62の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜31が形成されている。フィールド絶縁膜31は、スイッチング素子600を半導体チップとして製造する際に、例えばチップ外周部の電界集中を緩和するために用いられる構造である。図35に示した実施例においては、一例としてフィールド絶縁膜31の端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜31が形成される外周端部の構成として、ウェル領域等を形成したり、その外周を囲むように、1本もしくは複数のガードリングが形成されていても良い。
次に、図35中の左側破線の左側に形成される半導体スナバ200の部分について構成を説明する。半導体スナバ200の基板部分は、スイッチング素子600のドリフト領域62よりも高抵抗なn--型半導体層の低濃度ドリフト領域1003で形成されており、抵抗Rの少なくとも一部が低濃度ドリフト領域1003により形成されている。
また、スイッチング素子600と半導体スナバ200の間の抵抗分離領域92において、低濃度ドリフト領域1003中に、抵抗分離構造1002が形成されている。抵抗分離構造1002は、低濃度ドリフト領域1003に表面側からドライエッチング等を用いてトレンチを形成し、トレンチ内に絶縁膜を埋設することで形成することができる。その他の抵抗分離構造としては、アルゴンなどをイオン注入し、結晶性を悪化させることで基板領域を高抵抗化した高抵抗膜を用いることができる。また、低濃度ドリフト領域1003と反対導電型のp型の不純物を注入することで形成したp型半導体膜によるpn接合を利用した抵抗分離構造とすることもできる。このような抵抗分離構造を形成することにより、低濃度ドリフト領域1003より低抵抗なドリフト領域62(周辺抵抗領域)に電流が集中するのを抑制し、低濃度ドリフト領域1003を所望の抵抗とすることができる。
また、図35に示した実施例においては、抵抗分離構造1002がn+型基板領域61に達している場合について図示しているが、抵抗分離構造1002が、低濃度ドリフト領域1003の厚さ方向の一部に形成されていてもかまわない。このような構成にすることで、図32に示す実施例に比べて、スイッチング素子600と半導体スナバ200の距離を短縮できるため、チップサイズを小型化でき、コストを低減することができる。また、図35に示した実施例においては、第1の実施の形態で示した破砕層は省略してある。図35に示した実施例においても、第1の実施の形態と同様に、半導体スナバ200と、チップ外周部の破砕層などの低抵抗領域との間に抵抗分離を実施できることは言うまでもない。
上記スイッチング素子600の外周端部の電界緩和に用いられているフィールド絶縁膜31の所定領域上に、多結晶シリコンからなる抵抗領域33が形成されている。そして、抵抗領域33に接するようにソース電極66が形成され、スイッチング素子600のソース端子302と同電位となっている。つまり、図35に示した実施例における半導体スナバ200は、抵抗領域33は抵抗Rの少なくとも一部として機能し、フィールド絶縁膜31及び絶縁膜32はキャパシタCとして機能する。抵抗領域33は必要な抵抗値の大きさに応じて、不純物濃度や厚さを変えることができる。
図35に示した半導体装置の動作については、第3の実施の形態で説明した固有の効果と、図35に示した実施例で説明した1チップ化した際の効果を実現することができる。さらに、図35に示した実施例の特徴としては、抵抗領域33をスイッチング素子600のヘテロ半導体領域63と同一材料で形成している点にある。また、図32及び図33のスイッチング素子600の場合と同じように、抵抗領域33をスイッチング素子600のゲート電極65と同一材料でも形成できる。
さらに、第3の実施の形態で説明したように、図35に示した実施例においては、スイッチング素子600をユニポーラ型の還流ダイオードとしても使用ができるため、例えば、還流ダイオード100についても、図35で示したスイッチング素子600と同じ構造で形成することができる。例えば、図35に示したスイッチング素子と同じ構造の還流ダイオード100を別チップで形成してもよい。また、図35に示したスイッチング素子600を同一チップに二つ形成し、一つを還流ダイオード、他方をスイッチング素子として用いてもよい。このように、還流ダイオード、スイッチング素子、及び半導体スナバを1チップ化して、半導体パッケージを小型化することができる。このことにより、配線等に生じる寄生インダクタンスをさらに低減することができるため、半導体スナバ200による振動現象をさらに低減することができる。また、チップサイズの低減によってコストが低減されると共に、還流ダイオード100とスイッチング素子600とのキャパシタ容量の和が小さくなるため、半導体スナバ200に必要な容量Cも小さくすることができる。つまり、小型で低コストで振動現象を抑制することができる。
以上、スイッチング素子600と半導体スナバ200とを1チップ化する一例を説明してきたが、1チップ化する際に、半導体スナバ200の抵抗成分としては、例えば多結晶シリコンからなる抵抗領域33以外にも、半導体基体中の基板領域やドリフト領域を用いてもよい。また、半導体スナバ200の容量成分としても、例えばシリコン酸化膜からなるフィールド絶縁膜31以外にも、pn接合やヘテロ接合などの逆バイアス時に空乏層を形成する構成とし、空乏容量を用いても良い。また、例えばショットキーバリアダイオードを内蔵するMOSFETなどのように、スイッチング素子600中に還流ダイオード100を内蔵する構成とし、半導体スナバ200と共に1チップ化してもよい。いずれの構成においても、本発明の特徴である振動現象をさらに抑制し、過渡性能と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。
また、第1の実施の形態において、図13を用いて説明したのと同様に、スナバ回路に用いる容量Cと、遮断状態における還流ダイオードとスイッチング素子との容量成分の総和C0との比C/C0が0.1前後から振動現象の減衰効果が顕著になり、比C/C0が10を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、スナバ回路に形成する容量Cによって、過渡動作時には容量Cの大きさに比例する過渡電流による損失Eが発生するため、容量Cの大きさは極力小さいほうが望ましい。
このように、図35に示した実施例で用いるスナバ回路の容量Cの大きさは、還流ダイオード100及び還流ダイオード100の遮断状態における容量の総和に比べて、1/10倍以上10倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第5の実施の形態で説明したどの実施例においても得ることができる。
(その他の実施の形態)
上記のように、本発明の第1〜第5の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者にはさまざまな代替実施の形態、実施例及び運用技術が明らかとなろう。
本発明の第1〜第5の実施の形態において説明したように、半導体スナバ200は、少なくとも還流ダイオード100と並列接続されていれば、同一実装基板上に実装されていなくても発振現象を低減する効果を得ることができる。
また、還流ダイオード100、還流ダイオード100、及び半導体スナバ200の材料として、シリコン材料、炭化珪素材料などを一例として説明してきたが、振動現象の低減効果が得られれば、基板材料はシリコンゲルマン、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、炭化珪素のポリタイプとして4Hタイプを用いて説明したが、6H、3C等その他のポリタイプでも構わない。また、還流ダイオード100及び還流ダイオード100のドリフト領域としてn型の場合で説明してきたが、p型で構成されていてももちろんよい。
また、本発明の半導体装置を適用可能な電力変換装置として、DC/DCコンバータや3相交流インバータなどを一例として説明してきたが、図18に示すような一般にHブリッジなどと呼ばれる電力変換装置に用いてもよい。いずれにしても、直流電圧を交流電圧に変換するインバータや、交流電圧を直流電圧に変換する整流器や、直流電圧を電圧を変えて出力するDC/DCコンバータなどのように、あらゆるタイプの電力変換装置に適用することができる。
以上、本発明の構成を用いる電力変換装置であれば、大電流領域及びゼロ電領域のいずれの領域においても、さらには、低温および高温時のいずれにおいても、振動現象を低減することができる。このため、導通損失及び過渡損失を低減し高密度化ができると共に、振動現象が低減し安定的に動作させることができるので、装置の基本性能を両立して向上させることができる。
このように、本発明はここでは記載していないさまざまな実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係わる発明特定事項によってのみ定められるものである。