JP2019106409A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】半導体装置の性能を向上させる。【解決手段】アクティブセル領域ＡＣには、Ｙ方向に延在し、且つ、ゲート電位が印加されるゲート電極Ｇ１と、エミッタ電位が印加されるエミッタ領域ＮＥおよびベース領域ＰＢとが形成されている。エミッタ領域ＮＥは、ベース領域ＰＢによってＹ方向で互いに分離されるように、複数形成されている。インアクティブセル領域ＩＡＣ内には、エミッタ電位が印加される環状のゲート電極Ｇ２を有するホール排出セル領域ＨＥＣが、複数形成されている。複数のホール排出セル領域ＨＥＣは、Ｙ方向に沿って、互いに離間して配置されている。これにより、ＩＧＢＴの入力容量が低下し、ターンオン時のスイッチング損失が改善される。【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関し、例えば絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）を備えた半導体装置に好適に利用できるものである。
オン抵抗の低いＩＧＢＴ、すなわち、順方向飽和電圧Ｖｃｅ（ｓａｔ）の低いＩＧＢＴとして、トレンチゲート型ＩＧＢＴが広く使用されており、ゲート電位電極のゲート電極と、エミッタ電位電極のエミッタ領域とを有するアクティブセル領域と、ｐ型のフローティング領域を含むインアクティブセル領域とが交互に配置されることにより、ＩＥ（Injection Enhancement）効果を利用可能としたＩＥ型ＩＧＢＴが開発されている。ＩＥ効果とは、ＩＧＢＴがオン状態のときにエミッタ電位電極側から正孔が排出されにくくすることで、ドリフト領域に蓄積される電荷の濃度を高めるものである。
特開２０１３−１４０８８５号公報（特許文献１）には、隣り合う２つのトレンチゲートが、各々ゲート電位に接続された構造（ＧＧ型構造）のＩＥ型ＩＧＢＴに代えて、ＧＧ構造に加えて、隣り合う２つのトレンチゲートが、各々エミッタ電位に接続された構造（ＧＧＥＥ型構造）のＩＥ型ＩＧＢＴが開示されている。
国際公開第２００５／０２２９８９号（特許文献２）の図４には、ＧＧＥＥ型構造のエミッタ電位に接続されたトレンチゲート間を狭くし、且つ、トレンチゲートが延在する方向において、エミッタ電位に接続されたトレンチゲートを分離する技術が開示されている。
特開２０１６−１８４６２２号公報（特許文献３）には、ＧＧ型構造、および、ＧＧＥＥ型構造の類似構造であるＥＧＥ型構造において、フローティング領域の電位変動によって、ゲートへ変位電流が発生する問題が開示されている。
特開２０１３−１４０８８５号公報 国際公開第２００５／０２２９８９号 特開２０１６−１８４６２２号公報
ＧＧ型構造では、スイッチング動作時にコレクタ電圧の変化に伴い、ゲート電位に接続されたトレンチゲート間に形成されているフローティング領域の表面に蓄積されたホールによって、フローティング領域の電位が変動する。このフローティング領域の電位変動によって、ゲートへ変位電流が発生し、スイッチング損失の悪化、破壊耐量の低下、電流の振動、電圧の振動、および、サージなどの問題が引き起こされる。
これらの問題に対して、ＧＧＥＥ型構造は、エミッタ電位に接続されたトレンチゲートによって寄生ｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を形成し、この寄生ｐ型ＭＯＳＦＥＴによってホールを排出することで、フローティング領域の電位変動を抑制することができる。
しかし、ＧＧＥＥ型構造では、入力容量が大きくなり、ｄｉ／ｄｔおよびｄｖ／ｄｔが低下する傾向が大きくなることで、ＩＧＢＴのスイッチング損失が悪化しやすい問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、第１領域と、第２領域と、第１領域において、第１方向に延在し、且つ、ゲート電位が印加される第１電極と、第１領域において、エミッタ電位が印加される第１導電型の第３不純物領域および第２導電型の第２不純物領域と、第２領域において、エミッタ電位が印加される環状の第２ゲート電極を有する複数の第３領域とを有する。ここで、第３不純物領域は、第２不純物領域によって第１方向で互いに分離されるように複数形成され、複数の第３領域は、第１方向に沿って、互いに離間して配置されている。
一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態１の半導体装置としての半導体チップの平面図である。 実施の形態１の半導体装置の要部平面図である。 実施の形態１の半導体装置の断面図である。 実施の形態１の半導体装置の断面図である。 実施の形態１の変形例の半導体装置の要部平面図である。 実施の形態１の変形例の半導体装置の断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 本願発明者が実験に使用した半導体装置の要部平面図である。 入力容量とホール排出セル領域の占有率との関係を示したグラフである。 帰還容量とホール排出セル領域の占有率との関係を示したグラフである。 実施の形態２の半導体装置の要部平面図である。 実施の形態２の半導体装置の断面図である。 実施の形態２の半導体装置の断面図である。 入力容量とコレクタ電圧との関係を示したグラフである。 実施の形態３の半導体装置が用いられる電子システムの一例を示す回路ブロック図である。 実施の形態３の半導体装置としてのモジュールを示す等価回路図である。 検討例の半導体装置の要部平面図である。 ＩＧＢＴの動作時における容量成分および抵抗成分を説明するための模式図である。 検討例のＩＧＢＴの動作時における容量成分の一部を示すための説明図である。 検討例のＩＧＢＴの動作時における寄生ｐ型ＭＯＳＦＥＴを示すための説明図である。 図２７に示すＩＧＢＴ全体の等価回路図である。 負荷短絡試験時に使用する回路図である。 フローティング領域の幅と、スイッチング損失または導通損失との関係を示したグラフである。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
また、本願明細書では、半導体の導電型がｐ型であるとは、正孔のみが電荷担体であるか、または、電子および正孔のいずれもが電荷担体であってもよいが、正孔の濃度が電子の濃度よりも高く、正孔が主要な電荷担体であることを意味する。また、本願明細書では、半導体の導電型がｎ型であるとは、電子のみが電荷担体であるか、または、電子および正孔のいずれもが電荷担体であってもよいが、電子の濃度が正孔の濃度よりも高く、電子が主要な電荷担体であることを意味する。
また、本願明細書では、ＩＧＢＴがオフ状態からオン状態に切り替わるスイッチング動作を、「ターンオン」と称し、ＩＧＢＴがオン状態からオフ状態に切り替わるスイッチング動作を、「ターンオフ」と称する。
（実施の形態１）
以下、図面を参照しながら実施の形態１の半導体装置について詳細に説明する。本実施の形態１の半導体装置は、ＧＧＥＥ型構造を基本構造として開発された新しい構造のＩＥ型ＩＧＢＴを備えた半導体装置である。
＜半導体装置の構成＞
図１は、本実施の形態の半導体装置である半導体チップＣＨＰの平面図である。図１では、理解を簡単にするために、保護膜ＰＩＱ（図３参照）を透過した状態を示し、平面図であるが、ゲート電位電極ＧＥおよびエミッタ電位電極ＥＥにハッチングを付している。
図１に示すように、半導体チップＣＨＰの大部分はエミッタ電位電極ＥＥで覆われており、エミッタ電位電極ＥＥの外周には、ゲート電位電極ＧＥが形成されている。エミッタ電位電極ＥＥの中央部付近の破線で囲まれた領域は、エミッタパッドＥＰであり、ゲート電位電極ＧＥの破線で囲まれた領域は、ゲートパッドＧＰである。エミッタパッドＥＰ上およびゲートパッドＧＰ上の保護膜ＰＩＱは除去されており、エミッタパッドＥＰ上およびゲートパッドＧＰ上に、ワイヤボンディングまたはクリップ（銅板）などの外部接続端子が接続されることで、半導体チップＣＨＰが、他チップまたは配線基板などと電気的に接続される。
図２は、半導体チップＣＨＰの要部平面図であり、エミッタ電位電極ＥＥ下の平面図に対応している。図３は、図２のＡ−Ａ線に沿った断面図であり、図４は、図２のＢ−Ｂ線に沿った断面図である。
なお、図２は平面図であるが、図面を見易くするため、ゲート電極Ｇ１およびゲート電極Ｇ２にハッチングを付している。なお、ゲート電極Ｇ２のうち、トレンチＴ２内に形成されているゲート電極Ｇ２にはハッチングを付しているが、トレンチＴ２外部のゲート引き出し部Ｇ２ａにはハッチングを付していない。また、図２では、保護膜ＰＩＱ、エミッタ電位電極ＥＥ、層間絶縁膜ＩＬおよびゲート絶縁膜ＧＦの図示を省略している。
本実施の形態の半導体装置は、ゲート電位電極ＧＥに電気的に接続されたトレンチゲートであるゲート電極Ｇ１と、２つのゲート電極Ｇ１に囲まれた領域とを有し、且つ、ＩＧＢＴの主動作を行うアクティブセル領域ＡＣ、および、アクティブセル領域ＡＣ以外のインアクティブセル領域ＩＡＣを有する。インアクティブセル領域ＩＡＣには、エミッタ電位電極ＥＥに電気的に接続されたトレンチゲートであるゲート電極Ｇ２と、ゲート電極Ｇ２に囲まれた領域とを有するホール排出セル領域ＨＥＣが形成されており、ホール排出セル領域ＨＥＣの周囲は、ベース領域（不純物領域）ＰＢおよびフローティング領域（不純物領域）ＰＦが形成されている。
アクティブセル領域ＡＣは、本実施の形態におけるＩＧＢＴの主回路を構成している領域である。アクティブセル領域ＡＣでは、図２に示されるように、２つのゲート電極Ｇ１がＹ方向に延在しており、この２つのゲート電極Ｇ１は、Ｙ方向と直交するＸ方向で互いに隣接して配置されている。図示はしないが、ゲート電極Ｇ１は、半導体チップＣＨＰの外周部において、図１に示されるゲート電位電極ＧＥに接続されており、ＩＧＢＴの動作時にゲート電位が印加される。
２つのゲート電極Ｇ１に挟まれた領域における半導体基板ＳＢの表面には、ｐ型のベース領域ＰＢが形成されており、ベース領域ＰＢの表面には、複数のｎ型のエミッタ領域（不純物領域）ＮＥが形成されている。
各エミッタ領域ＮＥおよびベース領域ＰＢは、Ｙ方向に延在するコンタクトホールＣＨ１に接しており、コンタクトホールＣＨ１内にはエミッタ電位電極ＥＥが埋め込まれている。なお、コンタクトホールＣＨ１下の半導体基板ＳＢには、ベース領域ＰＢよりも高い不純物濃度を有するｐ型のボディ領域（不純物領域）ＰＲが形成されている。従って、エミッタ領域ＮＥ、ベース領域ＰＢおよびボディ領域ＰＲには、ＩＧＢＴの動作時にエミッタ電位が印加される。
また、Ｙ方向において、エミッタ領域ＮＥは、ベース領域ＰＢの表面全体には形成されておらず、一定の間隔で複数配置されている。すなわち、複数のエミッタ領域ＮＥは、ベース領域ＰＢによって、Ｙ方向で互いに分離されるように形成されている。
インアクティブセル領域ＩＡＣは、アクティブセル領域ＡＣ以外の領域であり、ベース領域ＰＢ内にエミッタ領域ＮＥを有さない領域である。また、インアクティブセル領域ＩＡＣは、ホール排出セル領域ＨＥＣを有する。Ｘ方向に隣接する２つのアクティブセル領域ＡＣ間では、ホール排出セル領域ＨＥＣを除く領域に、フローティング領域ＰＦが形成されている。
ホール排出セル領域ＨＥＣには、フローティング領域ＰＦが形成されておらず、ホールバリア領域ＮＨＢが形成されている。ホール排出セル領域ＨＥＣのホールバリア領域ＮＨＢの上部には、ベース領域ＰＢが形成されているが、アクティブセル領域ＡＣと異なり、ホール排出セル領域ＨＥＣのベース領域ＰＢの表面には、ｎ型のエミッタ領域ＮＥが形成されていない。
図２に示されるように、ホール排出セル領域ＨＥＣでは、平面視において環状（リング状）のゲート電極Ｇ２が複数形成されている。Ｙ方向において、隣接する環状のゲート電極Ｇ２は一体化しておらず、互いに物理的に分離している。ホール排出セル領域ＨＥＣでは、平面視において、インアクティブセル領域ＩＡＣのベース領域ＰＢの一部を囲むように、ゲート電極Ｇ２が複数形成されている。
本実施の形態では、環状の各ゲート電極Ｇ２の一例として、四角形状で説明する。ゲート電極Ｇ２は、平面視において、ボディ領域ＰＲが形成されたベース領域ＰＢ、または、コンタクトホールＣＨ２を囲んでいればよく、必ずしも四角形状に限定されず、多角形状、円形状または楕円形状であってもよい。
これらのゲート電極Ｇ２は、ゲート引き出し部Ｇ２ａを介して、各々コンタクトホールＣＨ３に接しており、コンタクトホールＣＨ３内にはエミッタ電位電極ＥＥが埋め込まれている。すなわち、各ゲート電極Ｇ２には、ＩＧＢＴの動作時にエミッタ電位が印加される。
ゲート電極Ｇ２に囲まれたベース領域ＰＢは、コンタクトホールＣＨ２に接しており、コンタクトホールＣＨ２内にはエミッタ電位電極ＥＥが埋め込まれている。なお、コンタクトホールＣＨ２下の半導体基板ＳＢには、ｐ型のボディ領域ＰＲが形成されている。従って、インアクティブセル領域ＩＡＣにおいて、ベース領域ＰＢおよびボディ領域ＰＲには、ＩＧＢＴの動作時にエミッタ電位が印加される。
インアクティブセル領域ＩＡＣにおいて、ホール排出セル領域ＨＥＣ以外の領域は、フローティング領域ＰＦが形成されている領域である。すなわち、Ｙ方向で隣接する各ホール排出セル領域ＨＥＣの間、および、Ｘ方向で隣接するアクティブセル領域ＡＣとホール排出セル領域ＨＥＣとの間には、フローティング領域ＰＦが形成されている。
図２に示されるように、Ｘ方向において、アクティブセル領域ＡＣの幅をＷ１とし、インアクティブセル領域ＩＡＣの幅をＷ２としたとき、Ｗ１：Ｗ２は、１：５〜１：９の範囲内である。また、Ｗ１：Ｗ２は、１：７であることが最も好ましい。また、インアクティブセル領域ＩＡＣの幅であるＷ２は、フローティング領域ＰＦの幅であるＷ４、ホール排出セル領域ＨＥＣの幅であるＷ３、および、フローティング領域ＰＦの幅であるＷ５で構成されている。Ｗ１：Ｗ４：Ｗ３：Ｗ５は、１：２：１：２〜１：４：１：４の範囲内である。また、Ｗ１：Ｗ４：Ｗ３：Ｗ５は、１：３：１：３であることが最も好ましい。言い換えれば、幅Ｗ１は、Ｘ方向で互いに隣接するゲート電極Ｇ１間の幅であり、幅Ｗ４は、Ｘ方向で隣接するゲート電極Ｇ１とゲート電極Ｇ２との間の幅であり、幅Ｗ３は、Ｘ方向で互いに隣接するゲート電極Ｇ２間の幅であり、Ｗ５は、Ｘ方向で互いに隣接するゲート電極Ｇ２とゲート電極Ｇ１との間の幅である。
次に、図３および図４を用いて、本実施の形態の半導体装置の断面構造を説明する。
半導体基板ＳＢには、低濃度のｎ型の不純物領域であるドリフト領域（不純物領域）ＮＤが形成されている。ドリフト領域ＮＤよりも半導体基板ＳＢの裏面側には、ドリフト領域ＮＤよりも高い不純物濃度を有するｎ型のフィールドストップ領域（不純物領域）ＮＳ、ｐ型のコレクタ領域（不純物領域）ＰＣ、および、金属膜からなるコレクタ電位電極ＣＥが形成されている。すなわち、コレクタ領域ＰＣには、コレクタ電位電極ＣＥを介して、ＩＧＢＴの動作時にコレクタ電位が印加される。
半導体基板ＳＢの表面側には、トレンチＴ１およびトレンチＴ２が形成されている。トレンチＴ１およびトレンチＴ２の内部には、ゲート絶縁膜ＧＦを介して、それぞれゲート電極Ｇ１およびゲート電極Ｇ２が埋め込まれている。上述したように、ゲート電極Ｇ１はゲート電位電極ＧＥと接続しており、ゲート電位が印加される。また、ゲート電極Ｇ２はエミッタ電位電極ＥＥと接続しており、エミッタ電位が印加される。また、ゲート絶縁膜ＧＦは、例えば酸化シリコン膜であり、ゲート電極Ｇ１およびゲート電極Ｇ２は、例えばｎ型の不純物が導入された多結晶シリコン膜である。
ゲート電極Ｇ１とゲート電極Ｇ２との間の半導体基板ＳＢには、ｐ型のフローティング領域ＰＦが形成されており、フローティング領域ＰＦの表面には、フローティング領域ＰＦよりも高い不純物濃度を有するｐ型のベース領域ＰＢが形成されている。フローティング領域ＰＦは、ＩＥ効果を高めるために、トレンチＴ１の底部およびトレンチＴ２の底部よりも深い位置にまで形成しておくことが好ましく、トレンチＴ１の底部およびトレンチＴ２の底部を覆うように形成しておくことが、より好ましい。
２つのゲート電極Ｇ１の間の半導体基板ＳＢ、および、２つのゲート電極Ｇ２の間の半導体基板ＳＢには、ドリフト領域ＮＤよりも高い不純物濃度を有するホールバリア領域ＮＨＢが形成されており、ホールバリア領域ＮＨＢの表面には、ｐ型のベース領域ＰＢが形成されている。２つのゲート電極Ｇ１の間のｐ型のベース領域ＰＢ（アクティブセル領域ＡＣのｐ型のベース領域ＰＢ）には、ホールバリア領域ＮＨＢよりも高い不純物濃度を有するｎ型のエミッタ領域ＮＥが形成されているが、２つのゲート電極Ｇ２の間のｐ型のベース領域ＰＢ（ホール排出セル領域ＨＥＣのｐ型のベース領域ＰＢ）には、エミッタ領域ＮＥが形成されていない。
エミッタ領域ＮＥ上およびベース領域ＰＢ上には、ゲート絶縁膜ＧＦの一部が形成されており、このゲート絶縁膜ＧＦの一部、ゲート電極Ｇ１およびゲート電極Ｇ２の各々の上面には、層間絶縁膜ＩＬが形成されている。そして、コンタクトホールＣＨ１およびコンタクトホールＣＨ２が、層間絶縁膜ＩＬ、ゲート絶縁膜ＧＦおよび半導体基板ＳＢを貫通して形成されている。アクティブセル領域ＡＣにおいて、コンタクトホールＣＨ１は、エミッタ領域ＮＥおよびベース領域ＰＢに接するように形成されており、ホール排出セル領域ＨＥＣにおいて、コンタクトホールＣＨ２は、ベース領域ＰＢに接するように形成されている。
コンタクトホールＣＨ１およびコンタクトホールＣＨ２の各々の底部は、ベース領域ＰＢ内に配置されており、ホールバリア領域ＮＨＢまでは達していない。コンタクトホールＣＨ１およびコンタクトホールＣＨ２の各々の底部の周囲には、ベース領域ＰＢよりも高い不純物濃度を有するｐ型のボディ領域ＰＲが形成されている。ボディ領域ＰＲは、ベース領域ＰＢおよびホールバリア領域ＮＨＢに跨るように形成されており、アクティブセル領域ＡＣにおいて、エミッタ領域ＮＥとは接しないように形成されている。なお、ボディ領域ＰＲは、コンタクトホールＣＨ１内およびコンタクトホールＣＨ２内に埋め込まれるエミッタ電位電極ＥＥとの接触抵抗を低くするため、並びに、ラッチアップを防止するために設けられている。
また、図４に示されるように、ホール排出セル領域ＨＥＣにおいて、ゲート電極Ｇ２の一部は、トレンチＴ２の外部に引き出され、ゲート引き出し部Ｇ２ａを構成している。層間絶縁膜ＩＬには、コンタクトホールＣＨ３が設けられており、コンタクトホールＣＨ３は、トレンチＴ２外部のゲート電極Ｇ２である上記ゲート引き出し部Ｇ２ａと接続している。
層間絶縁膜ＩＬ上には、エミッタ電位電極ＥＥが形成されており、各コンタクトホールＣＨ１〜ＣＨ３内にはエミッタ電位電極ＥＥが埋め込まれている。従って、アクティブセル領域ＡＣにおいて、エミッタ領域ＮＥ、ベース領域ＰＢおよびボディ領域ＰＲに、エミッタ電位が印加され、ホール排出セル領域ＨＥＣにおいて、ゲート電極Ｇ２、ベース領域ＰＢおよびボディ領域ＰＲに、エミッタ電位が印加される。なお、インアクティブセル領域ＩＡＣのフローティング領域ＰＦには、各コンタクトホールＣＨ１〜ＣＨ３などが配置されていない。このため、フローティング領域ＰＦには、エミッタ電位およびゲート電位が印加されない。
エミッタ電位電極ＥＥ上には、例えばポリイミドなどの樹脂からなる保護膜ＰＩＱが形成されている。図３および図４では図示していないが、保護膜ＰＩＱには、エミッタ電位電極ＥＥの一部、および、ゲート電位電極ＧＥの一部を露出するように、開口部が設けられている。すなわち、図１の破線で示した領域（ゲートパッドＧＰおよびエミッタパッドＥＰ）には、保護膜ＰＩＱが形成されていない。
本実施の形態の半導体装置の主な特徴を、以下に簡潔に記載する。なお、詳細な説明は、後で検討例を用いて改めて記載する。
まず、ホール排出セル領域ＨＥＣは、アクティブセル領域ＡＣのようにＹ方向に連続的に形成されておらず、Ｙ方向において複数のセルに分断されている。このため、Ｘ方向で隣接するアクティブセル領域ＡＣとホール排出セル領域ＨＥＣとの対向面積が減少する。すなわち、インアクティブセル領域ＩＡＣのホール排出セル領域ＨＥＣが、アクティブセル領域ＡＣのようにＹ方向に連続的に形成されている場合と比較して、Ｘ方向で隣接するゲート電極Ｇ１とゲート電極Ｇ２との対向面積が減少する。従って、コレクタ電圧の印加時に、ゲート電極Ｇ１とゲート電極Ｇ２との間の容量Ｃｇｅが減少するので、入力容量Ｃｉｅｓが減少してｄｉ／ｄｔおよびｄｖ／ｄｔの減少が抑制される。
また、ホール排出セル領域ＨＥＣが、アクティブセル領域ＡＣのようにＹ方向に連続的に形成されている場合と比較して、ホール排出セル領域ＨＥＣの面積が削減されるので、ＩＥ効果が向上する。以上により、ＩＧＢＴのターンオン時のスイッチング損失が改善される。
また、Ｘ方向におけるホール排出セル領域ＨＥＣの幅を小さくしすぎると、ターンオフ時にホールを排出する効果が低下し、ターンオフ時のスイッチング損失が悪化してしまう。そのため、Ｘ方向において、ホール排出セル領域ＨＥＣの幅は、アクティブセル領域ＡＣの幅と同じか、大きくなっている。言い換えれば、Ｘ方向において、互いに隣接するゲート電極Ｇ２の幅は、互いに隣接するゲート電極Ｇ１の幅と同じか、大きい。
また、本実施の形態においては、図２に示されるように、Ｙ方向で隣接する２つのホール排出セル領域ＨＥＣの距離（Ｌ２）を、Ｘ方向で隣接するアクティブセル領域ＡＣとホール排出セル領域ＨＥＣとの距離（Ｌ１）よりも大きくしている。また、Ｌ１：Ｌ２を、１：６〜１：１１の範囲内となるように設計している。距離Ｌ１および距離Ｌ２をこのような値に設計することで、フローティング領域ＰＦの電位変動を抑制し、且つ、ＩＥ効果の低下によるターンオン時のスイッチング損失の悪化を抑制することができる。
ここで、距離Ｌ１は、Ｘ方向において、トレンチＴ１内に埋め込まれたゲート電極Ｇ１と、トレンチＴ２内に埋め込まれたゲート電極Ｇ２との最短距離であり、距離Ｌ２は、Ｙ方向において、互いに隣接し、且つ、トレンチＴ２内に埋め込まれた２つのゲート電極Ｇ２間の最短距離である。
更に、ホール排出セル領域ＨＥＣの面積の削減に伴って、帰還容量Ｃｒｅｓは増加するため、負荷短絡試験時のオフサージ電圧の悪化も改善される。
以上のように、本実施の形態では、半導体装置の性能を向上させることができる。
＜変形例＞
実施の形態１の変形例の半導体装置を、図５および図６を用いて以下に説明する。
実施の形態１では、ホール排出セル領域ＨＥＣにおけるゲート電極Ｇ２を、１つの環状として形成していた。
本変形例では、ゲート電極Ｇ２を、２つの環を繋げた形状としている。
図５は、実施の形態１の図２と同様に、半導体チップＣＨＰの要部平面図である。図６は、図５のＢ−Ｂ線に沿った断面図である。なお、本変形例において、図２のＡ−Ａ線に沿った断面は、実施の形態１の図３と同様であるので、その説明を省略する。
また、図５は平面図であるが、ゲート電極Ｇ１と、ゲート電極Ｇ２とにハッチングを付している。なお、ゲート電極Ｇ２のうち、トレンチＴ２内に形成されているゲート電極Ｇ２および接続部Ｇ２ｂにはハッチングを付しているが、トレンチＴ２外部のゲート引き出し部Ｇ２ａにはハッチングを付していない。
図５に示されるように、本変形例のホール排出セル領域ＨＥＣは、第１箇所ＨＥＣ１と第２箇所ＨＥＣ２とに分かれており、第１箇所ＨＥＣ１および第２箇所ＨＥＣ２は、それぞれ環状のゲート電極Ｇ２を有する。そして、これらの間にゲート引き出し部Ｇ２ａが設けられており、ゲート引き出し部Ｇ２ａ上にコンタクトホールＣＨ３が設けられている。
図６に示されるように、第１箇所ＨＥＣ１および第２箇所ＨＥＣ２のゲート電極Ｇ２の一部が、トレンチＴ２外部に引き出されてゲート引き出し部Ｇ２ａを構成しており、このゲート引き出し部Ｇ２ａに接続するようにコンタクトホールＣＨ３が配置され、コンタクトホールＣＨ３内にエミッタ電位電極ＥＥが埋め込まれている。すなわち、第１箇所ＨＥＣ１および第２箇所ＨＥＣ２の各ゲート電極Ｇ２は、ゲート引き出し部Ｇ２ａと共に一体化して形成されており、エミッタ電位電極ＥＥと電気的に接続している。
また、第１箇所ＨＥＣ１と第２箇所ＨＥＣ２との間には、トレンチＴ２内に形成され、且つ、ゲート電極Ｇ２と一体化している接続部Ｇ２ｂが形成されている。このため、第１箇所ＨＥＣ１および第２箇所ＨＥＣ２の各ゲート電極Ｇ２は、ゲート引き出し部Ｇ２ａだけでなく、接続部Ｇ２ｂによっても接続されている。
また、平面視において、第１箇所ＨＥＣ１および第２箇所ＨＥＣ２の各ゲート電極Ｇ２に囲まれている領域の面積の和は、実施の形態１のゲート電極Ｇ２に囲まれている領域の面積とほぼ同じである。このため、ホール排出セル領域ＨＥＣから放出されるホールの量は、実施の形態１と本変形例とでほぼ同じである。また、本変形例において、Ｘ方向で隣接するゲート電極Ｇ１とゲート電極Ｇ２との対向面積は、実施の形態１とほぼ同じである。従って、本変形例のように、ホール排出セル領域ＨＥＣにおけるゲート電極Ｇ２の平面形状を変化させたとしても、実施の形態１とほぼ同様の効果を得ることができる。
また、本変形例では、ホール排出セル領域ＨＥＣを２箇所（第１箇所ＨＥＣ１および第２箇所ＨＥＣ２）に分割したが、ホール排出セル領域ＨＥＣを、３箇所以上のような複数箇所に分割してもよい。
また、ゲート引き出し部Ｇ２ａおよびコンタクトホールＣＨ３の形成位置は、第１箇所ＨＥＣ１と第２箇所ＨＥＣ２との間に限られず、ゲート電極Ｇ２と電気的に接続できれば、他の位置でもよい。
また、接続部Ｇ２ｂの形成を省略し、第１箇所ＨＥＣ１および第２箇所ＨＥＣ２の各ゲート電極Ｇ２を、ゲート引き出し部Ｇ２ａだけで接続させてもよい。
＜半導体装置の製造方法について＞
以下に、図７〜図１４を用いて、実施の形態１の半導体装置の製造方法について説明する。図７〜図１４は、図３に示されるＡ−Ａ断面の製造工程である。なお、上述の変形例の半導体装置の製造方法は、ゲート電極Ｇ２の平面形状を除き、実施の形態１と同様である。
図７は、ドリフト領域ＮＤ、ホールバリア領域ＮＨＢおよびフローティング領域ＰＦの形成工程を示している。
まず、半導体基板ＳＢにｎ型のドリフト領域ＮＤを形成する。ドリフト領域ＮＤは、予めｎ型の不純物が導入された半導体基板ＳＢを用意し、そのｎ型の半導体基板ＳＢをドリフト領域ＮＤとして用いることで形成される、または、ｐ型の半導体基板ＳＢを用意し、そのｐ型の半導体基板ＳＢ上にエピタキシャル法によって形成される。なお、本実施の形態では、ドリフト領域ＮＤを半導体基板ＳＢとして説明することもある。
次に、フォトリソグラフィ法およびイオン注入法を用いて、半導体基板ＳＢの表面に、ｎ型のホールバリア領域ＮＨＢおよびｐ型のフローティング領域ＰＦを形成する。ホールバリア領域ＮＨＢは、ドリフト領域ＮＤよりも高い不純物濃度を有する。
図８は、トレンチＴ１およびトレンチＴ２の形成工程を示している。
まず、半導体基板ＳＢ上に、例えば酸化シリコン膜からなる絶縁膜を形成し、フォトリソグラフィ法およびドライエッチングを用いてこの絶縁膜をパターニングすることで、ハードマスクを形成する。次に、このハードマスクをマスクとして半導体基板ＳＢをエッチングすることで、半導体基板ＳＢにトレンチＴ１およびトレンチＴ２を形成する。その後、ハードマスクを除去する。
ここで、トレンチＴ１は、図２に示されるゲート電極Ｇ１のように、平面視においてＹ方向に延在するように連続的に形成され、トレンチＴ２は、図２に示されるゲート電極Ｇ２のように、平面視において環状になるように、複数に分断されて形成される。
図９は、熱処理工程、並びに、ゲート絶縁膜ＧＦおよび導電性膜ＦＧの形成工程を示している。
まず、半導体基板ＳＢに対して熱処理を行うことで、ホールバリア領域ＮＨＢおよびフローティング領域ＰＦに含まれる不純物を拡散させる。この熱処理により、ホールバリア領域ＮＨＢは、トレンチＴ１およびトレンチＴ２の各々の底部付近にまで拡散し、フローティング領域ＰＦは、トレンチＴ１およびトレンチＴ２の各々の底部を覆うように、トレンチＴ１およびトレンチＴ２の各々の底部よりも深い位置まで拡散する。
次に、半導体基板ＳＢに対して熱酸化処理を行うことで、トレンチＴ１の内壁、トレンチＴ２の内壁、フローティング領域ＰＦの上面、および、ホールバリア領域ＮＨＢの上面に、例えば酸化シリコン膜からなるゲート絶縁膜ＧＦが形成される。
次に、トレンチＴ１の内部およびトレンチＴ２の内部を埋め込むように、例えばＣＶＤ（Chemical Vapor Deposition）法によって、ゲート絶縁膜ＧＦ上に、例えばｎ型の不純物が導入された多結晶シリコン膜からなる導電性膜ＦＧが形成される。
図１０は、ゲート電極Ｇ１およびゲート電極Ｇ２の形成工程を示している。
まず、導電性膜ＦＧに対して、フォトリソグラフィ法およびドライエッチングを用いることで、トレンチＴ１の外部およびトレンチＴ２の外部に形成されていた導電性膜ＦＧを除去する。そして、トレンチＴ１の内部およびトレンチＴ２の内部に残された導電性膜ＦＧが、ゲート電極Ｇ１およびゲート電極Ｇ２となる。
なお、ここでは図示しないが、トレンチＴ１の外部およびトレンチＴ２の外部の導電性膜ＦＧの一部上には、レジストパターンが形成されており、レジストパターンに覆われた導電性膜ＦＧは、図４に示されるような、コンタクトホールＣＨ３と接続するためのゲート引き出し部Ｇ２ａとして加工される。
図１１は、ベース領域ＰＢおよびエミッタ領域ＮＥの形成工程を示している。
まず、フォトリソグラフィ法およびイオン注入法を用いることで、フローティング領域ＰＦおよびホールバリア領域ＮＨＢの各々の表面に、ｐ型のベース領域ＰＢを形成する。ベース領域ＰＢは、フローティング領域ＰＦよりも高い不純物濃度を有する不純物領域である。
次に、フォトリソグラフィ法およびイオン注入法を用いることで、アクティブセル領域ＡＣのベース領域ＰＢの表面に、ｎ型のエミッタ領域ＮＥを形成する。エミッタ領域ＮＥは、ホールバリア領域ＮＨＢよりも高い不純物濃度を有する不純物領域である。この時、ホール排出セル領域ＨＥＣのベース領域ＰＢには、エミッタ領域ＮＥを形成しない。
図１２は、層間絶縁膜ＩＬおよびコンタクトホールＣＨ１〜ＣＨ３の形成工程を示している。
まず、ゲート電極Ｇ１上、ゲート電極Ｇ２上、並びに、トレンチＴ１の外部およびトレンチＴ２の外部に形成されているゲート絶縁膜ＧＦ上に、例えばＣＶＤ法を用いることで、例えば酸化シリコン膜からなる層間絶縁膜ＩＬを形成する。次に、フォトリソグラフィ法およびドライエッチングを用いることで、アクティブセル領域ＡＣの層間絶縁膜ＩＬおよびゲート絶縁膜ＧＦに、コンタクトホールＣＨ１を形成し、ホール排出セル領域ＨＥＣの層間絶縁膜ＩＬおよびゲート絶縁膜ＧＦに、コンタクトホールＣＨ２を形成する。コンタクトホールＣＨ１およびコンタクトホールＣＨ２の各々の底部は、半導体基板ＳＢの一部を貫通し、ベース領域ＰＢに達するように形成されている。すなわち、コンタクトホールＣＨ１は、アクティブセル領域ＡＣのエミッタ領域ＮＥおよびベース領域ＰＢに接するように形成され、コンタクトホールＣＨ２は、ホール排出セル領域ＨＥＣのベース領域ＰＢに接するように形成される。
図１３は、ボディ領域ＰＲの形成工程を示している。
上述のコンタクトホールＣＨ１およびコンタクトホールＣＨ２の形成工程に続いて、イオン注入法を用いることで、コンタクトホールＣＨ１およびコンタクトホールＣＨ２の各々の底部に、ｐ型のボディ領域ＰＲが形成される。ボディ領域ＰＲは、ベース領域ＰＢよりも高い不純物濃度を有する不純物領域であり、ベース領域ＰＢおよびホールバリア領域ＮＨＢに跨るように形成される。また、アクティブセル領域ＡＣのボディ領域ＰＲは、ｎ型のエミッタ領域ＮＥに接しないように形成される。その後、各不純物領域を活性化させるための熱処理が行われる。
ボディ領域ＰＲの形成工程後、ここでは詳細に図示はしないが、コンタクトホールＣＨ３の形成工程が行われる。例えば、フォトリソグラフィ法およびドライエッチングを用いることで、ホール排出セル領域ＨＥＣの層間絶縁膜ＩＬに、図４のＢ−Ｂ断面に示されるような、ゲート電極Ｇ２に達するコンタクトホールＣＨ３が形成される。なお、図示はしないが、ゲート電極Ｇ１に達するコンタクトホールも同時に形成される。
図１４は、エミッタ電位電極ＥＥおよび保護膜ＰＩＱの形成工程を示している。
まず、コンタクトホールＣＨ１およびコンタクトホールＣＨ２を埋め込むように、層間絶縁膜ＩＬ上に、例えばスパッタリング法を用いることで、例えばアルミニウム膜が形成される。その後、フォトリソグラフィ法およびドライエッチングを用いて、このアルミニウム膜をパターニングすることで、エミッタ電位電極ＥＥが形成される。この時、図４に示されるコンタクトホールＣＨ３内にもエミッタ電位電極ＥＥが形成される。また、図１に示されるゲート電位電極ＧＥも、上記のアルミニウム膜をパターニングすることで形成される。
また、上記アルミニウム膜の形成前に、例えば窒化チタン膜からなるバリアメタル膜を形成し、このバリアメタル膜上に、上記アルミニウム膜を形成してもよい。すなわち、エミッタ電位電極ＥＥおよびゲート電位電極ＧＥを、バリアメタル膜とアルミニウム膜との積層膜としてもよい。なお、本実施の形態では、バリアメタル膜の図示を省略している。
次に、エミッタ電位電極ＥＥおよびゲート電位電極ＧＥを覆うように、例えば塗布法を用いることで、例えばポリイミドなどの樹脂からなる保護膜ＰＩＱを形成する。その後、フォトリソグラフィ法およびドライエッチングを用いて、保護膜ＰＩＱの一部に開口部を形成することで、開口部からエミッタ電位電極ＥＥの一部およびゲート電位電極ＧＥの一部が露出する。この露出した領域が、図１に示されるエミッタパッドＥＰおよびゲートパッドＧＰとなる。
その後、半導体基板ＳＢの裏面側に、フィールドストップ領域ＮＳ、コレクタ領域ＰＣおよびコレクタ電位電極ＣＥが形成される。
まず、半導体基板ＳＢの裏面に対して研磨処理を実施し、半導体基板ＳＢの厚さを薄くする。次に、半導体基板ＳＢの裏面側からイオン注入を行う。このイオン注入は、フォトリソグラフィ法およびドライエッチングを用いることで行われ、これにより、ｎ型のフィールドストップ領域ＮＳおよびｐ型のコレクタ領域ＰＣが形成される。フィールドストップ領域ＮＳは、ドリフト領域ＮＤよりも高い不純物濃度を有する不純物領域である。
次に、半導体基板ＳＢの裏面側で露出しているコレクタ領域ＰＣの表面に、例えばスパッタリング法またはＣＶＤ法を用いることで、例えば窒化チタン膜などの金属膜からなるコレクタ電位電極ＣＥを形成する。
以上により、図３に示される本実施の形態の半導体装置が製造される。
＜検討例の説明＞
以下に、図２４〜図２９を用いて、本願発明者が検討した検討例の半導体装置を説明する。
図２４は、検討例の半導体装置の平面図であり、本実施の形態の図２に対応する平面図である。検討例の半導体装置は、ＧＧＥＥ型構造のＩＥ型ＩＧＢＴを備えている。なお、ＧＧ型構造およびＧＧＥＥ型構造において、フローティング領域ＰＦの電位変動によって、ゲート電極へ変位電流が発生する問題については、上述の特許文献３を参照されたい。
検討例では、本実施の形態と異なり、Ｙ方向において、エミッタ電位に接続されるゲート電極Ｇ２が連続的に形成されており、インアクティブセル領域ＩＡＣのホール排出セル領域ＨＥＣａが連続的に形成されている。
検討例の第１の課題として、ＧＧＥＥ型構造のＩＥ型ＩＧＢＴは、ＧＧ型構造のＩＥ型ＩＧＢＴと比較して、フローティング領域ＰＦの電位変動は抑制できるが、入力容量Ｃｉｅｓが大きくなるという問題を有する。入力容量Ｃｉｅｓが大きくなると、ｄｉ／ｄｔおよびｄｖ／ｄｔが低下する傾向が大きくなり、ＩＧＢＴのスイッチング損失が悪化しやすい問題がある。この問題について、図２５を用いて、以下に説明する。
図２５は、ＩＧＢＴの動作時における容量成分および抵抗成分を説明するための模式図であり、等価回路も示している。なお、図２５は断面図であるが、説明の明確化のため、ハッチングを省略している。
図２５に示すように、ＩＧＢＴは、コレクタ電位電極ＣＥと、エミッタ電位電極ＥＥと、ゲート電位電極ＧＥと、容量Ｃｇｃ、ＣｅｃおよびＣｇｅと、ゲート電位電極ＧＥの抵抗Ｒｇと、コレクタ電位電極ＣＥとエミッタ電位電極ＥＥとの間の抵抗Ｒｃｅと、ベース領域ＰＢの抵抗Ｒｂと、ボディダイオードＤｉと、を用いた等価回路により表すことができる。
ここで、ＩＧＢＴの入力容量Ｃｉｅｓは、Ｃｇｅ、ＣｇｃおよびＣｅｃで構成され、以下の式（１）を用いて表される。
Ｃｉｅｓ＝Ｃｇｅ＋Ｃｇｃ・Ｃｅｃ／（Ｃｇｃ＋Ｃｅｃ） （１）
式（１）から、入力容量Ｃｉｅｓの増加は、容量Ｃｇｅの増加による影響が大きいことが判る。
図２６は、図２４のＤ−Ｄ線に沿った断面図であり、ＩＢＧＴの動作時における容量成分の一部を示すための説明図である。なお、図２６は断面図であるが、説明の明確化のため、ハッチングを省略している。
図２６に示されるように、ＧＧＥＥ型構造においては、エミッタ電位電極ＥＥと接続するゲート電極Ｇ２と、ゲート電位電極ＧＥと接続するゲート電極Ｇ１とが、フローティング領域ＰＦを挟んで対向して設けられている。ここで、帰還容量Ｃｒｅｓは、フローティング領域ＰＦとコレクタ電位電極ＣＥとの間の容量Ｃｆｐｃと、ゲート電位電極ＧＥとフローティング領域ＰＦとの間の容量Ｃｇｆｐとからなるが、ゲート電位電極ＧＥとエミッタ電位電極ＥＥとの間の容量Ｃｇｅは、入力容量Ｃｉｅｓに加算される。ＧＧ型構造では、エミッタ電位電極ＥＥと接続するゲート電極Ｇ２が存在しないので、上記の容量Ｃｇｅは発生しない。従って、ＧＧＥＥ型構造においては、この容量Ｃｇｅの追加によって、入力容量Ｃｉｅｓが増加する。
以上より、入力容量Ｃｉｅｓの増加を抑制することが第１の課題となる。
次に、検討例の第２の課題として、寄生ｐ型ＭＯＳＦＥＴ１を利用して、ホール排出セル領域ＨＥＣａから排出するホールが多くなりすぎて、これによりＩＥ効果が低下して、スイッチング損失が悪化するという問題がある。この問題について、図２７および図２８を用いて、以下に説明する。
図２７は、図２４のＤ−Ｄ線に沿った断面図を示しており、ＩＧＢＴの動作時における寄生ｐ型ＭＯＳＦＥＴ１を示す説明図である。なお、図２７は断面図であるが、説明の明確化のため、ハッチングを省略している。図２８は、図２７に示すＩＧＢＴ全体の等価回路図である。
図２８に示されるように、図２７のＩＧＢＴは、コレクタ電位電極ＣＥと、エミッタ電位電極ＥＥと、ゲート電位電極ＧＥと、容量Ｃｇｃ、Ｃｇｅ、Ｃｅｃ、ＣｆｐｃおよびＣｅｆｐと、寄生ｐ型ＭＯＳＦＥＴ１と、を用いた等価回路により表すことができる。
ホール排出セル領域ＨＥＣａは、元々、図２７に示される寄生ｐ型ＭＯＳＦＥＴ１を形成するために設けられている。寄生ｐ型ＭＯＳＦＥＴ１は、ｎ型のドリフト領域ＮＤから、さらに、ｐ型のフローティング領域ＰＦ、ｎ型のホールバリア領域ＮＨＢおよびｐ型のベース領域ＰＢのうち、トレンチＴ２の底部に近い部分を通る電流経路により、正孔電流が流れることで動作する。すなわち、寄生ｐ型ＭＯＳＦＥＴ１は、エミッタ電位電極ＥＥと接続されるゲート電極Ｇ２をゲートとし、ｐ型のフローティング領域ＰＦをソースとし、ｐ型のベース領域ＰＢをドレインとし、ｎ型のホールバリア領域ＮＨＢをチャネルとすることで構成されている。これにより、ＩＧＢＴのターンオン時に、トレンチＴ２の底部付近に存在するホールがキャリアとして排出される。よって、フローティング領域ＰＦの電位変動を抑制することができる。
しかしながら、ホールが大量に排出されすぎると、ＩＥ効果が弱くなって、ターンオン時のスイッチング損失が増加するという問題がある。
以上より、ホールの排出を適度に調整し、ＩＥ効果を低下させすぎないようにすることが第２の課題となる。
次に、検討例の第３の課題として、負荷短絡試験時におけるオフサージ電圧が大きいという問題がある。この問題について、図２９を用いて、以下に説明する。
図２９は、負荷短絡試験時に使用する回路図である。ＩＧＢＴのコレクタ側は、コレクタ電位である電源電圧Ｖｃｃに接続され、ＩＧＢＴのゲート側には、抵抗Ｒｇを介して交流信号源ＡＳが接続されている。
負荷短絡試験は、電源電圧Ｖｃｃを印加させた状態で、ゲートを一定期間オン状態とし、電流を流すことで行われ、その後、電源電圧Ｖｃｃを遮断させた後に、保護回路（図示せず）がＩＧＢＴを保護するまで、素子破壊が起きないことを確認する試験である。ここで、ゲートがオフした時に、電流変化に伴って、逆起電圧（オフサージ電圧）が発生することがある。そして、このオフサージ電圧が定格電圧以上になることで、素子破壊が発生する問題がある。
本願発明者は、ＩＧＢＴに、図２９の破線に示す外部容量Ｃｒｅｓ１を取り付けることで、オフサージ電圧が減少することを確認した。この外部容量Ｃｒｅｓ１は、帰還容量Ｃｒｅｓに相当するものである。すなわち、本願発明者は、帰還容量Ｃｒｅｓが大きければ、オフサージ電圧が減少することを確認した。更に、本願発明者は、入力容量Ｃｉｅｓの増減は、オフサージ電圧には特に依存しないことも確認した。
ここで、帰還容量Ｃｒｅｓは容量Ｃｇｃと等しい関係にある。前述のように、容量Ｃｇｅが増加すると、入力容量Ｃｉｅｓが増加するが、容量Ｃｇｅは容量Ｃｇｃよりも十分に大きい。このため、帰還容量Ｃｒｅｓ（容量Ｃｇｃ）の増加は、入力容量Ｃｉｅｓにはほぼ影響しないため、スイッチング損失が悪化することはない。
すなわち、ＩＧＢＴの帰還容量Ｃｒｅｓを大きくし、オフサージ電圧を減少させることが第３の課題となる。
＜本実施の形態の半導体装置の主な特徴および効果について＞
以下に、本実施の形態の半導体装置の主な特徴および効果を、図１５〜図１７などを用いて、上述の検討例と比較して説明する。
まず、検討例で示した第１および第２の課題に対する本実施の形態の特徴を以下に説明する。
検討例のホール排出セル領域ＨＥＣａは、図２４に示されるように、アクティブセル領域ＡＣのようにＹ方向に連続的に形成されていた。
これに対し、本実施の形態においては、図２に示されるように、ホール排出セル領域ＨＥＣは、アクティブセル領域ＡＣのようにＹ方向に連続的に形成されておらず、Ｙ方向において複数のセルに分断されている。このため、Ｘ方向で隣接するアクティブセル領域ＡＣとホール排出セル領域ＨＥＣとの対向面積が減少する。すなわち、インアクティブセル領域ＩＡＣのホール排出セル領域ＨＥＣが、アクティブセル領域ＡＣのようにＹ方向に連続的に形成されている場合と比較して、Ｘ方向で隣接するゲート電極Ｇ１とゲート電極Ｇ２との対向面積が減少する。これにより、入力容量Ｃｉｅｓを低下させることができる。
また、Ｘ方向におけるホール排出セル領域ＨＥＣの幅を小さくしすぎると、フローティング領域ＰＦの電位変動を抑制する効果が減少してしまう。そのため、Ｘ方向において、ホール排出セル領域ＨＥＣの幅は、アクティブセル領域ＡＣの幅と同じか、大きいことが望ましい。言い換えれば、Ｘ方向において、環状のゲート電極Ｇ２のＸ方向における幅は、互いに隣接する２つのゲート電極Ｇ１間の距離以上であることが望ましい。
検討例の図２６、図２７および式（１）で説明したように、入力容量Ｃｉｅｓは、ゲート電極Ｇ１とゲート電極Ｇ２との間の容量Ｃｇｅの増減による影響を大きく受ける。このため、本実施の形態のように、Ｘ方向で隣接するゲート電極Ｇ１とゲート電極Ｇ２との対向面積が減少するということは、容量Ｃｇｅが減少し、入力容量Ｃｉｅｓが減少することを意味する。そのため、本実施の形態では、ｄｉ／ｄｔおよびｄｖ／ｄｔの減少が抑制され、ＩＧＢＴのターンオン時のスイッチング損失が改善される。また、ターンオフ時のスイッチング損失について、悪影響は無い。
図１５は、本願発明者が本実施の形態の半導体装置を考案する際に、実験に使用した試料（半導体装置）Ａ〜Ｄの平面図を示している。試料Ａ〜Ｄにおいて、各々のホール排出セル領域ＨＥＣの占有率は異なっている。試料Ａは上述の検討例の構造に相当し、試料Ｂ〜Ｄは、本実施の形態の構造に相当する。すなわち、試料Ｂ〜Ｄは、Ｙ方向において、ホール排出セル領域ＨＥＣを複数に分断した構造であり、各々のホール排出セル領域ＨＥＣは環状のゲート電極Ｇ２を有する。試料Ｂ〜Ｄのホール排出セル領域ＨＥＣの占有率を比較すると、試料Ｂの占有率が最も大きく、次に試料Ｃの占有率が大きく、試料Ｄの占有率が最も小さくなっている。
また、図１５では、説明の簡略化のため、アクティブセル領域ＡＣのうちＹ方向に延在するゲート電極Ｇ１と、ホール排出セル領域ＨＥＣのゲート電極Ｇ２とを図示している。
また、ここで記載する「ホール排出セル領域ＨＥＣの占有率」とは、アクティブセル領域ＡＣが、Ｘ方向においてホール排出セル領域ＨＥＣと対向する面積の比率であり、２つのゲート電極Ｇ１が、Ｘ方向においてゲート電極Ｇ２と対向する面積の比率である。図１５では単位セルを破線で示しており、単位セル当たりの各試料の占有率は、試料Ａは１００％であり、試料Ｂは６６％程度であり、試料Ｃは３３％程度であり、試料Ｄは１６％程度である。
また、試料Ａ〜Ｄでは、本実施の形態の半導体装置と同様に、Ｘ方向において、アクティブセル領域ＡＣの幅をＷ１とし、フローティング領域ＰＦの幅をＷ４とし、ホール排出セル領域ＨＥＣの幅をＷ３とし、フローティング領域ＰＦの幅をＷ５としたとき、Ｗ１：Ｗ４：Ｗ３：Ｗ５は、１：２：１：２〜１：４：１：４の範囲内である。また、Ｗ１：Ｗ４：Ｗ３：Ｗ５は、１：３：１：３であることが最も好ましい。
図３０は、本願発明者がシミュレーションを行った結果であり、フローティング領域ＰＦの幅（Ｗ４、Ｗ５）と、ターンオフ時のスイッチング損失または導通損失との関係を示したグラフである。グラフの横軸は、Ｗ１およびＷ３の値を１とした場合における、Ｗ４およびＷ５の値Ｘを示している。グラフの縦軸は、スイッチング損失および導通損失の大きさを示している。グラフ中において、実線は導通損失を示し、破線はターンオフ時のスイッチング損失を示している。また、横軸と並行な一点鎖線は、製品の仕様を満たすことを示す基準線である。なお、ターンオフ時のスイッチング損失および導通損失が大きくなることは、ターンオフ時のスイッチング損失および導通損失が悪化することを意味する。なお、ここで、導通損失が悪化するとは、順方向飽和電圧Ｖｃｅ（ｓａｔ）が高くなることを意味する。
図３０のグラフから、フローティング領域ＰＦの幅が小さくなる程、ターンオフ時のスイッチング損失が改善し、フローティング領域ＰＦの幅が大きくなる程、導通損失が改善していることが判る。このため、ターンオフ時のスイッチング損失および導通損失の両方を改善しようと試みた場合、フローティング領域ＰＦの幅Ｗ４およびＷ５は、２〜４の範囲内が好ましいことが判る。すなわち、Ｗ１：Ｗ４：Ｗ３：Ｗ５は、１：２：１：２〜１：４：１：４の範囲内であることが好ましい。
また、試料Ａ〜Ｄでは、Ｙ方向における単位セルの幅を６０μｍ程度とし、Ｘ方向におけるアクティブセル領域ＡＣとホール排出セル領域ＨＥＣとの間の幅（フローティング領域ＰＦの幅）を１０μｍとして測定した。
図１５に示されるように、ホール排出セル領域ＨＥＣの占有率を小さくするに従って、ゲート電極Ｇ１とゲート電極Ｇ２とで構成される容量Ｃｇｅが小さくなることが判る。上述の検討例の図２７で説明したように、容量Ｃｇｅは入力容量Ｃｉｅｓとして加算される。容量Ｃｇｅが小さくなるということは、入力容量Ｃｉｅｓが低下することを意味する。
図１６は、入力容量Ｃｉｅｓとホール排出セル領域ＨＥＣの占有率との関係を示したグラフであり、上記試料Ａ〜Ｄを比較したグラフである。図１６の縦軸は、アクティブセル領域ＡＣの単位セル当たりの面積Ａａに対する入力容量Ｃｉｅｓの値（Ｃｉｅｓ／Ａａ）を示しており、図１６の横軸は、ホール排出セル領域ＨＥＣの占有率を示している。なお、図１６では、上記の試料Ａ〜Ｄの他にも測定を行っており、グラフには他試料の測定値も、参考として示されている。また、この測定におけるＩＧＢＴの動作環境を、周波数ｆ＝１ＭＨｚ、コレクタ電圧Ｖｃｃ＝２５Ｖ、ゲートエミッタ間電圧Ｖｇｅ＝０Ｖとしている。
図１６に示されるように、ホール排出セル領域ＨＥＣの占有率が低くなるほど、Ｃｉｅｓ／Ａａが低下していることが判る。ここで、市場からＩＧＢＴに求められる性能として、Ｃｉｅｓ／Ａａ＝１４０ｐＦ／ｍｍ２以下であることが、望ましいとされる。図１６から判るように、本実施の形態の半導体装置を用いて、ホール排出セル領域ＨＥＣの占有率を５０％以下とすることで、Ｃｉｅｓ／Ａａ＝１４０ｐＦ／ｍｍ２以下とすることができる。
次に、図２〜図４に示されるＸ方向で隣接するアクティブセル領域ＡＣとホール排出セル領域ＨＥＣとの距離（Ｌ１）およびＹ方向で隣接する２つのホール排出セル領域ＨＥＣの距離（Ｌ２）の関係について述べる。
図１５のホール排出セル領域ＨＥＣの占有率と、図１６のグラフとから、本実施の形態では、距離Ｌ２を、距離Ｌ１よりも大きくすることが望ましい。特に、Ｃｉｅｓ／Ａａ＝１４０ｐＦ／ｍｍ２以下とするには、Ｌ１：Ｌ２を、１：６〜１：１１の範囲内となるように設計することが好ましい。距離Ｌ１および距離Ｌ２をこのような値に設計することで、フローティング領域ＰＦの電位変動を適度に抑制し、且つ、入力容量Ｃｉｅｓを大きくできるため、ＩＥ効果の低下によるターンオン時のスイッチング損失の悪化を抑制することができる。本実施の形態では、上記の検討例と比較して、ターンオン時のスイッチング損失を６５％以上減少させることができた。
なお、距離Ｌ１は、Ｘ方向において、トレンチＴ１内に埋め込まれたゲート電極Ｇ１と、トレンチＴ２内に埋め込まれたゲート電極Ｇ２との最短距離であり、距離Ｌ２は、Ｙ方向において、互いに隣接し、且つ、トレンチＴ２内に埋め込まれた２つのゲート電極Ｇ２間の最短距離である。
次に、検討例で示した第３の課題に対する本実施の形態の特徴を以下に説明する。
図１７は、帰還容量Ｃｒｅｓとホール排出セル領域ＨＥＣの占有率との関係を示したグラフであり、上記試料Ａ〜Ｄを比較したグラフである。図１７の縦軸は、帰還容量Ｃｒｅｓの値を示しており、図１７の横軸は、ホール排出セル領域ＨＥＣの占有率を示している。
図１７のグラフから判るように、ホール排出セル領域ＨＥＣの占有率が減少するほど、帰還容量Ｃｒｅｓは増加していることが判る。上述の図２７で説明したような検討例と比較すると、本実施の形態では、ホール排出セル領域ＨＥＣの削減に伴って、ゲート電位電極ＧＥとエミッタ電位電極ＥＥとの間の容量Ｃｇｅが減少し、削減されたホール排出セル領域ＨＥＣにはフローティング領域ＰＦが配置される。従って、ゲート電位電極ＧＥとフローティング領域ＰＦとの間の容量Ｃｇｆｐが増加することで、帰還容量Ｃｒｅｓが増加する。従って、本実施の形態の半導体装置は、帰還容量Ｃｒｅｓが増加したことにより、負荷短絡試験時におけるオフサージ電圧を小さくすることができる。
以上より、本実施の形態に開示した技術を適用することで、半導体装置の性能が向上することが判る。
（実施の形態２）
実施の形態２の半導体装置を、図１８〜図２１を用いて以下に説明する。
図１８は、半導体チップＣＨＰの要部平面図であり、実施の形態１の図２と同じ箇所を示す平面図である。図１９は、図１８のＡ−Ａ線に沿った断面図であり、図２０は、図１８のＥ−Ｅ線に沿った断面図である。なお、実施の形態１の図４で示したＢ−Ｂ断面については、実施の形態２の断面図と実施の形態１の断面図は同じであるので、その説明を省略する。
実施の形態１では、インアクティブセル領域ＩＡＣにおいて、ホール排出セル領域ＨＥＣ以外の領域には、フローティング領域ＰＦが形成されていた。
実施の形態２では、図１８および図１９に示されるように、アクティブセル領域ＡＣとホール排出セル領域ＨＥＣとの間のフローティング領域ＰＦを分断するように、ドリフト領域ＮＤにｎ型の不純物領域ＮＢが設けられている。このｎ型の不純物領域ＮＢは、ドリフト領域ＮＤよりも高い不純物濃度を有し、且つ、ホールバリア領域ＮＨＢと同じかそれ以上の不純物濃度を有する。
このような不純物領域ＮＢは、上述の図７の工程において、フォトリソグラフィ法およびイオン注入法を用いた追加工程を行うことで、形成することができる。
図１９に示されるように、不純物領域ＮＢの上方には、ベース領域ＰＢが形成されている。このため、断面視においては、不純物領域ＮＢによって分断されたフローティング領域ＰＦは、ベース領域ＰＢを介して電気的に接続している。しかし、不純物領域ＮＢの上方のベース領域ＰＢは、ホールの排出経路としては、ほぼ寄与していない。
また、図１８および図２０に示されるように、不純物領域ＮＢは、インアクティブセル領域ＩＡＣ全体に設けられてはおらず、Ｘ方向において、アクティブセル領域ＡＣとホール排出セル領域ＨＥＣとが対向する領域に設けられている。そして、Ｘ方向において、ゲート電極Ｇ１とゲート電極Ｇ２とが対向しない領域は、フローティング領域ＰＦとなっている。すなわち、不純物領域ＮＢは、Ｘ方向において、ゲート電極Ｇ１とゲート電極Ｇ２とが対向する領域に設けられており、ゲート電極Ｇ１とゲート電極Ｇ２とが対向しない領域には設けられていない。言い換えれば、不純物領域ＮＢは、Ｙ方向において、フローティング領域ＰＦ内に不連続に複数設けられている。
このため、ホールの排出経路は、主に、図１８の破線矢印のようになる。すなわち、ホールは、主に、平面視で不純物領域ＮＢを回りこむ経路によって、ホール排出セル領域ＨＥＣから排出される。
このように、実施の形態２におけるホールの排出効率は、実施の形態１と比較して、低下している。また、フローティング領域ＰＦ内に不純物領域ＮＢを形成することによって、コレクタ電圧の印加時に、不純物領域ＮＢでの空乏化が促進されることになる。このため、ゲート電極Ｇ１とゲート電極Ｇ２との間の容量Ｃｇｅが減少し、その結果、入力容量Ｃｉｅｓが減少する。従って、実施の形態２の半導体装置は、実施の形態１の半導体装置と比較して、ゲート電極Ｇ１の側面に形成されているフローティング領域ＰＦでの電位変動を抑制すると共に、ＩＥ効果を高めることができ、ＩＧＢＴのターンオン時のスイッチング損失を更に改善することができる。
図２１は、入力容量Ｃｉｅｓとコレクタ電圧Ｖｃｃとの関係を示したグラフであり、実施の形態２の半導体装置と、上述の検討例とを比較したグラフである。なお、図２１に示されている値は、実測値ではなく、相対値である。図２１の横軸は、コレクタ電圧Ｖｃｃの変化を示しており、左から右に変化するに従って電圧が大きくなることを示している。図２１の縦軸は、入力容量Ｃｉｅｓの変化を示しており、下から上に変化するに従って容量が大きくなることを示している。図２１において、破線のグラフは、上述の検討例の半導体装置を示しており、実践のグラフは実施の形態２の半導体装置を示している。これらのグラフから、実施の形態２の半導体装置は、検討例の半導体装置よりも、入力容量Ｃｉｅｓを減少させていることが判る。
また、実施の形態２では、追加工程によって不純物領域ＮＢを設けたが、ホールバリア領域ＮＨＢの不純物濃度が十分に高い場合には、不純物領域ＮＢをホールバリア領域ＮＨＢと同じ工程で形成することもできる。すなわち、Ｘ方向において、ゲート電極Ｇ１とゲート電極Ｇ２との間に形成されているフローティング領域ＰＦ内に、ホールバリア領域ＮＨＢを設けてもよい。この場合、マスクの変更のみを行えばよいので、実施の形態１と比較して、追加工程を行う必要が無いので、製造コストの増加を抑制することができる。
なお、実施の形態２に開示した技術を、実施の形態１の変形例の半導体装置に適用してもよい。
（実施の形態３）
実施の形態３の半導体装置を、図２２および図２３を用いて以下に説明する。
ここでは、実施の形態３の半導体装置が、実施の形態１、実施の形態１の変形例、または、実施の形態２で説明したＩＧＢＴを備えた半導体チップＣＨＰを複数個有し、これら複数個の半導体チップＣＨＰが互いに並列に接続されたモジュールである例について説明する。
図２２は、実施の形態３の半導体装置が用いられる電子システムの一例を示す回路ブロック図である。図２３は、実施の形態３の半導体装置としてのモジュールを示す等価回路図である。図２３では、図２２に示すインバータＩＮＶに含まれる６つのＩＧＢＴモジュール１０のうち、Ｕ相ＰＨ１に対応した２つのＩＧＢＴモジュール１０を示す。
図２２に示すように、本実施の形態３の半導体装置が用いられる電子システムは、モータＭＯＴなどの負荷と、インバータＩＮＶと、制御回路ＣＴＣ１と、制御回路ＣＴＣ２と、を有する。このような電子システムは、例えば太陽光発電システムまたは風力発電システムである。モータＭＯＴとしては、ここでは３相モータを用いている。３相モータは、位相の異なる３相の電圧により駆動するように構成されている。制御回路ＣＴＣ１は、複数のパワーモジュールＰＭ１およびＰＭ２を含む。
図２２に示す電子システムにおいては、例えば太陽光発電システム、風力発電システムまたはＵＰＳ（Uninterruptible Power Supply）における発電モジュール（図示は省略）の出力が、インバータＩＮＶの入力端子ＴＭ１およびＴＭ２に接続され、上記発電モジュールの直流電圧、すなわち直流電力がインバータＩＮＶに供給される。
制御回路ＣＴＣ１は、例えばＥＣＵ（Electronic Control Unit：電子制御ユニット）により構成されており、ＭＣＵ（Micro Controller Unit）のような制御用の半導体チップを内蔵している。制御回路ＣＴＣ１は、複数のパワーモジュールＰＭ１およびＰＭ２を含む。パワーモジュールＰＭ１およびＰＭ２も、例えばＥＣＵにより構成されており、ＭＣＵのような制御用の半導体チップを内蔵している。
制御回路ＣＴＣ１に含まれる複数のパワーモジュールＰＭ１およびＰＭ２は、制御回路ＣＴＣ２に接続されている。インバータＩＮＶは、この制御回路ＣＴＣ２によって制御される。図示は省略するが、制御回路ＣＴＣ２は、例えばゲートドライバおよびフォトカプラを含む。制御回路ＣＴＣ２に含まれるゲートドライバ（図示は省略）は、インバータＩＮＶに接続されている。このとき、制御回路ＣＴＣ２に含まれるゲートドライバ（図示は省略）は、インバータＩＮＶに備えられたＩＧＢＴのゲート電極に接続されている。
インバータＩＮＶにはモータＭＯＴが接続され、例えば太陽光発電システムまたは風力発電システムにおける発電モジュール（図示は省略）からインバータＩＮＶに供給された直流電圧、すなわち直流電力は、インバータＩＮＶで交流電圧、すなわち交流電力に変換されて、モータＭＯＴに供給されるようになっている。モータＭＯＴは、インバータＩＮＶから供給された交流電圧、すなわち交流電力によって駆動される。
図２２に示す例では、モータＭＯＴは、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相モータである。そのため、インバータＩＮＶも、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相に対応したものである。このような３相に対応したインバータＩＮＶは、ＩＧＢＴモジュール１０とダイオードモジュール１１との組を合計６組有する。
本実施の形態３の半導体装置は、ＩＧＢＴモジュール１０に相当する。また、ＩＧＢＴモジュール１０は、複数のＩＧＢＴチップ１２を含むが、ＩＧＢＴチップ１２は、図１に示される半導体チップＣＨＰに相当する。
なお、モータＭＯＴが２相モータである場合には、インバータＩＮＶは、ＩＧＢＴモジュール１０とダイオードモジュール１１との組を合計４組有する。
インバータＩＮＶのうち、モータＭＯＴの入力電位よりも電源電圧Ｖｃｃ側を、ハイサイドと称する。また、インバータＩＮＶのうち、モータＭＯＴの入力電位よりも接地電位ＧＮＤ側を、ローサイドと称する。図２２に示す例では、ハイサイドのＩＧＢＴモジュール１０として、３つのＩＧＢＴモジュール１０が用いられ、ローサイドのＩＧＢＴモジュールとして、３つのＩＧＢＴモジュール１０が用いられる。また、ハイサイドのダイオードモジュール１１として、３つのダイオードモジュール１１が用いられ、ローサイドのダイオードモジュール１１として、３つのダイオードモジュール１１が用いられる。
図２２の領域ＡＲに示す、例えばＵ相に対応した２個のＩＧＢＴモジュール１０のうち、ハイサイドのＩＧＢＴモジュール１０Ｈは、図２３に示すように、半導体チップＣＨＰからなるＩＧＢＴチップ１２を複数、例えば６個備えている。また、例えばＵ相に対応した２個のＩＧＢＴモジュール１０のうち、ローサイドのＩＧＢＴモジュール１０Ｌは、半導体チップＣＨＰからなるＩＧＢＴチップ１２を複数、例えば６個備えている。ハイサイドおよびローサイドのいずれにおいても、複数のＩＧＢＴチップ１２の各々のエミッタ電位電極ＥＥは、互いに電気的に接続され、複数のＩＧＢＴチップ１２の各々のコレクタ電位電極ＣＥは、互いに電気的に接続されている。
図２２に示す例では、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相の各相において、入力端子ＴＭ１およびＴＭ２を介してインバータＩＮＶに供給される電源電圧ＶｃｃとモータＭＯＴの入力電位との間、すなわちハイサイドに、ＩＧＢＴモジュール１０とダイオードモジュール１１とが逆並列に接続されている。また、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相の各相において、モータＭＯＴの入力電位と接地電位ＧＮＤとの間、すなわちローサイドに、ＩＧＢＴモジュール１０とダイオードモジュール１１とが逆並列に接続されている。
そして、６つのＩＧＢＴモジュール１０の各々に含まれる複数のＩＧＢＴチップ１２の各々のゲート電極には、制御回路ＣＴＣ２が接続されており、この制御回路ＣＴＣ２によって、６つのＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップ１２の各々が制御されるようになっている。なお、図２３に示されるように、２つのダイオードモジュール１１の各々には、複数のダイオード１３が含まれ、各ＩＧＢＴチップ１２と各ダイオード１３とが逆並列に接続されている。
各ＩＧＢＴモジュール１０を流れる電流が制御回路ＣＴＣ２を用いて制御されることにより、モータＭＯＴが駆動され、回転する。すなわち、制御回路ＣＴＣ２を用いて各ＩＧＢＴモジュール１０のオン、オフを制御することにより、モータＭＯＴを駆動することができる。このようにモータＭＯＴを駆動させる場合には、ＩＧＢＴモジュール１０をオン、オフする必要があるが、モータＭＯＴにはインダクタンスが含まれている。したがって、ＩＧＢＴモジュール１０をオフすると、モータＭＯＴに含まれるインダクタンスによって、ＩＧＢＴモジュール１０の電流が流れる方向と逆方向の逆方向電流が発生する。ＩＧＢＴモジュール１０では、この逆方向電流を流す機能を有していないので、ＩＧＢＴモジュール１０と逆並列にダイオードモジュール１１を設けることにより、逆方向電流を還流させてインダクタンスに蓄積されるエネルギーを開放している。
上述のように、実施の形態３のＩＧＢＴチップ１２には、上述の実施の形態１または実施の形態２で説明した半導体チップＣＨＰが適用されている。このため、各ＩＧＢＴチップ１２の各々では、ターンオン時のスイッチング損失が改善されているので、これらを有するインバータＩＮＶは、従来よりも低電力で駆動することができる。従って、太陽光発電システム、風力発電システムまたはＵＰＳにおける電力の有効利用が可能となる。また、発電をインターフェイスにしているパワーコンディショナーなどでは、電力効率を向上させることにより、発電量の向上にも貢献することが可能となる。
以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
１ 寄生ｐ型ＭＯＳＦＥＴ
１０、１０Ｈ、１０Ｌ ＩＧＢＴモジュール
１１ ダイオードモジュール
１２ ＩＧＢＴチップ
１３ ダイオード
ＡＣ アクティブセル領域
ＡＳ 交流信号源
ＣＥ コレクタ電位電極
Ｃｇｃ、Ｃｇｅ、Ｃｅｃ、Ｃｅｆｐ、Ｃｆｐｃ 容量
ＣＨ１〜ＣＨ３ コンタクトホール
ＣＨＰ 半導体チップ
ＣＴＣ１、ＣＴＣ２ 制御回路
Ｄｉ ボディダイオード
ＦＧ 導電性膜
ＥＥ エミッタ電位電極
ＥＰ エミッタパッド
Ｇ１、Ｇ２ ゲート電極
Ｇ２ａ ゲート引き出し部
Ｇ２ｂ 接続部
ＧＥ ゲート電位電極
ＧＦ ゲート絶縁膜
ＧＮＤ 接地電位
ＧＰ ゲートパッド
ＨＥＣ、ＨＥＣａ ホール排出セル領域
ＨＥＣ１ 第１箇所（ホール排出セル領域）
ＨＥＣ２ 第２箇所（ホール排出セル領域）
ＩＡＣ インアクティブセル領域
ＩＬ 層間絶縁膜
ＩＮＶ インバータ
Ｌ１、Ｌ２ 距離
ＭＯＴ モータ
ＮＢ 不純物領域
ＮＤ ドリフト領域
ＮＥ エミッタ領域
ＮＨＢ ホールバリア領域
ＮＳ フィールドストップ領域
ＰＢ ベース領域
ＰＦ フローティング領域
ＰＨ１ Ｕ相
ＰＨ２ Ｖ相
ＰＨ３ Ｗ相
ＰＩＱ 保護膜
ＰＭ１、ＰＭ２ パワーモジュール
ＰＲ ボディ領域
Ｒｂ、Ｒｃｅ、Ｒｇ 抵抗
ＳＢ 半導体基板
Ｔ１、Ｔ２ トレンチ
ＴＭ１、ＴＭ２ 入力端子
Ｖｃｃ 電源電圧（コレクタ電圧）

Claims (20)

  1. 第１領域、および、前記第１領域とは異なる領域である第２領域を有する半導体装置であって、
    前記第１領域および前記第２領域において、半導体基板に形成された第１導電型の第１不純物領域と、
    前記第１領域および前記第２領域において、前記第１不純物領域に形成され、且つ、前記第１導電型とは反対の導電型である第２導電型の第２不純物領域と、
    前記第１領域において、前記第２不純物領域に形成された前記第１導電型の第３不純物領域と、
    前記第１領域および前記第２領域において、前記第１不純物領域よりも下部の前記半導体基板に形成された前記第２導電型の第４不純物領域と、
    前記第１領域において、前記第２不純物領域および前記第３不純物領域を貫通し、前記第１不純物領域に達する第１トレンチと、
    前記第１トレンチの内壁に形成された第１ゲート絶縁膜と、
    前記第１トレンチ内に埋め込まれるように、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
    ゲート電位を供給するためのゲート電位電極と、
    エミッタ電位を供給するためのエミッタ電位電極と、
    コレクタ電位を供給するためのコレクタ電位電極と、
    を有し、
    平面視において、前記第１ゲート電極は、第１方向に延在しており、
    平面視において、前記第３不純物領域は、前記第２不純物領域によって前記第１方向で互いに分離されるように、複数形成されており、
    前記第２領域は、
    前記第２不純物領域を貫通し、前記第１不純物領域に達する第２トレンチと、
    前記第２トレンチの内壁に形成された第２ゲート絶縁膜と、
    前記第２トレンチ内に埋め込まれるように、前記第２ゲート絶縁膜上に形成され、且つ、平面視において、前記第２領域の前記第２不純物領域の一部を囲むように形成された環状の第２ゲート電極と、
    を有する第３領域を複数含み、
    平面視において、前記複数の第３領域は、前記第１方向に沿って、互いに離間して配置されており、
    前記複数の第３領域の前記第２不純物領域には、それぞれ前記第３不純物領域が形成されておらず、
    前記第１ゲート電極は、前記ゲート電位電極と電気的に接続し、
    前記第４不純物領域は、前記コレクタ電位電極と電気的に接続し、
    前記第１領域の前記第２不純物領域および前記複数の第３不純物領域、前記複数の第３領域の各々の前記第２不純物領域、並びに、前記第２ゲート電極は、前記エミッタ電位電極と電気的に接続している、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記複数の第３領域の前記半導体基板上には、層間絶縁膜が形成され、
    前記層間絶縁膜には、複数の第１コンタクトホールが形成され、
    前記複数の第１コンタクトホールは、それぞれ、前記第２ゲート電極に囲まれた前記第２不純物領域に到達し、
    前記エミッタ電位電極は、前記複数の第１コンタクトホール内を埋め込むように形成されている、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第２ゲート電極の一部は、前記第２トレンチの外部に引き出され、ゲート引き出し部を構成しており、
    前記層間絶縁膜は、前記ゲート引き出し部を覆うように形成されており、
    前記層間絶縁膜には、前記ゲート引き出し部に到達する第２コンタクトホールが形成されており、
    前記エミッタ電位電極は、前記第２コンタクトホール内を埋め込むように形成されている、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記複数の第３領域の各々は、第１箇所と第２箇所とに分けられ、
    前記第１箇所および前記第２箇所は、それぞれ環状の前記第２ゲート電極を有し、
    前記第１箇所の前記第２ゲート電極、および、前記第２箇所の前記第２ゲート電極は、前記ゲート引き出し部を介して接続している、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第２領域の前記第１不純物領域には、平面視で、前記第１方向と直交する第２方向で隣接する前記第１領域と前記第３領域との間、および、平面視で、前記第１方向で互いに隣接する前記第３領域間に、前記第２不純物領域よりも低い不純物濃度を有し、且つ、前記第１トレンチの底部および前記第２トレンチの底部よりも深い位置まで達する、前記第２導電型の第５不純物領域が形成されている、半導体装置。
  6. 請求項５記載の半導体装置において、
    平面視において、前記第２方向で隣接する前記第１領域と前記第３領域との間に形成されている前記第５不純物領域を分断するように、前記第１不純物領域よりも高い不純物濃度を有する前記第１導電型の第６不純物領域が形成されている、半導体装置。
  7. 請求項５記載の半導体装置において、
    前記第１領域において、前記第１ゲート電極は２つ形成されており、
    平面視において、前記第１領域の前記第２不純物領域および前記複数の第３不純物領域は、２つの前記第１ゲート電極間に形成されている、半導体装置。
  8. 請求項７記載の半導体装置において、
    平面視において、前記第１方向で互いに隣接する前記第３領域間の距離をＬ２とし、前記第２方向で隣接する前記第１領域と前記第３領域との間の距離をＬ１としたとき、Ｌ２はＬ１よりも大きい、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記第２方向において、前記第１領域の幅をＷ１とし、前記第３領域の幅をＷ３としたとき、Ｗ３はＷ１以上である、半導体装置。
  10. 請求項８記載の半導体装置において、
    前記第２方向において、前記第１領域の幅をＷ１とし、前記第２領域の幅をＷ２としたとき、Ｗ１：Ｗ２は、１：５〜１：９の範囲内である、半導体装置。
  11. 請求項１０記載の半導体装置において、更に、
    前記第１領域を２つ有し、
    前記第２方向において、前記第２領域の幅であるＷ２は、一方の前記第１領域と前記第３領域との間に形成された前記第５不純物領域の幅であるＷ４、前記第３領域の幅であるＷ３、および、他方の前記第１領域と前記第３領域との間に形成された前記第５不純物領域の幅であるＷ５によって構成され、
    Ｗ１：Ｗ４：Ｗ３：Ｗ５は、１：２：１：２〜１：４：１：４の範囲内である、半導体装置。
  12. 請求項８記載の半導体装置において、
    Ｌ１：Ｌ２は、１：６〜１：１１の範囲内である、半導体装置。
  13. 請求項８記載の半導体装置において、
    前記第１領域の単位面積に対する前記半導体装置の入力容量は、１４０ｐＦ／ｍｍ２以下である、半導体装置。
  14. 請求項５記載の半導体装置において、
    前記第１領域における２つの前記第１ゲート電極間の前記第１不純物領域、および、前記第３領域において、前記第２ゲート電極に囲まれた前記第１不純物領域には、前記第２不純物領域よりも下部に位置し、前記第１不純物領域よりも高い不純物濃度を有し、且つ、前記第３不純物領域よりも低い不純物濃度を有する前記第２導電型の第７不純物領域が、それぞれ形成されている、半導体装置。
  15. 請求項１記載の半導体装置において、
    前記第１導電型は、ｎ型であり、
    前記第２導電型は、ｐ型である、半導体装置。
  16. 請求項１記載の半導体装置において、
    前記半導体装置からなる半導体チップを複数備え、
    前記複数の半導体チップの各々の前記エミッタ電位電極は、互いに電気的に接続され、
    前記複数の半導体チップの各々の前記コレクタ電位電極は、互いに電気的に接続されている、半導体装置。
  17. 第１領域と、前記第１領域とは異なる領域であり、且つ、複数の第３領域を含む第２領域とを有する半導体装置の製造方法であって、
    （ａ）前記第１領域および前記第２領域において、半導体基板に、第１導電型の第１不純物領域を形成する工程、
    （ｂ）前記第１領域の前記第１不純物領域に、平面視において第１方向に延在する第１トレンチを形成し、前記複数の第３領域の前記第１不純物領域の各々に、平面視において環状の第２トレンチを形成する工程、
    （ｃ）前記第１トレンチの内壁に、第１ゲート絶縁膜を形成し、前記第２トレンチの内壁に、第２ゲート絶縁膜を形成する工程、
    （ｄ）前記第１トレンチ内を埋め込むように、前記第１ゲート絶縁膜上に第１ゲート電極を形成し、前記第２トレンチ内を埋め込むように、前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程、
    （ｅ）前記第１領域、前記第２領域および前記第３領域において、前記第１不純物領域に、前記第１導電型とは反対の導電型である第２導電型の第２不純物領域を形成する工程、
    （ｆ）前記第１領域の前記第２不純物領域内に、前記第１導電型であり、且つ、前記第１不純物領域よりも高い不純物濃度を有する複数の第３不純物領域を形成する工程、
    （ｇ）前記第１不純物領域よりも下部の前記半導体基板に、前記第２導電型の第４不純物領域を形成する工程、
    （ｈ）前記第１ゲート電極と電気的に接続するゲート電位電極を形成する工程、
    （ｉ）前記第１領域の前記第２不純物領域および前記複数の第３不純物領域、前記第３領域の前記第２不純物領域、並びに、前記第２ゲート電極と電気的に接続するエミッタ電位電極を形成する工程、
    （ｊ）前記第４不純物領域と電気的に接続するコレクタ電位電極を形成する工程、
    を有し、
    前記複数の第３不純物領域は、前記第２不純物領域によって前記第１方向で互いに分離されるように形成され、
    平面視において、前記複数の第３領域は、前記第１方向に沿って、互いに離間して配置される、半導体装置の製造方法。
  18. 請求項１７記載の半導体装置の製造方法において、
    前記第３領域は、第１箇所と第２箇所とに分けられ、
    前記第１箇所および前記第２箇所は、それぞれ環状の前記第２ゲート電極を有し、
    前記第１箇所の前記第２ゲート電極、および、前記第２箇所の前記第２ゲート電極は、前記第２トレンチの外部に形成され、且つ、前記第２ゲート電極と一体化しているゲート引き出し部を介して接続している、半導体装置の製造方法。
  19. 請求項１７記載の半導体装置の製造方法において、更に、
    （ｋ）前記（ｅ）工程前に、前記第２領域において、平面視で、前記第１方向と直交する第２方向で隣接する前記第１領域と前記第３領域との間、および、平面視で、前記第１方向で互いに隣接する前記第３領域間に形成されている前記第１不純物領域に、前記第２導電型であり、前記第２不純物領域よりも低い不純物濃度を有し、且つ、前記第１トレンチの底部および前記第２トレンチの底部よりも深い位置まで達する第５不純物領域を形成する工程、
    （ｌ）平面視において、前記第２方向で隣接する前記第１領域と前記第３領域との間に形成されている前記第５不純物領域を分断するように、前記第１不純物領域に、前記第１導電型であり、且つ、前記第１不純物領域よりも高い不純物濃度を有する第６不純物領域を形成する工程、
    を有し、
    前記（ｅ）工程において、前記第２領域の前記第２不純物領域は、前記第５不純物領域の上部、および、前記第６不純物領域の上部に形成される、半導体装置の製造方法。
  20. 請求項１７記載の半導体装置の製造方法において、
    平面視において、前記第１方向で互いに隣接する前記第３領域間の距離をＬ２とし、前記第１方向と直交する第２方向で隣接する前記第１領域と前記第３領域との間の距離をＬ１とするとき、Ｌ２はＬ１よりも大きい、半導体装置の製造方法。
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