JP5577607B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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- H01L2224/48717—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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Description
C/I<10(pF/A) ……(1)
を満たすキャパシタCを還流ダイオードに並列に接続することで還流ダイオードの逆回復損失を低減しつつ、逆回復動作時における振動現象の抑制を図るものである。
本発明の第1の実施の形態に係る半導体装置は、図1に示すように、ユニポーラ動作(もしくはユニポーラ動作と同等の動作)をする還流ダイオード100と、少なくともキャパシタ210と抵抗220を含むように構成され、スナバ機能を有するように半導体チップで形成された半導体スナバ回路200とが、共にアノード端子300並びにカソード端子400に接続するように、並列接続された半導体装置である。なお、図1においては、半導体スナバ回路200の構成として、アノード端子300側にキャパシタ210が、カソード端子側に抵抗220が接続するような場合を示しているが、図5に示すように、アノード端子300側に抵抗220が、カソード端子側にキャパシタ210が接続していても良い。又、キャパシタ210と抵抗220は少なくとも直列接続していれば、複数の部位に分割されて形成されていても良いし、例えば交互に形成されていても良い。又、詳細は後述するが、例えば、pn接合ダイオードの構造であっても、導通時にp型領域から注入される過剰キャリアの主成分である少数キャリアのライフタイムを制御することにより、ユニポーラ動作と同等の動作を行うため、このような「ユニポーラ動作と同等」の特性を有するダイオードについても、本発明で説明される「ユニポーラ動作するダイオード」に含まれるものとする。
次に、第1の実施の形態に係る半導体スナバ回路200の製造方法について、図7〜図9を用いて説明する。
なお、図6に示した半導体装置のように高抵抗層92を非晶質層又は多結晶層を用いて製造する場合は、図10〜図12に示すような製造方法が適用できる。
C=1/(2πfR) ……(2)
が一般的に知られており(fは振動現象の周波数)、第1の実施の形態に係る半導体スナバ回路200によれば、式(2)を満たすように、半導体スナバ回路200のキャパシタCと抵抗Rを容易に設定することができる。
図1及び図2に示した第1の実施の形態に係る半導体装置(100,200)は、例えば図13に示すような電力エネルギの変換手段の1つとして、一般的に使用されるコンバータ等の電力変換装置において、電源電圧(+V)(例えば400V)に対して逆バイアス接続になるように接続され、電流を還流する受動素子Aとして使用される。
図1及び図2に示した第1の実施の形態に係る半導体装置(100,200)は、例えば、図14に示すような3相交流モータを動かす3相インバータブリッジのスイッチング素子Q1,Q2,Q3,Q4,Q5,Q6のそれぞれの電流を還流する受動素子B1,B2,B3,B4,B5,B6として使用される。第1の実施の形態に係る半導体スナバ回路200の動作モードは、MOSFETやIGBT等のスイッチング素子Q1,Q2,Q3,Q4,Q5,Q6のスイッチング動作に連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。電力変換装置においては、電流を還流する受動素子B1,B2,B3,B4,B5,B6には、スイッチング素子Q1,Q2,Q3,Q4,Q5,Q6と同様に、低損失で且つ誤動作等が起こりにくい安定動作が求められる。
(i)1つは、ショットキーバリアダイオードにおいては、遮断状態から導通状態に注入される過剰キャリアが、遮断状態のドリフト領域中に形成されている空乏層領域を補充する多数キャリアのみで構成されている点である。つまり、ショットキーバリアダイオードの逆回復電流の遮断速度(dI/dt)はほとんど空乏層領域の形成速度にのみ依存し、且つ、少数キャリアがほとんど存在しないためpn接合ダイオードのようなライフタイム制御法をそのまま用いることはできない。このため、ショットキーバリアダイオードには、スイッチング素子のスイッチング速度を向上することによる過渡損失の低減と振動現象の抑制機構にトレードオフの関係が生じる。
(i)1つ目は、還流ダイオード100と並列に形成された半導体スナバ回路200は電圧の過渡変動がないと動作しないため、スイッチング素子Dのスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである;
(ii)2つ目は、還流ダイオード100が逆回復動作に入ったときに、還流ダイオード100と並列接続されたにキャパシタの容量成分並びに抵抗成分が作動し、逆回復電流の遮断速度(dI/dt)を緩和することができ、サージ電圧そのものを低減できることである;
(iii)更に3つ目は、半導体スナバ回路200に流れた電流を基板領域10の抵抗R成分で電力消費するため、寄生インダクタンスLsで生じたエネルギを吸収し、振動現象を素早く収束することができる。
(イ)先ず、振動現象を低減するためのスナバ機能が、ユニポーラ動作のダイオードとの組み合わせにより、全電流範囲、全温度範囲において有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復電流は、逆バイアス電圧によって空乏層が生じた際に発生する過剰キャリアで構成されているため、還流動作時に流れていた電流の大きさによらず、ほぼ一定の逆回復電流が流れるためである。又同様の理由で、還流ダイオードの温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、且つ振動現象を抑制することができる;
(ロ)又、図2に示すようにスナバ回路を半導体スナバ回路200で形成することで、還流ダイオード100の直近に低インダクタンスで実装することができることから、例えば従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタCとメタルクラッド抵抗などからなる抵抗Rとを用いるスナバ回路の場合に比べて、更に過渡損失を低減し且つ振動現象を抑制できることである。これは、還流ダイオード100に並列接続されるスナバ回路中に生じる寄生インダクタンスが大きいほど、スナバ回路に流れる過渡電流が制限されるため還流ダイオードに流れる逆回復電流の遮断速度(dI/dt)を緩和しにくくなることと、スナバ回路中のキャパシタCに印加される電圧に寄生インダクタンスで発生する逆起電力が重畳されるため、キャパシタCの耐圧範囲で動作するには、スイッチング時間を遅くする必要があるためである。つまり、第1の実施の形態に係る受動素子においては寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度(dI/dt)を適切に緩和し振動現象を抑制することができる。
図27に示すように、第2の実施の形態に係る半導体装置は、第1の実施の形態で説明したのと同様のユニポーラ動作(もしくはユニポーラ動作と同等の動作)をする還流ダイオード100と、少なくともキャパシタ210と抵抗220を含むように構成された半導体スナバ回路200に加え、スイッチング素子600が、それぞれエミッタ端子301並びにコレクタ端子401に接続するように、並列接続された半導体装置である。図27で示した半導体スナバ回路200の構成並びに還流ダイオード100の構成は、第1の実施の形態と同じ構成であり、還流ダイオード100は、例えば炭化珪素ショットキーバリアダイオードであり、半導体スナバ回路200は、例えば炭化珪素半導体RCスナバである。一方、スイッチング素子600は、例えばシリコンIGBTである。なお、IGBTは、エミッタ端子301とコレクタ端子401が互いに対面するように電極形成された、所謂縦型のIGBTであるとして例示的に説明する。
第2の実施形態で説明する半導体装置は、第1の実施の形態に係る半導体装置で図14を用いて説明した3相交流インバータブリッジや、図30に示すような所謂Hブリッジなどの電力変換装置に用いることができる。
(イ)1つは、振動現象を低減するためのスナバ機能が、スイッチング素子600が並列に接続されていても、ユニポーラ動作のダイオードとの組み合わせにより、全電流範囲、全温度範囲において有効に働くということである。ショットキーバリアダイオードの逆回復電流は、逆バイアス電圧によって空乏層が生じた際に発生する過剰キャリアで構成されているということと、並列に接続されているスイッチング素子に生じる過渡電流も、空乏層が生じた際に発生する過剰キャリアで構成されていることにより、還流動作時に流れていた電流の大きさによらず、ほぼ一定の逆回復電流が流れるためである。又、同様の理由で、還流ダイオードの温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、且つ振動現象を抑制することができる;
(ロ)もう1つは、図28に示すようにスナバ回路を半導体スナバ回路200で形成することで、還流ダイオード100及びスイッチング素子600の直近に低インダクタンスで実装することができることから、例えば従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタCとメタルクラッド抵抗などからなる抵抗Rとを用いるスナバ回路の場合に比べて、更に過渡損失を低減し且つ振動現象を抑制できることである。これは、還流ダイオード100及びスイッチング素子600に並列接続されるスナバ回路中に生じる寄生インダクタンスが大きいほど、スナバ回路に流れる過渡電流が制限されるため還流ダイオードに流れる逆回復電流の遮断速度(dI/dt)を緩和しにくくなることと、スナバ回路中のキャパシタCに印加される電圧に寄生インダクタンスで発生する逆起電力が重畳されるため、キャパシタCの耐圧範囲で動作するには、スイッチング時間を遅くする必要があるためである。つまり、第2の実施の形態に係る電力変換装置においては寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度(dI/dt)を適切に緩和し振動現象を抑制することができる;
(ハ)更に、第2の実施の形態に係る電力変換装置においては、スナバ回路を半導体スナバ回路200で形成することで、還流ダイオード100及びスイッチング素子600と同様の実装工程を用いて電力変換装置を構成することができるため、簡便で且つ容易に振動現象を抑制することができ、更に従来技術のスナバ回路に比べて必要な体積も大幅に低減できる;
(ニ)又、半導体スナバ回路200の抵抗成分を半導体基体で形成し図28に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である;
(ホ)又、本発明の第1の実施形態と同様に、例えば還流ダイオード100を炭化珪素からなるショットキーバリアダイオードで構成することで、より顕著に低導通損失と振動現象の緩和を両立することができる。なお、第2の実施の形態に係る電力変換装置においては、還流ダイオード100の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。
第3の実施の形態においては、第2の実施の形態で説明した還流ダイオード100と半導体スナバ回路200とスイッチング素子600とが並列接続した構成において、還流ダイオード100及びスイッチング素子600がそれぞれショットキーバリアダイオード及びIGBT以外の素子で構成された場合について説明する。
第3の実施形態で説明する半導体装置は、第1及び第2の実施の形態と同様に、図14を用いて説明した3相交流インバータブリッジや、図30に示すような所謂Hブリッジなどの電力変換装置に用いることができる。
スイッチング素子Q1,Q2,Q3,Q4,Q5,Q6は、MOSFET以外にも、例えば図33及び図34に示すような他のユニポーラ素子を用いても同様の効果を得ることができる。図33に例示したユニポーラ素子は、炭化珪素のポリタイプが4Hタイプのn+型基板領域61上にn−型ドリフト領域(第1の半導体領域)62が形成され、ドリフト領域62の基板領域61との接合面に対向する主面に接するように、例えばn型多結晶シリコンからなるヘテロバンドギャップ半導体領域(第2の半導体領域)63が形成されている。つまり、ドリフト領域(第1の半導体領域)62とヘテロバンドギャップ半導体領域(第2の半導体領域)63の接合部は、炭化珪素と多結晶シリコンのヘテロ接合からなっており、その接合界面にはエネルギ障壁が存在している。ヘテロバンドギャップ半導体領域63とドリフト領域62との接合面に共に接するように、例えばシリコン酸化膜からなるゲート絶縁膜64が形成されている。又、ゲート絶縁膜64上にはゲート電極65が形成され、ヘテロバンドギャップ半導体領域63のドリフト領域62との接合面に対向する対面にはソース電極66が、ヘテロバンドギャップ半導体領域(第2の半導体領域)63とオーミック接続されるように形成されている。更に、基板領域61にはドレイン電極(第1主電極)68が基板領域61に接続するように形成され、ドレイン電極(第1主電極)68は、間接的にドリフト領域(第1の半導体領域)62とオーミック接続される。基板領域61を省略可能な場合は、ドレイン電極(第1主電極)68は、直接的にドリフト領域(第1の半導体領域)62とオーミック接続される。なお、ゲート電極65とソース電極66を絶縁するように、例えばシリコン酸化膜からなる層間絶縁膜67が形成されている。
図36は第4の実施の形態に係る半導体装置の実装図、図37は図36の実装図に用いられている半導体チップの断面構造図の一例である。つまり、図37に示す断面構造図に示すように、還流ダイオード100と半導体スナバ回路200とが、1つのチップ上にモノリシックに集積化されている。なお、第4の実施の形態に係る半導体装置においては、第1〜第3の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
次に図40〜図42の図を用いて、図38に示した第4の実施の形態に係る半導体装置の製造方法について説明する。
第5の実施の形態に係る半導体装置においては、図55に断面構造図を示すように、スイッチング素子600と半導体スナバ回路200とが、1つのチップ上にモノリシックに集積化され、スナバ内蔵スイッチング素子900を構成している。そして、図39に示すように、還流ダイオード100を搭載した半導体チップとスナバ内蔵スイッチング素子900を搭載した半導体チップを、絶縁基板500上にハイブリッドに集積化している。
上記のように、本発明は第1〜第5の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
D,Q1,Q2,Q3,Q4,Q5,Q6,600,800…スイッチング素子
2…ドリフト領域
3,13,44,84…表面電極
4,14,45,85…裏面電極
11,13,23,23a,42,52,62,72,82…ドリフト領域
12…キャパシタ誘電体領域
12…表面電極
15,83,89…反対導電型領域
16,33…抵抗領域
17,500…絶縁基板
18,31,46,86…フィールド絶縁膜
21,41,51,61,71,81…基板領域
22…バッファ領域
24,24a,53…ウェル領域
25…エミッタ領域
26,55,64,77…ゲート絶縁膜
27,56,65,75…ゲート電極
28…エミッタ電極
29,58,67…層間絶縁膜
30…コレクタ電極
32…絶縁膜
34…表面裏面電極
43、63…ヘテロバンドギャップ半導体領域
47…抵抗領域
54,73…ソース領域
57,66,76…ソース端子(ソース電極)
59,67,68,78…ドレイン電極
74…ゲート領域
88…低濃度ドリフト領域
91,92…高抵抗層
93…電界緩和層
96…フォトレジスト
100…還流ダイオード
200…半導体スナバ回路
210…キャパシタ
220…抵抗
230…ダイオード
300,302,340…アノード端子
301…エミッタ端子
302…ソース端子
310…アノード側金属膜
320,350,710…金属配線
400,402…カソード端子
401…コレクタ端子
402…ドレイン端子
410…カソード側金属膜
420…金属基材
510…モールド樹脂
700…ゲート側金属膜
800…スナバ内蔵還流ダイオード
900…スナバ内蔵スイッチング素子
Claims (26)
- ユニポーラ動作をする還流ダイオードと、
前記還流ダイオードに並列接続され、キャパシタ及び抵抗をモノリシックに集積化した半導体スナバ回路とを備えた半導体装置であって、
前記半導体スナバ回路の基材となる半導体基体は、
第一の比抵抗を有する半導体基板と、
前記半導体基板上に形成され第一の比抵抗より大きい第二の比抵抗を有するドリフト領域と、
前記ドリフト領域の内部の一部に形成され、第二の比抵抗より大きい第三の比抵抗を有する高抵抗層と、を備え、
前記高抵抗層が前記抵抗に含まれることを特徴とする半導体装置。 - 前記高抵抗層は、半導体材料からなることを特徴とする請求項1に記載の半導体装置。
- 前記高抵抗層は、シリコンよりも禁制帯幅の広い半導体材料からなることを特徴とする請求項1又は2に記載の半導体装置。
- 前記高抵抗層に、遷移金属が添加されていることを特徴とする請求項3に記載の半導体装置。
- 前記高抵抗層が、アルゴンが添加された非晶質層又は多結晶層であることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
- 前記半導体スナバ回路が、少なくとも前記キャパシタと前記抵抗とが直列接続され回路を含む2端子素子であることを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。
- 前記抵抗の大きさが、前記還流ダイオードの抵抗成分の値よりも大きいことを特徴とする請求項1〜6のいずれか1項に記載の半導体装置。
- 前記還流ダイオードに、スイッチング素子が並列接続されていることを特徴とする請求項1〜7のいずれか1項に記載の半導体装置。
- 前記半導体スナバ回路が、前記還流ダイオードが形成されている半導体チップ内にモノリシックに集積化されていることを特徴とする請求項1〜8のいずれか1項に記載の半導体装置。
- 前記半導体基体内の活性領域の少なくとも一部に、前記高抵抗層と同一の材料からなり、前記還流ダイオードのアノード電極に直接もしくは間接的に接続した電界緩和層を有することを特徴とする請求項9に記載の半導体装置。
- 前記電界緩和層の少なくとも一部が、前記高抵抗層と接していることを特徴とする請求項10に記載の半導体装置。
- 前記還流ダイオードが、ショットキーバリアダイオードを備えることを特徴とする請求項1〜11のいずれか1項に記載の半導体装置。
- 前記還流ダイオードが、ヘテロ接合ダイオードを備えることを特徴とする請求項1〜12のいずれか1項に記載の半導体装置。
- 前記還流ダイオードを構成する半導体基体が、シリコンよりも禁制帯幅の広い半導体材料を備えることを特徴とする請求項1〜13のいずれか1項に記載の半導体装置。
- 前記半導体スナバ回路が、前記スイッチング素子が形成されている半導体チップ内にモノリシックに集積化されていることを特徴とする請求項8に記載の半導体装置。
- 前記半導体スナバ回路が、前記還流ダイオードとともに、前記スイッチング素子が形成されている半導体チップ内にモノリシックに集積化されていることを特徴とする請求項8に記載の半導体装置。
- 前記スイッチング素子が、
第1の半導体領域と、
前記第1の半導体領域の一主面に接して前記第1の半導体領域とは禁制帯幅が異なった第2の半導体領域と、
前記第1の半導体領域と前記第2の半導体領域との接合部においてゲート絶縁膜を介して接するゲート電極と、
前記第1の半導体領域と、直接もしくは間接的にオーミック接続された第1主電極と、
前記第2の半導体領域とオーミック接続された第2主電極
とを備える3端子素子であることを特徴とする請求項8,15,16のいずれか1項に記載の半導体装置。 - 前記半導体チップ内の活性領域の内部の一部に、前記高抵抗層と同一の材料からなり、前記スイッチング素子の第1主電極に直接もしくは間接的に接続した電界緩和層を有することを特徴とする請求項15又は16に記載の半導体装置。
- 前記電界緩和層の少なくとも一部が前記高抵抗層と接していることを特徴とする請求項18に記載の半導体装置。
- 前記スイッチング素子を構成する半導体基体が、シリコンよりも禁制帯幅の広い半導体材料を備えることを特徴とする請求項8,15〜18のいずれか1項に記載の半導体装置。
- 前記第2の半導体領域を構成する半導体材料が、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかであることを特徴とする請求項17に記載の半導体装置。
- ユニポーラ動作をする還流ダイオードと前記還流ダイオードに並列接続され、キャパシタ及び抵抗をモノリシックに集積化した半導体スナバ回路とを備え、前記抵抗が、前記半導体スナバ回路の基材となる半導体基体の内部の一部に形成され、前記半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含む半導体装置の製造方法であって、
前記半導体基体は、第一の比抵抗を有する半導体基板上に第一の比抵抗より大きい第二の比抵抗を有するドリフト領域が形成され、
前記ドリフト領域へ、ボロン、アルミニウム又は遷移金属を導入し、熱処理を行うことによって第二の比抵抗より大きい第三の比抵抗を有する前記高抵抗層を形成する工程を含むことを特徴とする半導体装置の製造方法。 - 前記高抵抗層の形成と同時に、
前記還流ダイオードチップ内の活性領域の少なくとも一部に、前記高抵抗層と同一の材料からなり、前記還流ダイオードのアノード電極に直接もしくは間接的に接続した電界緩和層を形成することを特徴とする請求項22に記載の半導体装置の製造方法。 - 前記半導体基体へ、前記ボロン、前記アルミニウム又は前記遷移金属のイオンをイオン注入法によって注入して、前記ボロン、前記アルミニウム又は前記遷移金属を導入することを特徴とする請求項22又は23に記載の半導体装置の製造方法。
- ユニポーラ動作をする還流ダイオードと前記還流ダイオードに並列接続され、キャパシタ及び抵抗をモノリシックに集積化した半導体スナバ回路とを備え、前記抵抗が、前記半導体スナバ回路の基材となる半導体基体の内部の一部に形成され、前記半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含む半導体装置の製造方法であって、
前記半導体基体は、第一の比抵抗を有する半導体基板上に第一の比抵抗より大きい第二の比抵抗を有するドリフト領域が形成され、
イオン注入法による注入損傷を利用して、前記ドリフト領域の内部を非晶質化もしくは多結晶化することにより非晶質層又は多結晶層を形成して、第二の比抵抗より大きい第三の比抵抗を有する前記高抵抗層を形成することを特徴とする半導体装置の製造方法。 - 前記イオン注入法で用いるイオン種が、アルゴンであることを特徴とする請求項25に記載の半導体装置の製造方法。
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