JP5678407B2 - 半導体装置 - Google Patents

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本発明は、還流ダイオードを有する半導体装置に関する。
逆バイアス時に発生する還流ダイオードの発振現象（リンギング）を抑制するために、所定の静電容量値のキャパシタを還流ダイオードと並列に接続する半導体装置が提案されている（例えば、特許文献１参照）。
特開２００４−２８１４６２号公報
上記に提案された半導体装置によって振動現象における振幅の大きさを抑制できるが、振動現象の収束時間を短縮することはできない。このため、還流ダイオードの振動現象によって電圧・電流に生じるノイズが周辺回路に与える悪影響を抑制することができない。
上記課題を鑑み、本発明の目的は、小型化され且つ逆バイアス時に還流ダイオードに発生する振動現象の収束時間を短縮できる半導体装置を提供することである。
本発明は、ユニポーラ動作する複数の還流ダイオードと、一つの半導体チップに形成されたキャパシタ及び抵抗を有し、還流ダイオードと並列接続されて還流ダイオードに隣接して配置されたスナバ回路とを備え、複数の還流ダイオード間における両側から還流ダイオードに挟まれた領域に還流ダイオード同士を離間させて、半導体スナバ回路を形成された半導体チップが配置されている。
本発明によれば、並列接続された還流ダイオードと半導体スナバ回路が隣接して配置されるので、小型化され且つ逆バイアス時に還流ダイオードに発生する振動現象の収束時間を短縮できる半導体装置を提供できる。
本発明の第１の実施形態に係る半導体装置の構成を示す模式的な回路図である。 本発明の第１の実施形態に係る半導体装置の他の構成を示す模式的な回路図である。 本発明の第１の実施形態に係る半導体装置の実装形態の例を示す模式図である。 本発明の第１の実施形態に係る半導体装置の実装構造例を示す模式図である。 本発明の第１の実施形態に係る還流ダイオードの構成を示す断面図である。 本発明の第１の実施形態に係る半導体スナバ回路の構成を示す断面図である。 本発明の第１の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。 本発明の第１の実施形態に係る半導体装置を用いた電力変換装置の回路図である。 本発明の第１の実施形態に係る半導体装置を用いた他の電力変換装置の回路図である。 本発明の第１の実施形態に係る半導体装置の他の構成を示す模式的な回路図である。 本発明の第１の実施形態に係る半導体装置の他の実装構造例を示す模式図である。 本発明の第１の実施形態に係る半導体装置の他の実装構造例を示す模式図である。 本発明の第１の実施形態に係る半導体スナバ回路の他の構造を示す断面図である。 本発明の第１の実施形態に係る半導体スナバ回路の他の構造を示す断面図である。 本発明の第１の実施形態に係る半導体スナバ回路の他の構造を示す断面図である。 本発明の第１の実施形態に係る半導体スナバ回路の他の構造を示す断面図である。 本発明の第１の実施形態に係る半導体スナバ回路の他の構造を示す断面図である。 本発明の第１の実施形態に係る半導体スナバ回路の他の構造を示す断面図である。 本発明の第１の実施形態に係る半導体スナバ回路の他の構造を示す断面図である。 振動現象の減衰波形のシミュレーション結果を示すグラフである。 容量比と振動現象収束時間比及び過渡損失の増加代との関係を示すグラフである。 本発明の第２の実施形態に係る半導体装置の構成を示す模式的な回路図である。 本発明の第２の実施形態に係る半導体装置の実装形態の例を示す模式図である。 図２３のXXIV−XXIV方向に沿った断面図である。 図２３のXXV−XXV方向に沿った断面図である。 本発明の第２の実施形態に係るスイッチング素子の構造を示す断面図である。 本発明の第２の実施形態に係る半導体装置を用いた電力変換装置の回路図である。 本発明の第２の実施形態に係る半導体装置を用いた他の電力変換装置の回路図である。 本発明の第３の実施形態に係る還流ダイオードの構成を示す断面図である。 本発明の第３の実施形態に係るスイッチング素子の構成を示す断面図である。 本発明の第３の実施形態に係るスイッチング素子の他の構成を示す断面図である。 本発明の第３の実施形態に係るスイッチング素子の他の構成を示す断面図である。 本発明の第３の実施形態に係る還流ダイオードの他の構成を示す断面図である。 本発明の第４の実施形態に係る半導体装置の実装形態の例を示す模式図である。 本発明の第４の実施形態に係る半導体装置の実装構造例を示す模式図である。 本発明の第４の実施形態に係る半導体チップの構成を示す断面図である。 本発明の第４の実施形態に係る半導体チップの他の構成を示す断面図である。 本発明の第４の実施形態に係る半導体装置の他の実装構造例を示す模式図である。 本発明の第４の実施形態に係る半導体装置の他の実装形態例を示す模式図である。 本発明の第４の実施形態に係る半導体チップの他の構成を示す断面図である。 本発明の第４の実施形態に係る半導体チップの他の構成を示す断面図である。 本発明の第４の実施形態に係る半導体チップの他の構成を示す断面図である。 本発明の第４の実施形態に係る半導体チップの他の構成を示す断面図である。 本発明の第４の実施形態に係る半導体チップの他の構成を示す断面図である。 本発明の第４の実施形態に係る半導体装置の他の実装構造例を示す模式図である。 本発明の第５の実施形態に係る半導体装置の実装形態の例を示す模式図である。 本発明の第５の実施形態に係る半導体装置の実装構造例を示す模式図である。 本発明の第５の実施形態に係る半導体チップの構成を示す断面図である。 本発明の第５の実施形態に係る半導体チップの他の構成を示す断面図である。 本発明の第５の実施形態に係る半導体チップの他の構成を示す断面図である。 本発明の第５の実施形態に係る半導体チップの他の構成を示す断面図である。 本発明の第６の実施形態に係る半導体装置の実装形態の例を示す模式図である。 本発明の第６の実施形態に係る半導体装置の配置例を示す模式的な上面図である。 本発明の第６の実施形態に係る半導体装置の他の配置例を示す模式的な上面図である。 本発明の第６の実施形態に係る半導体装置の他の配置例を示す模式的な上面図である。 本発明の第６の実施形態に係る半導体装置の他の配置例を示す模式的な上面図である。 本発明の第７の実施形態に係る半導体装置の実装形態の例を示す模式図である。 本発明の第８の実施形態に係る半導体装置の配置例を示す模式的な上面図である。 本発明の第８の実施形態に係る半導体装置の他の配置例を示す模式的な上面図である。 本発明の第８の実施形態に係る半導体装置の他の配置例を示す模式的な上面図である。 本発明の第８の実施形態に係る半導体装置の他の配置例を示す模式的な上面図である。
次に、図面を参照して、本発明の第１乃至第８の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す第１乃至第８の実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置１０は、図１に示すように、ユニポーラ動作する還流ダイオード１００と、少なくともキャパシタ２１０及び抵抗２２０を有してスナバ機能を有するように構成され、還流ダイオード１００と並列接続されて還流ダイオード１００に隣接して配置された半導体スナバ回路２００とを備える。
還流ダイオード１００と半導体スナバ回路２００は、アノード端子３００とカソード端子４００間に並列接続されている。即ち、還流ダイオード１００のアノードとカソードが、それぞれアノード端子３００とカソード端子４００に接続されている。還流ダイオード１００はユニポーラ動作と同等の動作をする還流ダイオードを含む。キャパシタ２１０と抵抗２２０は、少なくとも直列接続していれば複数の部分に分割されて形成されていても良いし、例えば交互に形成されていても良い。
以下では、半導体スナバ回路２００が、キャパシタ２１０と抵抗２２０を直列接続したいわゆるＲＣスナバ回路とした場合について説明する。図１においては、半導体スナバ回路２００の構成として、アノード端子３００にキャパシタ２１０が接続し、カソード端子４００に抵抗２２０が接続する場合を示している。しかし、図２に示すように、アノード端子３００に抵抗２２０が接続し、カソード端子４００にキャパシタ２１０が接続していてもよい。
第１の実施形態では、一例として、還流ダイオード１００と半導体スナバ回路２００を別の半導体チップとして形成した場合について説明する。また、第１の実施形態においては、半導体装置１０を大電流用途に用いた場合について説明することとし、還流ダイオード１００を構成するチップが複数ある場合について説明する。
キャパシタ２１０はアノード端子３００に接続され、抵抗２２０はカソード端子４００に接続される。第１の実施形態では、半導体スナバ回路２００が、例えばシリコンを半導体基体材料とし、且つ、アノード端子３００に接続する電極とカソード端子４００に接続する電極とが互いに対面するように形成された、いわゆる縦型の半導体チップである場合について説明する。
また、還流ダイオード１００が、例えば炭化珪素を半導体基体材料としたショットキーバリアダイオードであるとする。このショットキーバリアダイオードについても、アノード端子３００に接続する電極とカソード端子４００に接続する電極とが互いに対面するように形成された、いわゆる縦型のショットキーバリアダイオードを一例として説明する。なお、例えば、ＰＮ接合ダイオードの構造であっても、導通時にＰ型領域から注入される過剰キャリアの主成分である少数キャリアのライフタイムを制御することにより、ユニポーラ動作と同等の動作を行うため、バイポーラ型ダイオードであっても、ユニポーラ動作と同等の特性を有するダイオードについても、本発明で説明されるユニポーラ動作するダイオードに含まれるものとする。
図３は、図１で示した還流ダイオード１００（例えば炭化珪素ショットキーバリアダイオード）と半導体スナバ回路２００（例えばシリコン半導体ＲＣスナバ回路）からなる半導体装置１０の具体的な実装形態の例である。
図３においては、半導体装置１０が実装される半導体パッケージの一例として、絶縁基板５００上に、例えば銅やアルミニウム等の金属材料からなるアノード側の金属膜３１０とカソード側の金属膜４１０が形成されたセラミック基板を配置した場合を示している。絶縁基板５００は、例えばセラミック板等で形成された絶縁性を有し、且つ支持体としての機能を有する。
上記セラミック基板上に、還流ダイオード１００の配置された２つの半導体チップ（図中、符号１００で示す。）と半導体スナバ回路２００の配置された半導体チップ（図中、符号２００で示す。）が配置される。ここで、カソード端子４００に接続する還流ダイオード１００と半導体スナバ回路２００のカソード端子は、例えば半田やろう材等の接合材料を介して金属膜４１０と電気的に接続するように配置される。そして、アノード端子３００に接続する還流ダイオード１００と半導体スナバ回路２００のアノード端子は、例えばアルミニウムワイヤやアルミニウムリボン等の金属配線３２０、３３０を介して、金属膜３１０に接続される。金属膜４１０はカソード端子４００に接続し、金属膜３１０はアノード端子３００に接続する。
上記のように、図３に示した本発明の第１の実施形態に係る半導体装置１０では、還流ダイオード１００を複数備え、還流ダイオード１００間にスナバ回路２００の少なくとも一部が配置されている。
図３に示した半導体パッケージは、放熱性を向上し安定的に性能を発揮するために、例えば図４に示すような実装構造体に組み込まれる。図３では、絶縁基板５００より上側の構造について例示したが、図３のIV−IV方向に沿った断面図である図４は、実装構造の一例を示す。
図４に示すように、絶縁基板５００の裏面側には、例えばアノード側の金属膜３１０やカソード側の金属膜４１０と同様の金属膜からなる裏面金属膜１０００が形成されている。裏面金属膜１０００は、例えば半田やろう材等の接合材料を介して、例えば銅やアルミニウム等の金属材料からなるベースプレート１１００上に形成されている。ベースプレート１１００は半導体パッケージの支持構造体としての機能と熱伝導の機能を有するのが好ましい。更に、還流ダイオード１００や半導体スナバ回路２００で発生した熱を速やかに放熱できるように、ベースプレート１１００は冷却構造体１２００と接触している。なお、ベースプレート１１００と冷却構造体１２００は直接に接していても良いし、例えば、密着性を上げ、熱伝達をより高めるために、シリコングリース等の密着材料を介して接していても良い。冷却構造体１２００によって放熱する方式は大まかに２つあり、空気の気流によって放熱する空冷式と、水や油等の液体の水流によって放熱する水冷式とがある。図４には、冷却構造体１２００の所定部に水流路１３００が形成された水冷式の冷却構造の例を示している。第１の実施形態における放熱方式は、水冷式の冷却構造に限定されることなく、空冷式の冷却構造であってもよいことはもちろんである。
図５及び図６に、還流ダイオード１００及び半導体スナバ回路２００をそれぞれ構成する半導体チップの断面構造図の一例を示す。
図５に示す還流ダイオード１００は、例えば炭化珪素のポリタイプが４ＨタイプのＮ+型である基板領域１上に、Ｎ-型のドリフト領域２が形成された基板材料で構成されている。基板領域１としては、例えば抵抗率が数ｍΩｃｍ〜数十ｍΩｃｍ、厚さが数十〜数百μｍ程度の一般的な低抵抗基板を用いることができる。なお、素子構造や所要の耐圧により、抵抗率や厚みが上記範囲外となってもよいが、一般に抵抗率及び厚みが小さいほうが導通時の損失を低減できるため、可能な限り抵抗率及び厚みが小さいことが好ましい。ドリフト領域２は、例えばＮ型の不純物密度が１０15ｃｍ-3〜１０18ｃｍ-3、厚みが０．１μｍ〜数十μｍである。なお、ドリフト領域２に関しても、素子構造や所要の耐圧により、不純物密度や厚みが上記範囲外となってもよい。
第１の実施形態では、不純物密度が１０16ｃｍ-3、厚みが５μｍで耐圧が６００Ｖクラスのドリフト領域２を採用した場合を説明する。ただし、耐圧は６００Ｖクラスに限定されるものではない。図５では、基板が基板領域１とドリフト領域２の二層からなる場合を示したが、抵抗率の大きさが上記の一例にはよらない基板領域１のみで形成された基板を使用してもよいし、多層の基板を使用してもよい。なお、基板材料を炭化珪素材料で形成した場合を説明しているが、シリコン等の他の半導体材料で構成されていてもよい。
ドリフト領域２の基板領域１との接合面に対向する主面上に表面電極３が形成される。更に、表面電極３に対向し、基板領域１のドリフト領域２との接合面に対向する主面上に裏面電極４が形成されている。
表面電極３は、ドリフト領域２との間にショットキー障壁を形成する金属材料を少なくとも含む単層若しくは多層の金属材料から構成される。ショットキー障壁を形成する金属材料は、例えば、チタン、ニッケル、モリブデン、金、白金等である。また、表面電極３はアノード端子３００として外部電極と接続するため、表面電極３の最表面にアルミニウム、銅、金、ニッケル、銀等の金属材料を用いた多層構造としてもよい。
一方、裏面電極４は基板領域１とオーミック接続する電極材料から構成されている。基板領域１とオーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料等が挙げられ、更に、裏面電極４はカソード端子４００として外部電極と接続をするために、最表面にアルミニウム，銅，金，ニッケル，銀等の金属材料を用いて多層構造としてもよい。このように、図５に示す還流ダイオード１００は、表面電極３がアノード端子、裏面電極４がカソード端子であるダイオードとして機能する。
図６は、半導体スナバ回路２００の断面構造図の一例である。図６において、例えばシリコンのＮ-型である基板領域１１上に、例えばシリコン酸化膜等の誘電材料からなる誘電領域１２が形成されている。図６に示した構造において、基板領域１１は抵抗２２０として機能し、誘電領域１２はキャパシタ２１０として機能する。基板領域１１について、必要な抵抗値の大きさに応じて、基板の抵抗率や厚みを決定することができる。例えば、抵抗率が数ｍΩｃｍから数百Ωｃｍ、厚さが数十μｍ〜数百μｍ程度の基板を用いる。第１の実施形態においては、少なくとも還流ダイオード１００に含まれる抵抗値よりも大きくなるように、例えば、抵抗率が１００Ωｃｍで厚さが３００μｍの基板領域１１を用いた場合で説明する。なお、第１の実施形態においては、基板領域１１が単一の抵抗率を有するように形成された場合を例示しているが、基板領域１１が異なる抵抗率をそれぞれ有する複数の部分から構成されていてもよい。また、第１の実施形態においては、基板領域１１の導電型をＮ型としているがＰ型でもよい。
誘電領域１２については、必要な耐圧並びに必要なキャパシタ容量の大きさに応じて、厚みや面積が決定される。耐圧については、誘電領域１２の破壊防止のため、還流ダイオード１００よりも高いことが好ましい。また、キャパシタ２１０の静電容量については、還流ダイオード１００が遮断状態時（高電圧印加時）に生じる空乏層による容量に対して、１００分の１程度〜１００倍ぐらいの範囲で選ぶことができる。十分なスナバ機能を発揮し、且つ損失の増加を極力抑えるために必要なチップ面積を考慮すると、後述する計算結果が示すように、概ね１０分の１程度〜１０倍程度の範囲が好ましい。
第１の実施形態においては、還流ダイオード１００よりも耐圧が高くなるように誘電領域１２の厚みは１μｍとし、キャパシタ２１０の静電容量が還流ダイオード１００の遮断状態時に形成される空乏層容量と同程度である場合について説明する。なお、誘電領域１２は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつキャパシタ２１０として機能する誘電材料であればどのような材料でもよいが、絶縁破壊電界と比誘電率との積の値がシリコン酸化膜の値よりも大きい材料であれば、更によい。
このような材料を用いた場合には、誘電領域１２の絶縁耐圧を維持しつつ、少ない面積で必要な静電容量を得ることができる。例えば、一般的なシリコン酸化膜の物性値として絶縁破壊電界を１×１０９Ｖ／ｍとし、比誘電率を３．９とした場合、シリコン酸化膜の厚みが1μｍの場合に１ｃｍ２当たりの静電容量は約３．４ｎＦ程度である。これに対して、シリコン酸化膜の代わりに窒化シリコン（Ｓｉ3Ｎ４）膜を誘電領域１２に用いた場合、絶縁破壊電界を１×１０９Ｖ／ｍとし、比誘電率を７．５とすると、厚みが１μｍでシリコン酸化膜と同等の耐圧を確保することができる。このとき、Ｓｉ3Ｎ４膜を用いた場合の１ｃｍ２当たりの静電容量は６．６ｎＦ程度になる。
上記のように、Ｓｉ3Ｎ４膜を用いた場合には、シリコン酸化膜を用いた場合に比べて静電容量を約２倍程度大きくでき、誘電領域１２の絶縁耐圧を維持しつつ、より大きな静電容量を得ることができる。したがって面積効率が向上し、ウェハコストを低減することができる。この効果は誘電材料の絶縁破壊電界と比誘電率との積で比較することができ、シリコン酸化膜の値はＳｉ3Ｎ４膜の値の約２倍程度である。更に、誘電領域の材料がＢａＴｉＯ３のような強誘電体であれば、この値がシリコン酸化膜の約１３倍となり、より少ない面積にすることができる。他にも強誘電体膜としては、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３やＳｒＢｉ２Ｔａ２Ｏ９やＴｉ４Ｔｉ３Ｏ１２があるが、絶縁破壊電界と比誘電率の積がシリコン酸化膜の値よりも大きければ、いずれを誘電領域１２の材料としてもよい。また、誘電領域１２は単一の誘電材料とは限らず複数の誘電材料を積層したものを用いてもよい。例えば図７に示すような、Ｓｉ3Ｎ４膜をシリコン酸化膜で挟んだＯＮＯ構造では、Ｓｉ3Ｎ４膜でのリーク電流をシリコン酸化膜により最小限にすることができる。
第１の実施形態においては、後述するように、還流ダイオード１００として例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、静電容量が小さく小サイズのキャパシタ２１０と抵抗２２０を有する半導体スナバ回路２００を並列接続することで、容易且つ効果的に振動現象を抑制できる。即ち、バイポーラ動作するダイオードの振動低減用にスナバ回路として従来から用いられている、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗等の外付けのディスクリート部品を配線する手法を用いる必要がない。
また、効果的にスナバ機能を発揮する設計式として、Ｃ＝１／（２πｆＲ）の関係式が一般的に知られている。ここで、キャパシタ２１０の静電容量値をＣ、抵抗２２０の抵抗値をＲ、振動現象の周波数をｆである。第１の実施形態においては、上記の設計式を満たすように、静電容量の小さい半導体スナバ回路２００を用いてキャパシタ２１０と抵抗２２０を容易に設定することができる。
更に、誘電領域１２上に表面電極１３が形成され、表面電極１３に対向して、基板領域１１上に裏面電極１４が形成されている。表面電極１３は、アノード端子として外部電極と接続するため例えば金属材料で形成されており、最表面にアルミニウム、銅、金、ニッケル、銀等の金属材料を用いた単層構造若しくは多層構造である。同様に、裏面電極１４についても、カソード端子として外部電極と接続するため例えば金属材料で形成されており、最表面にアルミニウム、銅、金、ニッケル、銀等の金属材料を用いた単層構造若しくは多層構造である。このように、図６に示す半導体スナバ回路２００は、表面電極１３が図５に示す還流ダイオード１００のアノード端子に接続し、裏面電極１４が図５に示す還流ダイオード１００のカソード端子に接続する、半導体ＲＣスナバ回路として機能する。
次に、第１の実施形態の動作について説明する。
本発明の第１の実施形態に係る半導体装置１０は、例えば図８及び図９に示す電力エネルギーの変換手段の１つとして一般的に使用されるコンバータ（図８）やインバータ（図９）等の電力変換装置において、例えば４００Ｖの電源電圧（+Ｖ）に対して逆バイアス接続になるように接続され、電流を還流する受動素子として使用される。図８及び図９において受動素子として機能する半導体装置１０について、電力変換装置に要求される電力容量若しくは電流容量に応じて、チップサイズやチップ数を決めることができ、これにより高性能・小サイズ・低コストを兼ね備えた電力変換装置を実現するのが好ましい。
半導体装置１０の動作モードは、ＭＯＳＦＥＴやＩＧＢＴ等のスイッチング素子Ｓのスイッチング動作に連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。電力変換装置においては、スイッチング素子Ｓと同様に、電流を還流する受動素子に対しても低損失でかつ誤動作等が起こりにくい安定動作が求められる。図８のコンバータ回路を一例として動作を説明する。なお、図８中のスイッチング素子Ｓは例えばＩＧＢＴで構成されている。以下では、高い電流容量を必要とされるため、還流ダイオード１００を構成するチップが図３に示したように２チップである場合について説明する。
スイッチング素子Ｓがオンし、スイッチング素子Ｓに電流が流れている状態においては、受動素子である半導体装置１０は逆バイアス状態となり遮断状態になる。図５に示した還流ダイオード１００（ここでは、ショットキーバリアダイオード）では、アノード端子３００とカソード端子４００間に逆バイアス電圧が印加されるため、ドリフト領域２中に表面電極３とのショットキー接合部から伸びた空乏層が生じて、遮断状態が維持される。また、図６に示した半導体スナバ回路２００においては、キャパシタ２１０として機能する誘電領域１２が高電圧により充電された状態になっており、遮断状態を維持する。このように、遮断状態においては、半導体装置１０がショットキーバリアダイオードのみで構成されている場合と同様に機能する。
次に、スイッチング素子Ｓがオフすると、スイッチング素子Ｓがオフ状態に移行するのに連動して、半導体装置１０は順バイアス状態となって導通状態に移行する。図５に示した還流ダイオード１００のドリフト領域２中に広がっていた空乏層が後退し、表面電極３とドリフト領域２との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。このとき、還流ダイオード１００に流れる電流は、裏面電極４側からドリフト領域２中に供給される電子による電子電流のみでほぼ構成されており、ユニポーラ動作をする。また、図６に示した半導体スナバ回路２００においても、還流ダイオード１００と同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、誘電領域１２に充電されていた電荷が放電され、過渡電流が流れる。
しかしながら、第１の実施形態に係る半導体装置１０では、誘電領域１２のキャパシタ容量が、還流ダイオード１００の遮断時に形成される空乏容量と同程度であって非常に小さい。このため、放電によって流れる過渡電流の大きさは、並列する還流ダイオード１００に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ回路２００は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態となり定常状態に移行するため遮断状態となり、還流ダイオード１００のみが導通状態となる。還流ダイオード１００が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されている場合、一般的なシリコン材料からなるＰＮ接合ダイオードに比べて、ドリフト領域２の抵抗をより低く形成することができ、導通損失を低減できる。
しかし、この導通時に、還流ダイオード１００は電流の大きさに応じて定常導通損失が発生する。この定常導通損失は熱として発生し、その熱は、半導体チップそのもの、もしくは半導体パッケージ全体、更には電力変換装置全体の性能低下につながる。それは、熱の上昇に伴う性能劣化であったり、耐熱温度を超えることによる破壊であったりする。このため、半導体素子から発生した熱を速やかに放熱するための冷却装置が用いられる。
図４に例示した実装構造においては、還流ダイオード１００で発生した熱は、カソード側の金属膜４１０、絶縁基板５００、裏面金属膜１０００、ベースプレート１１００、冷却構造体１２００を介して、放熱部である水流路１３００の流体に放熱される。この放熱部にあたる水流路１３００までの放熱性が良いほど、還流ダイオード１００の損失の増加に伴う還流ダイオード１００の温度の上昇が抑えられる。つまり、還流ダイオード１００の最大温度を所定の温度に制限した場合、放熱性が良いほど、還流ダイオード１００の損失を許容でき、即ち、より大きな電流密度で電流を流すことができる。このことから、放熱性が高いほど、還流ダイオード１００の最大使用電流の制限を大きくすることができる。
ここで、還流ダイオード１００の配置された半導体チップから、冷却構造体１２００の放熱部である水流路１３００までの距離を放熱距離ｔとし、還流ダイオード１００の配置された半導体チップ同士の間隔をチップ間距離ｄとする。放熱距離ｔは小さいほど放熱性能が高まり、また放熱距離ｔの間に配置される構造材料の熱抵抗特性が小さいほど放熱性能が高まる。一方、半導体チップから発生する熱が互いに干渉しなくなる距離までは、チップ間距離ｄが大きいほど放熱性が高まる。しかし、チップ間距離ｄが大きいほど実装面積が増えてしまうので、小型化・低コスト化の面では不利になる。一般に、所定の熱源からの熱の拡散は４５度の角度で広がると近似することができるため、概ね放熱距離ｔに対してチップ間距離ｄが約２倍以上となれば、各熱源間の熱の干渉が起こりにくい。
第１の実施形態においては、実装面積を無駄に増やさずに、還流ダイオード１００の配置された半導体チップ（還流ダイオードチップ）を複数有する半導体装置１０の放熱性を向上するチップ実装配置を実現している。上述したように、還流ダイオードチップは、ターンオン時及び定常導通時に相応の損失が生じ発熱する。一方、半導体スナバ回路２００は、還流ダイオード１００に比べてターンオン時の過渡動作時の損失が小さく、且つ定常導通時にはほとんど損失がないことから、ほとんど発熱しない。
図３及び図４に示すように、２つの還流ダイオードチップの間に半導体スナバ回路２００の配置された半導体チップ（スナバチップ）が実装されている。このため、還流ダイオードチップ間の距離を製造バラつきに対応する余裕代のみとした場合、即ち最も高密度な実装の場合にも、熱源となる還流ダイオードチップ同士は、少なくともスナバチップの幅以上に離して実装される。
このため、例えば、スナバチップを還流ダイオードチップ間に実装せずに、どちらかのみに隣接するように実装した場合に比べて、還流ダイオードチップの放熱性を向上することができる。更に、図４に示すように、放熱距離ｔに対してチップ間距離ｄの大きさが２倍以上とすれば、熱源である還流ダイオードチップ間の熱の干渉が起こりにくいため、より放熱性能が高まる。このことにより、最小限度の実装面積で高い冷却効率を得ることができる。
このように、第１の実施形態における還流ダイオード１００及び半導体スナバ回路２００の動作メカニズムにあった実装配置とすることで、本発明の第１の実施形態に係る半導体装置１０の性能を更に向上させることができる。
スイッチング素子Ｓがターンオンし、スイッチング素子Ｓがオン状態に移行するのに連動して、半導体装置１０は逆バイアス状態となり遮断状態に移行する。還流ダイオード１００である図５に示すショットキーバリアダイオードでは、裏面電極４側からドリフト領域２中に供給されていた電子電流が順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、更には、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域２中に表面電極３とのショットキー接合部から伸びた空乏層が広がり、還流ダイオード１００は遮断状態に移行する。
この導通状態から遮断状態に移行する際に、還流ダイオード１００の素子内部に蓄積されていた過剰キャリアが消滅する過程で過渡的に発生する電流が逆回復電流である。この逆回復電流は、半導体装置１０及びスイッチング素子Ｓに過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生する。このことから、還流ダイオード１００で発生する逆回復電流は極力小さいほうがよい。
炭化珪素からなる半導体材料で形成したユニポーラ動作するショットキーバリアダイオードで還流ダイオード１００を形成した場合、一般的なシリコンで形成されたＰＮ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。この逆回復損失の違いは、以下のようにショットキーバリアダイオードとＰＮ接合ダイオードとの遮断・導通のメカニズムの違いで説明することができる。
一般的なシリコンで形成されたＰＮ接合ダイオードでは、順バイアス導通時に少数キャリア注入によるドリフト領域の伝導度変調効果がある。このため、導通損失を極力低減しつつ耐圧を確保するために、ドリフト領域の厚みを小さく、且つ、不純物濃度を低く形成するのが一般的である。そして、例えば耐圧が６００ＶクラスのＰＮ接合ダイオードを実現しようとすると、低不純物濃度の実現性の制限から、例えばドリフト領域の不純物密度を１０14ｃｍ-3程度とした場合、厚みが５０μｍ程度で比較的ドリフト領域の厚い基板を使用する必要がある。導通時には、バイポーラ動作の伝導度変調効果によって、流れる電流の大きさに応じて少数キャリアと多数キャリアがほぼ同等の濃度になるようにドリフト領域に注入されるため、低抵抗を得ることができる。例えば数百Ａ／ｃｍ2程度の順バイアス電流が流れた場合、多数キャリア（電子）及び少数キャリア（ホール）の濃度が共に１０17ｃｍ-3台になる程度までキャリアが注入され、それらが過剰キャリアとなって動作する。
一方、ショットキーバリアダイオードでは、導通時に流れる電流が多数キャリアである電子のみで構成される。このため、遮断状態に移行する際に発生する過剰なキャリアの量自体が、ほぼ還流ダイオード１００に空乏層が形成される際に空乏層中から排出されるキャリアの量のみしか発生しない。つまり、例えば耐圧を６００Ｖクラスとして不純物密度が１０16ｃｍ-3、厚みが５μｍのドリフト領域２が全域空乏化した場合にも、上記ＰＮ接合ダイオードと単純に比較して、キャリア密度は１０分の１、キャリアの分布しているドリフト領域の厚みは１０分の１となり、トータルで１００分の１程度の過剰キャリアしか発生しない。
以上のように、還流ダイオード１００をユニポーラ動作する素子で形成することにより、逆回復電流を大幅に低減し、その結果、逆回復損失を大幅に低減できる。このように、逆回復損失低減の効果は、受動素子がショットキーバリアダイオードのみで構成されている場合と同様の効果を奏する。
更に、第１の実施形態に係る半導体装置１０は、受動素子がショットキーバリアダイオードのみで構成されている場合には本質的に解決できなかった、受動素子がユニポーラ動作する場合に生じる逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。
この振動現象は、還流ダイオードが組み込まれたインバータ等の電力変換装置の回路中に生じる寄生インダクタンスＬｓと、逆回復動作時に還流ダイオードに生じる逆回復電流Ｉｒの遮断速度（ｄＩｒ/ｄｔ）との相互作用によってサージ電圧が生じ、このサージ電圧の発生を起点として生じることが一般的に知られている。この電流・電圧の振動現象は、サージ電圧による素子の破壊、振動動作中の損失の増大、周辺の回路の誤動作等を引き起こす。つまり、安定動作の阻害要因となるため、電流・電圧の振動現象を低減することが求められる。振動現象を低減するためには、逆回復動作時の電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することと、更には振動している電流をいち早く減衰し振動を収束させる機構が必要となる。
しかしながら、ユニポーラ動作をするショットキーバリアダイオードのみでは、逆回復電流Ｉｒの成分が多数キャリアで構成されているため、過剰キャリアによる逆回復電流Ｉｒは大きく減るものの、空乏層の形成速度でほぼ決まる逆回復時間ｔをほとんど制御できない。このため、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しない。その理由として大きく２つ挙げられる。
１つの理由は、上述したように、ショットキーバリアダイオードにおいては、遮断状態から導通状態に注入される過剰キャリアが、遮断時にドリフト領域中に形成される空乏領域を補充する多数キャリアのみで構成されている点である。つまり、ショットキーバリアダイオードの逆回復電流の遮断速度（ｄＩ／ｄｔ）はほとんど空乏領域の形成速度にのみ依存し、且つ、少数キャリアがほとんど存在しないため、ＰＮ接合ダイオードのようなライフタイム制御法をそのまま用いることはできない。このため、ショットキーバリアダイオードのみを用いる場合、スイッチング素子のスイッチング速度を向上させて過渡損失を低減しようとすると、より激しい振動現象が発生する。つまり、過渡損失の低減と振動現象の抑制にはトレードオフの関係がある。
他の１つの理由は、ショットキーバリアダイオードは導通時にほぼ多数キャリアのみで動作するため、導通時も遮断直前においても、素子内部の抵抗はドリフト領域の厚み及び不純物濃度に応じた抵抗で変わらない点である。上述したように、ＰＮ接合ダイオードは、導通時は伝導度変調効果によって低抵抗になるものの、伝導度変調が解除される逆回復動作時にはドリフト領域は高抵抗となり、逆回復電流Ｉｒを抵抗制限する機構を有している。これに対して、ショットキーバリアダイオードは、それ自体の抵抗成分は導通時も遮断直前においても低抵抗であり、逆回復電流Ｉｒを抵抗制限する機構を有していない。そのため、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しないのである。更に、半導体材料として炭化珪素等のワイドギャップ半導体を用いることにより、素子自体の抵抗が小さいために導通損失を低減できる反面、振動現象がより起きやすい。このため、ショットキーバリアダイオードのみを用いる場合、導通時の損失と振動現象の抑制にトレードオフの関係がある。
これに対して、第１の実施形態に係る半導体装置１０によれば、還流ダイオード１００と半導体スナバ回路２００を並列接続する簡便な構成により、過渡損失及び導通損失を低減しつつ、振動現象を抑制することができる。
即ち、半導体装置１０においては、還流ダイオード１００において順バイアス電流が減少してゼロになると、ドリフト領域２中に逆バイアス電圧による空乏層が形成され、過剰キャリアで構成される逆回復電流が流れ始める。この逆バイアス電圧が印加されるのとほぼ同時に、半導体スナバ回路２００中の誘電領域１２からなるキャパシタ２１０にも同等の逆バイアス電圧が印加され、半導体スナバ回路２００中にも相応の過渡電流が流れ始める。この半導体スナバ回路２００に流れる過渡電流は、誘電領域１２からなるキャパシタ２１０の大きさと基板領域１１の抵抗成分の大きさで決まり、自由に設計することができる。この並列に接続された半導体スナバ回路２００の効果は３つある。
第１の効果は、半導体スナバ回路２００は電圧の過渡変動がないと動作しないため、スイッチング素子Ｓのスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができる点である。つまり、還流ダイオード１００に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。第２の効果は、還流ダイオード１００が逆回復動作に入ったときに、還流ダイオード１００に並列接続された半導体スナバ回路２００のキャパシタ成分及び抵抗成分が作用し、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することができ、サージ電圧そのものを低減できる点である。第３の効果は、半導体スナバ回路２００に流れた電流が基板領域１１の抵抗成分により電力消費されるため、寄生インダクタンスＬｓで生じたエネルギーが吸収され、振動現象が素早く収束される点である。
このように、第１の実施形態に係る半導体装置１０は、還流ダイオード１００が有する過渡損失及び導通損失を低減する性能を有すると同時に、半導体スナバ回路２００を用いることでユニポーラ動作に本質的な振動現象を解消できる。
ＲＣスナバ構成は一般的に知られた回路であるが、スナバ回路を半導体基体上に形成した半導体スナバ回路２００は、ユニポーラ動作若しくはユニポーラ動作と同等の動作を有する還流ダイオード１００と組み合わせることで、初めてスナバ回路として十分な機能を果たすことができる。従来、インバータ等の電力変換装置に一般的に用いられてきたシリコンからなるＰＮ接合ダイオードについては、電力容量の制限で半導体チップ上にスナバ回路を形成することは事実上困難であった。このため、ディスクリート部品であるフィルムコンデンサ等からなるキャパシタとメタルクラッド抵抗等からなる抵抗を電力変換装置の半導体パッケージの内側或いは外側のメイン電流が流れる経路に配置する必要があった。その理由として、スナバ回路が十分機能を果たすためには、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和するために、還流ダイオードに流れる逆回復電流と同程度の過渡電流が流れる静電容量を持つキャパシタが必要であること、及び、振動現象を減衰するために、そのキャパシタに流れる電流を電力消費可能な電力容量を有する抵抗が必要であること、が挙げられる。
上述したように、ＰＮ接合ダイオードは、還流する電流の大きさによって逆回復電流の大きさが変化し、上記一例ではユニポーラ動作のショットキーバリアダイオードに比べて１００倍の逆回復電流が発生する。還流ダイオードに流れる電流密度が更に大きくなったり、耐圧クラスが大きくなったりするほど、導通時に注入される過剰キャリアは増大し、逆回復電流も大きくなる。そのため、還流ダイオードがＰＮ接合ダイオードである場合、キャパシタを半導体チップ上に形成しようとすると、厚みは必要耐圧で制限されることから、ユニポーラ動作する還流ダイオードと比べて単純に計算してキャパシタの面積を１００倍にする必要がある。また、抵抗に関しても消費すべき電力が１００倍となるため体積を１００倍にする必要があり、結果として、スナバ回路に還流ダイオードの１００倍のチップサイズが必要となる。このため、電力変換装置におけるスナバ回路を半導体チップで形成することは事実上困難であった。
第１の実施形態においては、還流ダイオード１００に流れる過渡電流が、高々ドリフト領域２に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を静電容量の小さい半導体スナバ回路２００で形成する点が従来技術と異なる。更に、第１の実施形態で説明した構成により、過渡損失と導通損失を低減する機能と振動現象を抑制する機能の点で、従来技術にはない以下の新たな効果を奏する。
１つの効果は、ユニポーラ動作をする還流ダイオード１００に所定のキャパシタ容量及び抵抗値をもつ半導体スナバ回路２００を並列接続すると、その還流ダイオード１００が動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復電流は、逆バイアス電圧によって空乏層が生じた際に発生する過剰キャリアのみで構成されている。このため、還流動作時に流れていた電流の大きさによらず、毎回ほぼ一定の逆回復電流が流れる。また同様の理由で、還流ダイオードの動作温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れる。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、且つ振動現象を抑制することができる。これらは、一般的なＰＮ接合ダイオードとの組み合わせでは得られない効果である。
他の１つの効果は、スナバ回路を半導体スナバ回路２００で形成することで、例えば図３に示すように還流ダイオード１００の直近にスナバ回路を低インダクタンスで実装することができ、更に過渡損失を低減し且つ振動現象を抑制できる点である。これは、還流ダイオード１００にスナバ回路を並列接続する際に生じる寄生インダクタンスが小さいほど、半導体スナバ回路２００に過渡電流が流れやすく、還流ダイオード１００に流れる逆回復電流（Ｉｒ）の遮断速度（ｄＩｒ／ｄｔ）を緩和しやすくなること、及び、半導体スナバ回路２００のキャパシタ２１０に印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さいため、キャパシタ２１０の耐圧範囲でスイッチング時間を速くできることによる。このことから、第１の実施形態においては、従来のディスクリート部品であるフィルムコンデンサ等からなるキャパシタとメタルクラッド抵抗等からなる抵抗とを用いるスナバ回路の場合に比べて、寄生インダクタンスが低減される。これにより、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を適切に緩和し振動現象を抑制することができる。
また、半導体スナバ回路２００を還流ダイオード１００の直近に実装することは、不要なノイズ放射を低減することにもなる。例えばディスクリート部品のキャパシタと抵抗を用いるスナバ回路の場合では、還流ダイオード１００で発生した振動電流は、これらディスクリート部品を経由して還流ダイオード１００に戻る電流経路を通る。その際に抵抗により振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ回路２００で形成した場合には、還流ダイオード１００の直近に半導体スナバ回路２００を実装することにより、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。
更に、第１の実施形態に係る半導体装置１０においては、スナバ回路を半導体スナバ回路２００で形成することで、還流ダイオード１００と同様の実装工程を用いて電力変換装置を構成することができる。このため、簡便で且つ容易に振動現象を抑制することができるとともに、ディスクリート部品を使用したスナバ回路に比べて必要な体積も大幅に低減できる。
また、半導体スナバ回路２００の抵抗成分を半導体基体で形成し図３に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が可能である。
所定の耐圧を得る場合、還流ダイオード１００にワイドバンドギャップ半導体素子を採用して空乏層の厚みを小さくするほど、還流ダイオード１００自体の抵抗は小さく、これにより低導通損失を低減できる。その反面、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）が高くなり、且つ振動エネルギーが消費され難いため、振動現象がより顕著となる。一方、還流ダイオード１００としてシリコンからなるショットキーバリアダイオードを用いた場合には、本発明の効果として一定レベルの効果は得られるものの、ドリフト領域２の不純物濃度や厚みの制限により、炭化珪素材料に比べて還流ダイオード１００自体が大きな抵抗成分を有し、還流ダイオード１００自体で振動エネルギーを消費し減衰しやすい。
しかしながら、第１の実施形態に係る半導体装置１０では、還流ダイオード１００を炭化珪素等のワイドバンドギャップ半導体で構成することにより、より顕著に導通損失の低減と振動現象の緩和を両立することができる。つまり、第１の実施形態で一例としてあげたように、還流ダイオード１００を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。なお、第１の実施形態においては、還流ダイオード１００の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンド等のワイドギャップ半導体を用いても同様の効果を得ることができる。
逆回復動作時においても、図４に例示した実装構造にすることで、還流ダイオード１００が配置された２つの半導体チップの放熱性を向上することができる。
半導体スナバ回路２００としては、図１で示す単純なＲＣスナバ回路以外にも、例えば図１０に示すように、抵抗２２０に並列に接続するようにダイオード２３０を有する構成であってもよい。これは、少なくともキャパシタ２１０と抵抗２２０を有するように構成された半導体スナバ回路２００であれば、上記と同様の効果を得ることができるためである。
また、実装形態の一例として示した図３及び図４で示したセラミック基板等を用いた半導体パッケージ以外にも、例えば図１１に示すように、金属基材４２０をベースプレート代わりとなる支持基材及びカソード端子とし、絶縁性を有する絶縁板若しくは絶縁シートからなる絶縁層１４００によって冷却構造体１２００と金属基材４２０を絶縁させた実装形態を用いてもよいし、他の実装形態を用いてもよい。
また、還流ダイオード１００を配した還流ダイオードチップが２チップの場合だけでなく、図１２に示すように、還流ダイオードチップが３チップ若しくはそれ以上であってもよい。このとき、還流ダイオードチップ間にはスナバチップが配置される。つまり、還流ダイオード１００間に、半導体スナバ回路２００の少なくとも一部が配置される。
また、図３、図４、図１１、及び図１２ではカソード端子側の裏面電極４及び裏面電極１４を半田等により実装し、アノード端子側は金属配線３２０、３３０により配線する例を示したが、カソード端子及びアノード端子の両方を半田等により実装する方式としてもよい。カソード端子及びアノード端子の両方を半田等により実装することで冷却性能が向上する。このため、還流ダイオード１００の放熱性及び半導体スナバ回路２００の抵抗２２０の放熱性が増し、より高密度に実装することができる。
半導体スナバ回路２００のキャパシタ２１０を図１３〜図１６に示す構造、抵抗２２０を図１７、図１８に示す構造で形成しても良い。
図１３は、図６に示したシリコン酸化膜からなる誘電領域１２の代わりに、例えばＰ型の反対導電型領域１５を形成した場合を示している。図６に示した構成の場合では、還流ダイオード１００が逆回復動作する際に印加される電圧を、誘電領域１２のキャパシタ２１０に充電することで振動現象を抑制していた。これに対し、図１３に示した構成例では、Ｐ型の反対導電型領域１５とＮ型の基板領域１１との間に形成される空乏層をキャパシタ２１０として使用する。空乏層をキャパシタ２１０の成分として用いる利点は、シリコン酸化膜等の誘電領域１２に比べて、過渡電流による劣化が比較的少ない点である。つまり、長期信頼性の点で有利である。
また、基板領域１１に空乏層を形成する他の構成として、例えば図１４に示すように、基板領域１１上に、基板領域１１とショットキー接合を形成する金属材料からなる表面電極１３を形成する方法も採用できる。ショットキー接合以外にも、ヘテロ接合等の逆バイアス電圧が印加されると空乏層が形成される構成であれば、どのような構成でも同様の効果を得ることができる。
なお、図１３及び図１４の構成では、順バイアス時に順方向電流が流れることが懸念される。しかし、図１３及び図１４の基板領域１１の抵抗値は還流ダイオード１００のドリフト領域２の抵抗に比べて大きい。このため、電流の大部分は低抵抗の還流ダイオード１００に流れ、順バイアス時の導通損失にはほとんど影響しない。
図１５及び図１６に示すように、複数の領域を直列もしくは並列に形成してキャパシタ２１０を構成してもよい。図１５は、図６に示した誘電領域１２によるキャパシタ成分と、図１３に示した反対導電型領域１５を形成することで得られる空乏層によるキャパシタ成分とを直列に接続して、キャパシタ２１０を形成した例を示す。また、図１６は、誘電領域１２によるキャパシタ成分と、図１０に示した空乏層によるキャパシタ成分とを並列に接続して、キャパシタ２１０を形成した例を示している。いずれにしても、キャパシタ２１０を抵抗２２０と直列接続するように形成すれば、どのような領域でキャパシタ２１０を構成してもよい。
図１７は、図６に示した基板領域１１からなる抵抗２２０を、基板領域１１以外で形成した例を示している。図１７に示した構成例では、図６で用いた基板領域１１の代わりに、Ｎ+型の低抵抗基板で構成された低抵抗基板領域１６で形成し、抵抗２２０として、例えば多結晶シリコンからなる抵抗領域１７を誘電領域１２上に形成する。多結晶シリコンからなる抵抗領域１７の厚み及び不純物濃度を変えることで、抵抗２２０の抵抗値を自由に設定できる点が利点として挙げられる。つまり、支持基体として基板領域を選ぶ際にどのような基板を用いても半導体スナバ回路２００を形成できる。このため、材料選択等の自由度をあげることが可能となる。
なお、抵抗領域１７は多結晶シリコン以外でも、どのような材料を用いても良いが、抵抗領域１７をシリコンよりも高い絶縁破壊電界を持つ材料で構成するとなおよく、抵抗領域１７の製造プロセスを更に容易にする効果がある。例えば、逆回復時に還流ダイオード１００の両端にサージ電圧として１００Ｖが印加された場合、半導体スナバ回路２００においてキャパシタ２１０に過渡電流が流れるため、概ね抵抗２２０を構成する抵抗領域の両端にサージ電圧と同等の１００Ｖが印加される。このとき、抵抗領域には、その材料に応じた絶縁破壊電界と厚みから決まる絶縁破壊電圧以上の破壊耐圧が求められる。シリコンの場合、１００Ｖの破壊耐圧を持たせるためには、シリコンの絶縁破壊電界が約０．３ＭＶ／ｃｍなので３μｍ程度の厚さが必要になる。シリコンよりも高い絶縁破壊電界を持つポリ炭化珪素を抵抗領域に用いると、ポリ炭化珪素の絶縁破壊電界は約３．６ＭＶ／ｃｍなので、厚みをシリコンの１／１０程度に削減することができる。そのため、抵抗領域形成時の堆積時間を短縮でき、プロセスを容易にすることができる。また、炭化珪素のほうがシリコンよりも熱伝導率が３倍程度良いため、抵抗領域１７の放熱性をよくする効果もある。
図１８は抵抗２２０の成分として、図６で説明した基板領域１１と図１７で説明した抵抗領域１７を直列に接続した場合を示している。このように、抵抗２２０についても、キャパシタ２１０と直列接続するように形成されていれば、どのような領域で構成しても良い。
以上、第１の実施形態においては、半導体スナバ回路２００の支持基体としてシリコンからなる半導体材料を用いた場合を一例としてあげたが、例えば窒化シリコンや窒化アルミやアルミナ等の絶縁基板材料を基板領域として用いてもよい。図１９は一例として窒化シリコンからなる絶縁基板１８上にＮ-型の抵抗領域１９を形成した例を示している。このように、基板領域にシリコン等の半導体基体を用いなくても、チップ材料として半導体チップと同等に扱えて図３に示すように実装できる構成であれば、どのような構成でもよい。また、図１９においては、絶縁基板１８と抵抗領域１９とが接する場合を示しているが、絶縁基板１８と抵抗領域１９間に金属膜や半田等の接合材料が形成されていてもよい。
図２０及び図２１は、スナバ回路に用いるキャパシタの静電容量Ｃの大きさと、振動現象の抑制効果との関係、及びキャパシタに流れる過渡電流による損失の増加代との関係について、回路シミュレータを用いて計算した例である。スナバ回路の振動低減は、回路中の寄生インダクタンスＬｓ、還流ダイオードのキャパシタ成分の静電容量Ｃ０、及び、還流ダイオードに並列接続されたスナバ回路のキャパシタの静電容量Ｃと抵抗の抵抗値Ｒで構成された簡単な回路シミュレータで計算できる。本計算では、一例として、効果回路中の寄生インダクタンスＬｓ＝９９ｎＨ、抵抗値Ｒ＝４０Ωに固定して、容量比Ｃ／Ｃ０の大きさによって、振動現象の減衰時間やスナバ回路で発生する過渡損失の増加代の変化を計算した。なお、還流ダイオードのキャパシタ成分の静電容量Ｃ０は１５０ｐＦとした。
図２０は、容量比Ｃ／Ｃ０が０．００４倍〜４０倍までの振動現象の波形を示す。図２０に示すように、容量比Ｃ／Ｃ０が大きくなるほど、振動現象の減衰時間は小さくなる。特に、容量比Ｃ/Ｃ０が０．１倍前後から振動現象の減衰効果が顕著になっている。一方、容量比Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。
図２１の左側の軸は、スナバ回路がない場合において電圧若しくは電流振動が１／１０に減衰するまでの時間をｔ０とし、スナバ回路を追加した際にスナバ回路がない場合と同等の振動となるまでの時間をｔとした場合の振動現象収束時間比ｔ／ｔ０を示す。図２１の右側の軸は、還流ダイオードに流れる過度電流により発生する損失をＥ０、スナバ回路のキャパシタに流れる過度電流により発生する損失をＥとした場合の、過度損失の増加代Ｅ／Ｅ０を示す。過渡動作時にはキャパシタの静電容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタの静電容量Ｃは極力小さいほうが好ましい。
回路シミュレータ結果から、スナバ回路２００に含まれるキャパシタ２１０の静電容量は、還流ダイオード１００の遮断状態におけるキャパシタ成分の容量の大きさに比べて、1／１０倍以上１０倍以下の範囲で選択することが好ましい。これにより、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第１の実施形態で説明したどの構成例においても得ることができる。
以上に説明したように、第１の実施形態に係る半導体装置によれば、並列接続された還流ダイオード１００と半導体スナバ回路２００が隣接し、且つ複数の還流ダイオード１００間に半導体スナバ回路２００の少なくとも一部が配置されることによって小型化され、逆バイアス時に還流ダイオードに発生する振動現象の収束時間を短縮できる半導体装置を提供することができる。
（第２の実施形態）
以下に、第２の実施形態に係る半導体装置について説明する。以下では、第１の実施形態と同様の部分の説明は省略し、異なる特徴について詳しく説明する。
図２２に示すように、第２の実施形態に係る半導体装置１０Ａは、第１の実施形態で説明したユニポーラ動作若しくはユニポーラ動作と同等の動作をする還流ダイオード１００と、少なくともキャパシタ２１０と抵抗２２０を含む半導体スナバ回路２００に加え、還流ダイオード１００及び半導体スナバ回路２００に並列接続するスイッチング素子６００を更に備える。図２２に示した例では、半導体スナバ回路２００はキャパシタ２１０と抵抗２２０を直列接続したＲＣスナバ回路である。エミッタ端子３０１に、スイッチング素子６００のエミッタ端子、還流ダイオード１００のアノード端子、及び半導体スナバ回路２００の抵抗２２０が接続する。コレクタ端子４０１に、スイッチング素子６００のコレクタ端子、還流ダイオード１００のカソード端子、及び半導体スナバ回路２００のキャパシタ２１０が接続する。
第２の実施形態では、還流ダイオード１００、半導体スナバ回路２００、及びスイッチング素子６００が、それぞれ異なる半導体チップに形成された場合について説明する。また、第２の実施形態においては、還流ダイオード１００及びスイッチング素子６００を大電流用途に用いるために、還流ダイオード１００及びスイッチング素子６００の配置されるチップはそれぞれ複数である場合について説明する。
半導体スナバ回路２００の構成及び還流ダイオード１００の構成は、第１の実施形態と同じ構成を採用可能である。以下では、スイッチング素子６００が、例えばシリコンを半導体基体材料としたＩＧＢＴである場合について説明する。なお、ここでは、スイッチング素子６００が、エミッタ端子とコレクタ端子が互いに対面するように電極形成された、いわゆる縦型のＩＧＢＴである場合を例示的に説明する。
図２３は、図２２で示した還流ダイオード１００（例えば炭化珪素ショットキーバリアダイオード）と半導体スナバ回路２００（例えばシリコン半導体ＲＣスナバ）更にはスイッチング素子６００（例えばシリコンＩＧＢＴ）からなる半導体装置１０Ａについて、具体的な実装例を示した図である。図２３に示したように、第２の実施形態に係る半導体装置１０Ａを、図３に示した例と同様にセラミック基板を用いた半導体パッケージに実装することができる。
図２３に示した例では、金属膜４１０上に、還流ダイオード１００が配置された半導体チップ（還流ダイオードチップ、図中に符号１００で示す。）、半導体スナバ回路２００が配置された半導体チップ（スナバチップ、図中に符号２００で示す。）、及びスイッチング素子６００が配置された半導体チップ（スイッチング素子チップ、図中に符号６００で示す。）が２チップずつ配置される。図２３に示すように、還流ダイオードチップ間にスナバチップが配置され、スイッチング素子６００間にスナバチップが配置されている。
還流ダイオードチップ、スナバチップ及びスイッチング素子チップのそれぞれコレクタ端子４０１に接続される端子は、例えば半田やろう材等の接合材料を介して金属膜４１０に接するように配置されている。そして、還流ダイオードチップ、スナバチップ及びスイッチング素子チップのそれぞれエミッタ端子３０１に接続される端子は、例えばアルミニウムワイヤやアルミニウムリボン等の金属配線３２０、３３０、３５０を介して、金属膜３１０に接続される。更に、スイッチング素子６００のゲート端子は、金属配線７１０を介して、ゲート端子５１０に接続する金属膜７００に接続される。
図２３に示した半導体パッケージは、放熱性を向上し安定的に性能を発揮するために、例えば図２４及び図２５に示すような実装構造体に組み込まれて使用する。図２４は、図２３のXXIV−XXIV方向に沿った断面図であり、スイッチング素子６００が実装されている部分の実装構造の一例を示す。また、図２５は、図２３のXXV−XXV方向に沿った断面図であり、還流ダイオード１００が実装されている部分の実装構造の一例を示す。図２４及び図２５に示すように、絶縁基板５００の裏面側には、例えばエミッタ側の金属膜３１０やコレクタ側の金属膜４１０と同様の金属膜からなる裏面金属膜１０００が形成されている。
図２４及び図２５に示す実装構造体は、図４に示した実装構造体と同様の構成である。即ち、裏面金属膜１０００は、半導体パッケージの支持構造体としての機能と熱伝導の機能を有するベースプレート１１００上に形成されている。ベースプレート１１００は冷却構造体１２００と接する。既に述べたように、ベースプレート１１００及び冷却構造体１２００は直接接していても良いし、シリコングリース等の密着材料を介して接していても良い。図２４及び図２５に示した例では、冷却構造体１２００の所定部に水流路１３００が形成された水冷式の冷却構造の例を示したが、冷却構造は水冷式であっても空冷式であってもよい。
また、スイッチング素子６００、還流ダイオード１００及び半導体スナバ回路２００がそれぞれ配置されたスイッチング素子チップ、還流ダイオードチップ及びスナバチップの断面構造の一例を示したのが、それぞれ図２６、図５及び図６に示す断面構造図である。
図２６は、スイッチング素子６００が一般的なＩＧＢＴである例を示している。例えばシリコンを材料としたＰ+型の基板領域２１上に、Ｎ型のバッファ領域２２を介して、Ｎ-型のドリフト領域２３が形成された基板材料を用いたＩＧＢＴである。基板領域２１は、例えば抵抗率が数ｍΩｃｍ〜数十ｍΩｃｍ、厚さが数μｍ〜数百μｍ程度である。ドリフト領域２３は、例えばＮ型の不純物密度が１０13ｃｍ-3〜１０16ｃｍ-3、厚みが数十μｍ〜数百μｍである。
なお、素子構造や所要の耐圧により、抵抗率や不純物密度及び厚みが上記の範囲外となってもよいが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗を小さくすることが好ましい。第２の実施形態では、例えば不純物密度が１０14ｃｍ-3、厚みが５０μｍで耐圧が６００Ｖクラスであるドリフト領域２３を用いる。
バッファ領域２２はドリフト領域２３に高電界が印加された際に、基板領域２１とパンチスルーするのを防止するために形成される。第２の実施形態では一例として、基板領域２１を支持基材とした場合を説明しているが、バッファ領域２２やドリフト領域２３を支持基材としてもよい。バッファ領域２２は、基板領域と２１とドリフト領域２３とがパンチスルーしない構造であれば、特になくてもよい。
図２６に示すように、ドリフト領域２３中の表層部の一部にＰ型のウェル領域２４が形成され、ウェル領域２４中の表層部の一部にＮ+型エミッタ領域２５が形成されている。そして、ドリフト領域２３、ウェル領域２４及びエミッタ領域２５上に、例えばシリコン酸化膜からなるゲート絶縁膜２６が形成され、ゲート絶縁膜２６上に例えばＮ型の多結晶シリコンからなるゲート電極２７が配設されている。更に、ゲート絶縁膜２６に設けた開口部においてエミッタ領域２５及びウェル領域２４に接して、例えばアルミニウム材料からなるエミッタ電極２８が形成されている。エミッタ電極２８とゲート電極２７が互いに接しないように、例えばシリコン酸化膜からなる層間絶縁膜２９がエミッタ電極２８とゲート電極２７間に形成されている。また、基板領域２１とオーミック接続するようにコレクタ電極３０が形成されている。このように、図２６に示したスイッチング素子６００に採用可能なＩＧＢＴは、ゲート電極２７が半導体基体平面上に形成された所謂プレーナ型である。
図２３に示した還流ダイオードチップの断面構造図として図５に例示した還流ダイオード（ここではショットキーバリアダイオード）の構成は、第１の実施形態において説明したものと同様であるため、重複した説明を省略する。
図２３に示したスナバチップの断面構造図として図６に例示した半導体スナバ回路２００については、基本的な構成は第１の実施形態と同様とするものの、スナバ機能を効果的に発揮するためには、新たに並列接続されたスイッチング素子６００を考慮して、キャパシタ２１０と抵抗２２０を設定することが好ましい。ただし後述するように、還流ダイオード１００に逆回復電流が流れる場合においては、並列されたスイッチング素子６００は必ず遮断状態にある。このため、半導体スナバ回路２００のキャパシタ２１０及び抵抗２２０の設定は、第１の実施形態で説明した場合と同じように、還流ダイオード１００とスイッチング素子６００の遮断時の空乏容量に応じた設定で対応可能である。
つまり、基板領域１１については、抵抗２２０に必要な抵抗値の大きさに応じて、基板の抵抗率や厚みを設定する。例えば抵抗率が数ｍΩｃｍ〜数百Ωｃｍ、厚さが数十μｍ〜数百μｍ程度の基板領域１１を用いる。また、キャパシタ２１０の静電容量についても、必要耐圧を最低限満たし、且つ必要な静電容量が得られるように、誘電領域１２の厚みや面積を設定する。遮断状態時（高電圧印加時）に還流ダイオード１００及びスイッチング素子６００がそれぞれ充電される空乏容量の和に対して、１００分の１程度〜１００倍ぐらいの範囲でキャパシタ２１０を選択可能である。しかし、十分なスナバ機能を発揮し、且つ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね１０分の１程度〜１０倍程度の範囲でキャパシタ２１０を選ぶことが好ましい。第２の実施形態においては、還流ダイオード１００及びスイッチング素子６００の耐圧よりも高くなるように、例えば誘電領域１２の厚みを１μｍとし、キャパシタ２１０の静電容量が還流ダイオード１００及びスイッチング素子６００の遮断状態時に形成される空乏容量の和と同程度であるとする。
スイッチング素子６００が還流ダイオード１００及び半導体スナバ回路２００と並列に接続された第２の実施形態においても、後述するように、還流ダイオード１００に例えばショットキーバリアダイオードを用いた場合にユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、静電容量が小さく小サイズのキャパシタ２１０と抵抗２２０を有する半導体スナバ回路２００を並列接続することで、容易に且つ効果的に振動現象を抑制できる。つまり、バイポーラ動作する還流ダイオードの振動低減用のスナバ回路として、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗等の外付けディスクリート部品を配線する従来からの手法を用いる必要がない。また、既に述べたように、効果的にスナバ機能を発揮する設計式として一般的に知られているＣ＝１／（２πｆＲ）を満たすように、第２の実施形態においても、半導体スナバ回路２００のキャパシタ２１０と抵抗２２０を容易に設定することができる。
第２の実施形態に係る半導体装置１０Ａの動作について以下に説明する。
半導体装置１０Ａは、電力エネルギーの変換手段の１つとして一般的な図２７に示すような３相交流モータを動かす所謂インバータや、図２８に示すような所謂Ｈブリッジ等の電力変換装置に用いることができる。例えば図２７に示すインバータにおいては、上アームを形成する並列接続されたスイッチング素子Ｅと受動素子Ｂからなる半導体装置１０Ａと、下アームを形成する並列接続されたスイッチング素子Ｇと受動素子Ｆからなる半導体装置１０Ａとを、例えば４００Ｖの電源電圧（+Ｖ）に対して逆バイアス接続になるように直列に接続して使用される。この接続が３相分接続され、３相インバータを構成する。図２７で使用されるスイッチング素子及び受動素子について、電力変換装置に要求される電力容量若しくは電流容量に応じて、チップサイズやチップ数が決定され、高性能・小サイズ・低コストを兼ね備えた電力変換装置を実現する。
図２７に示した半導体装置１０Ａの動作モードは、上アーム又は下アームのどちらかのスイッチング素子がスイッチング動作した場合に、スイッチング動作していないアームのスイッチング素子及び受動素子が連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。ここで、図２７に示した３相のうち１相の動作を用いて半導体装置１０Ａの動作を説明する。更に、一例として下アームのスイッチング素子Ｇがスイッチング動作をし、上アームのスイッチング素子Ｅと受動素子Ｂとが還流動作をする場合について説明する。つまり、図２２に示した半導体装置１０Ａを１アームとして、２つのアームが上下に接続されている場合について説明する。また、以下においては、電力変換装置に高い電流容量が必要とされ、還流ダイオード１００、半導体スナバ回路２００及びスイッチング素子６００の配置された半導体チップが、１アームに付きそれぞれ２チップずつ使用される場合について説明する。
下アームのスイッチング素子Ｇがオンし、スイッチング素子Ｇに電流が流れている状態においては、上アームのスイッチング素子Ｅと受動素子Ｂは逆バイアス状態となり遮断状態になる。
導通状態にあるスイッチング素子Ｇに並列に接続されている受動素子Ｆにおいて、還流ダイオード１００及び半導体スナバ回路２００は遮断状態を維持する。還流ダイオード１００については、還流ダイオード１００であるショットキーバリアダイオードの両端にスイッチング素子Ｇのオン電圧程度の低い電圧が逆バイアスとして印加されるため、遮断状態である。また、図６に示す半導体スナバ回路２００については、キャパシタ２１０として機能する誘電領域１２は電圧が変化するときのみ動作するため、スイッチング素子Ｇのオン電圧程度の電圧が定常状態で印加された状態では遮断状態である。
つまり、下アームにおいては、スイッチング素子Ｇの導通時に、スイッチング素子Ｇに電流の大きさに応じた定常導通損失が発生する。この定常導通損失は熱として発生し、その熱は、半導体チップそのもの、もしくは半導体パッケージ全体、更には電力変換装置全体の性能低下につながる。これは、熱の上昇に伴う性能劣化であったり、耐熱温度を超えることによる破壊であったりする。このため、半導体装置１０Ａから発生した熱を速やかに放熱するための冷却装置が用いられる。
図２４に例示した実装構造においては、スイッチング素子６００で発生した熱は、コレクタ側の金属膜４１０、絶縁基板５００、裏面金属膜１０００、ベースプレート１１００、冷却構造体１２００の構造体を介して、水流路１３００の流体に放熱される。この放熱部にあたる水流路１３００までの放熱性が良いほど、スイッチング素子６００の損失の増加に伴うスイッチング素子６００の温度の上昇が抑えられる。つまり、スイッチング素子６００の最大温度を所定の温度に制限した場合、放熱性が良いほど、スイッチング素子６００の損失を許容でき、即ち、より大きな電流密度で電流を流すことができる。このことから、放熱性が高いほど、スイッチング素子６００の最大使用電流の範囲を拡大することができる。
第２の実施形態においても、第１の実施形態と同様に、放熱距離ｔは小さいほど放熱性能が高まり、また放熱距離ｔ間に形成される構造材料の熱抵抗特性が小さいほど放熱性能が高まる。一方、チップ間距離ｄが大きいほど放熱性が高まるが、実装面積が増えてしまうために小型化・低コスト化の面では不利になってしまう。所定の熱源からの熱拡散は４５度の角度で広がるように近似されるため、放熱距離ｔに対してチップ間距離ｄの大きさが約２倍以上であれば、各熱源間の熱の干渉が起こりにくい。
第２の実施形態においては、実装面積を無駄に増やさずに、スイッチング素子６００の配置されたスイッチング素子チップを複数含む半導体装置１０Ａの放熱性を向上するチップ実装配置を採用している。上述したように、スイッチング素子６００は、ターンオン時並びに定常導通時に相応の損失が生じ発熱するが、半導体スナバ回路２００は、還流ダイオード１００に比べてターンオン時の過渡動作時の損失が小さく、且つ定常導通時にはほとんど損失がないことから、ほとんど発熱しない。
また、第２の実施形態においては、図２２及び図２４に示すように、スイッチング素子６００を配置した２つのスイッチング素子チップの間に、半導体スナバ回路２００が配置されたスナバチップが実装されている。このため、実装するチップ間の距離が製造バラつきに対応する余裕代のみである最も高密度な実装の場合でも、熱源となるスイッチング素子６００同士を、少なくともスナバチップの幅以上に離して実装することができる。このため、例えば、スナバチップをスイッチング素子チップ間に実装せずに、スイッチング素子チップのどちらかのみに隣接させて実装した場合に比べて、スイッチング素子チップの放熱性を向上することができる。更に、図２４に示したように、放熱距離ｔに対してチップ間距離ｄの大きさを２倍以上にすれば、各熱源となるスイッチング素子６００間の熱の干渉が起こりにくいため、より放熱性能が高まる。このことにより、最小限度の実装面積で高い冷却効率を得ることができる。
このように、第２の実施形態に係るスイッチング素子６００及び半導体スナバ回路２００の動作メカニズムにあった実装配置とすることで、第２の実施形態に係る半導体装置１０Ａの性能を更に向上することができる。
上アームのスイッチング素子Ｅと受動素子Ｂについても、スイッチング素子Ｇが導通時において、電源電圧程度の逆バイアス電圧が印加されているため、遮断状態を維持する。これは、図２６に示すスイッチング素子６００であるＩＧＢＴについては、エミッタ端子３０１とコレクタ端子４０１間に逆バイアス電圧が印加されるため、ドリフト領域２３中にはウェル領域２４とのＰＮ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。また、図５に示した還流ダイオード１００であるショットキーバリアダイオードにおいては、表面電極３と裏面電極４間に逆バイアス電圧が印加されるため、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。図６に示した半導体スナバ回路２００も、キャパシタ２１０として機能する誘電領域１２が高電圧により充電された状態になり、遮断状態を維持する。
このように、下アームのスイッチング素子Ｇが導通状態の時には、上下アーム共に受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
次に、下アームのスイッチング素子Ｇがターンオフして遮断状態に移行する場合について説明する。
図２７に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオフする際に、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Ｇの電圧上昇が起こる。
一方、ターンオフするスイッチング素子Ｇに並列に接続されている受動素子Ｆには過渡電流が流れる。つまり、スイッチング素子Ｇの出力電圧上昇に伴って、受動素子Ｆに印加される電圧が、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧に変化し、これにより還流ダイオード１００及び半導体スナバ回路２００共に、電圧変化の速度に応じた過渡電流が流れる。
即ち、図５に示す還流ダイオード１００においては、印加電圧の上昇に伴って表面電極３側からドリフト領域２中に空乏層が広がり、電子が裏面電極４側に過渡電流として流れる。図６に示す半導体スナバ回路２００においては、キャパシタ２１０の静電容量として働く誘電領域１２が印加電圧に応じて充電されるため、過渡電流が流れる。このとき、半導体スナバ回路２００の誘電領域１２におけるキャパシタ容量の充電作用によって、スイッチング素子Ｇのコレクタ−エミッタ間に生じる過渡的な電圧上昇が緩和され、回路中に含まれる寄生インダクタンスによるサージ電圧の発生が抑制される。つまり、第２の実施形態においては、スイッチング素子６００を還流ダイオード１００及び半導体スナバ回路２００と並列接続することにより、スイッチング素子６００がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧が低減され、より安定した動作を実現することができる。
そして、スイッチング素子６００の電圧上昇後、電流は所定の速度で遮断する。このとき、第２の実施形態で一例として挙げたＩＧＢＴでは、導通時に基板領域２１から注入されたホール電流の影響で電流の遮断速度は制限され損失は生じるものの、電流遮断による振動現象は起こりにくく、結果として安定動作する。そして、スイッチング素子６００の電流が遮断された後は、下アームのスイッチング素子Ｇ及び受動素子Ｆは定常オフ状態となり、遮断状態を維持する。
スイッチング素子６００のターンオフ動作時においても、図２４に例示した実装構造にすることで、スイッチング素子６００からなる２つのスイッチング素子チップの放熱性を向上することができる。
一方、上アームのスイッチング素子Ｅと並列に接続されている受動素子Ｂは、スイッチング素子Ｇのターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。即ち、図５に示した還流ダイオード１００のドリフト領域２中に広がっていた空乏層が後退し、表面電極３とドリフト領域２との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加され、還流ダイオード１００は導通状態となる。このとき、還流ダイオード１００に流れる電流は、ドリフト領域２中をほぼ裏面電極４側から供給される電子電流のみで構成されており、還流ダイオード１００はユニポーラ動作をする。
また、図６に示す半導体スナバ回路２００においても、還流ダイオード１００と同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、誘電領域１２に充電されていた電荷が放電され、過渡電流が流れる。しかしながら第２の実施形態では、誘電領域１２のキャパシタ容量が、還流ダイオード１００及びスイッチング素子６００の遮断時に形成される空乏容量と同程度であり、非常に小さい。このため、放電によって流れる過渡電流の大きさは、半導体スナバ回路２００に並列接続された還流ダイオード１００に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。
また、受動素子Ｂに並列接続されているスイッチング素子Ｅについても、コレクタ−エミッタ間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御され、更に基板領域２１とバッファ領域２２間のＰＮ接合が逆バイアス状態となるため、オフ状態を維持する。ただし、コレクタ−エミッタ間の電圧状態が変位するため、スイッチング素子６００中のドリフト領域２３中に生じていた空乏層の容量変化に伴うキャパシタの放電による過渡電流は流れる。しかし、半導体スナバ回路２００と同様に、この過渡電流はスイッチング素子６００と並列接続された還流ダイオード１００に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ回路２００及びスイッチング素子６００は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態と定常状態に移行するため遮断状態となり、還流ダイオード１００のみが導通状態となる。
第２の実施形態において、還流ダイオード１００が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されている場合、一般的なシリコン材料からなるＰＮ接合ダイオードに比べて、ドリフト領域２の抵抗を低く形成することができる。このため、順バイアス導通時の導通損失を低減しているが、この導通時に、還流ダイオード１００は電流の大きさに応じて定常導通損失が発生する。この定常導通損失は熱として発生するため、半導体装置１０Ａから発生した熱を速やかに放熱するための冷却装置が用いられる。
既に述べたように、図２５に例示した実装構造においては、還流ダイオード１００で発生した熱は、金属膜４１０、絶縁基板５００、裏面金属膜１０００、ベースプレート１１００、冷却構造体１２００の構造体を介して、水流路１３００の流体に放熱される。この放熱部にあたる水流路１３００までの放熱性が良いほど、還流ダイオード１００の損失の増加に伴う還流ダイオード１００の温度の上昇が抑えられる。つまり、還流ダイオード１００の最大温度を所定の温度に制限した場合、放熱性が良いほど、還流ダイオード１００の損失を許容でき、より大きな電流密度で電流を流すことができる。このことから、放熱性が高いほど、還流ダイオード１００の最大使用電流の範囲を拡大することができる。
次に、下アームのスイッチング素子Ｇがターンオンし、再びスイッチング素子Ｇがオン状態に移行する動作について説明する。
図２７に示したモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオンする際には、電流上昇と電圧低下の位相がずれる。このため、比較的高い電圧が印加された状態で、スイッチング素子Ｇに電流が流れ始める。スイッチング素子Ｇに並列接続されている受動素子Ｆには過渡電流が流れる。これは、スイッチング素子Ｇに電流が流れてコレクタ−エミッタ間の電圧が低下するのに伴って、受動素子Ｆに印加される電圧が電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧に変化し、この電圧変化の速度に応じた過渡電流が還流ダイオード１００及び半導体スナバ回路２００に流れる。このとき、図５に示す還流ダイオード１００においては、電圧の減少に伴ってドリフト領域２中に広がっていた空乏層は表面電極３側に徐々に狭まり、裏面電極４側からドリフト領域２中に電子が過渡電流として流れる。また、図６に示す半導体スナバ回路２００においては、キャパシタ容量として働く誘電領域１２が印加電圧の減少と共に放電されるため過渡電流が流れる。
この過渡電流は、還流ダイオード１００及び半導体スナバ回路２００と並列接続するスイッチング素子６００に流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ回路２００及び還流ダイオード１００は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子６００のみが導通状態となる。
一方、上アームのスイッチング素子Ｅと並列に接続されている受動素子Ｂは、下アームのスイッチング素子Ｇのターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図５に示すショットキーバリアダイオードにおいては、裏面電極４側からドリフト領域２中に供給される電子による電子電流が順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、更には、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が広がり遮断状態へと移行する。
導通状態から遮断状態に移行する際に、還流ダイオード１００の素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動素子Ｂ及び下アームのスイッチング素子Ｇに過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生する。このことから、還流ダイオード１００で発生する逆回復電流は極力小さいほうがよい。
第２の実施形態において、還流ダイオード１００を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成した場合、一般的なシリコンで形成されたＰＮ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
更に、第２の実施形態は、受動素子がショットキーバリアダイオードのみで構成されている従来技術の場合には本質的に解決できなかった、ユニポーラ動作に起因する逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。即ち、第２の実施形態では、還流ダイオード１００において順バイアス電流が減少してゼロになると、ドリフト領域２中に逆バイアス電圧による空乏層が形成され、過剰キャリアで構成される逆回復電流が流れ始める。この逆バイアス電圧が印加されるのとほぼ同時に、スイッチング素子６００及び半導体スナバ回路２００中の誘電領域１２からなるキャパシタ２１０にも同等の逆バイアス電圧が印加され、スイッチング素子６００及び半導体スナバ回路２００中にも相応の過渡電流が流れ始める。この半導体スナバ回路２００に流れる過渡電流は、誘電領域１２からなるキャパシタの大きさと基板領域１１の抵抗成分の大きさで決まり、自由に設計することができる。
この並列に接続された半導体スナバ回路２００の効果は、第１の実施形態で説明したように３つある。即ち、（１）還流ダイオード１００に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる；（２）還流ダイオード１００が逆回復動作に入ったときにサージ電圧そのものを低減できる；（３）寄生インダクタンスＬｓで生じたエネルギーが吸収され、振動現象を素早く収束することができる。
このように、第２の実施形態に係る半導体装置１０Ａにおいては、還流ダイオード１００が有する過渡損失ならびに導通損失を低減する性能を有すると同時に、半導体スナバ回路２００を用いることでユニポーラ動作に起因する振動現象を解決することができる。
本発明の第２の実施形態においては、還流ダイオード１００及びスイッチング素子６００に流れる過渡電流が、高々ドリフト領域２及びドリフト領域２３に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を静電容量の小さい半導体スナバ回路２００で形成している点が従来技術と異なる。更に、第２の実施形態で説明した構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない以下の新たな効果を奏する。
１つの効果は、ユニポーラ動作をする還流ダイオード１００及びスイッチング素子６００に所定のキャパシタ容量及び抵抗値をもつ半導体スナバ回路２００を並列接続すると、還流ダイオード１００が動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復時に発生する逆回復電流は、逆バイアス電圧によって還流ダイオード１００及びスイッチング素子６００に空乏層が生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎回ほぼ一定の逆回復電流が流れる。同様の理由で、還流ダイオード１００は動作温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れる。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、且つ振動現象を抑制することができる。これらは、一般的なＰＮ接合ダイオードとの組み合わせでは得られない効果である。
他の効果は、図２３に示すようにスナバ回路を半導体スナバ回路２００で形成することで、還流ダイオード１００及びスイッチング素子６００の直近に低インダクタンスで半導体スナバ回路２００を実装することができ、更に過渡損失を低減し且つ振動現象を抑制できる点である。これは、既に述べたように、寄生インダクタンスが小さいほどスナバ回路に流れる過渡電流が流れやすく、還流ダイオードに流れる逆回復電流の遮断速度を緩和しやすいこと、及び、キャパシタの耐圧範囲でスイッチング時間を速くできることによる。したがって、第２の実施形態においても、ディスクリート部品のキャパシタや抵抗を用いる従来のスナバ回路の場合に比べて寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度を適切に緩和し振動現象を抑制することができる。
また、既に述べたように、スナバ回路を還流ダイオードの直近に実装することにより、不要なノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。
更に、第２の実施形態においては、スナバ回路を半導体スナバ回路２００で形成することで、還流ダイオード１００及びスイッチング素子６００と同様の実装工程を用いて電力変換装置を構成することができる。このため、簡便で且つ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。
また、半導体スナバ回路２００の抵抗成分を半導体基体で形成し図２３に示すような半導体パッケージに直接実装することができる。このため、高い放熱性を得ることができる。その結果、外付けの抵抗等を使用する場合に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。
また、第１の実施形態で例示したように、還流ダイオード１００を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。つまり、還流ダイオード１００を炭化珪素等のワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。還流ダイオード１００の半導体材料に、炭化珪素以外の窒化ガリウムやダイヤモンド等のワイドギャップ半導体を用いても、同様の効果を得ることができる。
逆回復動作時においても、図２５に例示した実装構造にすることで、還流ダイオードチップが２つの場合でも、放熱性を向上することができる。
また、第２の実施形態においても、第１の実施形態で説明した図１０に示した構成に対応する、抵抗２２０とダイオード２３０が並列接続する構成であってもよい。これは、キャパシタ２１０と抵抗２２０を少なくとも有するように構成された半導体スナバ回路２００であれば、上記と同様の効果を得ることができるためである。
また、実装形態についても、第１の実施形態と同様に、図１１に対応する実装形態を用いてもよいし、他の実装形態を用いてもよい。また、第２の実施形態においては、還流ダイオードチップ、スナバチップ及びスイッチング素子チップがそれぞれ２チップずつの場合を説明したが、図１２に対応するように、還流ダイオードチップやスイッチング素子チップがそれぞれ３チップ以上であってもよい。また、コレクタ端子及びエミッタ端子の両面を半田等で実装する方式としてもよい。両面を半田等で実装することで冷却性能が向上するため、還流ダイオード１００の放熱性及び半導体スナバ回路２００の抵抗２２０の放熱性が増すため、より高密度に実装することができる。
また、第２の実施形態の説明において、半導体スナバ回路２００の構造の一例として図６を参照して説明したが、第１の実施形態と同様に、キャパシタ２１０を図１３〜図１６に示した構造で形成し、抵抗２２０を図１３、１４に示した構造で形成してもよい。
また、第２の実施形態においても、半導体スナバ回路２００の支持基体としてシリコンからなる半導体材料を用いた場合を一例としてあげたが、例えば図１９に示したように、窒化シリコンや窒化アルミやアルミナ等の絶縁基板材料を基板領域として用いてももちろんよい。なお、図１９においては、絶縁基板１８と抵抗領域１９とが接する場合を示しているが、それらの間に金属膜や半田等の接合材料が形成されていてもよい。
第１の実施形態において図２０及び図２１を参照して説明したのと同様に、スナバ回路に用いるキャパシタの静電容量Ｃ、及び遮断状態における還流ダイオードとスイッチング素子とのキャパシタ成分の総和の静電容量Ｃ０であるとき、容量比Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、容量比Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、過渡動作時には、スナバ回路に形成するキャパシタの静電容量の大きさに比例する過渡電流によって損失Ｅが発生するため、キャパシタ２１０の静電容量の大きさは極力小さいことが好ましい。
このことから、第２の実施形態で用いる半導体スナバ回路２００のキャパシタ２１０の静電容量は、還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の総和に比べて、1０分の１倍以上１０倍以下の範囲に選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第２の実施形態で説明したどの構成例においても得ることができる。
（第３の実施形態）
第３の実施形態においては、第２の実施形態で説明した還流ダイオード１００、半導体スナバ回路２００及びスイッチング素子６００が並列接続した構成において、還流ダイオード１００及びスイッチング素子６００がそれぞれショットキーバリアダイオード及びＩＧＢＴ以外の素子で構成された場合について説明する。図２９は図５に対応する還流ダイオード１００の断面構造の一例を示し、図３０は図２６に対応するスイッチング素子６００の断面構造の一例を示す。以下では、第１の実施形態若しくは第２の実施形態と同様の部分の説明は省略し、異なる特徴ついて詳しく説明する。
図２９に示す還流ダイオード１００は、例えば炭化珪素のポリタイプが４ＨタイプのＮ+型である基板領域４１上にＮ-型のドリフト領域４２が形成された基板材料で構成されている。基板領域４１は、例えば抵抗率が数ｍΩｃｍ〜数十ｍΩｃｍ、厚さが数十μｍ〜数百μｍ程度である。
ドリフト領域４２は、例えばＮ型の不純物密度が１０15ｃｍ-3〜１０18ｃｍ-3、厚みが数μｍ〜数十μｍである。なお、素子構造や所要の耐圧により、抵抗率や不純物密度及び厚みが上記の範囲外となってももちろんよいが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにすることが好ましい。第３の実施形態では、例えば不純物密度が１０16ｃｍ-3、厚みが５μｍ、耐圧が６００Ｖクラスであるドリフト領域４２を用いる。
なお、以下では、半導体基体が基板領域４１とドリフト領域４２の二層からなる基板の場合について説明するが、抵抗率の大きさが上記の一例によらない基板領域４１のみで形成された基板を使用してもかまわないし、多層の基板を使用してもかまわない。また、一例として耐圧が６００Ｖクラスの場合を説明しているが、耐圧クラスはこれに限定されない。
ドリフト領域４２の基板領域４１との接合面に対向する主面に接上に、炭化珪素よりもバンドギャップの小さい多結晶シリコンからなるヘテロ半導体領域４３が堆積されている。炭化珪素からなるドリフト領域４２と多結晶シリコンからなるヘテロ半導体領域４３というバンドギャップが異なる材料の接合部にヘテロ接合ダイオードが形成され、この接合界面にエネルギー障壁が存在する。ヘテロ接合ダイオードでは、ヘテロ半導体領域４３の不純物密度を変えることで、ヘテロ接合部のエネルギー障壁の高さを制御することができる。このため、必要な耐圧に応じて、最適な障壁高さを設定することができる。ここでは、一例としてヘテロ半導体領域４３が、Ｐ型不純物密度が１０19ｃｍ-3、厚みが０．５μｍであるとする。
また、図２９に示すように、ヘテロ半導体領域４３上に表面電極４４が形成され、基板領域４１と接して裏面電極４５が形成されている。表面電極４４はアノード端子３０２として外部電極と接続するため、最表面にアルミニウム、銅、金、ニッケル、銀等の金属材料を用いた多層構造としてもよい。一方、裏面電極４５は基板領域４１とオーミック接続する電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料等が挙げられ、裏面電極４５はカソード端子４０２として外部電極と接続する。このように、図２９に示す還流ダイオード１００は、表面電極４４がアノード端子、裏面電極４５がカソード端子である縦型のダイオードとして機能する。
一方、図３０は、スイッチング素子６００が炭化珪素からなるＭＯＳＦＥＴである例を示す。図３０において、例えば炭化珪素のポリタイプが４ＨタイプのＮ+型である基板領域５１上にＮ-型のドリフト領域５２を形成した基板材料が用いられている。基板領域５１は、例えば抵抗率が数ｍΩｃｍ〜数十ｍΩｃｍ、厚さが数μｍ〜数百μｍ程度である。
ドリフト領域５２は、例えばＮ型の不純物密度が１０14ｃｍ-3〜１０17ｃｍ-3、厚みが数μｍ〜数十μｍである。一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗が小さいことが好ましい。例えば不純物密度が２×１０16ｃｍ-3、厚みが５μｍ、耐圧が６００Ｖクラスのドリフト領域５２が採用可能である。第３の実施形態では、一例として基板領域５１を支持基材とした場合を説明するが、ドリフト領域５２を支持基材としても良い。
ドリフト領域５２中の表層部の一部にＰ型のウェル領域５３が形成され、ウェル領域５３中の表層部の一部にＮ+型ソース領域５４が形成されている。そして、ドリフト領域５２、ウェル領域５３及びソース領域５４の表層部上に、例えばシリコン酸化膜からなるゲート絶縁膜５５が形成され、例えばＮ型の多結晶シリコンからなるゲート電極５６がゲート絶縁膜５５上に配設されている。
更に、ゲート絶縁膜５５に設けた開口部においてソース領域５４及びウェル領域５３と接して、例えばアルミニウム材料からなるソース電極５７が形成されている。ソース電極５７とゲート電極５６とが接しないように、例えばシリコン酸化膜からなる層間絶縁膜５８がソース電極５７とゲート電極５６間に形成されている。また、基板領域５１とオーミック接続するドレイン電極５９が形成されている。このように、図３０に示したＭＯＳＦＥＴは、ゲート電極５６が半導体基体平面上に形成された所謂プレーナ型である。
第３の実施形態の説明では、図２９に示した還流ダイオード１００と図３０に示したスイッチング素子６００とを、図６に示した半導体スナバ回路２００と並列接続して使用する場合を例示的に説明する。このとき、スナバ機能を効果的に発揮するために、還流ダイオード１００とスイッチング素子６００の遮断状態におけるキャパシタ容量を考慮して、誘電領域１２によるキャパシタ、及び基板領域１１による抵抗を設定することが好ましい。第１の実施形態及び第２の実施形態と同様に、第３の実施形態においても、例えば還流ダイオード１００及びスイッチング素子６００の耐圧よりも高くなるように例えば厚みは１μｍとし、キャパシタ２１０の静電容量が還流ダイオード１００及びスイッチング素子６００の遮断状態時に形成される空乏容量の和と同程度であるとする。
第３の実施形態の動作について、第２の実施形態と同様に図２７に示したインバータの動作に対応させて、以下に説明する。
図２７に示した下アームのスイッチング素子Ｇがオンし、スイッチング素子Ｇに電流が流れている状態においては、上アームのスイッチング素子Ｅと受動素子Ｂは逆バイアス状態となり遮断状態になる。
導通状態にあるスイッチング素子Ｇは、炭化珪素材料からなるＭＯＳＦＥＴで構成されているため、第２の実施形態で説明したＩＧＢＴに比べて、低オン抵抗で導通する。これは、炭化珪素材料のバンドギャップがシリコン材料に比べて約３倍大きく、最大絶縁電界が約１桁大きいため、ドリフト領域５２の厚みを小さく且つ不純物濃度大きくできるためである。このため、ＩＧＢＴのようなバイポーラ型の動作とせずとも、ドリフト領域５２の抵抗を低くすることができる。
また、導通状態にあるスイッチング素子Ｇと並列接続されている受動素子Ｆにおいて、還流ダイオード１００及び半導体スナバ回路２００は遮断状態を維持する。還流ダイオード１００であるヘテロ接合ダイオードが遮断状態を維持するのは、スイッチング素子Ｇのオン電圧程度と低い逆バイアス電圧が還流ダイオード１００の両端に印加されるためである。また、半導体スナバ回路２００が遮断状態を維持するのは、キャパシタ２１０として機能する誘電領域１２は電圧が変化するときのみ動作するため、スイッチング素子Ｇのオン電圧程度の電圧が定常状態で印加された状態では遮断状態となるためである。
一方、上アームのスイッチング素子Ｅと受動素子Ｂについても、電源電圧程度の逆バイアス電圧が印加されているため、遮断状態を維持する。スイッチング素子６００であるＭＯＳＦＥＴでは、ソース端子３０２とドレイン端子４０２間に逆バイアス電圧が印加されるため、ウェル領域５３とのＰＮ接合部から伸びた空乏層がドリフト領域５２中に形成され、遮断状態が維持される。また、還流ダイオード１００であるヘテロ接合ダイオードが遮断状態を維持するのは、表面電極４４と裏面電極４５間に逆バイアス電圧が印加されるため、ドリフト領域４２とヘテロ半導体領域４３間のヘテロ接合面からドリフト領域４２中に空乏層が伸びるためである。半導体スナバ回路２００も、キャパシタ２１０として機能する誘電領域１２が高電圧により充電された状態になり、遮断状態を維持する。
このように、下アームのスイッチング素子Ｇが導通状態の時には、上下アームの受動素子は第２の実施形態と同様に機能する。
次に、下アームのスイッチング素子Ｇがターンオフして遮断状態に移行する場合について説明する。
図２７に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオフする際には、電圧上昇と電流遮断の位相がずれる。このため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Ｇの電圧上昇が起こる。
スイッチング素子Ｇと並列接続されている受動素子Ｆでは、還流ダイオード１００及び半導体スナバ回路２００それぞれに過渡電流が流れる。これは、スイッチング素子Ｇの電圧上昇に伴って、受動素子Ｆに印加される電圧が、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧に変化するため、その電圧変化の速度に応じた過渡電流が流れるためである。即ち、還流ダイオード１００においては、電圧の上昇に伴ってヘテロ半導体領域４３側からドリフト領域４２中に空乏層が広がる際に、電子が裏面電極４５側に過渡電流として流れる。半導体スナバ回路２００においては、キャパシタ２１０として働く誘電領域１２が印加電圧に応じて充電されるため、過渡電流が流れる。
上記のように、半導体スナバ回路２００の誘電領域１２におけるキャパシタ容量の充電作用によって、スイッチング素子Ｇのコレクタ−エミッタ間に生じる過渡的な電圧上昇が緩和され、回路中に含まれる寄生インダクタンスによるサージ電圧の発生が抑制される。つまり、第３の実施形態においては、還流ダイオード１００及び半導体スナバ回路２００をスイッチング素子６００と並列接続することで、スイッチング素子６００自体がターンオフ動作する際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減することができる。
炭化珪素からなるＭＯＳＦＥＴでは、電圧上昇後、電流は急峻に遮断される。これは、第２の実施形態で説明したＩＧＢＴとは異なり、導通時にＭＯＳＦＥＴがユニポーラ動作をしているため、電圧の上昇によって空乏層から吐き出された電子電流が空乏層の伸びの速さに応じて遮断されるためである。つまり、スイッチング素子６００が炭化珪素からなるＭＯＳＦＥＴであることによって、導通時においては低オン抵抗を実現できるものの、スイッチング素子の遮断性能の速さによって、スイッチング素子６００自体のターンオフ時に振動現象が生じやすい。更に、オン抵抗が小さいため振動現象がなかなか減衰しないという問題が生じる。
しかし、第３の実施形態においては、スイッチング素子６００が炭化珪素からなるＭＯＳＦＥＴであっても、スイッチング素子６００と並列に半導体スナバ回路２００が配置されているため、効果的に振動現象を緩和することができる。つまり、スイッチング素子６００の電流が遮断された際に、回路中の寄生インダクタンスと共振して電流及び電圧に振動現象が始まるものの、半導体スナバ回路２００の誘電領域１２からなるキャパシタ２１０にも同等の電圧が印加され、相応の過渡電流が流れ始める。すると、キャパシタ２１０及び抵抗２２０によって電流振動の傾き（ｄＩ／ｄｔ）が緩和され、基板領域１１の抵抗成分により寄生インダクタンスＬｓに生じたエネルギーが消費されるため、振動現象を素早く収束できる。このことから、第３の実施形態のように、スイッチング素子６００がユニポーラ型で高速遮断性能を有している場合にも、振動現象を抑制することができる。
また、スイッチング素子６００が導通損失のより小さいワイドギャップ半導体からなり、振動現象が減衰しにくい構成であっても、導通損失を悪化させることなく、容易に振動現象を減衰させることができる。このように、第３の実施形態においては、スイッチング素子６００における導通損失と過渡損失の抑制を高い次元で両立できるような構成、即ち、スイッチング素子６００が、高速動作が可能なユニポーラ型のスイッチング素子であることや低オン抵抗が実現できるワイドバンドギャップ半導体である場合に、更に高い効果を引き出すことができる。
スイッチング素子６００の電流が遮断した後は、下アームのスイッチング素子Ｇ及び受動素子Ｆは定常オフ状態となり、遮断状態を維持する。
一方、上アームのスイッチング素子Ｅと並列に接続されている受動素子Ｂは、下アームのスイッチング素子Ｇのターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図２９に示す還流ダイオード１００のドリフト領域４２中に広がっていた空乏層が後退し、ヘテロ半導体領域４３とドリフト領域４２との間に形成されているヘテロ接合部にヘテロ障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。ヘテロ接合ダイオードにおいては、ヘテロ接合部からドリフト領域４２側及びヘテロ半導体領域４３側にそれぞれ広がる内蔵電位の和によって決まる電圧降下で順方向電流が流れるものの、価電子帯側の正孔に対するヘテロ障壁が大きいため、電流はドリフト領域４２中を裏面電極４５側から供給される電子電流のみでほぼ構成されており、ユニポーラ動作をする。このとき、第２の実施形態で説明したショットキーバリアダイオードでは、ショットキー障壁高さが表面電極１３のショットキーメタル固有の仕事関数差で一義的に決まる為、所定の耐圧を得るために、ドリフト領域４２の不純物濃度や厚みが制限される。これに対し、第３の実施形態においては、ヘテロ接合ダイオードのヘテロ障壁の高さをヘテロ半導体領域４３の不純物濃度を制御することによって変えることができるため、ドリフト領域４２の抵抗をより低抵抗にすることができる。つまり、導通時の損失をより低減することができる。
また、図６に示す半導体スナバ回路２００においては、還流ダイオード１００が逆バイアス状態から順バイアス状態に移行する際に、誘電領域１２に充電されていた電荷が過渡電流として放電される。第３の実施形態では、誘電領域１２によるキャパシタ２１０としての静電容量が還流ダイオード１００及びスイッチング素子６００に形成されていた空乏容量と同程度と小さい。このため、放電によって過渡電流は流れるものの、半導体スナバ回路２００に並列接続する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。半導体スナバ回路２００は、過渡電流が流れた後は定常状態に移行し電流は遮断される。
受動素子Ｂに並列接続されているスイッチング素子Ｅについても、ドレイン−ソース間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号がオフ状態を維持するように制御されること、及び、ウェル領域５３とドリフト領域５２間のＰＮ接合が順バイアス状態となるものの、内蔵電位が２〜３Ｖと大きいことから、オフ状態を維持する。ただし、ドレイン−ソース間の電圧状態が変化するため、スイッチング素子６００のドリフト領域５２中に生じていた空乏層の容量変化に伴う放電による過渡電流は流れる。しかし、この過渡電流は、放電により半導体スナバ回路２００に流れる過渡電量と同様に、還流ダイオード１００に流れる順バイアス電流に比べるとほとんど影響がない大きさである。このように、上アームの半導体スナバ回路２００及びスイッチング素子６００は、過渡電流が流れた後は定常状態に移行し電流は遮断され、還流ダイオード１００のみが導通状態となる。
次に、下アームのスイッチング素子Ｇがターンオンし、再びスイッチング素子Ｇがオン状態に移行する動作について説明する。
既に説明したように、図２７に示したモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオンする際には、比較的高い電圧が印加された状態でスイッチング素子Ｇに電流が流れ始める。スイッチング素子Ｇに電流が流れてドレイン−ソース間の電圧が低下するのに伴って、受動素子Ｆに印加される電圧が電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧に変化する。この電圧変化の速度に応じた過渡電流が、受動素子Ｆの還流ダイオード１００及び半導体スナバ回路２００に流れる。つまり、還流ダイオード１００においては、電圧の減少に伴ってドリフト領域４２中に広がっていた空乏層がヘテロ半導体領域４３側に徐々に狭まり、裏面電極４５側からドリフト領域４２中に電子が過渡電流として流れる。半導体スナバ回路２００においては、キャパシタ２１０として働く誘電領域１２が印加電圧の減少と共に放電され、過渡電流が流れる。この過渡電流は、スイッチング素子６００に流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ回路２００及び還流ダイオード１００は、過渡電流が流れた後は定常状態に移行し電流は遮断され、スイッチング素子６００のみが導通状態となる。
一方、上アームのスイッチング素子Ｅと並列に接続されている受動素子Ｂは、下アームのスイッチング素子Ｇのターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。つまり、ヘテロ接合ダイオードである還流ダイオード１００においては、裏面電極４５側からドリフト領域４２中に供給されていた電子電流が順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がヘテロ接合部のヘテロ障壁高さに応じた電圧以下になり、更にヘテロ接合部に逆バイアス電圧が印加されると、ヘテロ半導体領域４３とのヘテロ接合部から伸びた空乏層がドリフト領域４２中に生じ、還流ダイオード１００は遮断状態に移行する。
第３の実施形態において使用されるヘテロ接合ダイオードは、第１の実施形態及び第２の実施形態で説明したショットキーバリアダイオードと同様に、ユニポーラ動作する。このため、一般的なシリコンで形成されたＰＮ接合ダイオードに比べると逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
更に、第３の実施形態においては、ショットキーバリアダイオードよりも導通損失を低減可能なヘテロ接合ダイオードと半導体スナバ回路２００とを組み合わせることによって、導通損失と過渡損失を高い次元で両立することができる。即ち、第３の実施形態においては、還流ダイオード１００が逆回復動作する場合に、逆バイアス電圧が印加されて過剰キャリアで構成される逆回復電流がドリフト領域４２中に流れ始めるのとほぼ同時に、スイッチング素子６００及び半導体スナバ回路２００の誘電領域１２からなるキャパシタ２１０にも同等の逆バイアス電圧が印加され、スイッチング素子６００及び半導体スナバ回路２００中にも相応の過渡電流が流れ始める。放電による過渡電流が還流ダイオード１００及びスイッチング素子６００に流れる過渡電流とほぼ同等となるように、キャパシタ２１０の大きさは設定されている。このため、下アームのスイッチング素子Ｇのスイッチング速度をほぼ変えることなく、逆回復電流の遮断速度（ｄＩ／ｄｔ）を緩和することができる。更に、半導体スナバ回路２００に流れる電流は基板領域１１の抵抗成分で消費されるため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができる。つまり、還流ダイオード１００をヘテロ接合ダイオードにして導通損失が小さくなっても、第２の実施形態で説明したショットキーバリアダイオードを用いた場合と同様に、ユニポーラ動作に起因する振動現象を半導体スナバ回路２００により解決できる。
以上のように、低オン抵抗を実現できるヘテロ接合ダイオードを使用することにより、更に高い効果を引き出すことができる。
第３の実施形態においても、還流ダイオード１００及びスイッチング素子６００に流れる過渡電流が、高々ドリフト領域４２及び５２に空乏層が形成される際に発生するキャリアのみであることに着目し、スナバ回路を半導体スナバ回路２００で形成している点が従来技術と異なる。
また、スイッチング素子６００もユニポーラ型とすることで、還流ダイオード１００が逆回復動作をする場合に加えて、スイッチング素子６００がターンオフする場合においても、全電流範囲、全温度範囲においてスナバ機能が有効に働く。
スイッチング素子６００に、ＭＯＳＦＥＴ以外の、例えば図３１及び図３２に示すような他のユニポーラ素子を用いても同様の効果を得ることができる。
図３１に示したスイッチング素子６００は、例えば炭化珪素のポリタイプが４ＨタイプのＮ+型である基板領域６１上にＮ-型のドリフト領域６２が形成され、ドリフト領域６２の基板領域６１との接合面に対向する主面上に、例えばＮ型の多結晶シリコンからなるヘテロ半導体領域６３が形成された構造である。つまり、ドリフト領域６２とヘテロ半導体領域６３の接合部は、バンドギャップが異なる炭化珪素材料と多結晶シリコン材料によるヘテロ接合であり、この接合界面にエネルギー障壁が存在する。ヘテロ半導体領域６３とドリフト領域６２上に例えばシリコン酸化膜からなるゲート絶縁膜６４が形成され、ゲート絶縁膜６４上にゲート電極６５が形成されている。更に、ゲート絶縁膜６４に形成された開口部においてヘテロ半導体領域６３と接するソース電極６６が形成され、ゲート電極６５とソース電極６６間には例えばシリコン酸化膜からなる層間絶縁膜６７が形成されている。また、基板領域６１に接続してドレイン電極６８が形成されている。
次に、図３１に示したスイッチング素子６００の動作について説明する。図３１に示したスイッチング素子６００においても、ＭＯＳＦＥＴと同様に、ソース電極６６を接地しドレイン電極６８に正電位を印加して使用する。
ゲート電極６５を接地電位又は負電位とした場合、スイッチング素子６００は遮断状態を保持する。ヘテロ半導体領域６３とドリフト領域６２とのヘテロ接合界面に、伝導電子に対するエネルギー障壁が形成されているためである。
遮断状態から導通状態に移行させるために、ゲート電極６５に正電位を印加した場合、ゲート絶縁膜６４を介してゲート電界が及ぶヘテロ半導体領域６３及びドリフト領域６２の表層部に、電子の蓄積層が形成される。このため、ヘテロ半導体領域６３及びドリフト領域６２の表層部は自由電子が存在可能なポテンシャルとなり、ドリフト領域６２側に伸びていたエネルギー障壁が急峻になり、エネルギー障壁厚みが薄くなる。その結果、スイッチング素子６００に電子電流が流れる。このとき、スイッチング素子６００の導通・遮断を制御する所謂チャネル部分の長さは、ヘテロ障壁によって形成されるエネルギー障壁の厚み程度であり、ＭＯＳＦＥＴにおいて耐圧保持に必要なチャネル長に比べて小さいため、より低抵抗で導通する。このため、半導体スナバ回路２００によって、導通損失と過渡損失を更に高いレベルで両立することができる
図３１に示したスイッチング素子６００において、導通状態から遮断状態に移行させるために再びゲート電極６５を接地すると、ヘテロ半導体領域６３とドリフト領域６２間のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。ヘテロ半導体領域６３からドリフト領域６２への伝導電子の流れが止まり、更にドリフト領域６２中にあった伝導電子が基板領域６１に流れて枯渇すると、ドリフト領域６２側にヘテロ接合部から空乏層が広がり、スイッチング素子６００は遮断状態となる。
また、図３１に示したスイッチング素子においては、ソース電極６６を接地し、ドレイン電極６８に負電位が印加された逆方向導通（還流動作）も可能である。例えばソース電極６６及びゲート電極６５を接地し、ドレイン電極６７に所定の正電位を印加すると、伝導電子に対するエネルギー障壁は消滅し、ドリフト領域６２側からヘテロ半導体領域６３側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失は小さい。なお、ゲート電極６５を接地にせずに制御電極として使用することも可能である。
図３１に示した構成はユニポーラ型の還流ダイオードとしても使用できるため、例えば、還流ダイオード１００を図３１に示した構成により実現することができる。即ち、図３１に示した構成をスイッチング素子６００として使用する場合、スイッチング素子６００と還流ダイオード１００を別チップで形成する以外にも、還流ダイオード１００とスイッチング素子６００を１チップ化して、半導体パッケージを小型化することができる。これにより、配線等に生じる寄生インダクタンスが低減され、振動現象を更に低減することができる。配線長を短くすることには、振動電流によって配線から発せられる放射ノイズを低減させる効果もある。また、チップサイズの縮小によって製造コストが低減されると共に、還流ダイオード１００とスイッチング素子６００とのキャパシタ容量の和が小さくなるため、半導体スナバ回路２００に必要なキャパシタ２１０の静電容量も小さくすることができる。つまり、小型の半導体スナバ回路２００により、低コストで振動現象を抑制することができる。
なお、図３１においては、ヘテロ半導体領域６３の材料として多結晶シリコンを用いる例で説明したが、炭化珪素とヘテロ接合を形成する材料であれば、単結晶シリコン、アモルファスシリコン等他のシリコン材料やゲルマニウムやシリコンゲルマン等他の半導体材料や６Ｈ、３Ｃ等炭化珪素の他のポリタイプ等、どの材料をヘテロ半導体領域６３に使用してもかまわない。また、一例として、ドリフト領域６２としてＮ型の炭化珪素を用い、ヘテロ半導体領域６３としてＰ型の多結晶シリコンを用いて説明しているが、ドリフト領域６２とヘテロ半導体領域６３を、Ｎ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、或いはＰ型の炭化珪素とＮ型の多結晶シリコンとする等、如何なる組み合わせを採用してもよい。
次に、図３２に示した接合型ＦＥＴ（ＪＦＥＴ）と呼ばれる接合型のＦＥＴについて説明する。図３２に示したスイッチング素子６００は、例えば炭化珪素のポリタイプが４ＨタイプのＮ+型である基板領域７１上にＮ-型のドリフト領域７２が形成され、ドリフト領域７２の表層部の一部にＰ型のゲート領域７３とＮ+型のソース領域７４が形成された構造である。ドリフト領域７２、ゲート領域７３及びソース領域７４上に層間絶縁膜７７が形成されている。層間絶縁膜７７の開口部において、ゲート領域７３はゲート電極７５に接続され、ソース領域７４はソース電極７６に接続されている。基板領域７１はドレイン電極７８に接している。
図３２に示したＪＦＥＴは、ＭＯＳＦＥＴと同様にユニポーラ動作をするため、既に述べたスイッチング素子６００がＭＯＳＦＥＴである場合に得られる効果と同様の効果を得ることができる。更に、ＪＦＥＴではＭＯＳＦＥＴに必須のゲート絶縁膜が不要のため、例えば２００℃を超えるような高い温度でのオペレーションが比較的容易であり、信頼性の確保という観点で有利である。このことから、スイッチング素子６００にＪＦＥＴを用いることで、本発明の効果である使用温度領域によらず振動現象を抑制できる点をより強みとして活かすことができる。なお、高温用途においては、例えば図１３、図１４等に示したように、半導体スナバ回路２００のキャパシタ２１０としてシリコン酸化膜を用いない空乏容量を用いる構成のほうが、信頼性を確保しつつ、効果を発揮することができる。
このように、スイッチング素子６００についてＭＯＳＦＥＴ以外のスイッチング素子を用いた場合の効果について説明してきたが、還流ダイオード１００についても、ユニポーラ動作若しくはユニポーラ動作と同等の動作をするダイオードであれば、これまで説明してきた本発明の効果と同様の効果を得ることができる。
例えば、図３３に示すようなＰＮ接合ダイオードの構造であっても、金や白金を用いた重金属拡散、電子線を用いた電子線照射、プロトン等を用いたイオン照射等の方策によって、導通時にＰ型領域から注入される過剰キャリアの主成分である少数キャリアのライフタイムを制御することにより、ユニポーラ動作と同等の動作をする。この場合、還流ダイオード１００がＰＮ接合ダイオードの構造であっても、本発明の効果が得られる。
例えば、図３３に示すＰＮ接合ダイオードがソフトリカバリダイオードで構成されている場合について説明する。図３３に示す還流ダイオード１００は、例えばシリコンからなるＮ+型の基板領域８１上にＮ-型のドリフト領域８２が形成された基板材料で構成されている。基板領域８１は、例えば抵抗率が数ｍΩｃｍから数十ｍΩｃｍ、厚さが数十μｍ〜数百μｍ程度である。ドリフト領域８２は、例えばＮ型の不純物密度が１０13ｃｍ-3〜１０17ｃｍ-3、厚みが数μｍ〜数百μｍである。ここでは、不純物密度が１０14ｃｍ-3、厚みが５０μｍで耐圧が６００Ｖクラスのドリフト領域８２であるとする。図３３は、半導体基体が基板領域８１とドリフト領域８２の二層からなる基板の場合について示しているが、抵抗率の大きさは上記の一例にはよらない基板領域８１のみで形成された基板を使用してもかまわないし、多層の基板を使用してもかまわない。また、耐圧は６００Ｖクラスに限定されないことはもちろんである。
図３３に示すように、ドリフト領域８２の基板領域８１との接合面に対向する主面上にＰ型の反対導電型領域８３が形成され、反対導電型領域８３上に表面電極８４が形成されている。また、基板領域８１に接して裏面電極８５が形成されている。なお、図３３に示した還流ダイオードはＰＮ接合のみで形成されているが、例えば一部がショットキーダイオードとして働くように構成されていてもよいし、他の構成を含んでいてもよい。
図３３に示したＰＮ接合ダイオードがソフトリカバリダイオードとして働くようにするひとつの手法として、導通時にドリフト領域８２中に注入される少数キャリアのライフタイムを制御する方法がある。例えば、ドリフト領域８２にイオン照射する等して、反対導電型領域８３に近い領域と基板領域８１に近い領域とでドリフト領域８２中の少数キャリアのライフタイムが異なるように制御する。これにより、逆回復時に流れる少数キャリアによる過渡電流を小さくしつつ、基板領域８１側に滞留していた少数キャリアの減少時間を緩和し、大電流時の逆回復動作においては振動現象が起こらないようにすることができる。
しかしながら、少数キャリアのライフタイムを制御したＰＮ接合ダイオードにおいては、電流の大きさによらず少数キャリアのライフタイムが短くなる。このため、電流が小さいときには、逆回復時において瞬時に少数キャリアが消滅してしまい、ＰＮ接合ダイオードがほとんどユニポーラ動作と同じ動作をする。この場合は、図３３に示したダイオードに流れる過渡電流は、図５等を参照して説明したユニポーラ型のダイオードと同じように空乏層が広がる際の多数キャリアの移動による電流である。このため、半導体スナバ回路２００が無い状態だと振動現象が生じる。しかし、還流ダイオード１００に半導体スナバ回路２００を並列接続することで、低電流時においての振動現象を緩和することができる。
したがって、ソフトリカバリダイオードである還流ダイオード１００と半導体スナバ回路２００との組み合わせによっても、大電流時も小電流時も振動現象を緩和することができる。なお、ここではソフトリカバリダイオードを一例として第３の実施形態の効果を説明したが、大電流時に逆回復特性がソフト化されていないファストリカバリダイオードを用いた場合にも、ユニポーラ動作と同等の動作をする電流領域があれば、少なくとも低電流時の振動現象を抑制する効果を得ることができる。また、例えば炭化珪素からなるＰＮ接合ダイオード等の、シリコン材料に比べて熱処理による結晶の回復が起こりにくい材料においては、イオン注入によってＰ型領域を形成した場合等のような少数キャリアのライフタイムが元々小さいダイオードにおいても、上記で説明したように、振動現象を抑制する効果を得ることができる。また、いずれの構造においても、少なくとも電流が流れず少数キャリアが注入されない条件でＰＮ接合ダイオードを逆回復動作させる場合に、本発明の効果を得ることができる。
このように、少なくともユニポーラ動作と同等の動作を一部でも行う還流ダイオード１００であれば、逆回復動作時に振動現象を低減するという本発明の効果を得ることができる。
なお、図３３に示した還流ダイオード１００は、第１の実施形態で説明したスイッチング素子６００が還流ダイオード１００に並列接続されていない場合でも、同様の効果を発揮する。つまり、還流ダイオード１００と半導体スナバ回路２００のみを並列接続としてもよい。
更に、第３に実施形態においては、還流ダイオード１００とスイッチング素子６００の素子の組み合わせが第２の実施形態で説明した組み合わせと異なる場合について説明したが、還流ダイオード１００とスイッチング素子６００の素子は、第１〜第３の実施形態で説明したどの素子を用いて組み合わせてもよい。即ち、例えば還流ダイオード１００に第２の実施形態で説明したショットキーバリアダイオードを用い、スイッチング素子６００に第３に実施形態で説明したＭＯＳＦＥＴを用いた組み合わせでもよい。また、還流ダイオード１００とスイッチング素子６００を同一チップ上に形成していてもよい。
また、還流ダイオード１００とスイッチング素子６００とをいずれの素子を用いて組み合わせても、第１の実施形態及び第２の実施形態において図４、図１１、図１２、図２４、図２５等を参照して説明した実装構造を採用することで、還流ダイオード１００及びスイッチング素子６００のそれぞれにおいてチップの放熱性を向上することができる。
また、第１の実施形態において図２０及び図２１を参照して説明したのと同様に、スナバ回路に用いるキャパシタの静電容量Ｃ、及び遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和が静電容量Ｃ０であるとき、容量比Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、容量比Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、過渡動作時にはスナバ回路に形成するキャパシタの静電容量の大きさに比例する過渡電流によって損失Ｅが発生するため、キャパシタの静電容量Ｃは極力小さいことが好ましい。
したがって、第３の実施形態で用いるスナバ回路２００のキャパシタ２１０の静電容量は、還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の静電容量の総和に比べて、1／１０倍以上１０倍以下の範囲で選択する。これにより、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第３の実施形態で説明したどの構成例においても得ることができる。
（第４の実施形態）
第４の実施形態は、還流ダイオード１００と半導体スナバ回路２００が同一チップ上に形成された場合について例示する。
図３４は図３に対応する半導体チップの実装図の一例であり、図３５は図４に対応する実装構造体図の一例である。図３６は図３４及び図３５の実装図に用いられている半導体チップの断面構造図の一例であり、還流ダイオード１００と半導体スナバ回路２００が形成された半導体チップの断面構造を示す。以下では、第１の実施形態と同様の部分の説明は省略し、異なる特徴について詳しく説明する。
図３４に示すように、還流ダイオード１００と半導体スナバ回路２００を含むスナバ回路内蔵還流ダイオード８００が配置されたチップ（スナバ内蔵還流ダイオードチップ、図中に符号８００で表示）が、カソード側の金属膜４１０上に２チップ配置されている。スナバ回路内蔵還流ダイオード８００のカソード端子は、例えば半田やろう材等の接合材料を介して、カソード側の金属膜４１０と接する。スナバ回路内蔵還流ダイオード８００には、還流ダイオード１００が形成された還流ダイオード領域２１００と半導体スナバ回路２００が形成された半導体スナバ領域２２００とが配置されている。第４の実施形態においては、図３４に示すように、２つのスナバ内蔵還流ダイオードチップが、互いの半導体スナバ領域２２００が形成された領域が対面するように配置されている。そして、スナバ回路内蔵還流ダイオード８００のアノード端子は、例えばアルミニウムワイヤやアルミニウムリボン等の金属配線３２０を介して、アノード側の金属膜３１０に接続されている。
第４の実施形態においても、図３４に示した半導体パッケージは、放熱性を向上し安定的に性能を発揮するために、例えば図３５に示すような実装構造体に組み込まれて使用する。図３５に示すように、絶縁基板５００の裏面側に、例えば金属膜３１０や金属膜４１０と同様の金属膜からなる裏面金属膜１０００が形成されている。図４や図２４を参照して説明したように、裏面金属膜１０００は、半導体パッケージの支持構造体としての機能と熱伝導の機能を有するベースプレート１１００上に形成されている。ベースプレート１１００は、冷却構造体１２００と接するように構成されている。ただし、ベースプレート１１００と冷却構造体１２００は直接に接触してもよいし、シリコングリース等の密着材料を介して接触してもよい。また、冷却構造体１２００は放熱する方式は、空冷式であっても水冷式であってもよいが、第４の実施形態においては、冷却構造体１２００の所定部に水流路１３００が形成された水冷式の冷却構造を採用する例を示した。
図３６に、スナバ内蔵還流ダイオードチップの断面構造を示す。半導体スナバ内蔵還流ダイオード８００は、図３６中の右側破線の右側に形成される還流ダイオード１００の部分と、図３６中の左側破線の左側に形成される半導体スナバ回路２００の部分で構成されている。
還流ダイオード１００の部分は、例えば炭化珪素のポリタイプが４ＨタイプのＮ+型である基板領域１上に、Ｎ-型のドリフト領域２が配置された基板材料で構成されている。基板領域１は、例えば抵抗率が数ｍΩｃｍ〜数十ｍΩｃｍ、厚さが数十〜数百μｍ程度である。ドリフト領域２は、例えばＮ型の不純物密度が１０15ｃｍ-3〜１０18ｃｍ-3、厚みが数μｍ〜数十μｍである。第４の実施形態では、不純物密度が１０16ｃｍ-3、厚みが５μｍで耐圧が６００Ｖクラスのドリフト領域２が採用可能である。ただし、耐圧クラスは６００Ｖクラスに限定されない。なお、第４の実施形態においても、半導体基体が基板領域１とドリフト領域２の二層からなる基板の場合について説明するが、抵抗率の大きさが上記の一例にはよらない基板領域１のみで形成された基板を使用してもかまわないし、多層の基板を使用してもかまわない。
図３６に示した右側破線の右側に形成される還流ダイオード１００の部分では、ドリフト領域２の基板領域１との接合面に対向する主面上に表面電極３が形成され、表面電極３に対向して、基板領域１と接触する裏面電極４が形成されている。表面電極３は、ドリフト領域２との間でショットキー障壁を形成する金属材料を少なくとも含む単層若しくは多層の金属材料からなる。ショットキー障壁を形成する金属材料として、チタン、ニッケル、モリブデン、金、白金等を用いることができる。また、表面電極３はアノード端子３００として外部電極と接続するため、最表面にアルミニウム、銅、金、ニッケル、銀等の金属材料を用いて多層の構造としてもよい。一方、裏面電極４は基板領域１とオーミック接続する電極材料からなる。基板領域１とオーミック接続する電極材料の例としてはニッケルシリサイドやチタン材料等が挙げられ、裏面電極４はカソード端子４００として外部電極と接続する。このように、図３６に示した還流ダイオード１００は、表面電極３をアノード端子、裏面電極４をカソード端子とするダイオードとして機能する。
更に、図３６に示すように、還流ダイオード１００が形成される領域を除いて、ドリフト領域２と表面電極３間に、例えばシリコン酸化膜からなるフィールド絶縁膜５が形成されている。フィールド絶縁膜５は、還流ダイオード１００を半導体チップとして製造する際に、例えばチップ外周部のショットキー接合部における電界集中を緩和するために一般的に用いられるフィールド絶縁膜である。図３６においては、フィールド絶縁膜５の端部形状の一例として、表面電極３と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてもよい。
また、フィールド絶縁膜５が形成される還流ダイオード１００の外周端部において、例えば図３７に示すように、表面電極３とフィールド絶縁膜５とが接する部分の直下のドリフト領域２中に、Ｐ型の電界緩和領域７を形成してもよい。更に、図３７に示した構成に加えて、電界緩和領域７の外周を囲むように、１本若しくは複数のガードリングを形成してもよい。
次に、図３６中の左側破線の左側に形成される半導体スナバ回路２００について説明する。還流ダイオード１００の外周端部の電界緩和に用いられているフィールド絶縁膜５の所定領域上に、例えば多結晶シリコンからなる抵抗領域６が形成されている。そして、抵抗領域６上に表面電極３が形成され、この表面電極３は、還流ダイオード１００のアノード端子が接続するアノード端子３００に接続する。第４の実施形態に係る半導体スナバ回路２００では、抵抗領域６が抵抗２２０として機能し、フィールド絶縁膜５がキャパシタ２１０の一部として機能する。抵抗２２０に必要な抵抗値の大きさに応じて、抵抗領域６の不純物濃度や厚みを設定することができる。また、フィールド絶縁膜５についても、キャパシタ２１０に必要な耐圧や静電容量の大きさに応じて、厚みや面積を設定することができる。
耐圧については、半導体スナバ回路２００の機能としてだけではなく、還流ダイオード１００の電界緩和という機能を満たすために、フィールド絶縁膜５の破壊防止のため、還流ダイオード１００で形成されるショットキーバリアダイオードよりも耐圧が高いことが好ましい。また、キャパシタ２１０の静電容量は、還流ダイオード１００が遮断状態時（高電圧印加時）に充電される空乏容量に対して、１００分の１程度から１００倍程度の範囲で選ぶことができる。ただし、十分なスナバ機能を発揮し、且つ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果に示すように、概ね１０分の１程度から１０倍程度の範囲が好ましい。
第４の実施形態においては、還流ダイオード１００のショットキーバリアダイオードよりも耐圧が高くなるように例えば厚みを１μｍとし、キャパシタ２１０の静電容量が還流ダイオード１００の遮断状態時に形成される空乏容量と同程度にした場合について説明する。なお、フィールド絶縁膜５は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、且つ電界緩和機能とキャパシタ２１０として機能する誘電材料であればどのような材料でも良く、絶縁破壊電界と比誘電率との積の値がシリコン酸化膜の値よりも大きい材料であれば、更によい。そのような材料をフィールド絶縁膜５に用いた場合には、誘電領域１２の絶縁耐圧を維持しつつ、シリコン酸化膜の場合より少ない面積で必要な静電容量を得ることができる。
例えば、第１の実施形態で説明したように、厚みが１μｍの場合に１ｃｍ２当たりの静電容量は約３．４ｎＦ程度になるシリコン酸化膜に対し、シリコン酸化膜の代わりにＳｉ3Ｎ４膜を用いた場合、厚みが１μｍで同等の耐圧を確保することができ、Ｓｉ3Ｎ４膜を用いた場合の１ｃｍ２当たりの静電容量は６．６ｎＦ程度である。つまり、フィールド絶縁膜５にＳｉ3Ｎ４膜を用いると静電容量が約２倍程度大きくなり、誘電領域の絶縁耐圧を維持しつつ、より大きな静電容量を得ることができる。したがって、面積効率が向上し、ウェハコストを低減することができる。
また、抵抗領域の抵抗の大きさは、既に説明したように、効果的にスナバ機能を発揮する一般的な設計式Ｃ＝１／（２πｆＲ）を満たすように設定するのが好ましい。
このように、同一チップ上に還流ダイオード１００と半導体スナバ回路２００が形成された場合にも、第１の実施形態で説明した動作及び効果を得ることができる。
図３６に示した第４の実施形態においては、還流ダイオード１００と半導体スナバ回路２００が支持基体としての基板領域１及びドリフト領域２を共用し、且つ、電極材として表面電極３及び裏面電極４を共用している。更に、還流ダイオード１００の電解緩和機能として働くフィールド絶縁膜５は、半導体スナバ回路２００のキャパシタ２１０として機能する。これら共用する部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができる。また、還流ダイオード１００と半導体スナバ回路２００を１チップ化することによって、実装面積（敷地面積）を減らすことができるため、半導体パッケージを小型化することができる。
更に、第４の実施形態をＬ負荷回路に用いた場合には、還流ダイオード１００と半導体スナバ回路２００とを１チップ化した新たな効果を奏する。即ち、既に説明したように、還流ダイオード１００が遮断時及び導通時には半導体スナバ回路２００は動作せずに過渡時のみ動作をし、還流ダイオード１００の空乏容量並びに半導体スナバ回路２００のキャパシタ２１０に起因して発生する過渡電流を消費するために抵抗２２０で発熱する。一方、還流ダイオード１００においては、ターンオンおよびターンオフの過渡動作時においては、電流と電圧の位相ずれの影響であまり発熱しない。したがって、還流ダイオード１００が最も発熱するのは定常状態の導通時となる。つまり、還流ダイオード１００と半導体スナバ回路２００とで、一連の動作中で発熱するタイミングが異なる。例えば還流ダイオード１００の部分が導通時に発熱している際には半導体スナバ回路２００の部分は遮断状態にあり発熱していないため、１チップ化した場合にチップ全体としての温度上昇を、別チップの場合と比べて低く抑えることができる。つまり、１チップ化することによって、還流ダイオード１００の導通性能も向上することができる。
更に、第４の実施形態の特徴としては、スナバ回路内蔵還流ダイオード８００の還流ダイオード１００が形成された還流ダイオード領域２１００が、２チップ分の半導体スナバ領域２２００を介して対面するように実装されているため、更に高い放熱性を有する。もちろん、図３８に示すように、２つの還流ダイオード領域２１００の間に１チップ分の半導体スナバ領域２２００が形成されていても放熱性向上の効果を奏する。しかし、半導体スナバ領域２２００が対面するように２つのスナバ回路内蔵還流ダイオード８００を配置することにより、還流ダイオード領域２１００が対面するように配置する場合に比べて、還流ダイオード領域２１００同士の距離を２倍程度まで広げることができる。このため、各熱源となる還流ダイオード領域２１００間の熱の干渉が起こりにくく、より放熱性能が高まる。
また、スナバ内蔵還流ダイオードチップを３チップ以上並列実装する場合においても、還流ダイオード領域２１００間に少なくとも１チップ分の半導体スナバ領域２２００を配置することで、容易に放熱性を高めることができる。更に、例えばスナバ回路内蔵還流ダイオード８００内の半導体スナバ領域２２００の配置を変えることで、さまざまな並列数に対応可能である。例えば、スナバ回路内蔵還流ダイオード８００の両側に半導体スナバ領域２２００を形成すれば、半導体スナバ領域２２００が対面するように配置することは可能であるし、図３９に示すように、４つのスナバ内蔵還流ダイオードチップを格子状に配置する場合は、互いに対面する位置に半導体スナバ領域２２００を形成すれば容易に対応可能である。このことにより、最小限度の実装面積で高い冷却効率をえることができる。
上記のように、第４の実施形態における還流ダイオード１００及び半導体スナバ回路２００の動作メカニズムにあった実装配置とすることで、本発明の半導体装置の性能を更に向上することができる。第４の実施形態では、振動現象を更に抑制し過渡性能を向上する効果と導通性能とをともに向上すると同時に、小型化且つ低コスト化を実現できる。
図３６、３７では、還流ダイオード１００がショットキーバリアダイオードの場合を説明してきたが、例えば第３の実施形態で説明したヘテロ接合ダイオードの場合でも同様に容易に実現することができる。還流ダイオード１００がヘテロ接合ダイオードの場合における、図３６に対応する断面図を図４０に示す。
図４０に示すように、基板領域４１、ドリフト領域４２、ヘテロ半導体領域４３、表面電極４４及び裏面電極４５からなるヘテロ接合ダイオードに加えて、フィールド絶縁膜４６が形成されている。フィールド絶縁膜４６は、還流ダイオード１００が形成される領域を除いて、ドリフト領域４２とヘテロ半導体領域４３の間に形成される。フィールド絶縁膜４６の所定領域上に、例えば多結晶シリコンからなる抵抗領域４７が形成されている。そして、抵抗領域４７上に表面電極４４が形成され、この表面電極４４は、還流ダイオード１００のアノード端子が接続するアノード端子３００に接続する。なお、図３７に示したようにＰ型の電界緩和領域が形成されていてもよいし、電界緩和領域の外周を囲むようにガードリングが形成されていてもよい。
図４０に示したスナバ回路内蔵還流ダイオード８００により、第３の実施形態で説明した還流ダイオード１００やスイッチング素子６００を種々の素子で実現できる効果と共に、第４の実施形態で説明したスナバ回路と還流ダイオードを１チップ化することによる効果を実現することができる。更に、図４０に示したスナバ回路内蔵還流ダイオード８００の特徴として、抵抗領域４７を還流ダイオード１００のヘテロ半導体領域４３と同一材料で形成する点がある。図４０に示した構成にすることによって、還流ダイオード１００としてヘテロ接合ダイオードを用いた場合の効果に加え、製造工程を更に簡略化し、低コストで実現することができる。
他にも図４１〜図４４に示すような構成で、還流ダイオード１００と半導体スナバ回路２００を１チップ化することができる。
図４１に示した構成は、半導体スナバ回路２００の抵抗２２０を、ドリフト領域４２の一部を低濃度ドリフト領域８で構成している点が図３６に示した構成と異なる。図４１に示した構成は、例えば基板領域１と低濃度ドリフト領域８を積層した半導体材料を用いて、不純物導入と不純物の活性化によってドリフト領域２を形成することで容易に実現できる。図４１に示した構成にすることによって、還流ダイオード１００と半導体スナバ回路２００を１チップ化する場合において、半導体基板を抵抗成分として使用することもでき、振動現象で生じる熱エネルギーが半導体基板を通して放熱されるため、抵抗部分の高密度化が可能となる。
図４２に示した構成は、還流ダイオード１００としてショットキーバリアダイオードの代わりに図３３に示したユニポーラ動作と同等の動作を有するＰＮ接合ダイオードを構成した点が、図３６に示した構成と異なる。図４２に示した構成を採用しても、チップ化が容易に実現でき、振動現象を更に抑制し過渡性能を向上する効果と導通性能とがともに向上すると同時に、小型化と低コスト化を実現できる。
図４３に示した構成は、半導体スナバ回路２００の抵抗２２０を低濃度ドリフト領域８８で構成している点が、図４２に示した構成と異なる。図４３に示した構成は、例えば基板領域８１と低濃度ドリフト領域８８を積層した半導体材料を用いて、不純物導入と不純物の活性化によってドリフト領域８２を形成することで容易に実現できる。図４３に示した構成にすることによって、還流ダイオード１００と半導体スナバ回路２００を１チップ化する場合においても、半導体基板を抵抗成分として使用することもでき、振動現象で生じる熱エネルギーが半導体基板を通して放熱されるため、抵抗部分の高密度化が可能となる。
図４４に示した構成は、半導体スナバ回路２００のキャパシタ２１０の一部を反対導電型領域８９と低濃度ドリフト領域８８との間に形成されるＰＮ接合で構成している点が、図４３に示した構成と異なる。図４４に示した構成は、例えば基板領域８１と低濃度ドリフト領域８８を積層した半導体材料を用いて、不純物導入と不純物の活性化によってドリフト領域８２を形成し、不純物導入と不純物の活性化によって還流ダイオード１００の一部である反対導電型領域８３と半導体スナバ回路２００の一部である反対導電型領域８９とを同時に形成することで、容易に実現できる。図４４に示した構成にすることによって、還流ダイオード１００と半導体スナバ回路２００とを同一プロセスで形成できるため、製造工程を簡略化でき製造コストを低減することができる。
また、図４４に示した構成においても、半導体基板の一部を抵抗２２０として使用することができ、振動現象で生じる熱エネルギーが半導体基板を通して放熱されるため、抵抗部分の高密度化が可能となる。なお、図４４に示した構成では、半導体スナバ回路２００のキャパシタ２１０が、反対導電型領域８９と低濃度ドリフト領域８８との間に形成されるＰＮ接合の空乏容量とフィールド絶縁膜８６による容量とが直列に接続した容量であるが、ＰＮ接合容量のみの構成としてもよい。
以上、還流ダイオード１００と半導体スナバ回路２００とを１チップ化した場合の構成を複数例示したが、上記で例示した以外にも、還流ダイオード１００と半導体スナバ回路２００の素子の組み合わせを替えて、１チップ化してももちろんよい。
また、第４の実施形態においては、第１の実施形態に対応する還流ダイオード１００と半導体スナバ回路２００のみが並列接続している場合を例示したが、第２の実施形態及び第３の実施形態で示したような、スイッチング素子６００が還流ダイオード１００や半導体スナバ回路２００と並列接続される場合においても、同様に本発明の効果を奏する。このとき、図４５に示すように、２チップあるスナバ内蔵還流ダイオードチップの外側にそれぞれ１チップずつスイッチング素子チップを配置することで、スイッチング素子６００同士の距離を大きく離して配置することができる。このため、還流ダイオード領域２１００間、及びスイッチング素子６００間の熱の干渉が起こりにくく、より放熱性能が高まる。
以上に説明したように、第４の実施形態によれば、上記のいずれの構成においても、少なくとも還流ダイオード１００と半導体スナバ回路２００とを１チップ化することで、振動現象を更に抑制し過渡性能を向上する効果と導通性能とを共に向上させると同時に、小型化と低コスト化を実現できる。
また、第１の実施形態で図２０と図２１を参照して説明したのと同様に、容量比Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、容量比Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、過渡電流による損失Ｅの発生を考慮して、キャパシタの静電容量は極力小さいことが好ましい。つまり、第４の実施形態で用いる半導体スナバ回路２００のキャパシタ２１０を、還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の静電容量の総和に比べて、1／１０倍以上１０倍以下の範囲で選択することによって、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第４の実施形態で説明したどの構成例においても得ることができる。
（第５の実施形態）
第５の実施形態においては、図２２に示した第２の実施形態の回路において、スイッチング素子６００と半導体スナバ回路２００が同一の半導体チップ上に形成された場合について例示する。
図４６は図２３に対応する半導体チップの実装図の一例であり、図４７は図２５に対応する実装構造体図の一例である。図４８は図２６に対応する半導体チップの断面構造図の一例であり、スイッチング素子６００と半導体スナバ回路２００の断面構造を示す。以下では、第２の実施形態と同様の部分の説明は省略し、異なる特徴ついて詳しく説明する。
図４６に示すように、スイッチング素子６００と半導体スナバ回路２００を含むスナバ内蔵スイッチング素子９００が形成されたチップ（スナバ内蔵スイッチング素子チップ、図中に符号９００で示す）が２チップと、還流ダイオード１００が配置されたチップ（還流ダイオードチップ、図中に符号１００で示す）が２チップ、カソード側の金属膜４１０上に配置されている。スナバ内蔵スイッチング素子９００には、還流ダイオードが形成されたスイッチング素子領域２６００と半導体スナバが形成された半導体スナバ領域２２００が形成されている。図４６に示すように、２つのスナバ内蔵スイッチング素子チップが、互いの半導体スナバ領域２２００が形成された部分が対面するように配置されている。また、還流ダイオードチップは、２つのスナバ内蔵スイッチング素子チップの外側に、１チップずつ配置されている。つまり、還流ダイオード１００間に半導体スナバ回路２００が配置された構造である。
スナバ内蔵スイッチング素子９００のコレクタ端子と還流ダイオード１００のカソード端子が、例えば半田やろう材等の接合材料を介して、コレクタ端子４０１に接続する金属膜４１０に接している。スナバ内蔵スイッチング素子９００のエミッタ端子は、還流ダイオード１００のアノード端子と共に、例えばアルミニウムワイヤやアルミニウムリボン等の金属配線３５０を介して、エミッタ端子３０１に接続する金属膜３１０に接続されている。更に、スイッチング素子６００のゲート端子は、金属配線７１０を介して、ゲート端子５１０に接続する金属膜７００に接続される。
第５の実施形態においても、図４６に示した半導体パッケージは、放熱性を向上し安定的に性能を発揮するために、例えば図４７に示すような実装構造体に組み込まれて使用する。図４７に示す実装構造体の絶縁基板５００の裏面側には、例えば金属膜３１０や金属膜４１０と同様の金属膜からなる裏面金属膜１０００が形成されている。図４や図２４を参照して説明したように、裏面金属膜１０００は、半導体パッケージの支持構造体としての機能と熱伝導の機能を有するベースプレート１１００上に形成されている。ベースプレート１１００は、冷却構造体１２００と接している。ただし、ベースプレート１１００及び冷却構造体１２００は直接に接触していてもよいし、シリコングリース等の密着材料を介して接触していてもよい。また、冷却構造体１２００は放熱する方式は、空冷式であっても水冷式であってもよい。図４７に示した例では、冷却構造体１２００の所定部に水流路１３００が形成された水冷式の冷却構造を採用している。
図４８は、スナバ内蔵スイッチング素子９００を構成する半導体チップの断面構造を示す断面構造図である。図４８に示すように、スナバ内蔵スイッチング素子９００は、右側破線の右側に形成されるスイッチング素子６００の部分と、左側破線の左側に形成される半導体スナバ回路２００の部分とで構成されている。
図４８に示したスイッチング素子６００の部分は、一例として一般的なＩＧＢＴで構成されている。例えばシリコンを材料としたＰ+型の基板領域２１上に、Ｎ型のバッファ領域２２とＮ-型のドリフト領域２３とを積層した基板材料を用いてスイッチング素子６００は構成されている。ドリフト領域２３中の表層部の一部にＰ型のウェル領域２４が形成され、ウェル領域２４中の表層部の一部にＮ+型エミッタ領域２５が形成されている。ドリフト領域２３、ウェル領域２４及びエミッタ領域２５の表層部上に、例えばシリコン酸化膜からなるゲート絶縁膜２６が配置され、ゲート絶縁膜２６上に例えばＮ型の多結晶シリコンからなるゲート電極２７が配設されている。ゲート絶縁膜２６に形成された開口部においてエミッタ領域２５及びウェル領域２４に接して、例えばアルミニウムからなるエミッタ電極２８が形成されている。また、基板領域２１にオーミック接続させてコレクタ電極３０が形成されている。このように、図４８に示したＩＧＢＴはゲート電極２７が半導体基体平面上に形成された所謂プレーナ型である。
更に、図４８に示すように、スイッチング素子６００が形成される領域の外周部において、ドリフト領域２３及びウェル領域２４上に、例えばシリコン酸化膜からなるフィールド絶縁膜３１が形成されている。既に述べたように、フィールド絶縁膜３１はチップ外周部のＰＮ接合部における電界集中を緩和するために用いられる。また、フィールド絶縁膜３１が形成される外周端部の構成として、ウェル領域２４の外周を囲むように、ガードリングが形成されていてもよい。
次に、図４８中の左側破線の左側に形成される半導体スナバ回路２００について説明する。スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域上に、例えばスイッチング素子６００のゲート絶縁膜２６や層間絶縁膜（図示せず）等を形成する際に形成される絶縁膜３２が配置され、絶縁膜３２上に多結晶シリコンからなる抵抗領域３３が形成されている。なお、図４８には絶縁膜３２が形成された場合について例示しているが、絶縁膜３２を形成せずに、フィールド絶縁膜３１上に抵抗領域３３を形成してもよい。抵抗領域３３上にエミッタ電極２８が形成され、このエミッタ電極２８は、半導体スナバ回路２００の表面電極として、スイッチング素子６００のエミッタ端子が接続するエミッタ端子３０１に接続する。
半導体スナバ回路２００では、抵抗領域３３が抵抗２２０として機能し、フィールド絶縁膜３１及び絶縁膜３２がキャパシタ２１０として機能する。抵抗２２０に必要な抵抗値の大きさに応じて、抵抗領域３３の不純物濃度や厚みを設定することができる。フィールド絶縁膜３１についても、キャパシタ２１０に必要な耐圧並び必要な静電容量の大きさに応じて、厚みや面積を設定することができる。耐圧については、半導体スナバ回路２００の条件としてだけではなく、スイッチング素子６００の電界緩和という機能を果たすフィールド絶縁膜３１の破壊防止のため、スイッチング素子６００の耐圧よりも高くなるように設定することが好ましい。
また、キャパシタ２１０の静電容量については、半導体スナバ回路２００と並列に接続される還流ダイオード１００が遮断状態時（高電圧印加時）に充電される空乏容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができる。しかし、既に述べたように、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、キャパシタ２１０の静電容量は還流ダイオード１００に充電される空乏容量の概ね１０分の１程度から１０倍程度の範囲が好ましい。
図４８に示した半導体スナバ回路２００では、スイッチング素子６００の耐圧よりも高くなるように例えばキャパシタ２１０の厚みを１μｍ程度とし、キャパシタ２１０の静電容量がスイッチング素子６００と還流ダイオード１００の遮断状態時に形成される空乏容量の和と同程度であるとする。なお、フィールド絶縁膜３１は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、且つ電界緩和機能とキャパシタ２１０として機能する誘電材料であればどのような材料でもよい。また、抵抗領域３３の抵抗の大きさは、効果的にスナバ機能を発揮する設計式Ｃ＝１／（２πｆＲ）を満たすように設定することが好ましい。
上記のようにように、１チップにスイッチング素子６００と半導体スナバ回路２００が形成された場合にも、第２の実施形態で説明した動作及び効果を実現できる。
図４８に示した構成においては、スイッチング素子６００と半導体スナバ回路２００が、支持基体としての基板領域２１及びバッファ領域２２及びドリフト領域２３を共用し、且つエミッタ電極２８及びコレクタ電極３０を共用している。また、スイッチング素子６００の電界緩和機能として働くフィールド絶縁膜３１も、キャパシタ２１０として機能する。更に、スイッチング素子６００のゲート電極２７として働く多結晶シリコン膜を、抵抗２２０である抵抗領域３３と同様に形成することができる。つまり、これらの部分については、同一プロセスで形成することができ、製造プロセスを簡易化することができる。
更に、半導体スナバ回路２００とスイッチング素子６００を１チップ化することによって、実装面積（敷地面積）を減らすことができるため、半導体パッケージを小型化することができる。また、スイッチング素子６００及び半導体スナバ回路２００のエミッタ電極２８が共通の電極となり、第２の実施形態では金属配線３５０、３３０で接続されていたのに比べて、配線等に生じる寄生インダクタンスを更に低減することができる。このため、並列接続している還流ダイオード１００の逆回復時における振動現象を更に低減することができる。
また、第５の実施形態を例えば図２７に示すようなインバータ回路に適用した場合には、スイッチング素子６００と半導体スナバ回路２００とを１チップ化した新たな効果を生むことができる。即ち、第２の実施形態及び第３の実施形態で説明したように、還流ダイオード１００が逆回復動作をする場合においては、半導体スナバ回路２００は振動現象を緩和するべく、還流ダイオード１００、スイッチング素子６００の空乏容量並びに半導体スナバ回路２００のキャパシタ２１０に起因して発生する過渡電流が消費され、抵抗２２０で発熱する。一方、還流ダイオード１００が逆回復動作をする場合においては、還流ダイオード１００に並列接続されているスイッチング素子６００は導通状態にないため、ほとんど発熱していない。このように、逆回復時に半導体スナバ回路２００が発熱している場合にはスイッチング素子６００の部分は遮断状態にあり発熱していない。このため、スイッチング素子６００と半導体スナバ回路２００を１チップ化することによって、チップ全体としての温度上昇を、別チップの場合と比べて低く抑えることができる。つまり、スイッチング素子６００と半導体スナバ回路２００を１チップ化することによって、放熱性の向上による抵抗領域３３の高集積化が期待できる。
更に、第５の実施形態の特徴として、高い放熱性を有していることが挙げられる。これは、スナバ内蔵スイッチング素子９００のスイッチング素子６００が形成されたスイッチング素子領域２６００が、２チップ分の半導体スナバ領域２２００を介して対面するように実装されているためである。もちろん、第４の実施形態において説明したように、スイッチング素子領域２６００の間に、１チップ分の半導体スナバ領域２２００が形成されていても放熱性向上の効果を有する。しかし、半導体スナバ領域２２００が対面するように配置すれば、スイッチング素子領域２６００の間に１チップ分の半導体スナバ領域２２００が配置された場合に比べて、スイッチング素子領域２６００同士の距離を２倍程度まで大きくできる。このため、熱源であるスイッチング素子領域２６００間の熱の干渉が起こりにくくなり、より放熱性能が高まる。
スナバ内蔵スイッチング素子チップを３チップ以上並列実装する場合においても、スイッチング素子領域２６００間に少なくとも１チップ分の半導体スナバ領域２２００を配置することで容易に放熱性を高めることができる。しかし、例えば第４の実施形態で示したのと同様に、スナバ内蔵スイッチング素子９００内の半導体スナバ領域２２００の配置を変えることで、さまざまな並列数に対応可能である。例えば、スナバ内蔵スイッチング素子９００の両側に半導体スナバ領域２２００を形成すれば、半導体スナバ領域２２００が対面するように配置することは可能である。また、スナバ内蔵スイッチング素子９００が４回路ある場合にも、図３９に示した構成と同様にして、それぞれ対面する位置に半導体スナバ領域２２００が配置されるように４つのスナバ内蔵スイッチング素子チップを格子状に配置することにより、放熱性を高めることができる。いずれにしても、最小限度の実装面積で高い冷却効率を得ることができる。
上記のように、第５の実施形態におけるスイッチング素子６００及び半導体スナバ回路２００の動作メカニズムにあった実装配置とすることで、本発明の半導体装置の性能を更に向上することができる。また、スナバ内蔵スイッチング素子チップの外側に配置されている還流ダイオードチップについても、２つのチップの距離を十分確保できるため、放熱性能を向上することができる。
以上のように、第５の実施形態では、振動現象を更に抑制し過渡性能を向上する効果と導通性能とをともに向上すると同時に、小型化且つ低コスト化を実現できる。
上記の図４６及び図４８では、スイッチング素子６００がＩＧＢＴの場合を説明したが、例えば第２の実施形態および第３の実施形態で説明したさまざまなスイッチング素子６００を半導体スナバ回路２００と１チップ化することは、スイッチング素子６００がＩＧＢＴである場合と同様に容易に実現できる。図４９〜図５０にその例を示す。
図４９は、図４８に示したＩＧＢＴを用いる代わりに、スイッチング素子６００として例えば炭化珪素半導体基体からなるＭＯＳＦＥＴを用いた例を示している。スイッチング素子６００は、例えばＮ+型である基板領域５１上にＮ-型のドリフト領域５２が形成された基板材料を用いる。ドリフト領域５２の表層部の一部にＰ型のウェル領域５３が形成され、ウェル領域５３の表層部の一部にＮ+型ソース領域５４が形成されている。ドリフト領域５２、ウェル領域５３及びソース領域５４の表層部に接して、例えばシリコン酸化膜からなるゲート絶縁膜５５が形成され、ゲート絶縁膜５５上に例えばＮ型の多結晶シリコンからなるゲート電極５６が配設されている。更に、ゲート絶縁膜５５に形成された開口部においてソース領域５４及びウェル領域５３と接するソース電極５７が形成される。基板領域５１にオーミック接続させてドレイン電極５９が形成されている。
更に、図４９に示すように、スイッチング素子６００の形成される領域の外周部に、ドリフト領域５２及びウェル領域５３の表層部に接して、例えばシリコン酸化膜からなるフィールド絶縁膜３１が形成されている。
次に、図４９に示した左側破線の左側に形成される半導体スナバ回路２００について説明する。スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域上に、例えばスイッチング素子６００のゲート絶縁膜５５を形成する際に形成される絶縁膜３２や層間絶縁膜（図示せず）が形成され、絶縁膜３２上に多結晶シリコンからなる抵抗領域３３が形成されている。なお、図４９には絶縁膜３２が形成された場合について例示しているが、絶縁膜３２を形成せずにフィールド絶縁膜３１上に抵抗領域３３が形成されていてもよい。そして、抵抗領域３３上にソース電極５７が形成され、このソース電極５７は、スイッチング素子６００のソース端子が接続するソース端子３０２に接続する。
図４９に示した半導体スナバ回路２００は、抵抗領域３３が抵抗２２０として機能し、フィールド絶縁膜３１及び絶縁膜３２がキャパシタ２１０として機能する。抵抗２２０に必要な抵抗値の大きさに応じて、抵抗領域３３の不純物濃度や厚みを設定することができる。
図４９に示した構成によって、第３の実施形態で説明した還流ダイオード１００やスイッチング素子６００を種々の素子で実現できる効果と、第５の実施形態で説明した半導体スナバ回路２００とスイッチング素子６００を１チップ化したことによる効果を実現することができる。更に、図４９に示した構成の特徴として、図４８に示した構成と同様に、抵抗領域３３をスイッチング素子６００のゲート電極５６と同一材料で形成している点が挙げられる。このような構成することによって、スイッチング素子６００にＭＯＳＦＥＴを用いた場合の効果に加え、製造工程を更に簡略化し、低コストで実現することができる。
図５０は、図４８に示したＩＧＢＴを用いる代わりに、スイッチング素子６００として図１６に示したヘテロ接合部を絶縁ゲート電極で駆動するトランジスタを用いた場合を示している。例えば炭化珪素のポリタイプが４ＨタイプのＮ+型である基板領域６１上にＮ-型のドリフト領域６２が形成されている。スイッチング素子６００が形成される領域において、ドリフト領域６２上に例えばＮ型の多結晶シリコンからなるヘテロ半導体領域６３が形成されている。そして、ヘテロ半導体領域６３の開口部でドリフト領域６２と接して、ヘテロ半導体領域６３上に例えばシリコン酸化膜から成るゲート絶縁膜６４が形成されている。また、ゲート絶縁膜６４上にはゲート電極６５が形成され、ヘテロ半導体領域６３に接してソース電極６６が配置されている。基板領域１に接してドレイン電極６８が形成されている。更に、スイッチング素子６００が形成される領域の外周部において、ドリフト領域６２とヘテロ半導体領域６３間にシリコン酸化膜等からなるフィールド絶縁膜３１が形成されている。
次に、図５０に示した左側破線の左側に形成される半導体スナバ回路２００について説明する。スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域上に、多結晶シリコンからなる抵抗領域３３が形成されている。そして、抵抗領域３３上にソース電極６６が半導体スナバ回路２００の表面電極として形成され、この表面電極は、スイッチング素子６００のソース端子が接続するソース端子３０２に接続する。つまり、図５０に示した半導体スナバ回路２００では、抵抗領域３３が抵抗２２０として機能し、フィールド絶縁膜３１及び絶縁膜３２がキャパシタ２１０として機能する。抵抗２２０に必要な抵抗値の大きさに応じて、抵抗領域３３の不純物濃度や厚みを設定することができる。
図５０に示した構成によっても、第３の実施形態で説明した還流ダイオード１００やスイッチング素子６００を種々の素子で実現できる効果と、第５の実施形態で説明した半導体スナバ回路２００とスイッチング素子６００を１チップ化したことによる効果を実現することができる。更に、図５０に示した構成の特徴としては、抵抗領域３３をスイッチング素子６００のヘテロ半導体領域６３と同一材料で形成している点も挙げられる。また、図４８、図４９に示した構成例と同じように、抵抗領域３３をスイッチング素子６００のゲート電極６５と同一材料で形成することもできる。
図５１は、図４８に示したＩＧＢＴを用いる代わりに、スイッチング素子６００として図３２で示したＪＦＥＴを用いた場合を示している。図５１において、例えば炭化珪素のポリタイプが４ＨタイプのＮ+型である基板領域７１上にＮ-型のドリフト領域７２が形成されている。ドリフト領域７２中の表層部の一部にＮ+型のソース領域７３とＰ型のゲート領域７４がそれぞれ形成されている。ゲート領域７４はゲート電極７５に接続され、ソース領域７３はソース電極７６に接続されている。基板領域７１はドレイン電極７８に接続されている。更に、スイッチング素子６００の外周部に、ドリフト領域７２の表層部に接して例えばシリコン酸化膜からなるフィールド絶縁膜３１が形成されている。
図５１中の左側破線の左側に形成される半導体スナバ回路２００について説明する。スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域上に、例えばスイッチング素子６００の絶縁膜７７を形成する際に形成される絶縁膜３２や層間絶縁膜（図示せず）等が形成され、絶縁膜３２に多結晶シリコンからなる抵抗領域３３が形成されている。なお、図５１には絶縁膜３２が形成された場合について例示しているが、絶縁膜３２を形成せずにフィールド絶縁膜３１上に抵抗領域３３が形成されていてもよい。抵抗領域３３上にソース電極７６が半導体スナバ回路２００の表面電極として形成され、この表面電極は、スイッチング素子６００のソース端子が接続するソース端子３０２に接続する。つまり、図５１に示した半導体スナバ回路２００では、抵抗領域３３が抵抗２２０として機能し、フィールド絶縁膜３１及び絶縁膜３２がキャパシタ２１０として機能する。抵抗２２０に必要な抵抗値の大きさに応じて、抵抗領域３３の不純物濃度や厚みを設定することができる。
図５１に示した構成によっても、第３の実施形態で説明した還流ダイオード１００やスイッチング素子６００を種々の素子で実現できる効果と、第５の実施形態で説明した半導体スナバ回路２００とスイッチング素子６００を１チップ化したことによる効果を実現することができる。図５１に示した構成により、製造工程を更に簡略化し、低コストで実現することができる。
また、第５の実施形態において、第３の実施形態で説明したのと同様に、スイッチング素子６００に採用する構成がユニポーラ型の還流ダイオードとしても使用できる場合には、還流ダイオード１００を別チップで形成する以外にも、還流ダイオード１００とスイッチング素子６００と半導体スナバ回路２００とを１チップ化して、半導体パッケージを小型化することができる。これにより、配線等に生じる寄生インダクタンスを更に低減することができるため、半導体スナバ回路２００による振動現象を更に低減することができる。配線長がより短くなることは、振動電流により配線から発する放射ノイズを更に低減させる効果もある。また、チップサイズの低減によってコストが低減されると共に、還流ダイオード１００とスイッチング素子６００とのキャパシタ容量の和が小さくなるため、半導体スナバ回路２００に必要な静電容量も小さくすることができる。つまり、振動現象の抑制を小型且つ低コストで実現できる。
以上、スイッチング素子６００と半導体スナバ回路２００とを１チップ化する一例を説明してきたが、１チップ化する際に、半導体スナバ回路２００の抵抗２２０として、多結晶シリコンからなる抵抗領域３３以外にも、半導体基体中の基板領域やドリフト領域を用いてもよい。また、半導体スナバ回路２００のキャパシタ２１０として、シリコン酸化膜からなるフィールド絶縁膜３１以外にも、ＰＮ接合やヘテロ接合等の逆バイアス時に空乏層を形成する構成を採用し、この空乏層容量をキャパシタ２１０として用いてもよい。また、例えばショットキーバリアダイオードを内蔵するＭＯＳＦＥＴ等のように、スイッチング素子６００中に還流ダイオード１００を内蔵する構成とし、半導体スナバ回路２００と共に１チップ化してもよい。いずれの構成においても、本発明の特徴である振動現象を更に抑制し、過渡性能と導通性能をともに向上すると同時に、小型化及び低コスト化を実現できる。
また、いずれの組み合わせにおいてもスイッチング素子６００間の熱の干渉が起こりにくいため、より放熱性能を高めることができ、より高電流密度で動作させることが可能となる。
第５の実施形態においても、第１の実施形態で図２０と図２１を参照して説明したのと同様に、容量比Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、容量比Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、過渡動作時にはキャパシタ２１０の静電容量の大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ２１０の静電容量は極力小さいことが好ましい。したがって、既に述べたように、第５の実施形態で用いる半導体スナバ回路２００のキャパシタ２１０の静電容量を、還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の容量の総和に比べて、1／１０倍以上１０倍以下の範囲で選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第５の実施形態で説明したどの構成例においても得ることができる。
（第６の実施形態）
第６の実施形態においては、第４の実施形態と同様に還流ダイオード１００と半導体スナバ回路２００が同一チップ上に形成され、且つ、半導体スナバ回路２００が還流ダイオード１００の配置された領域（以下において、「還流ダイオード領域」という。）に隣接してそれぞれ分散するように配置された場合について説明する。
例えば還流ダイオード領域が矩形である場合、分散された複数の半導体スナバ回路２００が、還流ダイオード１００の配置された矩形領域の複数の辺にそれぞれ隣接して配置される。図５２は、１つの還流ダイオード１００の両側に２つの半導体スナバ回路２００がそれぞれ配置された構造のスナバ回路内蔵還流ダイオード８００が、半導体パッケージに実装された例である。図５２では、スナバ回路内蔵還流ダイオード８００が配置されたチップ（スナバ内蔵還流ダイオードチップ）を、符号８００で表示している。
図５２に示した半導体パッケージは、絶縁基板５００上に、例えば銅やアルミニウム等の金属材料からなるアノード側の金属膜３１０とカソード側の金属膜４１０が形成されたセラミック基板で構成されている。絶縁基板５００は、例えばセラミック板等で形成されており、絶縁性を有し、且つ、支持体としての機能を有する。スナバ回路内蔵還流ダイオード８００に含まれる還流ダイオード１００及び半導体スナバ回路２００のカソード端子は、例えば半田やろう材等の接合材料を介して金属膜４１０に接続する。そして、還流ダイオード１００及び半導体スナバ回路２００のアノード端子は、例えばアルミニウムワイヤやアルミニウムリボン等の金属配線３２０、３３０を介して、金属膜３１０に接続される。金属膜４１０はカソード端子４００に接続し、金属膜３１０はアノード端子３００に接続する。
図５３に、図５２に示したスナバ回路内蔵還流ダイオード８００の上面図の例を示す。還流ダイオード１００が炭化珪素ショットキーバリアダイオードである場合の図５３のI−I方向に沿った断面は、例えば図５に示した断面図である。半導体スナバ回路２００の断面構造図であるII−II方向に沿った断面は、例えば図６に示した断面図である。還流ダイオード１００と半導体スナバ回路２００との境界部分の断面構造を示すIII−III方向に沿った断面は、例えば図３６に示した断面図である。スナバ回路内蔵還流ダイオード８００は、図３６の右側破線の右側に形成される還流ダイオード１００の部分と、左側破線の左側に形成される半導体スナバ回路２００の部分で構成されている。
第６の実施形態においては、第１の実施形態〜第５の実施形態で説明した還流ダイオード１００及び半導体スナバ回路２００を使用できる。このため、第６の実施形態で使用可能な還流ダイオード１００及び半導体スナバ回路２００の構造や変形例についての重複した説明は省略する。第６の実施形態に係る半導体装置は、第１の実施形態〜第５の実施形態で説明した半導体装置と同様に、電力エネルギーの変換手段として使用されるコンバータ（図８）やインバータ（図９）等の電力変換装置において、電流を還流する受動素子Ａ、Ｂとして使用される。
第４の実施形態で説明したように、還流ダイオード１００と半導体スナバ回路２００を同一チップ上に形成することにより、製造プロセスの簡易化、半導体パッケージの小型化、配線長が短いことによる放射ノイズの低減、半導体スナバ回路２００を還流ダイオード１００の直近に低インダクタンスで実装することによる過渡損失を低減し且つ振動現象を抑制できる等の効果が得られる。更に、既に述べたように、還流ダイオード１００が導通して発熱している際には半導体スナバ回路２００は遮断状態にあり発熱していないため、チップ全体としての温度上昇を別チップの場合と比べて低く抑えることができるという効果がある。
これらの効果に加え、第６の実施形態に係る半導体装置では以下のような効果が得られる。例えば図５３に示すように、半導体スナバ回路２００が還流ダイオード１００の配置された半導体基体主面の周辺の２辺以上に分散して配置されることから、還流ダイオード１００の発生する振動電流をバランスよく半導体スナバ回路２００に分散することができ、その結果、局部的な電流集中を避けることができる。更に、過渡電流が通過することにより発生する半導体スナバ回路２００の発熱を均等に分散することができ、局部的な発熱を避けることができる。
なお、図５３では半導体スナバ回路２００は対向する辺に一塊ずつ配置しているが、分割して配置しても構わない。また、図５４に示すように還流ダイオード１００が配置された領域の４辺に分散して半導体スナバ回路２００を配置することにより、振動電流と熱の分散効果がより高まる。
また、図５５に示すように、還流ダイオード１００の電界緩和のために設けられた還流ダイオード１００の配置された領域の湾曲部ＣＲの外側に、半導体スナバ回路２００を配置してもよい。図５５に示したように配置すれば、もともと使われていない湾曲部ＣＲの外側の主面を、半導体スナバ回路２００を配置する領域として利用することができ、半導体基体の面積利用効率を向上できる。
更に、図５６に示すように、還流ダイオード１００の全周を囲むように半導体スナバ回路２００を配置してもよい。図５６に示したように配置すれば、還流ダイオード１００の四隅を使うことによる面積利用効率を向上する効果と、振動電流と発熱を分散する効果の両方を得ることができる。また、第６の実施形態に係る半導体装置についても、例えば図４や図１１に例示した実装構造にすることで、スナバ回路内蔵還流ダイオード８００を配置したチップの放熱性を向上させることができる。
第６の実施形態においては、半導体スナバ回路２００を還流ダイオード１００と一体化することで、還流ダイオードとスナバ回路を同時に実装することができるため、簡便で且つ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積を大幅に低減できる。
なお、第６の実施形態を説明するにあたって、半導体スナバ回路２００の構造の一例として図６を用いて説明したが、半導体スナバ回路２００のキャパシタ２１０を図１３〜図１６に示す構造、抵抗２２０を図１７、図１８に示す構造で形成してもよいことはもちろんである。また、還流ダイオード１００には、ショットキーバリアダイオード以外にも、第３の実施形態で説明したように、ヘテロ接合ダイオード等のワイドバンドギャップ半導体により形成されたダイオードや、ソフトリカバリダイオードで構成されたＰＮ接合ダイオード等が採用可能である。
(第７の実施形態)
第７の実施形態に係る半導体装置は、第６の実施形態で説明したスナバ回路内蔵還流ダイオード８００に加えてスイッチング素子６００を更に含み、図２２に示した構成と同様に、スイッチング素子６００が、還流ダイオード１００及び半導体スナバ回路２００と並列接続された半導体装置である。つまり、第７の実施形態は、第２の実施形態と第６の実施形態とを組み合わせた実施形態である。
半導体スナバ回路２００及び還流ダイオード１００には、第６の実施形態で説明したように種々の構造が採用可能である。スイッチング素子６００には、例えば第２の実施形態で説明したＩＧＢＴを採用可能であるほか、第３の実施形態で説明したように、ＭＯＳＦＥＴや、ヘテロ接合を有するトランジスタ、ＪＦＥＴ等が採用可能である。
図５７は、図５２に例示した還流ダイオード１００（例えば炭化珪素ショットキーバリアダイオード）と半導体スナバ回路２００（例えばシリコン半導体ＲＣスナバ）とを含むスナバ内蔵還流ダイオードチップ（図中に符号８００で示す）、及びスイッチング素子６００（例えばシリコンＩＧＢＴ）の配置されたスイッチング素子チップ（図中に符号６００で示す）からなる半導体装置の、具体的な実施形態を示す実装図である。
図５７において、図３や図５２と同様に、半導体パッケージの一例としてセラミック基板を用いた場合について説明する。還流ダイオード１００のカソード端子、半導体スナバ回路２００のキャパシタ２１０、及びスイッチング素子６００のコレクタ端子がカソード側の金属膜４１０に接続するように、スナバ内蔵還流ダイオードチップ及びスイッチング素子チップが金属膜４１０上に配置されている。一方、還流ダイオード１００のアノード端子、半導体スナバ回路２００の抵抗２２０、及びスイッチング素子６００のエミッタ端子は、金属配線３２０、３３０、３５０を介してアノード側の金属膜３１０に接続されている。スイッチング素子６００のゲート端子は、金属配線７１０を介してゲート側の金属膜７００に接続されている。
第７の実施形態に係る半導体装置は、第２の実施形態に係る半導体装置と同様に、例えば図２７に示した３相交流モータを動かす所謂インバータや、図２８に示した所謂Ｈブリッジ等の電力変換装置に用いることができる。具体的には、電力変換装置のスイッチング素子及び受動素子として用いられる。このとき、第２の実施形態で説明したように、還流ダイオード１００及び半導体スナバ回路２００とスイッチング素子６００を並列接続することにより、還流ダイオード１００が有する過渡損失及び導通損失を低減すると同時に、ユニポーラ動作に起因する振動現象の発生を抑制し、より安定な動作を実現することができる。
以上に説明したように、第７の実施形態に係る半導体装置によれば、第６の実施形態で説明した還流ダイオード１００と半導体スナバ回路２００を同一チップ上に形成することの効果に加えて、還流ダイオード１００及び半導体スナバ回路２００とスイッチング素子６００を並列接続することにより、電力変換装置の安定動作を実現することができる。
(第８の実施形態)
第８の実施形態においては、第５の実施形態と同様にスイッチング素子６００と半導体スナバ回路２００が同一チップ上に形成され、且つ、半導体スナバ回路２００がスイッチング素子６００の配置された領域に隣接してそれぞれ分散するように配置された場合について説明する。例えば、１つのスイッチング素子６００の周囲に複数の半導体スナバ回路２００が配置される構造のスナバ内蔵スイッチング素子９００が、第８の実施形態に係る半導体装置の一例である。
第８の実施形態に係る半導体装置のスイッチング素子６００、半導体スナバ回路２００のキャパシタ２１０及び抵抗２２０についても、第１の実施形態から第７の実施形態で説明した種々の構造が採用できるのはもちろんである。
図５８に、１つのスイッチング素子６００の周囲に複数の半導体スナバ回路２００が配置された構造のスナバ内蔵スイッチング素子９００の例を示す。図５８に示したスナバ内蔵スイッチング素子９００では、２つの半導体スナバ回路２００が、スイッチング素子６００の配置された半導体基体主面の周辺の２辺に分散して配置されている。図５８において、半導体スナバ回路２００の断面構造図であるIV−IV方向に沿った断面は、例えば図６に示した断面図である。スイッチング素子６００の断面構造図であるV−V方向に沿った断面は、例えば図２６に示した断面図である。還流ダイオード１００とスイッチング素子６００との境界部分の断面構造を示すVI−VI方向に沿った断面は、例えば図４８に示した断面図である。
図５８に示す構造によれば、スイッチング素子６００が発生する振動電流をバランスよく半導体スナバ回路２００に分散することができ、局部的な電流集中を避けることができる。更に、過渡電流が通過することにより発生する半導体スナバ回路２００の発熱を均等に分散することができ、局部的な発熱を避けることができる。なお、図５８に示した例では半導体スナバ回路２００は対向する辺に一塊ずつ配置されているが、半導体スナバ回路２００を分割して配置しても構わない。
更に、図５９に示すように、スイッチング素子６００の４辺に分散して半導体スナバ回路２００を配置すると、振動電流と熱の分散効果がより高まる。
また、スイッチング素子６００の電界緩和のために設けられた図６０に示す湾曲部ＣＲの外側に、半導体スナバ回路２００を配置してもよい。もともと使われていない湾曲部ＣＲの外側の領域を、半導体スナバ回路２００を配置する領域として利用することにより、半導体基体の面積効率を向上することができる。
更に、図６１に示すように、半導体スナバ回路２００を還流ダイオード１００の全周を囲むように配置しても良い。このように配置すれば、スイッチング素子６００の四隅を使うことによる面積効率を向上する効果と、振動電流と発熱を分散する効果の両方を得ることができる。また、第８の実施形態に係る半導体装置についても、例えば図４や図１１に例示した実装構造にすることで、スナバ内蔵スイッチング素子９００を配置したチップの放熱性を向上させることができる。
以上のように、第８の実施形態の半導体装置によれば、振動現象を抑制し過渡性能を向上し、且つ導通性能を向上すると同時に、小型で低コストの半導体装置を実現することができる。
（その他の実施形態）
上記のように、本発明は第１乃至第８の実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
例えば、還流ダイオード１００、スイッチング素子６００、半導体スナバ回路２００の材料として、シリコン材料、炭化珪素材料等を一例として説明してきたが、振動現象の低減効果が得られれば、基板材料はシリコンゲルマニウム、窒化ガリウム、ダイヤモンド等その他の半導体材料でもかまわない。また、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また、スイッチング素子６００及び還流ダイオード１００のドリフト領域としてＮ型の場合で説明してきたが、Ｐ型で構成されていてもよい。
また、本発明の実施形態に係る半導体装置を適用可能な電力変換装置として、ＤＣ／ＤＣコンバータや３相交流インバータ等を一例として説明したが、一般にＨブリッジ等と呼ばれる電力変換装置に用いてもよい。いずれにしても、直流電圧を交流電圧に変換するインバータや、交流電圧を直流電圧に変換する整流器や、直流電圧の電圧値を変えて出力するＤＣ／ＤＣコンバータ等のように、あらゆるタイプの電力変換装置に適用することができる。そして、本発明の実施形態の構成を用いる電力変換装置であれば、大電流領域及びゼロ電領域のいずれの領域においても、更には、低温及び高温時のいずれにおいても、振動現象を低減することができる。このため、導通損失及び過渡損失を低減し高密度化ができると共に、振動現象が低減し安定的に動作させることができるので、装置の基本性能を両立して向上させることができる。
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の半導体装置は、還流ダイオードを有する半導体装置を製造する製造業を含む電子機器産業に利用可能である。
１、１１、２１、４１、５１、６１、７１、８１…基板領域
２、２３、４２、５２、６２、７２、８２…ドリフト領域
３、１３、４４、８４…表面電極
４、１４、４５、８５…裏面電極
５、３１、４６、８６…フィールド絶縁膜
６、１７、１９、３３、４７…抵抗領域
７…電界緩和領域
８、８８…低濃度ドリフト領域
１０、１０Ａ…半導体装置
１２…誘電領域
１５、８３、８９…反対導電型領域
１６…低抵抗基板領域
２２…バッファ領域
２４、５３…ウェル領域
４３、６３…ヘテロ半導体領域
１００…還流ダイオード
２００…半導体スナバ回路
２１０…キャパシタ
２２０…抵抗
２３０…ダイオード
６００…スイッチング素子
８００…スナバ回路内蔵還流ダイオード
９００…スナバ内蔵スイッチング素子
１０００…裏面金属膜
１１００…ベースプレート
１２００…冷却構造体
１３００…水流路
１４００…絶縁層
２１００…還流ダイオード領域
２２００…半導体スナバ領域
２６００…スイッチング素子領域

Claims (15)

  1. ユニポーラ動作する複数の還流ダイオードと、
    一つの半導体チップに形成されたキャパシタ及び抵抗を有し、前記還流ダイオードと並列接続されて前記還流ダイオードに隣接して配置された半導体スナバ回路と
    を備え、複数の前記還流ダイオード間における両側から前記還流ダイオードに挟まれた領域に前記還流ダイオード同士を離間させて、前記半導体スナバ回路を形成された前記半導体チップが配置されていることを特徴とする半導体装置。
  2. 複数の前記還流ダイオードが冷却構造体上に配置され、前記還流ダイオード間の距離が、前記還流ダイオードから前記冷却構造体の放熱部までの距離の２倍以上であることを特徴とする請求項１に記載の半導体装置。
  3. 前記還流ダイオードに並列接続されたスイッチング素子を更に備えることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記スイッチング素子を複数備え、複数の前記スイッチング素子間に前記半導体スナバ回路の少なくとも一部が配置されていることを特徴とする請求項３に記載の半導体装置。
  5. 複数の前記スイッチング素子が冷却構造体上に配置され、前記スイッチング素子間の距離が、前記スイッチング素子から前記冷却構造体の放熱部までの距離の２倍以上であることを特徴とする請求項４に記載の半導体装置。
  6. 前記半導体スナバ回路が、前記還流ダイオードと同一チップ上に配置されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記半導体スナバ回路と前記還流ダイオードが配置されたスナバ内蔵還流ダイオードチップを複数有し、前記複数のスナバ内蔵還流ダイオードチップの互いに隣接する領域に前記半導体スナバ回路が配置されていることを特徴とする請求項６に記載の半導体装置。
  8. 前記複数のスナバ内蔵還流ダイオードチップが冷却構造体上に配置され、前記複数のスナバ内蔵還流ダイオードチップ内にそれぞれ配置された前記還流ダイオード間の距離が、前記還流ダイオードから前記冷却構造体の放熱部までの距離の２倍以上であることを特徴とする請求項７に記載の半導体装置。
  9. 前記半導体スナバ回路が、前記スイッチング素子と同一チップ上に配置されていることを特徴とする請求項３乃至８のいずれか１項に記載の半導体装置。
  10. 前記半導体スナバ回路と前記スイッチング素子が配置されたスナバ内蔵スイッチング素子チップを複数有し、前記複数のスナバ内蔵スイッチング素子チップの互いに隣接する領域に前記半導体スナバ回路が配置されていることを特徴とする請求項９に記載の半導体装置。
  11. 前記複数のスナバ内蔵スイッチング素子チップが冷却構造体上に配置され、前記複数のスナバ内蔵スイッチング素子チップ内にそれぞれ配置された前記スイッチング素子間の距離が、前記前記スイッチング素子から前記冷却構造体の放熱部までの距離の２倍以上であることを特徴とする請求項１０に記載の半導体装置。
  12. 前記半導体スナバ回路が前記還流ダイオードと同一チップ上に分散して配置され、分散された前記半導体スナバ回路が前記還流ダイオードの周囲に配置されていることを特徴とする請求項１に記載の半導体装置。
  13. 前記還流ダイオードに並列接続されたスイッチング素子を更に備えることを特徴とする請求項１２に記載の半導体装置。
  14. 前記還流ダイオードに並列接続されたスイッチング素子を更に備え、前記半導体スナバ回路が前記スイッチング素子と同一チップ上に分散して配置され、分散された前記半導体スナバ回路が前記スイッチング素子の周囲に配置されていることを特徴とする請求項１２に記載の半導体装置。
  15. 前記半導体スナバ回路が、キャパシタと抵抗とを直列接続した構成であることを特徴とする請求項１乃至１４のいずれか１項に記載の半導体装置。
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