JP2019102759A - 半導体装置およびその製造方法 - Google Patents
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-
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- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
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Abstract
Description
以下、図面を参照しながら実施の形態1の半導体装置について詳細に説明する。本実施の形態1の半導体装置は、EGE型構造を基本構造として開発された新しい構造のIE型IGBTを備えた半導体装置である。
図1は、本実施の形態の半導体装置である半導体チップCHPの平面図である。図1では、理解を簡単にするために、絶縁膜PIQ(図3参照)を透過した状態を示し、平面図であるが、ゲート電位電極GEおよびエミッタ電位電極EEにハッチングを付している。
以下に、図8〜図17を用いて、実施の形態1の半導体装置の製造方法について説明する。図8、図10〜図12、図14、図15および図17は、図3で示したA−A断面の製造工程であり、図9、図13および図16は、図7で示したE−E断面の製造工程である。
以下に、図38〜図42を用いて、本願発明者が検討した検討例1の半導体装置を説明する。
本願発明者は、更に、上述の特許文献2に開示されているような、GG型構造のIE型IGBTにおいて、n型のエミッタ領域が形成されている領域をゲート電位のトレンチゲートによって囲む構造、所謂、遮断トレンチ構造を応用することも検討した。
<本実施の形態の半導体装置の主な特徴および効果について>
以下に、本実施の形態の半導体装置の主な特徴および効果を説明する。
実施の形態2の半導体装置を、図18〜図20を用いて以下に説明する。
実施の形態3の半導体装置を、図21〜図23を用いて以下に説明する。
実施の形態3の変形例1の半導体装置を、図24および図25を用いて以下に説明する。
実施の形態3の変形例2の半導体装置を、図26および図27を用いて以下に説明する。
実施の形態4の半導体装置を、図28および図29を用いて以下に説明する。
実施の形態5の半導体装置を、図30および図31を用いて以下に説明する。
実施の形態6の半導体装置を、図32および図33を用いて以下に説明する。
実施の形態7の半導体装置を、図34および図35を用いて以下に説明する。
実施の形態8の半導体装置を、図36および図37を用いて以下に説明する。
平面視において第1方向に延在する第1領域と、前記第1領域とは異なる領域である第2領域と、前記第1領域内に配置された第3領域と、前記第1領域内において前記第3領域と前記第1方向で隣接するように配置された第4領域と、前記第2領域内において前記第1方向に延在する第5領域と、を有する半導体装置であって、
(a)前記第1領域および前記第2領域において、半導体基板に、第1導電型の第1不純物領域を形成する工程、
(b)前記第4領域の前記第1不純物領域に、前記第1不純物領域よりも高い不純物濃度を有する、前記第1導電型の第5不純物領域を形成する工程、
(c)前記第1領域の前記第1不純物領域に、前記第1方向に延在する2つの第1トレンチを形成し、前記第2領域の前記第1不純物領域に、前記第1方向に延在する2つの第2トレンチを形成する工程、
(d)前記2つの第1トレンチの内壁の各々に、第1ゲート絶縁膜を形成し、前記2つの第2トレンチの内壁の各々に、第2ゲート絶縁膜を形成する工程、
(e)前記2つの第1トレンチ内を埋め込むように、前記2つの第1ゲート絶縁膜の各々の上に、第1ゲート電極を形成し、前記2つの第2トレンチ内を埋め込むように、前記2つの第2ゲート絶縁膜の各々の上に、第2ゲート電極を形成する工程、
(f)前記第3領域の前記2つの第1ゲート電極の間の前記第1不純物領域、および、前記第5領域の前記2つの第2ゲート電極の間の前記第1不純物領域に、前記第1導電型とは反対の導電型である第2導電型の第2不純物領域を形成する工程、
(g)前記第3領域の前記第2不純物領域に、前記第1導電型の第3不純物領域を形成する工程、
(h)前記第1領域および前記第2領域において、前記第1不純物領域よりも下部の前記半導体基板に、前記第2導電型の第4不純物領域を形成する工程、
(i)前記第1ゲート電極と電気的に接続するゲート電位電極を形成し、前記第2不純物領域、前記第3不純物領域および前記第2ゲート電極と電気的に接続されるエミッタ電位電極を形成する工程、
(j)前記第4不純物領域と電気的に接続されるコレクタ電位電極を形成する工程、
を有し、
前記第3領域は、前記第1領域内において、互いに前記第1方向で離間するように複数配置され、
前記複数の第3領域の間には、それぞれ、前記第4領域が配置されている、半導体装置の製造方法。
付記1記載の半導体装置の製造方法において、更に、
(k)前記(h)工程と前記(i)工程の間に、前記複数の第3領域の前記半導体基板上に、層間絶縁膜を形成する工程、
(l)前記層間絶縁膜に、前記第2不純物領域および前記第3不純物領域と接するように、前記第2不純物領域に到達する複数の第1コンタクトホールを形成する工程、
(m)前記複数の第1コンタクトホールの底部が位置する前記第2不純物領域に、それぞれ、前記第2不純物領域よりも高い不純物濃度を有する、前記第2導電型の第6不純物領域を形成する工程、
を有し、
前記(i)工程において、前記エミッタ電位電極は、前記複数の第1コンタクトホール内を埋め込むように形成される、半導体装置の製造方法。
付記1記載の半導体装置において、
前記(f)工程において、前記第2不純物領域を、前記第4領域の前記第1不純物領域にも形成し、
前記第3領域の前記第2不純物領域は、前記第4領域の前記第5不純物領域によって、前記第4領域の前記第2不純物領域と分離されている、半導体装置の製造方法。
付記3記載の半導体装置において、更に、
(n)前記第4領域の前記第1不純物領域に、前記第2導電型の第7不純物領域を形成する工程、
を有し、
前記(f)工程において、前記第4領域の前記第2不純物領域を、前記第7不純物領域に形成し、
前記第3領域の前記第2不純物領域は、前記第4領域の前記第5不純物領域によって、前記第4領域の前記第2不純物領域および前記第7不純物領域と分離されている、半導体装置の製造方法。
10、10H、10L IGBTモジュール
11 ダイオードモジュール
12 IGBTチップ
13 ダイオード
AC、AC1、AC2 アクティブセル領域
AS 交流信号源
CE コレクタ電位電極
Cgc、Cge、Cec、Cefp、Cfpc 容量
CHP 半導体チップ
CH1、CH2、CH3 コンタクトホール
CTC1、CTC2 制御回路
FG 導電性膜
EE エミッタ電位電極
EP エミッタパッド
G1、G1a、G2 ゲート電極
GE ゲート電位電極
GF ゲート絶縁膜
GND 接地電位
GP ゲートパッド
HBC ハイブリッドセル領域
HEC ホール排出セル
IAC インアクティブセル領域
IL 層間絶縁膜
INV インバータ
MOT モータ
NB 分離領域
ND ドリフト領域
NE エミッタ領域
NHB ホールバリア領域
NS フィールドストップ領域
PB ベース領域
PF フローティング領域
PH1 U相
PH2 V相
PH3 W相
PIQ 保護膜
PM1、PM2 パワーモジュール
PR ボディ領域
Rg 抵抗
SB 半導体基板
SDC スタンダードセル
T1、T2 トレンチ
TM1、TM2 入力端子
Vcc 電源電圧(コレクタ電圧)
Claims (20)
- 平面視において第1方向に延在する第1領域と、前記第1領域とは異なる領域である第2領域と、前記第1領域内に配置された第3領域と、前記第1領域内において前記第3領域と前記第1方向で隣接するように配置された第4領域と、を有する半導体装置であって、
前記第1領域および前記第2領域において、半導体基板に形成された第1導電型の第1不純物領域と、
前記第1領域の前記第1不純物領域に形成され、且つ、前記第1方向に延在する第1トレンチおよび第2トレンチと、
前記第1トレンチの内壁および前記第2トレンチの内壁に、それぞれ形成された第1ゲート絶縁膜および第2ゲート絶縁膜と、
前記第1トレンチ内に埋め込まれるように、前記第1ゲート絶縁膜上に形成された第1ゲート電極と、
前記第2トレンチ内に埋め込まれるように、前記第2ゲート絶縁膜上に形成された第2ゲート電極と、
前記第3領域において、前記第1ゲート電極と前記第2ゲート電極との間の前記第1不純物領域に形成され、且つ、前記第1導電型とは反対の導電型である第2導電型の第2不純物領域と、
前記第3領域の前記第2不純物領域に形成された前記第1導電型の第3不純物領域と、
前記第1領域および前記第2領域において、前記第1不純物領域よりも下部の前記半導体基板に形成された前記第2導電型の第4不純物領域と、
ゲート電位を供給するためのゲート電位電極と、
エミッタ電位を供給するためのエミッタ電位電極と、
コレクタ電位を供給するためのコレクタ電位電極と、
を有し、
前記第1ゲート電極は、前記ゲート電位電極と電気的に接続され、
前記第4不純物領域は、前記コレクタ電位電極と電気的に接続され、
前記第2不純物領域、前記第3不純物領域および前記第2ゲート電極は、前記エミッタ電位電極と電気的に接続され、
前記第3領域は、前記第1領域内において、互いに前記第1方向で離間するように複数配置され、
前記複数の第3領域の間には、それぞれ、前記第4領域が配置され、
前記第4領域の前記第1不純物領域には、前記第1不純物領域よりも高い不純物濃度を有する、前記第1導電型の第5不純物領域が形成されている、半導体装置。 - 請求項1記載の半導体装置において、
前記複数の第3領域の前記半導体基板上には、層間絶縁膜が形成され、
前記層間絶縁膜には、複数の第1コンタクトホールが形成され、
前記複数の第1コンタクトホールは、それぞれ、前記第2不純物領域および前記第3不純物領域と接するように、前記第2不純物領域に到達し、
前記複数の第1コンタクトホールの底部が位置する前記第2不純物領域には、それぞれ、前記第2不純物領域よりも高い不純物濃度を有する、前記第2導電型の第6不純物領域が形成され、
前記エミッタ電位電極は、前記複数の第1コンタクトホール内を埋め込むように形成されている、半導体装置。 - 請求項2記載の半導体装置において、
前記複数の第1コンタクトホールは、それぞれ、前記第2ゲート電極にも接するように形成されている、半導体装置。 - 請求項1記載の半導体装置において、
前記第2不純物領域は、前記第4領域の前記第1不純物領域にも形成され、
前記第3領域の前記第2不純物領域は、前記第4領域の前記第5不純物領域によって、前記第4領域の前記第2不純物領域と分離されている、半導体装置。 - 請求項4記載の半導体装置において、
前記第4領域の前記第1不純物領域には、前記第2導電型の第7不純物領域が形成され、
前記第4領域の前記第2不純物領域は、前記第7不純物領域に形成され、
前記第3領域の前記第2不純物領域は、前記第4領域の前記第5不純物領域によって、前記第4領域の前記第2不純物領域および前記第7不純物領域と分離されている、半導体装置。 - 請求項5記載の半導体装置において、
前記第7不純物領域は、前記第2領域の前記第1不純物領域にも形成され、
前記第2領域の前記第7不純物領域、および、前記第4領域の前記第7不純物領域は、それぞれ、前記第2ゲート電極の底部よりも深い位置まで形成され、
前記第1方向と直交する第2方向において、前記第2領域の前記第7不純物領域は、前記第4領域の前記第7不純物領域と接続されている、半導体装置。 - 請求項1記載の半導体装置において、
前記第4領域の前記第5不純物領域内において、前記第1ゲート電極は、分岐している、半導体装置。 - 請求項7記載の半導体装置において、
前記第1方向と直交する第2方向において、前記第4領域の幅は、前記第3領域の幅よりも大きい、半導体装置。 - 請求項1記載の半導体装置において、更に、
前記第1方向と直交する第2方向において、前記第2領域を介して前記第1領域と隣接し、且つ、前記第1方向に延在する第5領域と、
前記第5領域内に配置された第6領域と、前記第5領域内において前記第6領域と前記第1方向で隣接するように配置された第7領域と、
を有し、
前記第1ゲート電極は、前記第5領域にも2つ形成され、
前記第1不純物領域は、前記第5領域の前記半導体基板にも形成され、
前記第2不純物領域は、前記2つの第1ゲート電極間の前記第6領域の前記第1不純物領域にも形成され、
前記第3不純物領域は、前記第6領域の前記第2不純物領域にも形成され、
前記第6領域は、前記第5領域内において、互いに前記第1方向で離間するように複数配置され、
前記複数の第6領域の間には、それぞれ、前記第7領域が配置され、
前記第5不純物領域は、前記第7領域の前記第1不純物領域にも形成されている、半導体装置。 - 請求項1記載の半導体装置において、
前記半導体装置からなる半導体チップを複数備え、
前記複数の半導体チップの各々の前記エミッタ電位電極は、互いに電気的に接続され、
前記複数の半導体チップの各々の前記コレクタ電位電極は、互いに電気的に接続されている、半導体装置。 - 請求項1記載の半導体装置において、
前記第3領域の前記第1不純物領域には、前記第1不純物領域よりも高い不純物濃度を有する第8不純物領域が形成され、
前記第3領域の前記第2不純物領域は、前記第8不純物領域に形成され、
前記第1方向において、前記第3領域の前記第2不純物領域および前記第8不純物領域は、前記第4領域の前記第5不純物領域と直接接している、半導体装置。 - 請求項11記載の半導体装置において、
前記第4領域の前記第5不純物領域の不純物濃度は、前記第3領域の前記第8不純物領域の不純物濃度以上である、半導体装置。 - 請求項11記載の半導体装置において、
前記第4領域の前記第5不純物領域は、前記第3領域の前記第8不純物領域が、前記第4領域にまで拡張された領域である、半導体装置。 - 請求項1記載の半導体装置において、
前記第1導電型は、n型であり、
前記第2導電型は、p型である、半導体装置。 - 平面視において第1方向に延在する第1領域と、前記第1領域とは異なる領域である第2領域と、前記第1領域内に配置された第3領域と、前記第1領域内において前記第3領域と前記第1方向で隣接するように配置された第4領域と、前記第2領域内において前記第1方向に延在する第5領域と、を有する半導体装置であって、
前記第1領域および前記第2領域において、半導体基板に形成された第1導電型の第1不純物領域と、
前記第1領域の前記第1不純物領域に形成され、且つ、前記第1方向に延在する2つの第1トレンチと、
前記第2領域の前記第1不純物領域に形成され、且つ、前記第1方向に延在する2つの第2トレンチと、
前記2つの第1トレンチの内壁および前記2つの第2トレンチの内壁に、それぞれ形成された2つの第1ゲート絶縁膜および2つの第2ゲート絶縁膜と、
前記2つの第1トレンチ内に埋め込まれるように、前記2つの第1ゲート絶縁膜上に、それぞれ形成された2つの第1ゲート電極と、
前記2つの第2トレンチ内に埋め込まれるように、前記2つの第2ゲート絶縁膜上に、それぞれ形成された2つの第2ゲート電極と、
前記第3領域の前記2つの第1ゲート電極の間の前記第1不純物領域、および、前記第5領域の前記2つの第2ゲート電極の間の前記第1不純物領域に形成され、且つ、前記第1導電型とは反対の導電型である第2導電型の第2不純物領域と、
前記第3領域の前記第2不純物領域に形成された前記第1導電型の第3不純物領域と、
前記第1領域および前記第2領域において、前記第1不純物領域よりも下部の前記半導体基板に形成された前記第2導電型の第4不純物領域と、
ゲート電位を供給するためのゲート電位電極と、
エミッタ電位を供給するためのエミッタ電位電極と、
コレクタ電位を供給するためのコレクタ電位電極と、
を有し、
前記第1ゲート電極は、前記ゲート電位電極と電気的に接続され、
前記第4不純物領域は、前記コレクタ電位電極と電気的に接続され、
前記第2不純物領域、前記第3不純物領域および前記第2ゲート電極は、前記エミッタ電位電極と電気的に接続され、
前記第5領域の前記第2不純物領域には、前記第3不純物領域は形成されておらず、
前記第3領域は、前記第1領域内において、互いに前記第1方向で離間するように複数配置され、
前記複数の第3領域の間には、それぞれ、前記第4領域が配置され、
前記第4領域の前記第1不純物領域には、前記第1不純物領域よりも高い不純物濃度を有する、前記第1導電型の第5不純物領域が形成されている、半導体装置。 - 請求項15記載の半導体装置において、
前記複数の第3領域の前記半導体基板上には、層間絶縁膜が形成され、
前記層間絶縁膜には、複数の第1コンタクトホールが形成され、
前記複数の第1コンタクトホールは、それぞれ、前記第2不純物領域および前記第3不純物領域と接するように、前記第2不純物領域に到達し、
前記複数の第1コンタクトホールの底部が位置する前記第2不純物領域には、それぞれ、前記第2不純物領域よりも高い不純物濃度を有する、前記第2導電型の第6不純物領域が形成され、
前記エミッタ電位電極は、前記複数の第1コンタクトホール内を埋め込むように形成されている、半導体装置。 - 請求項15記載の半導体装置において、
前記第2不純物領域は、前記第4領域の前記第1不純物領域にも形成され、
前記第3領域の前記第2不純物領域は、前記第4領域の前記第5不純物領域によって、前記第4領域の前記第2不純物領域と分離されている、半導体装置。 - 請求項17記載の半導体装置において、
前記第4領域の前記第1不純物領域には、前記第2導電型の第7不純物領域が形成され、
前記第4領域の前記第2不純物領域は、前記第7不純物領域に形成され、
前記第3領域の前記第2不純物領域は、前記第4領域の前記第5不純物領域によって、前記第4領域の前記第2不純物領域および前記第7不純物領域と分離されている、半導体装置。 - 平面視において第1方向に延在する第1領域と、前記第1領域とは異なる領域である第2領域と、前記第1領域内に配置された第3領域と、前記第1領域内において前記第3領域と前記第1方向で隣接するように配置された第4領域と、を有する半導体装置の製造方法であって、
(a)前記第1領域および前記第2領域において、半導体基板に、第1導電型の第1不純物領域を形成する工程、
(b)前記第4領域の前記第1不純物領域に、前記第1不純物領域よりも高い不純物濃度を有する、前記第1導電型の第5不純物領域を形成する工程、
(c)前記第1領域の前記第1不純物領域に、前記第1方向に延在する第1トレンチおよび第2トレンチを形成する工程、
(d)前記第1トレンチの内壁および前記第2トレンチの内壁に、それぞれ第1ゲート絶縁膜および第2ゲート絶縁膜を形成する工程、
(e)前記第1トレンチ内に埋め込まれるように、前記第1ゲート絶縁膜上に、第1ゲート電極を形成し、前記第2トレンチ内に埋め込まれるように、前記第2ゲート絶縁膜上に、第2ゲート電極を形成する工程、
(f)前記第3領域において、前記第1ゲート電極と前記第2ゲート電極との間の前記第1不純物領域に、前記第1導電型とは反対の導電型である第2導電型の第2不純物領域を形成する工程、
(g)前記第3領域の前記第2不純物領域に、前記第1導電型の第3不純物領域を形成する工程、
(h)前記第1領域および前記第2領域において、前記第1不純物領域よりも下部の前記半導体基板に、前記第2導電型の第4不純物領域を形成する工程、
(i)前記第1ゲート電極と電気的に接続されるゲート電位電極を形成し、前記第2不純物領域、前記第3不純物領域および前記第2ゲート電極と電気的に接続されるエミッタ電位電極を形成する工程、
(j)前記第4不純物領域と電気的に接続されるコレクタ電位電極を形成する工程、
を有し、
前記第3領域は、前記第1領域内において、互いに前記第1方向で離間するように複数配置され、
前記複数の第3領域の間には、それぞれ、前記第4領域が配置されている、半導体装置の製造方法。 - 請求項19記載の半導体装置の製造方法において、更に、
(k)前記(h)工程と前記(i)工程の間に、前記複数の第3領域の前記半導体基板上に、層間絶縁膜を形成する工程、
(l)前記層間絶縁膜に、前記第2不純物領域および前記第3不純物領域と接するように、前記第2不純物領域に到達する複数の第1コンタクトホールを形成する工程、
(m)前記複数の第1コンタクトホールの底部が位置する前記第2不純物領域に、それぞれ、前記第2不純物領域よりも高い不純物濃度を有する、前記第2導電型の第6不純物領域を形成する工程、
を有し、
前記(i)工程において、前記エミッタ電位電極は、前記複数の第1コンタクトホール内を埋め込むように形成される、半導体装置の製造方法。
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