JP5420854B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は半導体装置に関し、特に高耐圧のＭＯＳ半導体装置の構造に関する。
近年、半導体集積回路装置の高集積化に伴って、高耐圧ＭＯＳ素子、低耐圧ＣＭＯＳ素子やバイポーラ素子等を同一基板に集積した半導体集積回路装置が求められるようになってきた。高耐圧ＭＯＳ素子は、高耐圧、低オン抵抗および低閾値電圧などの特性が求められる。高耐圧ＭＯＳ素子の低オン抵抗化により、チップサイズの縮小を実現することが可能になる。また低閾値電圧化により、駆動電圧マージンを大きくして、低消費電力化を実現する事が可能になる。
従来、高耐圧のＭＯＳ半導体装置としては、高耐圧ＭＯＳのドレイン領域に電界緩和層を設ける事で耐圧を向上させる技術が用いられてきた。しかし、ドレイン領域に設ける電界緩和層は、トランジスタ動作時には抵抗成分として作用するために、素子の単位面積当たりのオン抵抗が上昇してしまうという耐圧とオン抵抗とのトレードオフの関係がある。
このトレードオフの関係を改善する技術として、高耐圧ＭＯＳのドレイン領域に電界緩和層としてオフセット領域を２つ設け、耐圧向上とオン抵抗低減とを実現する特開平９−２６０６５１号公報などに記載されたものがある。
図１１は、従来の高耐圧ＭＯＳトランジスタを示す断面図である。
同図に示すように、従来の高耐圧ＭＯＳトランジスタは、ｐ型の基板２０１と、基板２０１の上部に形成されたｎウェル領域２０２と、ｎウェル領域２０２の上部に形成されたｎベース領域２０５と、ｎベース領域２０５の上部に形成されたｐソース領域２０３と、ｎウェル領域２０２の上部に形成された第２ｐオフセット領域２１０と、第２ｐオフセット領域２１０の上部に形成された第１ｐオフセット領域２０６と、基板２０１上に形成されたＬＯＣＯＳ酸化膜２０９と、端部がＬＯＣＯＳ酸化膜２０９に接続され、ｐソース領域２０３、ｎベース領域２０５、基板２０１および第１ｐオフセット領域２０６上に形成されたゲート酸化膜２０７と、ゲート酸化膜２０７上に形成されたゲート電極２０８と、第１ｐオフセット領域２０６の上部に形成されたｐドレイン領域２０４とを備えている。
第１ｐオフセット領域２０６の表面不純物濃度は低くなっており、ｐソース領域２０３に近い端部は第２ｐオフセット領域２１０よりもｐソース領域２０３側にはみ出している。第１ｐオフセット領域２０６と第２ｐオフセット領域２１０とは二重のオフセット領域となっており、ｐドレイン領域２０４の下部を覆っている。従来の高耐圧ＭＯＳトランジスタは、以上のような構成を有する横型電界効果トランジスタである。
この構成によれば、ドレインドリフト層である二重のオフセット領域のうちｐソース領域２０３に近い第１ｐオフセット領域２０６のはみ出し部分は容易に空乏化するが、二つのオフセット領域が重なる部分では空乏化しにくく、リーチスルー耐圧が向上する。特に、二重のオフセット領域のうち表面不純物濃度の低い第１ｐオフセット領域２０６が表面不純物濃度の高い第２ｐオフセット領域２１０よりもｐソース領域２０３の方向に張り出していれば、第１ｐオフセット領域２０６は空乏化し易く、表面不純物濃度の高い第２ｐオフセット領域２１０は空乏化しにくく、リーチスルー耐圧が向上する。さらに、ゲート電極２０８のうちｐドレイン領域２０４に近い部分の下に位置するゲート酸化膜２０７は厚くなっている。これにより、厚い絶縁膜下の電界が緩和され、リーチスルー耐圧を高め易くなる。
以上のように、従来の高耐圧ＭＯＳトランジスタでは、第１ｐオフセット領域２０６と第２ｐオフセット領域２１０とを形成することでドレイン領域での電界を緩和し、耐圧が向上し、かつドリフト領域の抵抗が低減している。すなわち、耐圧向上とオン抵抗低減とが実現される。
特開平９−２６０６５１号公報
従来の高耐圧ＭＯＳトランジスタにおいて、閾値電圧を下げるためにはゲート電極２０８下のウェル拡散層の不純物濃度を薄くする必要がある。しかし、ウェル拡散層の不純物濃度を薄くした場合、ソース-ドレイン間のパンチスルーが起こり、耐圧が大きく低下してしまう。
この不具合に対して、図１２に示すように、ゲート電極２０８の下のｎウェル領域２０２の表面部に表面Ｐ型領域３１１を形成する方法があるが、表面Ｐ型領域３１１をゲート電極２０８下の全体に形成するとＬＯＣＯＳ酸化膜２０９のうちｐソース領域２０３側の端に位置するバーズビーク部の不純物濃度が濃くなるために、オン抵抗は低減するがＬＯＣＯＳ酸化膜端に電界が集中して耐圧が低下してしまう。
図１３は、図１２に示す従来の変形例に係る高耐圧ＭＯＳトランジスタにおいて、ｎウェル領域２０２と第２ｐオフセット領域２１０との境界付近での等電位線および電界集中箇所を示す断面図である。従来構造では、ＬＯＣＯＳ酸化膜２０９のソース側端部は第１ｐオフセット領域２０６と第２ｐオフセット領域２１０と表面Ｐ型領域３１１とが重なり合っているため、不純物濃度が他のオフセット領域と比べて高くなり、電界が集中しやすく、等電位線の間隔が狭くなっている。この電界集中により、従来構造で低閾値電圧を実現する場合は、耐圧が低下してしまう。またＬＯＣＯＳ酸化膜２０９の端部への電界集中による耐圧低下を回避するために、バーズビーク部の不純物濃度を濃くしないように、表面Ｐ型領域３１１を第１ｐオフセット領域２０６とオンラインで形成しても、マスクずれによる耐圧低下および、オン抵抗、閾値電圧ばらつきが発生してしまう。
前記に鑑み、本発明は閾値電圧を低減でき、かつ耐圧向上とオン抵抗低減とを実現するＭＯＳ半導体装置を提供することを目的とする。
上述の目的を達成するため、本発明に係る第１の半導体装置は、半導体基板と、前記半導体基板の上部に形成された第１導電型の第１のウェル拡散層と、前記第１のウェル拡散層の上部に形成された第１導電型の第２のウェル拡散層と、前記第２のウェル拡散層の上部に形成された第２導電型のソース拡散層と、前記半導体基板の上部であって前記第２のウェル拡散層と離れた位置に形成された第２導電型の第３のウェル拡散層と、前記第３のウェル拡散層の上部に形成された第２導電型のドレイン拡散層と、前記第２のウェル拡散層、前記第１のウェル拡散層、および前記第３のウェル拡散層の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された前記ゲート電極と、前記第３のウェル拡散層の上であって、前記ゲート絶縁膜に連設されるとともに、前記ゲート絶縁膜と前記ドレイン拡散層との間に形成された素子分離用絶縁膜と、前記第３のウェル拡散層のうち前記ソース拡散層に対向する側の端部に接し、前記第１のウェル拡散層と前記第３のウェル拡散層との間であってゲート絶縁膜の直下から前記第３のウェル拡散層の不純物濃度分布の曲率ピーク位置よりも深い位置に至る領域に形成され、前記第３のウェル拡散層よりも不純物濃度が低い第２導電型のバッファ層とを備えている。
この構成によれば、バッファ層のソース側に形成されていることにより、半導体層内のポテンシャル分布を変化させ、素子分離用絶縁膜のソース拡散層に対向する側の端部付近に集中していた電界を緩和し、電界集中箇所を変更することができる。このため、従来の半導体装置に比べて耐圧を向上させることが可能となる。また、オン抵抗を低減し、さらに閾値電圧を低くすることができる。
また、ソース方向にマスクずれマージン分以上の領域幅の低濃度バッファ層を確保することにより、マスクずれによる耐圧ばらつきを抑制することが可能となる。
また、本発明の第２の半導体装置は、半導体基板と、前記半導体基板の上部に形成された第１導電型の第１のウェル拡散層と、前記第１のウェル拡散層の上部に形成された第１導電型の第２のウェル拡散層と、前記第２のウェル拡散層の上部に形成された第２導電型のソース拡散層と、前記半導体基板の上部であって前記第２のウェル拡散層と離れた位置に形成され、前記第１のウェル拡散層とＰＮ接合を形成する第２導電型の第３のウェル拡散層と、前記第３のウェル拡散層の上部に形成された第２導電型のドレイン拡散層と、前記第２のウェル拡散層、前記第１のウェル拡散層、および前記第３のウェル拡散層の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された前記ゲート電極と、前記第３のウェル拡散層の上であって、前記ゲート絶縁膜に連設されるとともに、前記ゲート絶縁膜と前記ドレイン拡散層との間に形成された素子分離用絶縁膜と、前記半導体基板のうち、前記第１のウェル拡散層および前記第３のウェル拡散層の底部に接する領域に形成された第１導電型の埋め込み拡散層とを備えている。
この構成によっても第１の半導体装置と同様に、素子分離用絶縁膜のソース拡散層に対向する側の端部付近に集中していた電界を緩和することができる。このため、従来の半導体装置に比べて耐圧を向上させることが可能となる。また、オン抵抗を低減し、さらに閾値電圧を低くすることができる。
本発明の半導体装置の製造方法は、素子分離用絶縁膜が形成された半導体基板の第１の領域に第１導電型の不純物イオンを選択的に注入して第１のウェル拡散層を形成する工程（ａ）と、前記第１のウェル拡散層の少なくとも上部に第１導電型の不純物イオンを選択的に注入して第２のウェル拡散層を形成する工程（ｂ）と、前記半導体基板のうち前記第１の領域とは異なる第２の領域に第２導電型の不純物イオンを選択的に注入し、前記第１のウェルから間隔を空けた位置に第３のウェル拡散層を形成する工程（ｃ）と、前記半導体基板のうち、前記第１のウェル拡散層と前記第３のウェル拡散層との間であって、前記半導体基板の表面部から前記第３のウェル拡散層の不純物濃度分布の曲率ピーク位置よりも深い位置に至る領域に第２導電型のバッファ層を形成する工程（ｄ）と、第２導電型の不純物イオンを注入して前記第２のウェル拡散層、および前記第３のウェル拡散層の上にゲート絶縁膜とゲート電極とを順次形成する工程（ｅ）と、前記第２のウェル拡散層および前記第３のウェル拡散層の上部に第２導電型の不純物イオンを注入し、前記第２のウェル拡散層の上部にソース拡散層を形成するとともに、前記第３のウェル拡散層の上部にドレイン拡散層を形成する工程（ｆ）とを備えている。
この方法によれば、高耐圧のＭＯＳトランジスタを製造することが可能となる。
本発明によれば、ドレインオフセット領域である第３のウェル拡散層のソース側に低濃度の第２導電型不純物を含むバッファ層を形成することにより、低閾値電圧であり、かつ耐圧が向上し、オン抵抗が低減された半導体装置を実現することが可能となる。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置である高耐圧Ｐチャネル型ＭＯＳトランジスタの主要部分を示す断面図である。
同図に示すように、本実施形態の半導体装置は、シリコン等の半導体からなるｐ型の基板１１と、基板１１の上部に形成されたＮ−型ウェル拡散層（第１のウェル拡散層）１２と、Ｎ−型ウェル拡散層１２の上部に形成されたＮ−型ウェル拡散層（第２のウェル拡散層）１５と、Ｎ−型ウェル拡散層１５の上部に形成されたソースＰ＋型拡散層１３と、Ｎ−型ウェル拡散層１２（あるいは基板１１）の上部に形成され、Ｎ−型ウェル拡散層１５との間にＮ−型ウェル拡散層１２の上部に位置するチャネル領域を挟んで設けられた低濃度Ｐ−型拡散層（第３のウェル拡散層）１９と、ソースＰ＋型拡散層１３の表面部からＮ−型ウェル拡散層１５、Ｎ−型ウェル拡散層１２、および低濃度Ｐ−型拡散層１９端部の表面部に亘って形成されたＰ型表面拡散層２０と、基板１１上に形成されたＬＯＣＯＳ酸化膜（素子分離用絶縁膜）１８と、Ｐ型表面拡散層２０とＬＯＣＯＳ酸化膜１８によって分離され、低濃度Ｐ−型拡散層１９の上部に形成されたドレインＰ＋拡散層１４と、Ｐ型表面拡散層２０上に形成されたゲート酸化膜（ゲート絶縁膜）１６と、ゲート酸化膜１６上に形成されたゲート電極１７とを備えている。低濃度Ｐ−型拡散層１９は電界を緩和するために設けられており、その端部はゲート酸化膜１６の下に達している。
また、ゲート酸化膜１６のうちドレインＰ＋拡散層１４に近い方の端部の膜厚は他の部分よりも厚くなっていることにより、厚い絶縁膜下の電界が緩和され、リーチスルー耐圧を高め易くなっている。
また、本実施形態の半導体装置は、電界緩和用の低濃度Ｐ−型拡散層１９のソース側端部に接し、低濃度Ｐ−型拡散層１９よりも十分に濃度の薄い不純物を含む低濃度Ｐ−型バッファ拡散層（バッファ層）２１を備えていることを特徴としている。低濃度Ｐ−型バッファ拡散層２１は、ゲート電極１７下のＰ型表面拡散層２０からその下のＮ−型ウェル拡散層１２に亘って設けられ、少なくとも低濃度Ｐ−型拡散層１９の不純物濃度分布の曲率ピーク位置よりもバルク側の深さにまで形成されている。
低濃度Ｐ−型バッファ拡散層２１は、Ｎ−型ウェル拡散層１２と低濃度Ｐ−型拡散層１９の形成後に通常のフォトリソグラフィーとイオン注入により、低濃度Ｐ−型拡散層１９のソース側端部に接し、ソース方向に０．１〜１μｍ程度の幅で低濃度Ｐ−型拡散層１９の曲率ピーク位置よりもバルク側の深さにまで形成する。このとき、低濃度Ｐ−型拡散層１９の不純物濃度が例えば２ｘ１０１６ｃｍ−３〜１×１０１７ｃｍ−３程度であるのに対して低濃度Ｐ−型バッファ拡散層２１の不純物濃度は例えば２×１０１５ｃｍ−３〜１×１０１６ｃｍ−３程度と十分に薄くなっている。また、低濃度Ｐ−型バッファ拡散層２１は、基板１１上に別途形成される低耐圧のＮチャネル型ＭＯＳトランジスタのＰ−型ウェル拡散層と同時に形成してもよい。また、基板１１はＰ型半導体に代えてＮ型半導体で構成してもよい。なお、Ｎ−型ウェル拡散層１２は基板へのイオン注入により形成されるが、エピタキシャル成長により形成されてもよい。なお、図１ではソース、ドレイン電極および層間膜、保護膜等は図示を省略している。
図２は、本実施形態の半導体装置において、低濃度Ｐ−型拡散層１９と他の層との界面付近での等電位線および電界集中箇所を示す断面図である。
以上のような構成をとることにより、本実施形態の半導体装置では、従来の半導体装置においてはＬＯＣＯＳ端のうちｐソース領域２０３に対向する部分に集中していた電界（図１３参照）を、低濃度Ｐ−型バッファ拡散層２１を形成することにより、図２に示すように低濃度Ｐ−型拡散層１９下部の方に移動させることで耐圧を向上させることができる。
従来の構成では、第２ｐオフセット領域２１０（低濃度Ｐ−型拡散層１９に相当）中の不純物の濃度分布によって等電位線の曲がり方が決定されるため、第２ｐオフセット領域２１０（内部に形成された第１ｐオフセット領域２０６を含む）の不純物濃度の曲率ピーク位置とほぼ同じ位置に等電位線の曲率のピークがくる。
これに対し、図２と図１３との比較から分かるように、本実施形態の半導体装置では、従来構造と比較して、第１ｐオフセット領域２０６の代わりに、低濃度Ｐ−型バッファ拡散層２１を低濃度Ｐ−型拡散層１９のソース側部分に接して形成しているために、低濃度Ｐ−型バッファ拡散層２１が電界の緩和層として働き、ＬＯＣＯＳ酸化膜１８のうちソースＰ＋型拡散層１３に対向する端部での電界集中を緩和することができる。特に、この電界集中の緩和効果を十分に発揮するためには、低濃度Ｐ−型バッファ拡散層２１が、低濃度Ｐ−型拡散層１９の曲率ピーク位置よりも深い位置に形成されている必要がある。このようにすれば、低濃度Ｐ−型拡散層１９下部の不純物濃度のプロファイルは従来構造と比べて変化が無いので、電界集中箇所は、緩和されたソース側のＬＯＣＯＳ端ではなく、低濃度Ｐ−型拡散層１９下部の方に引っ張られ、ドレインオフセット領域（低濃度Ｐ−型拡散層１９）のポテンシャル分布が従来構造と比べて均等になる。そのため、半導体装置の耐圧が向上する。また、ｐ型不純物濃度の低い低濃度Ｐ−型バッファ拡散層２１を低濃度Ｐ−型拡散層１９のソース側に接して形成しているので、トランジスタがオンの際にドレインでのドリフト抵抗を低減することができ、オン抵抗の低減を実現することができる。さらに、ゲート酸化膜１６の下面全体の下にＰ型表面拡散層２０を形成しているため、低閾値電圧を実現することができる。なお、電界集中箇所が従来の構成に比べ下方に移動しても、ＬＯＣＯＳ端に集中していた電界よりも強度を小さくできるので、半導体装置の動作には不具合を生じない。
以上のように、本実施形態の半導体装置によれば、低閾値電圧でかつ、オン抵抗を低減し、良好な耐圧特性が得られるＰチャネル型ＭＯＳトランジスタを実現できる。
なお、本実施形態の構成は、素子分離領域をＳＴＩ構造とした場合にも用いることができる。
なお、本実施形態の半導体装置において、全ての層の導電型を入れ替えた場合であっても電界集中を緩和する効果がある。ただし、第２の実施形態で説明するように、高濃度Ｎ型埋め込み拡散層を有し、リンによるボロンのプッシュアウトを利用する半導体装置についてはこの限りではない。
なお、本実施形態の半導体装置は基板１１の各部にｐ型またはｎ型の不純物イオンを注入することで不純物を含む半導体層を形成したが、例えばＮ−型ウェル拡散層１２はＣＶＤ法などによるエピタキシャル成長により形成されたものであってもよい。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。
図３は、本発明の第２の実施形態に係る半導体装置である高耐圧Ｐチャネル型ＭＯＳトランジスタの主要部分を示す断面図である。同図において、図１に示す第１の実施形態の半導体装置と同じ部分については図１と同一の符号を付している。
図３に示すように、第２の実施形態に係る半導体装置は、ｐ型の基板１１と、Ｎ−型ウェル拡散層１２と、Ｎ−型ウェル拡散層１５と、ソースＰ＋型拡散層１３と、低濃度Ｐ−型拡散層１９と、Ｐ型表面拡散層２０と、ＬＯＣＯＳ酸化膜１８と、ドレインＰ＋拡散層１４と、ゲート酸化膜１６と、ゲート電極１７とを備えている。本実施形態の半導体装置では、Ｎ−型ウェル拡散層１２が低濃度Ｐ−型拡散層１９のソース側に隣接し、且つＮ−型ウェル拡散層１２と低濃度Ｐ−型拡散層１９とはＰＮ接合を形成する。
本実施形態の半導体装置は、基板１１のうち、Ｎ−型ウェル拡散層１２および低濃度Ｐ−型拡散層１９の底部に接する領域に高濃度Ｎ型埋め込み拡散層４１を備えていることを特徴とする。高濃度Ｎ型埋め込み拡散層４１は、不純物濃度が例えば１×１０１７ｃｍ−３〜３×１０１７ｃｍ−３程度とＮ−型ウェル拡散層１２よりも高く、少なくともゲート電極１７下の領域に、幅（ゲート長）４３以上の長さで配置される。なお、その他の構成は第１の実施形態と同様である。
図４は、本実施形態の半導体装置のうちＮ−型ウェル拡散層１２、低濃度Ｐ−型拡散層１９、高濃度Ｎ型埋め込み拡散層４１の各層における境界領域を拡大して示す断面図である。本実施形態の半導体装置において、低濃度Ｐ−型拡散層１９の濃度が２×１０１６ｃｍ−３〜１×１０１７ｃｍ−３程度であるのに対して、高濃度Ｎ型埋め込み拡散層４１は、不純物濃度が例えば１×１０１７ｃｍ−３〜３ｘ１０１７ｃｍ−３程度である。このことから、リンによるボロンのプッシュアウトのためにボロンが押し出され、Ｎ−型ウェル拡散層１２と低濃度Ｐ−型拡散層１９とのＰＮ接合面４２はソース側に移動する。このように、Ｎ−型ウェル拡散層１２と低濃度Ｐ−型拡散層１９とのＰＮ接合面４２をソース側に移動させることで、従来は図１３に示すようにＬＯＣＯＳ酸化膜１８端のうちソースに近い方からドレイン側にかけて分布していた等電位線が、本実施形態の半導体装置では、図５に示すようにＬＯＣＯＳ酸化膜１８端のうちソースＰ＋型拡散層１３に対向する方から、ＰＮ接合面４２と高濃度Ｎ型埋め込み拡散層４１との界面にかけて分布するようになる。この結果、ソースＰ＋型拡散層１３に対向するＬＯＣＯＳ酸化膜１８端に集中していた電界が緩和されて、第１の実施形態の半導体装置と同様に、耐圧を向上させることが可能となる。また、ゲート酸化膜１６の下面全体の下にＰ型表面拡散層２０を形成しているため、低閾値電圧を実現することができる。
なお、基板１１をＮ型半導体基板または、Ｎ−型エピタキシャル層で構成した場合でも同様の効果が得られる。以上のように、第２の実施形態の半導体装置によれば、低閾値電圧でかつ、良好な耐圧特性が得られるＰチャネル型ＭＯＳトランジスタを実現できる。
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について、図面を参照しながら説明する。
図６は、本発明の第３の実施形態に係る半導体装置である高耐圧Ｐチャネル型ＭＯＳトランジスタの主要部分を示す断面図であり、図７は、本実施形態の半導体装置において、低濃度Ｐ−型拡散層１９と他の層との界面付近での等電位線および電界集中箇所を示す断面図である。図６、７において、図１に示す第１の実施形態の半導体装置と同じ部分については図１と同一の符号を付している。
図６に示すように、第３の実施形態に係る半導体装置は、ｐ型の基板１１と、Ｎ−型ウェル拡散層１２と、Ｎ−型ウェル拡散層１５と、ソースＰ＋型拡散層１３と、低濃度Ｐ−型拡散層１９と、Ｐ型表面拡散層２０と、ＬＯＣＯＳ酸化膜１８と、ドレインＰ＋拡散層１４と、ゲート酸化膜１６と、ゲート電極１７とを備えている。本実施形態の半導体装置では、Ｎ−型ウェル拡散層１２が低濃度Ｐ−型拡散層１９のソース側に形成されている。
また、本実施形態の半導体装置は、第２の実施形態の半導体装置と同様に、基板１１上部に、Ｎ−型ウェル拡散層１２および低濃度Ｐ−型拡散層１９の底部に接するように形成された高濃度Ｎ型埋め込み拡散層４１を備えている。高濃度Ｎ型埋め込み拡散層４１は、不純物濃度が例えば１×１０１７ｃｍ−３〜３×１０１７ｃｍ−３程度であり、少なくともゲート電極１７下の領域に、ゲート長以上の長さで配置される。
さらに、本実施形態の半導体装置は、Ｎ−型ウェル拡散層１２と低濃度Ｐ−型拡散層１９との間であって、ゲート酸化膜１６から高濃度Ｎ型埋め込み拡散層４１に達する領域に形成された低濃度Ｐ−型バッファ拡散層６３を備えている。低濃度Ｐ−型バッファ拡散層６３は低濃度Ｐ−型拡散層１９のソース側部分に接しており、電界緩和用の低濃度Ｐ−型拡散層１９より十分に低濃度のｐ型不純物を含んでいる。なお、図６において、符号６２はＮ−型ウェル拡散層１２と低濃度Ｐ−型バッファ拡散層６３との間に形成されるＰＮ接合面である。本実施形態の半導体装置において、これ以外の構成は第１の実施形態と同様である。
本実施形態の半導体装置では、第１の実施形態の半導体装置と同様に、低濃度Ｐ−型拡散層１９のソース側に低濃度Ｐ−型バッファ拡散層６３を形成することにより、ＬＯＣＯＳ酸化膜１８のうちソースＰ＋型拡散層１３に対向する端部での電界集中を緩和することができる。さらに、第２の実施形態の半導体装置と同様に、高濃度Ｎ型埋め込み拡散層４１がＮ−型ウェル拡散層１２および低濃度Ｐ−型拡散層１９の下に、これらの層に接するように設けられているので、電界集中箇所を高濃度Ｎ型埋め込み拡散層４１の下部に移動させることができる。このため、耐圧が大幅に向上するとともに、低閾値電圧を実現することができる。
本実施形態の構成により、従来構造で低閾値電圧を実現する場合に２３Ｖ程度であった耐圧が２７Ｖ程度まで向上し、閾値電圧についても−０．７Ｖ程度の低閾値電圧を実現することができる。
次に、第３の実施形態に係る半導体装置の製造方法の概略を説明する。図９（ａ）〜（ｇ）は、第３の実施形態に係る半導体装置の製造工程を示す断面図である。
まず、図９（ａ）に示す工程では、ＬＯＣＯＳ酸化を行って、Ｐ型半導体からなる基板１１の上にＬＯＣＯＳ酸化膜１８を形成する。
次に、図９（ｂ）に示す工程では、Ｎ型の不純物として、例えばリン９１を基板１１の表面部に分布しないように加速エネルギーを大きくした一般的なイオン注入法によって、埋め込み高濃度Ｎ型埋め込み拡散層４１を形成する。
次に、図９（ｃ）に示す工程では、一般的なフォトリソグラフィー技術によって形成した注入マスク９２を用いたイオン注入によってＮ型不純物を基板１１のうち高濃度Ｎ型埋め込み拡散層４１上に位置する部分に導入し、Ｎ−型ウェル拡散層１２を形成する。ここでは、例えばリン９３のイオンを注入する。
次いで、図９（ｄ）に示す工程では、注入マスク９２を除去後、フォトリソグラフィー技術によって形成した注入マスク９４を用いたイオン注入によってＮ型不純物をＮ−型ウェル拡散層１２の上部に導入し、Ｎ−型ウェル拡散層１５を形成する。ここでは、例えばリン９５のイオンを注入する。
次に、図９（ｅ）に示す工程では、注入マスク９４を除去後、フォトリソグラフィー技術によって形成した注入マスク９７を用いたイオン注入によってＰ型不純物を基板１１のうち埋め込み高濃度Ｎ型埋め込み拡散層４１の上に位置する領域に導入し、低濃度Ｐ−型拡散層１９を形成する。ここでは、例えばボロン９６のイオンを注入する。
次いで、図９（ｆ）に示す工程では、注入マスク９７を除去後、フォトリソグラフィー技術によって形成した注入マスク９８を用いたイオン注入によって、基板１１のうち高濃度Ｎ型埋め込み拡散層４１の上であってＮ−型ウェル拡散層１２と低濃度Ｐ−型拡散層１９との間に位置する領域に低濃度Ｐ−型バッファ拡散層６３を形成する。ここでは、例えばボロン９９のイオンを注入する。なお、低濃度Ｐ−型バッファ拡散層６３のゲート長方向の幅を拡散層形成時のマスクずれマージン分以上とすると、マスクずれによる耐圧ばらつきを抑制することができる。
次に、図９（ｇ）に示す工程では、注入マスク９８を除去した後、Ｎ−型ウェル拡散層１５、Ｎ−型ウェル拡散層１２、低濃度Ｐ−型バッファ拡散層６３、および低濃度Ｐ−型拡散層１９の上部に公知の技術によりＰ型表面拡散層２０を形成し、その後、ゲート酸化膜１６、ソースＰ＋型拡散層１３およびドレインＰ＋拡散層１４、ゲート電極１７を順次基板１１上に形成する。以上の工程により、本実施形態の半導体装置を形成することができる。
以上のように、第３の実施形態の半導体装置によれば、低閾値電圧でかつ、オン抵抗を低減した良好な耐圧特性を有する高耐圧のＰチャネル型ＭＯＳトランジスタが形成できる。
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置について、図面を参照しながら説明する。
図８は、本発明の第４の実施形態に係る半導体装置である高耐圧Ｐチャネル型ＭＯＳトランジスタの主要部分を示す断面図である。
本実施形態の半導体装置では、第３の実施形態の半導体装置における低濃度Ｐ−型バッファ拡散層６３が設けられておらず、代わりに基板１１の一部からなるＰ型基板領域８３がＮ−型ウェル拡散層１２と低濃度Ｐ−型拡散層１９との間に配置されている。Ｐ型基板領域８３の不純物濃度は基板１１の下部のうち他の拡散層が形成されていない部分の不純物濃度とほぼ同じである。
このように、低濃度のＰ型不純物を含む領域が低濃度Ｐ−型拡散層１９のソース側に同層と接して存在することにより、第３の実施形態の半導体装置と同様に、ＬＯＣＯＳ酸化膜１８のうちソースＰ＋型拡散層１３に対向する端部での電界集中を緩和することができる。
さらに、第２の実施形態の半導体装置と同様に、高濃度Ｎ型埋め込み拡散層４１がＮ−型ウェル拡散層１２および低濃度Ｐ−型拡散層１９の下に、これらの層に接するように設けられているので、電界集中箇所を高濃度Ｎ型埋め込み拡散層４１の下部に移動させることができる。このため、耐圧が大幅に向上するとともに、低閾値電圧を実現することができる。
本実施形態の半導体装置では、低濃度Ｐ−型バッファ拡散層６３を形成するための工程を省くことができるので、第３の実施形態と比較して半導体チップコスト低減しつつ、第３の実施形態と同様の低閾値電圧化、耐圧の向上、およびオン抵抗の低減を実現することができる。
次に、第４の実施形態の半導体装置の製造方法の概略を説明する。図１０（ａ）〜（ｆ）は、第４の実施形態に係る半導体装置の製造工程を示す断面図である。
まず、 図１０（ａ）〜（ｅ）に示す工程では、図９（ａ）〜（ｅ）で示した第３の実施形態と同様の方法で、基板１１上に、ＬＯＣＯＳ酸化膜１８を形成し、基板１１内に埋め込み高濃度Ｎ型埋め込み拡散層４１と、Ｎ−型ウェル拡散層１２と、Ｎ−型ウェル拡散層１５と、低濃度Ｐ−型拡散層１９とを順次形成する。ここで、基板１１のうち、高濃度Ｎ型埋め込み拡散層４１の上であってＮ−型ウェル拡散層１２と低濃度Ｐ−型拡散層１９との間に位置する領域（Ｐ型基板領域８３）には不純物イオンが注入されていない。
次に、図１０（ｆ）に示す工程では、第３の実施形態と同様に、Ｐ型表面拡散層２０、ゲート酸化膜１６、ゲート電極１７、ソースＰ＋型拡散層１３、ドレインＰ＋拡散層１４を形成することで、高耐圧のＰチャネル型ＭＯＳトランジスタを形成することができる。
以上のように、本実施形態の半導体装置では、低濃度Ｐ−型バッファ拡散層６３として基板１１の一部をそのまま用いるので、第３の実施形態よりも少ない工程数で低閾値電圧で、かつオン抵抗が低減され、良好な耐圧特性を有する半導体装置を製造することが可能となる。
本発明の半導体装置およびその製造方法は、高耐圧動作が要求される種々の機器に用いられる。
本発明の第１の実施形態に係る半導体装置である高耐圧Ｐチャネル型ＭＯＳトランジスタの主要部分を示す断面図である。 第１の実施形態に係る半導体装置において、低濃度Ｐ−型拡散層と他の層との界面付近での等電位線および電界集中箇所を示す断面図である。 本発明の第２の実施形態に係る半導体装置である高耐圧Ｐチャネル型ＭＯＳトランジスタの主要部分を示す断面図である。 第２の実施形態に係る半導体装置のうちＮ−型ウェル拡散層、低濃度Ｐ−型拡散層、高濃度Ｎ型埋め込み拡散層の各層における境界領域を拡大して示す断面図である。 第２の実施形態に係る半導体装置において、低濃度Ｐ−型拡散層と他の層との界面付近での等電位線および電界集中箇所を示す断面図である。 本発明の第３の実施形態に係る半導体装置である高耐圧Ｐチャネル型ＭＯＳトランジスタの主要部分を示す断面図である。 第３の実施形態に係る半導体装置において、低濃度Ｐ−型拡散層と他の層との界面付近での等電位線および電界集中箇所を示す断面図である。 本発明の第４の実施形態に係る半導体装置である高耐圧Ｐチャネル型ＭＯＳトランジスタの主要部分を示す断面図である。 （ａ）〜（ｇ）は、第３の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）〜（ｆ）は、第４の実施形態に係る半導体装置の製造工程を示す断面図である。 従来の高耐圧ＭＯＳトランジスタを示す断面図である。 従来の高耐圧ＭＯＳトランジスタの変形例を示す断面図である。 図１２に示す従来の高耐圧ＭＯＳトランジスタにおいて、ｎウェル領域と第２ｐオフセット領域との境界付近での等電位線および電界集中箇所を示す断面図である。
符号の説明
１１ 基板
１２ Ｎ−型ウェル拡散層
１３ ソースＰ＋型拡散層
１４ ドレインＰ＋拡散層
１５ Ｎ−型ウェル拡散層
１６ ゲート酸化膜
１７ ゲート電極
１８ ＬＯＣＯＳ酸化膜
１９ 低濃度Ｐ−型拡散層
２０ Ｐ型表面拡散層
２１ 低濃度Ｐ−型バッファ拡散層
４１ 高濃度Ｎ型埋め込み拡散層
４２、６２ ＰＮ接合面
６３ 低濃度Ｐ−型バッファ拡散層
８３ Ｐ型基板領域
９１、９３、９５ リン
９２、９４、９７、９８ 注入マスク
９６、９９ ボロン

Claims (6)

  1. 半導体基板と、
    前記半導体基板の上部に形成された第１導電型の第１のウェル拡散層と、
    前記第１のウェル拡散層の上部に形成された第１導電型の第２のウェル拡散層と、
    前記第２のウェル拡散層の上部に形成された第２導電型のソース拡散層と、
    前記半導体基板の上部であって前記第２のウェル拡散層と離れた位置に形成された第２導電型の第３のウェル拡散層と、
    前記第３のウェル拡散層の上部に形成された第２導電型のドレイン拡散層と、
    前記第２のウェル拡散層、前記第１のウェル拡散層、および前記第３のウェル拡散層の上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成された前記ゲート電極と、
    前記第３のウェル拡散層の上であって、前記ゲート絶縁膜に連設されるとともに、前記ゲート絶縁膜と前記ドレイン拡散層との間に形成された素子分離用絶縁膜と、
    前記第３のウェル拡散層のうち前記ソース拡散層に対向する側の端部に接し、前記第１のウェル拡散層と前記第３のウェル拡散層との間であってゲート絶縁膜の直下から前記第３のウェル拡散層の不純物濃度分布の曲率ピーク位置よりも深い位置に至る領域に形成され、前記第３のウェル拡散層よりも不純物濃度が低い第２導電型のバッファ層とを備え、
    前記バッファ層のうち前記ドレイン拡散層に対向する側の端部と前記素子分離用絶縁膜とは離間している半導体装置。
  2. 前記第２のウェル拡散層、前記第１のウェル拡散層、前記バッファ層および前記第３のウェル拡散層の表面部であって前記ゲート絶縁膜の直下に形成された第２導電型の表面拡散層をさらに備えていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第３のウェル拡散層は前記第１のウェル拡散層の上部に形成されており、
    前記バッファ層は前記第１のウェル拡散層の上部のうち第３のウェル拡散層が形成されていない部分と前記第３のウェル拡散層との間に形成されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記バッファ層は、前記半導体基板よりも高濃度の第２導電型の不純物を含んでいることを特徴とする請求項１〜３のうちいずれか１つに記載の半導体装置。
  5. 素子分離用絶縁膜が形成された半導体基板の第１の領域に第１導電型の不純物イオンを選択的に注入して第１のウェル拡散層を形成する工程（ａ）と、
    前記第１のウェル拡散層の少なくとも上部に第１導電型の不純物イオンを選択的に注入して第２のウェル拡散層を形成する工程（ｂ）と、
    前記半導体基板のうち前記第１の領域とは異なる第２の領域に第２導電型の不純物イオンを選択的に注入し、前記第１のウェルから間隔を空けた位置に第３のウェル拡散層を形成する工程（ｃ）と、
    前記半導体基板のうち、前記第１のウェル拡散層と前記第３のウェル拡散層との間であって、前記半導体基板の表面部から前記第３のウェル拡散層の不純物濃度分布の曲率ピーク位置よりも深い位置に至る領域に第２導電型のバッファ層を形成する工程（ｄ）と、
    第２導電型の不純物イオンを注入して前記第２のウェル拡散層、および前記第３のウェル拡散層の上にゲート絶縁膜とゲート電極とを順次形成する工程（ｅ）と、
    前記第２のウェル拡散層および前記第３のウェル拡散層の上部に第２導電型の不純物イオンを注入し、前記第２のウェル拡散層の上部にソース拡散層を形成するとともに、前記第３のウェル拡散層の上部にドレイン拡散層を形成する工程（ｆ）とを備え、
    前記工程（ｅ）では、前記素子分離用絶縁膜が前記ゲート絶縁膜に連設するように前記ゲート絶縁膜を形成し、
    前記工程（ｄ）では、前記バッファ層のうち前記ドレイン拡散層に対向する側の端部と前記素子分離用絶縁膜とが離間するように形成する半導体装置の製造方法。
  6. 前記工程（ｄ）では、第２導電型の不純物イオンを前記半導体基板に注入することによって前記バッファ層を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
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