JP4150704B2

JP4150704B2 - 横型短チャネルｄｍｏｓ

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Publication number: JP4150704B2
Application number: JP2004209920A
Authority: JP
Inventors: 誠北口
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2004-07-16
Filing date: 2004-07-16
Publication date: 2008-09-17
Anticipated expiration: 2024-07-16
Also published as: JP2006032682A

Description

本発明は、電力用ＭＯＳＦＥＴとして好適に用いられる横型短チャネルＤＭＯＳに関する。

図９は従来の横型短チャネルＤＭＯＳの断面図である。この横型短チャネルＤＭＯＳ９０は、図９に示すように、Ｐ⁻型半導体基体９０８の表面近傍に形成されたＮ⁻型エピタキシャル層９１０と、Ｎ⁻型エピタキシャル層９１０の表面近傍に形成されたチャネル形成領域Ｃを含むＰ型ウェルと９１４と、Ｐ型ウェル９１４の表面近傍に形成されたＮ^＋型ソース領域９１６と、Ｎ⁻型エピタキシャル層９１０の表面近傍に形成されたＮ^＋型ドレイン領域９１８と、チャネル形成領域Ｃの上部にゲート絶縁膜９２０を介して形成されたポリシリコンゲート電極９２２とを備えている。（例えば特許文献１および非特許文献１参照）

そして、横型短チャネルＤＭＯＳ９０においては、Ｎ^＋型ソース領域９１６はソース電極９２６を介して図示しないソース端子に接続され、Ｎ^＋型ドレイン領域９１８はドレイン電極９２８を介して図示しないドレイン端子に接続され、ポリシリコンゲート電極９２２は図示しないゲート端子に接続されている。また、Ｐ⁻型半導体基体９０８は０Ｖに固定されたグランド９３２に接続されている。しかしながら、この横型短チャネルＤＭＯＳ９０においては、ポリシリコンゲート電極９２２の抵抗が高いため、高速スイッチングが容易ではないという問題点があった。

図１０は従来の他の横型短チャネルＤＭＯＳの断面図である。この横型短チャネルＤＭＯＳ９２は、図１０に示すように、層間絶縁膜９２４上に形成されたゲート抵抗低減用金属層９３０が、ポリシリコンゲート電極９２２と接続された構造を有している。このため、この横型短チャネルＤＭＯＳ９２によれば、ゲート抵抗低減用金属層９３０がポリシリコンゲート電極９２２に接続されているため、全体としてゲート電極層の抵抗が低くなり、高速スイッチングが可能となっている。

しかしながら、この横型短チャネルＤＭＯＳ９２においては、ポリシリコンゲート電極９２２とゲート抵抗低減用金属層９３０とを接続するために設けられる層間絶縁膜９２４のコンタクトホール（Ａ）、ならびにゲート抵抗低減用金属層９３０とソース電極９２６およびドレイン電極９２８とを電気的に分離するための分離領域（Ｂ）が必要であるため、ポリシリコンゲート電極９２２のゲート長が長くなり、結果的にオン抵抗が大きくなってしまうという問題点があった。
特開平８−２１３６１７号公報山崎浩著、「パワーＭＯＳＦＥＴの応用技術」、日刊工業新聞社（初版第８刷）、１９９８年１０月２３日、図２．１および第９頁〜第１２頁

そこで、本発明は上記のような問題点に鑑みてなされたものであって、ゲート抵抗およびオン抵抗が低く、高速スイッチング特性および電流駆動特性に優れた横型短チャネルＤＭＯＳを提供することを目的とする。

本発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、第１導電型の半導体基体の表面近傍に形成された第２導電型のエピタキシャル層と、該エピタキシャル層の表面近傍に形成されるチャネル形成領域を含む第１導電型の第１のウェルと、該第１のウェルの表面近傍に形成された第２導電型の高濃度のソース領域と、前記エピタキシャル層の表面近傍に、前記第１のウェルと接しないように形成されたオン抵抗低減用の第２導電型の第２のウェルと、該第２のウェルの表面近傍に形成された第２導電型の高濃度のドレイン領域と、前記ソース領域から前記ドレイン領域に至る領域のうち、少なくとも前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基体と前記エピタキシャル層との境界の、上面から見て少なくとも前記第１のウェルと重なり合う部分に形成され、前記エピタキシャル層よりも高濃度の第２導電型の不純物を含み、前記第２のウェルと接触しないように形成された第１の埋め込み層と、該第１の埋め込み層の少なくとも一部と前記エピタキシャル層とが接するように、前記第１の埋め込み層の上面を覆うように形成された第１導電型の第２の埋め込み層とを備えたことを特徴とする横型短チャネルＤＭＯＳである。

請求項２に記載の発明は、請求項１に記載の横型短チャネルＤＭＯＳにおいて、前記第１の埋め込み層は、上面から見て前記第２のウェルと重なり合わないように形成されていることを特徴とする。

請求項３に記載の発明は、請求項１または請求項２に記載の横型短チャネルＤＭＯＳにおいて、記第１のウェルと前記ドレイン領域との間に、前記第１のウェルと接しないように第１導電型の拡散層が形成されていることを特徴とする。

請求項４に記載の発明は、請求項３に記載の横型短チャネルＤＭＯＳにおいて、前記拡散層は、前記第２のウェルに接しないように形成されていることを特徴とする。

請求項５に記載の発明は、請求項３または請求項４に記載の横型短チャネルＤＭＯＳにおいて、前記拡散層から前記ドレイン領域に至る領域において、前記ゲート電極は、フィールド酸化膜を介して前記エピタキシャル層と対峙していることを特徴とする。

本発明によれば、ゲート抵抗およびオン抵抗が低く、高速スイッチング特性および電流駆動特性に優れた横型短チャネルＤＭＯＳを提供するという効果が得られる。

以下、図面を参照し、本発明を実施するための最良の形態について説明する。図１は、本発明の第１の実施形態による横型短チャネルＤＭＯＳの断面図である。本実施形態による横型短チャネルＤＭＯＳ１Ａにおいては、Ｐ型のシリコンからなるＰ型半導体基体１０６の表面にＮ⁻型エピタキシャル層１１０が形成されている。このＮ⁻型エピタキシャル層１１０の表面近傍には、チャネル形成領域Ｃを含むＰ型ウェル１１４（第１のウェル）が形成され、このＰ型ウェル１１４の表面近傍にはＮ^＋型ソース領域１１６が形成されている。一方、Ｎ⁻型エピタキシャル層１１０の表面近傍には、Ｐ型ウェル１１４と接しないようにオン抵抗低減用Ｎ型ウェル１３４（第２のウェル）が形成され、このオン抵抗低減用Ｎ型ウェル１３４の表面近傍にはＮ^＋型ドレイン領域１１８が形成されている。

Ｐ型半導体基体１０６とＮ⁻型エピタキシャル層１１０との境界の、上面から見て少なくともＰ型ウェル１１４と重なり合う部分には、Ｎ⁻型エピタキシャル層１１０よりも高濃度のＮ型不純物を含むＮ型埋め込み層１０８（第１の埋め込み層）が形成され、このＮ型埋め込み層１０８の上下を覆うように、Ｐ型埋め込み層１０７および１０９（第２の埋め込み層）が形成されている。Ｎ型埋め込み層１０８は、素子分離領域１４０に接触しないように形成されている。Ｐ型埋め込み層１０９は、Ｎ型埋め込み層１０８の上面を全て覆うのではなく、Ｎ型埋め込み層１０８の上面の少なくとも一部がＮ⁻型エピタキシャル層１１０と接するように形成されている。Ｎ型埋め込み層１０８およびＰ型埋め込み層１０７を設けたことによる効果については後述する。

Ｎ^＋型ソース領域１１６からＮ^＋型ドレイン領域１１８に至る領域のうち、少なくともチャネル形成領域Ｃの上部には、ゲート絶縁膜１２０を介してゲート電極としてのポリシリコンゲート電極１２２が形成されている。このポリシリコンゲート電極１２２はゲート抵抗低減用金属層１３０に接続されている。このゲート抵抗低減用金属層１３０は、ソース電極１２６を構成する金属層およびドレイン電極１２８を構成する金属層と同一層として構成されている。

ソース電極１２６およびドレイン電極１２８とポリシリコンゲート電極１２２との間には層間絶縁膜１２４が形成されている。Ｎ^＋型ドレイン領域１１８、オン抵抗低減用Ｎ型ウェル１３４、およびＮ⁻型エピタキシャル層１１０上にはフィールド酸化膜１３６が設けられている。また、Ｎ^＋型ドレイン領域１１８の右側方には素子分離領域１４０が設けられている。素子分離領域１４０の下方には、Ｐ型埋め込み領域１４１が設けられている。このＰ型埋め込み領域１４１はＰ型埋め込み領域１０７および１０９と同時に形成される。また、Ｐ型半導体基体１０６は０Ｖに固定されたグランド１３２に接続されている。

この横型短チャネルＤＭＯＳ１Ａによれば、Ｎ⁻型エピタキシャル層１１０の表面近傍にオン抵抗低減用Ｎ型ウェル１３４がＰ型ウェル１１４と接しないように形成され、このオン抵抗低減用Ｎ型ウェル１３４の表面近傍にＮ^＋型ドレイン領域１１８が形成されているため、オン時におけるＮ^＋型ドレイン領域１１８からＮ^＋型ソース領域１１６への電流径路の大部分は抵抗の低いオン抵抗低減用Ｎ型ウェル１３４となり、ゲート抵抗を低減させるためにゲート長が長くなっても、全体として十分オン抵抗を低減することができる。したがって、本実施形態による横型短チャネルＤＭＯＳ１Ａは、ゲート抵抗およびオン抵抗が低く、高速スイッチング特性および電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。

また、本実施形態による横型短チャネルＤＭＯＳ１Ａによれば、Ｎ⁻型エピタキシャル層１１０よりも高濃度のＮ型不純物を含むオン抵抗低減用Ｎ型ウェル１３４を別途設けることとしたので、Ｎ⁻型エピタキシャル層１１０の不純物濃度自体を高くしなくてもオン時における抵抗を低減させることができ、横型短チャネルＤＭＯＳの耐圧性能を低下させることもない。

本実施形態による横型短チャネルＤＭＯＳ１Ａにおいては、Ｐ型ウェル１１４の深さは例えば１．５μｍであり、Ｎ^＋型ソース領域１１６の深さは例えば０．３μｍであり、Ｎ^＋型ドレイン領域１１８の深さも例えば０．３μｍであり、オン抵抗低減用Ｎ型ウェル１３４の深さは例えば２μｍである。また、Ｎ⁻型エピタキシャル層１１０の厚さは例えば１０μｍである。また、オン抵抗低減用Ｎ型ウェル１３４の不純物濃度は例えば１×１０^１９個／ｃｍ^３であり、Ｎ⁻型エピタキシャル層１１０の不純物濃度は、例えば１×１０^１６個／ｃｍ^３である。

次に、Ｎ型埋め込み層１０８を設けた効果について説明する。本実施形態による横型短チャネルＤＭＯＳ１Ａにおいては、オフ時にはドレイン電極１２８の電圧が上昇するため、Ｐ型半導体基体１０６とＮ⁻型エピタキシャル層１１０とのＰＮ接合が逆バイアスになり、空乏層がこのＰＮ接合からＮ⁻型エピタキシャル層１１０に伸びてくる。また、このとき、ソース電極１２６の電位もドレイン電極１２８の電位よりも低く設定されているため、Ｐ型ウェル１１４とＮ⁻型エピタキシャル層１１０とのＰＮ接合も逆バイアスになり、このＰＮ接合からＮ⁻型エピタキシャル層１１０に空乏層が伸びてくる。このとき、これらの空乏層が接触すると、より緩やかな条件でもブレークダウンが起こりやすくなるため、耐圧性能が低下することになる。

しかし、本実施形態の横型短チャネルＤＭＯＳ１Ａによれば、Ｐ型半導体基体１０６とＮ⁻型エピタキシャル層１１０との境界の、上面から見て少なくともＰ型ウェル１１４と重なり合う部分には、Ｎ⁻型エピタキシャル層１１０よりも高濃度のＮ型不純物を含むＮ型埋め込み層１０８が形成されているため、オフ時に上述した空乏層同士が接触することが効果的に抑制されるようになる。このため、これらの空乏層が接触することによる耐圧性能の低下を抑制することができるようになる。

また、このことにより、Ｐ型半導体基体１０６とＮ⁻型エピタキシャル層１１０とのＰＮ接合と、Ｐ型ウェル１１４とＮ⁻型エピタキシャル層１１０とのＰＮ接合との距離を短くすることができ、ひいてはＮ⁻型エピタキシャル層１１０の厚さを薄くすることができるようになる。このため、Ｎ⁻型エピタキシャル層１１０を成長させるための時間や横型短チャネルＤＭＯＳ１Ａを取り囲む位置に形成される素子分離領域１４０を形成するための時間を短縮することができるようになるため、製造時間の短縮化およびコストの低減化を図ることができる。

本実施形態による横型短チャネルＤＭＯＳ１Ａにおいては、上述した空乏層同士が接触するのをより効果的に抑制するためには、Ｐ型半導体基体１０６とＮ型埋め込み層１０８とのＰＮ接合からＮ型埋め込み層１０８側（Ｎ⁻型エピタキシャル層１１０側）に延びてくる空乏層を短い距離にすることが好ましい。このため、N型埋め込み層１０８の不純物濃度をある程度高くすることが必要である。その一方において、Ｐ型半導体基体１０６とN型埋め込み層１０８とのＰＮ接合における耐圧の低下を低減する観点からは、Ｎ型埋め込み層１０８の不純物濃度をむやみに高くしないことが好ましい。このため、第１の実施形態による横型短チャネルＤＭＯＳ１Ａにおいては、Ｎ型埋め込み層１０８の不純物濃度は５×１０^１７個／ｃｍ^３〜５×１０^１９個／ｃｍ^３であることが好ましく、１×１０^１８個／ｃｍ^３〜５×１０^１８個／ｃｍ^３の範囲にあることがより好ましい。

本実施形態による横型短チャネルＤＭＯＳ１Ａにおいては、Ｎ型埋め込み層１０８は、上面から見て、オン抵抗低減用Ｎ型ウェル１３４と重なり合わないように形成されている。このため、Ｎ型埋め込み層１０８とオン抵抗低減用Ｎ型ウェル１３４との接触を考慮する必要がなくなるため、Ｎ⁻型エピタキシャル層１１０の厚さを極力薄くすることができるようになる。なお、この場合、オン抵抗低減用Ｎ型ウェル１３４は、その周辺部では深さが浅くなっていて、Ｎ型埋め込み層１０８と接触しにくくなっているため、Ｎ型埋め込み層１０８は、上面から見て、オン抵抗低減用Ｎ型ウェル１３４を形成する際に用いるイオン打ち込み用マスクの開口部と重なり合わないように形成されていてもよく、その場合でも所定の効果が得られる。

次に、本発明の第２の実施形態について説明する。図２は、本実施形態による横型短チャネルＤＭＯＳの断面図である。図２に示される横型短チャネルＤＭＯＳ１Ｂにおいては、Ｎ⁻型エピタキシャル層１１０の表面近傍の、Ｐ型ウェル１１４とＮ^＋型ドレイン領域１１８との間に、Ｐ型ウェル１１４と接しないように、フローティング状態のＰ型拡散層１３８が形成されている。この横型短チャネルＤＭＯＳ１Ｂによれば、Ｐ型拡散層１３８が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。Ｐ型拡散層１３８はオン抵抗低減用Ｎ型ウェル１３４に接しないように形成されている。これにより、耐圧の低下やリーク電流の増加を極力抑制することができる。

また、本実施形態による横型短チャネルＤＭＯＳ１ＢのＰ型拡散層１３８からＮ^＋型ドレイン領域１１８に至る領域において、ポリシリコンゲート電極１２２がフィールド酸化膜１３６を介してＮ⁻型エピタキシャル層１１０と対峙している。このため、ゲート・ソース間およびゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上させることができる。これは、Ｐ型拡散層１３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層１３８からＮ^＋型ドレイン領域１１８に至る領域においては、厚いフィールド酸化膜１３６を介してポリシリコンゲート電極１２２をＮ⁻型エピタキシャル層１１０と対峙させるように構成することができるからである。

なお、オン時におけるＮ^＋型ドレイン領域１１８からＮ^＋型ソース領域１１６への電流は、このＰ型拡散層１３８を避けてこのＰ型拡散層１３８より深い部分（Ｎ⁻型エピタキシャル層１１０）を流れるため、Ｐ型拡散層１３８を設けることによってオン抵抗を増加させることもない。本実施形態によるＰ型拡散層１３８の不純物濃度は、例えば３×１０^１７個／ｃｍ^３である。

次に、上述した第１および第２の実施形態において、Ｐ型埋め込み層１０９を設けたことによる効果について説明する。図３は、第２の実施形態による横型短チャネルＤＭＯＳ１Ｂにおいて、逆バイアス電圧を高くした場合の空乏層の様子を示している。図３においては、Ｎ⁻型エピタキシャル層１１０およびＰ型ウェル１１４の境界から伸びた空乏層がフローティングのＰ型埋め込み層１０９に届いている。Ｐ型埋め込み層１０９はその濃度と拡散層の広さに応じた電圧を受け止め、ウェハ表面にあるゲート酸化膜１２０とフィールド酸化膜１３６との段差部分の表面電界強度緩和用のフローティングのＰ型拡散層１３８のガードリング効果とほぼ同じ効果を持つことになる。これにより、電界強度の緩和がより増し、耐圧の向上を図ることができる。ただし、空乏層同士を接触させないようにする必要があるため、上記のＰ型埋め込み層１０９の濃度および拡散層の広さや、Ｎ型埋め込み層１０８の上下拡散量や濃度、上面から見てＰ型埋め込み層１０９と重ならない部分の横方向距離等を適切に設定する必要がある。

Ｐ型埋め込み層１０９を設けない場合、ソース電極１２６とドレイン電極１２８との間に逆バイアスをかけると最終的にブレークダウンするが、そのブレークダウンする箇所は、チャネル形成領域ＣまたはフローティングのＰ型拡散層１３８の曲線部分である（図４参照）。このとき、ドレイン電極１２８がソース電極１２６と同じ表面にあることや、ブレークダウンが表面に近い部分で発生することから、ブレークダウン電流は横方向に流れやすく、Ｎ^＋型ソース領域１１６の下のＰ型ウェル１１４の抵抗値が高い部分やシリコン表面を通りやすい。

この部分に電流が流れると電気的特性や信頼性の劣化が発生しやすくなるため、改善方法として従来は一般的に二段ベースの方法が用いられていた。これは、図５のようにＰ型ウェル１１４よりも濃度を濃く、深さを深くしたＰ^＋型拡散層１１３を入れることにより、このＰ^＋型拡散層１１３下部分の電界強度を高くし、最終的なブレークダウン箇所をＰ^＋型拡散層１１３よりも下にさせるというものである。ブレークダウン電流はＮ^＋型ソース領域１１６の下のＰ型ウェル１１４の抵抗値が高い部分やシリコン表面を通らなくなるので、上述した電気的特性や信頼性の劣化が発生しにくくなる。

ただし、新規でＰ^＋型拡散を追加する必要があることから、製造工程が増加してしまうことや、Ｐ^＋型拡散層１１３を拡散する場合にＰ型ウェル１１４よりも深く拡散しなければならないことから、ソース電極１２６部分のシリコン表面での写真マージンがさらに必要となり、ソース電極１２６のサイズを大きくせざるを得ない等の問題点があるため、このようなＰ^＋型拡散を導入しなくても、シリコン内部でブレークダウンさせる方法が必要となる。

これに対し、本実施形態による横型短チャネルＤＭＯＳ１Ｂにおいては、逆バイアス時に、Ｎ⁻型エピタキシャル層１１０内に空乏層が飽和に近い状態で充填されていること、および比較的濃度が高く、ドレインバイアスのＮ型埋め込み層１０８と、ソースバイアスに近いバイアスがかかっているフローティングのＰ型埋め込み層１０９とが隣接していることにより、最終的にブレークダウンする箇所はＮ型埋め込み層１０８とＰ型埋め込み層１０９との接合部分となる（図６参照）。上述したように、Ｐ型埋め込み層１０９と設けることにより、耐圧の向上を図ると共に、電気特性および信頼性の劣化の発生を防止することができる。

なお、第１および第２の実施形態による横型短チャネルＤＭＯＳ１Ａおよび１Ｂにおいて、Ｐ型埋め込み領域１４１を設けることにより、素子分離領域１４０の拡散深さを浅くすることによる拡散熱処理の時間短縮を図ることができ、また、素子分離領域１４０の拡散深さを浅くすると横方向拡散距離が減ることによる素子面積の縮小を図ることができる。

第１および第２の実施形態において、Ｎ⁻型エピタキシャル層１１０の中に、Ｎチャネルの横型短チャネルＤＭＯＳの耐圧を調整するために、Ｎ⁻型エピタキシャル層１１０とオン抵抗低減用Ｎ型ウェル１３４との中間の濃度のＮ型ウェルを入れてもよい。このＮ型ウェルの深さについては、素子の耐圧を満足させる範囲であるならば、Ｎ型埋め込み層１０８上のＰ型埋め込み層１０９と接触していても問題ない。このＮ型ウェルによって横型短チャネルＤＭＯＳの耐圧を確保することができると、ＩＣ等における横型短チャネルＤＭＯＳ以外のＩＣ構成素子の特性に影響を及ぼしにくくなる。

第１および第２の実施形態において、Ｐ型半導体基体１０６としては、シリコンを好ましく用いることができる。また、ゲート電極の材料としては、ポリシリコンの他、タングステンシリサイド、モリブデンシリサイド、タングステン、モリブデン、銅、アルミニウム等を好ましく用いることができる。また、ゲート抵抗低減用メタルとしては、タングステン、銅、アルミニウム等を好ましく用いることができる。

次に、上述した実施形態におけるＮ型埋め込み層１０８およびＰ型埋め込み層１０９を形成する方法について説明する。図７および図８は、これらの埋め込み層の製造工程を示す工程図である。まず、Ｐ型半導体基体１０６上に厚い酸化膜１４４を形成し、Ｎ型埋め込み層１０８を形成する場所の写真工程を経て、酸化膜１４４をエッチングする（図７（ａ））。続いて、アンチモンやリン等のＮ型不純物の気体ソース雰囲気で拡散を行ったり、砒素イオン等をイオン注入したりすることにより、Ｎ型埋め込み層１０８を形成する（図７（ｂ））。

続いて、酸素雰囲気内で拡散を行う。この拡散と同時にＮ型埋め込み層１０８の表面にも酸化膜１４４が形成される（図７（ｃ））。続いて、Ｐ型半導体基体１０６上に形成された酸化膜１４４における、Ｐ型埋め込み層１０９を形成する場所の写真工程を経て、酸化膜１４４をエッチングする（図７（ｄ））。

続いて、ボロン等のＰ型不純物の気体ソース雰囲気で拡散を行ったり、イオン注入を行ったりすることにより、Ｐ型埋め込み層１０９ａを形成する（図８（ａ））。続いて、酸素雰囲気内で拡散を行うとＰ型埋め込み層１０７が形成される。この拡散と同時にＰ型埋め込み層１０７の表面にも酸化膜１４４が形成される（図８（ｂ））。Ｐ型埋め込み層１０７の不純物として用いられているボロンはＮ型埋め込み層１０８の不純物であるアンチモンや砒素より拡散係数が大きいので、同じ拡散条件で拡散を行っても、深く拡散することができる。また、図８（ｂ）の場合、Ｎ型埋め込み層１０８の表面濃度の方がＰ型埋め込み層１０７の濃度よりも高いので、Ｐ型埋め込み層１０７の表面は、Ｎ型埋め込み層１０８の不純物濃度が勝っているのでＮ型になっている。

続いて、拡散時に形成された酸化膜１４４を全面除去し、Ｎ⁻型エピタキシャル層１１０を形成する。Ｎ⁻型エピタキシャル層１１０を積層する際の熱処理により、Ｐ型およびＮ型の埋め込み層はＮ⁻型エピタキシャル層１１０の方向にも拡散し、Ｐ型埋め込み層１０９およびＮ型埋め込み層１０８が形成される（図８（ｃ））。なお、上述した製造工程において、不純物の拡散係数の関係から、Ｎ型埋め込み層１０８を先に形成し、その後にＰ型埋め込み層１０９を形成するようにしているが、逆の順であってもよい。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成はこれらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。

本発明の第１の実施形態による横型短チャネルＤＭＯＳの構造を示す断面図である。本発明の第２の実施形態による横型短チャネルＤＭＯＳの構造を示す断面図である。第２の実施形態による横型短チャネルＤＭＯＳに空乏層が発生した状態を示す断面図である。ブレークダウン電流の径路を説明するための断面図である。ブレークダウン電流の径路を説明するための断面図である。第２の実施形態による横型短チャネルＤＭＯＳのブレークダウン電流の径路を説明するための断面図である。第１および第２の実施形態における埋め込み層の製造工程を示す工程図である。第１および第２の実施形態における埋め込み層の製造工程を示す工程図である。従来の横型短チャネルＤＭＯＳの構造を示す断面図である。従来の横型短チャネルＤＭＯＳの他の構造を示す断面図である。

符号の説明

１Ａ，１Ｂ，９０，９２・・・横型短チャネルＤＭＯＳ、１０６・・・Ｐ型半導体基体、１０７，１０９・・・Ｐ型埋め込み層、１０８・・・Ｎ型埋め込み層、１１０，９１０・・・Ｎ⁻型エピタキシャル層、１１３・・・Ｐ^＋型拡散層、１１４，９１４・・・Ｐ型ウェル、１１６，９１６・・・Ｎ^＋型ソース領域、１１８，９１８・・・Ｎ^＋型ドレイン領域、１２０，９２０・・・ゲート絶縁膜、１２２，９２２・・・ポリシリコンゲート電極、１２４，９２４・・・層間絶縁膜、１２６，９２６・・・ソース電極、１２８，９２８・・・ドレイン電極、１３０，９３０・・・ゲート抵抗低減用金属層、１３２，９３２・・・グランド、１３４・・・オン抵抗低減用Ｎ型ウェル、１３６・・・フィールド酸化膜、１３８・・・Ｐ型拡散層、１４０・・・素子分離領域、１４１・・・Ｐ型埋め込み領域、１４４・・・酸化膜、９０８・・・Ｐ⁻型半導体基体。

Claims

第１導電型の半導体基体の表面近傍に形成された第２導電型のエピタキシャル層と、
該エピタキシャル層の表面近傍に形成されるチャネル形成領域を含む第１導電型の第１のウェルと、
該第１のウェルの表面近傍に形成された第２導電型の高濃度のソース領域と、
前記エピタキシャル層の表面近傍に、前記第１のウェルと接しないように形成されたオン抵抗低減用の第２導電型の第２のウェルと、
該第２のウェルの表面近傍に形成された第２導電型の高濃度のドレイン領域と、
前記ソース領域から前記ドレイン領域に至る領域のうち、少なくとも前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の抵抗を低減するために前記ゲート電極の上面の少なくとも一部と接するように形成されたゲート抵抗低減用金属層と、
前記半導体基体と前記エピタキシャル層との境界の、上面から見て少なくとも前記第１のウェルと重なり合う部分に形成され、前記エピタキシャル層よりも高濃度の第２導電型の不純物を含み、前記第２のウェルと接触しないように形成された第１の埋め込み層と、
該第１の埋め込み層の少なくとも一部と前記エピタキシャル層とが接するように、前記第１の埋め込み層の上面を覆うように形成されると共に、前記第１のウェルと接触しないように形成された第１導電型の第２の埋め込み層と、
を備え、前記第１の埋め込み層は、上面から見て前記第２のウェルと重なり合わないように形成されている
ことを特徴とする横型短チャネルＤＭＯＳ。
前記エピタキシャル層の表面近傍において、前記第１のウェルと前記ドレイン領域との間に、前記第１のウェルおよび前記第２のウェルと接しないように第１導電型の拡散層が形成されていることを特徴とする請求項１に記載の横型短チャネルＤＭＯＳ。
前記拡散層から前記ドレイン領域に至る領域において、前記ゲート電極は、フィールド酸化膜を介して前記エピタキシャル層と対峙していることを特徴とする請求項２に記載の横型短チャネルＤＭＯＳ。