JPH1041501A - Ｄｍｏｓ ｆｅｔ - Google Patents
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- JPH1041501A JPH1041501A JP8189230A JP18923096A JPH1041501A JP H1041501 A JPH1041501 A JP H1041501A JP 8189230 A JP8189230 A JP 8189230A JP 18923096 A JP18923096 A JP 18923096A JP H1041501 A JPH1041501 A JP H1041501A
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- 239000000758 substrate Substances 0.000 claims description 9
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- 239000010410 layer Substances 0.000 description 94
- 239000012141 concentrate Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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Abstract
(57)【要約】
【課題】半導体リレーに使用するＤＭＯＳ ＦＥＴの出
力端子間容量を少なくするとともに、耐圧の低下を防止
する。 【解決手段】ＤＭＯＳ ＦＥＴの出力端子間容量を少な
くするためドレインを細くしてゆく。ドレインを細くし
てゆくとドレイン端部の曲率半径が小さくなるので耐圧
はおお幅に低下する。この耐圧の低下はドレイン端部で
の放電破壊によることが多い。そこで電界が集中する端
部のみ二分したドリフトチャンネル層のドレイン層に近
い側の不純物濃度をＰ−ベース層に近い側の濃度より濃
くし、電界が特に集中する延長方向の端部及び折り曲げ
部の外側では前記の不純物濃度が変化する境界を、外側
へ移行させることにより電界の集中を緩和して耐圧の低
下を防止することを特徴とする。
力端子間容量を少なくするとともに、耐圧の低下を防止
する。 【解決手段】ＤＭＯＳ ＦＥＴの出力端子間容量を少な
くするためドレインを細くしてゆく。ドレインを細くし
てゆくとドレイン端部の曲率半径が小さくなるので耐圧
はおお幅に低下する。この耐圧の低下はドレイン端部で
の放電破壊によることが多い。そこで電界が集中する端
部のみ二分したドリフトチャンネル層のドレイン層に近
い側の不純物濃度をＰ−ベース層に近い側の濃度より濃
くし、電界が特に集中する延長方向の端部及び折り曲げ
部の外側では前記の不純物濃度が変化する境界を、外側
へ移行させることにより電界の集中を緩和して耐圧の低
下を防止することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、微弱信号を高速で
切り換える半導体リレーの接点として使用されるＤＭＯ
Ｓ ＦＥＴの出力端子間容量を少なくし、高耐圧化する
改良に関する。
切り換える半導体リレーの接点として使用されるＤＭＯ
Ｓ ＦＥＴの出力端子間容量を少なくし、高耐圧化する
改良に関する。
【０００２】
【従来の技術】ＬＳＩテスタ等では測定信号その他の微
弱信号を高速で多量に切り換えるため、巨大なリレーマ
トリクスを構成する必要があり半導体リレーが使用され
る。この切り換えのためのスイッチ素子としてＤＭＯＳ
ＦＥＴが用いられる。図５は従来のＤＭＯＳ ＦＥＴ
の構造を示す断面図である。１は低濃度のｐ-半導体基
板である。（以下ｐ-、ｎ+等は一例を示す。） ２は半導体基板１の１つの面に一定の幅をもって細長く
且つその両端部を円弧形に形成した高濃度のｎ+半導体
ドレイン層である。３はボンデイングパッド部である。
４はドレイン電極である。この電極とドレイン層２との
接合部は隙間に絶縁膜を充填するなど損傷防止の構造に
する。このドレイン電極４の上に配線用のボンデイング
パッドが作られる。ドレイン層２からドレイン電極４ま
でを含めてドレインと呼ぶことがある。、５ａ、５ｂは
ドリフトチャンネル層である。ドレイン層２を中に配置
し所定の耐電圧値が得られるようドレイン層２の縁から
一定の幅（ドリフトチャンネル長Ｌｄと言う。）をもっ
てドレイン層２と相似形に形成する。また、ＤＭＯＳ
ＦＥＴの耐圧を低下させずに導通時のオン抵抗を下げる
ために、ドリフトチャンネル層を二分してドレイン層２
側（５ａ）の不純物濃度をソース層６側（５ｂ）の不純
物濃度より高くしてその境界をほぼ中央におく。
弱信号を高速で多量に切り換えるため、巨大なリレーマ
トリクスを構成する必要があり半導体リレーが使用され
る。この切り換えのためのスイッチ素子としてＤＭＯＳ
ＦＥＴが用いられる。図５は従来のＤＭＯＳ ＦＥＴ
の構造を示す断面図である。１は低濃度のｐ-半導体基
板である。（以下ｐ-、ｎ+等は一例を示す。） ２は半導体基板１の１つの面に一定の幅をもって細長く
且つその両端部を円弧形に形成した高濃度のｎ+半導体
ドレイン層である。３はボンデイングパッド部である。
４はドレイン電極である。この電極とドレイン層２との
接合部は隙間に絶縁膜を充填するなど損傷防止の構造に
する。このドレイン電極４の上に配線用のボンデイング
パッドが作られる。ドレイン層２からドレイン電極４ま
でを含めてドレインと呼ぶことがある。、５ａ、５ｂは
ドリフトチャンネル層である。ドレイン層２を中に配置
し所定の耐電圧値が得られるようドレイン層２の縁から
一定の幅（ドリフトチャンネル長Ｌｄと言う。）をもっ
てドレイン層２と相似形に形成する。また、ＤＭＯＳ
ＦＥＴの耐圧を低下させずに導通時のオン抵抗を下げる
ために、ドリフトチャンネル層を二分してドレイン層２
側（５ａ）の不純物濃度をソース層６側（５ｂ）の不純
物濃度より高くしてその境界をほぼ中央におく。
【０００３】６はドリフトチャンネル層５ｂの外側に形
成したＰベース層である。７はＰベース層６の中に形成
した高濃度のｎ+半導体層である。８はＰベース層６の
中に形成した高濃度のｐ+半導体層である。９は高濃度
のｎ+半導体層７及び高濃度のｐ+半導体層８に共通のソ
ース電極である。これらの部分を一括してソースと言う
ことがある。１０は酸化膜である。１１はＰベース層か
ら前記ドリフトチャンネル層５ｂにわたって酸化膜１０
を介して設けたゲート電極である。１２は層間絶縁膜で
ある。電流はソース電極９からゲート電極１１に対向す
るＰベース層６の表面の反転した層を通り、ドリフトチ
ャンネル層５ｂ、５ａ、ドレイン層２、ドレイン電極３
へと水平方向に流れる。この電流はゲート電極１１に与
える電圧を変えて制御する。
成したＰベース層である。７はＰベース層６の中に形成
した高濃度のｎ+半導体層である。８はＰベース層６の
中に形成した高濃度のｐ+半導体層である。９は高濃度
のｎ+半導体層７及び高濃度のｐ+半導体層８に共通のソ
ース電極である。これらの部分を一括してソースと言う
ことがある。１０は酸化膜である。１１はＰベース層か
ら前記ドリフトチャンネル層５ｂにわたって酸化膜１０
を介して設けたゲート電極である。１２は層間絶縁膜で
ある。電流はソース電極９からゲート電極１１に対向す
るＰベース層６の表面の反転した層を通り、ドリフトチ
ャンネル層５ｂ、５ａ、ドレイン層２、ドレイン電極３
へと水平方向に流れる。この電流はゲート電極１１に与
える電圧を変えて制御する。
【０００４】図６は図５で示した横型ＤＭＯＳ ＦＥＴ
の平面図である。平面の構造は一般的にレーストラック
型をしており、中央部にドレイン層２、その外周部にド
リフトチャンネル層５ａ、５ｂ及びＰベース層６が配置
されている。この他にこの図には表されていないがゲー
ト電極１１等がある。従来の例では、ドレイン層２の上
に配線用のボンデイングパッド３を設けるので、ドレイ
ン層２を大きくしなければならず、そのため、ドレイン
層２の下面で接するドリフトチャンネル層５ａ、５ｂと
基板１との接合面積も大きくなり、必然的に出力端子間
容量が大きくなっていた。この出力端子間容量を低減さ
せるためには、接合面積を小さくする必要がある。接合
面積を小さくするためには、ドレイン電極４を取り付け
るボンデイングパッド部３に一定の面積を確保しつつド
レイン（ドレイン層及びドレイン電極部分）を細くする
必要がある。ドレインを細くしてゆくとドレイン端部の
曲率半径が小さくなり電界が集中してＤＭＯＳ ＦＥＴ
の耐圧がおお幅に低下する。図７は耐圧低下のシミュレ
ーション結果と実験データを示す。ドリフトチャンネル
長Ｌｄが２０μｍの場合ドレイン層２の曲率半径Ｒｄが
１０μｍになると耐圧は５０Ｖ近くも低下することが分
かる。
の平面図である。平面の構造は一般的にレーストラック
型をしており、中央部にドレイン層２、その外周部にド
リフトチャンネル層５ａ、５ｂ及びＰベース層６が配置
されている。この他にこの図には表されていないがゲー
ト電極１１等がある。従来の例では、ドレイン層２の上
に配線用のボンデイングパッド３を設けるので、ドレイ
ン層２を大きくしなければならず、そのため、ドレイン
層２の下面で接するドリフトチャンネル層５ａ、５ｂと
基板１との接合面積も大きくなり、必然的に出力端子間
容量が大きくなっていた。この出力端子間容量を低減さ
せるためには、接合面積を小さくする必要がある。接合
面積を小さくするためには、ドレイン電極４を取り付け
るボンデイングパッド部３に一定の面積を確保しつつド
レイン（ドレイン層及びドレイン電極部分）を細くする
必要がある。ドレインを細くしてゆくとドレイン端部の
曲率半径が小さくなり電界が集中してＤＭＯＳ ＦＥＴ
の耐圧がおお幅に低下する。図７は耐圧低下のシミュレ
ーション結果と実験データを示す。ドリフトチャンネル
長Ｌｄが２０μｍの場合ドレイン層２の曲率半径Ｒｄが
１０μｍになると耐圧は５０Ｖ近くも低下することが分
かる。
【０００５】
【発明が解決しようとする課題】半導体リレーの出力端
子間容量を少なくするため、横型ＤＭＯＳ ＦＥＴの接
合面積を小さくしたい。接合面積を小さくするためには
ドレイン電極部以外のドレイン領域を細くする。ドレイ
ン領域を細くすると、ドレイン電極が無い側の端部の曲
率半径が小さくなりドレイン近傍に電界が集中してＤＭ
ＯＳ ＦＥＴの耐圧が大きく低下する。そこで本発明
は、横型ＤＭＯＳ ＦＥＴの出力端子間容量を少なくす
るとともに耐圧の低下を防止することを目的とする。
子間容量を少なくするため、横型ＤＭＯＳ ＦＥＴの接
合面積を小さくしたい。接合面積を小さくするためには
ドレイン電極部以外のドレイン領域を細くする。ドレイ
ン領域を細くすると、ドレイン電極が無い側の端部の曲
率半径が小さくなりドレイン近傍に電界が集中してＤＭ
ＯＳ ＦＥＴの耐圧が大きく低下する。そこで本発明
は、横型ＤＭＯＳ ＦＥＴの出力端子間容量を少なくす
るとともに耐圧の低下を防止することを目的とする。
【０００６】
【課題を解決するための手段】ＤＭＯＳ ＦＥＴの出力
端子間容量を少なくするためにドレインを細くしてゆ
く。するとドレイン端部の曲率半径が小さくなるので耐
圧がおお幅に低下する。この耐圧の低下はドレイン端部
での放電破壊によることが多い。そこで電界が集中する
端部のみドリフトチャンネル層の濃度を分ける境界を、
曲率半径が大きくなる方向つまりソース寄りへ移行させ
ることに着目した。半導体基板の一つの面にｎ+半導体
層とｐ+半導体層を含むＰベース層と、このＰベース層
に隣接し所定の耐電圧が得られるよう一定の幅をもった
ドリフトチャンネル層と、このドリフトチャンネル層に
接するドレイン層とを含みこの断面に直交する方向に延
長した横型ＤＭＯＳ ＦＥＴにおいて、前記ドリフト・
チャンネル層を二分しドレイン層に近い側の不純物濃度
をＰ−ベース層に近い側の濃度より濃くし、電界が特に
集中する延長方向の端部及び折り曲げ部の外側では前記
の不純物濃度が変化する境界を、外側へ移行させること
により電界の集中を緩和して耐圧の低下を防止すること
を特徴とする。
端子間容量を少なくするためにドレインを細くしてゆ
く。するとドレイン端部の曲率半径が小さくなるので耐
圧がおお幅に低下する。この耐圧の低下はドレイン端部
での放電破壊によることが多い。そこで電界が集中する
端部のみドリフトチャンネル層の濃度を分ける境界を、
曲率半径が大きくなる方向つまりソース寄りへ移行させ
ることに着目した。半導体基板の一つの面にｎ+半導体
層とｐ+半導体層を含むＰベース層と、このＰベース層
に隣接し所定の耐電圧が得られるよう一定の幅をもった
ドリフトチャンネル層と、このドリフトチャンネル層に
接するドレイン層とを含みこの断面に直交する方向に延
長した横型ＤＭＯＳ ＦＥＴにおいて、前記ドリフト・
チャンネル層を二分しドレイン層に近い側の不純物濃度
をＰ−ベース層に近い側の濃度より濃くし、電界が特に
集中する延長方向の端部及び折り曲げ部の外側では前記
の不純物濃度が変化する境界を、外側へ移行させること
により電界の集中を緩和して耐圧の低下を防止すること
を特徴とする。
【０００７】
【発明の実施の形態】図１は本発明の横型ＤＭＯＳ Ｆ
ＥＴの構造を示す断面図である。１はｐ-の低濃度の半
導体基板である。２は半導体基板１の１つの面に所定の
幅をもって細長く形成しその幅よりも大きい径の円弧形
にした第１の端部と、前記の幅を径とする円弧形にした
第２の端部を持つｎ+高濃度のドレイン層である。この
部分を一括してドレインと言う。３はボンデイングパッ
ドである。４はドレイン電極である。ドレイン層２から
電極を引き出す接合部は損傷を防止するよう間隙は酸化
膜などを充填した構造にする。この上に配線用ボンデイ
ングパットを設ける。５はドリフトチャンネル層であ
る。ドレイン層２を中に配置し所定の耐電圧値が得られ
るようドレイン層２の縁から一定の幅（ドリフトチャン
ネル長Ｌｄと言う。）をもってドレイン層２と相似形に
形成する。このドリフトチャンネル層を二分してドレイ
ン層２側を５ｆで表し２ｎ-の不純物濃度とし、ソース
層６側を５ｇで表しｎ-の不純物濃度として、この不純
物が変化する境目に符号５ｈが付けてある。この濃くし
た５ｆ側の幅を以後ＮＤ１で表す。６はこのドリフトチ
ャンネル層の外側に形成したｐベース層である。
ＥＴの構造を示す断面図である。１はｐ-の低濃度の半
導体基板である。２は半導体基板１の１つの面に所定の
幅をもって細長く形成しその幅よりも大きい径の円弧形
にした第１の端部と、前記の幅を径とする円弧形にした
第２の端部を持つｎ+高濃度のドレイン層である。この
部分を一括してドレインと言う。３はボンデイングパッ
ドである。４はドレイン電極である。ドレイン層２から
電極を引き出す接合部は損傷を防止するよう間隙は酸化
膜などを充填した構造にする。この上に配線用ボンデイ
ングパットを設ける。５はドリフトチャンネル層であ
る。ドレイン層２を中に配置し所定の耐電圧値が得られ
るようドレイン層２の縁から一定の幅（ドリフトチャン
ネル長Ｌｄと言う。）をもってドレイン層２と相似形に
形成する。このドリフトチャンネル層を二分してドレイ
ン層２側を５ｆで表し２ｎ-の不純物濃度とし、ソース
層６側を５ｇで表しｎ-の不純物濃度として、この不純
物が変化する境目に符号５ｈが付けてある。この濃くし
た５ｆ側の幅を以後ＮＤ１で表す。６はこのドリフトチ
ャンネル層の外側に形成したｐベース層である。
【０００８】７はＰベース層６の中に形成したｎ+半導
体層である。８はＰベース層６の中に形成したｐ+半導
体層である。９はｎ+半導体層７及びｐ+半導体層８に共
通のソース電極である。この部分を一括してソースと呼
ぶことがある。１０は酸化膜である。１１はＰベース層
から前記ドリフトチャンネル層５ｇにわたって酸化膜１
０を介して設けたゲート電極である。普通ポリシリコン
が用いられる。１２は層間絶縁膜である。
体層である。８はＰベース層６の中に形成したｐ+半導
体層である。９はｎ+半導体層７及びｐ+半導体層８に共
通のソース電極である。この部分を一括してソースと呼
ぶことがある。１０は酸化膜である。１１はＰベース層
から前記ドリフトチャンネル層５ｇにわたって酸化膜１
０を介して設けたゲート電極である。普通ポリシリコン
が用いられる。１２は層間絶縁膜である。
【０００９】電流はソース電極９からゲート電極１１に
対向するＰベース層６の反転した層を通り、ドリフトチ
ャンネル層５ｇ、５ｆ、ドレイン層２、ドレイン電極３
へと水平方向に流れる。この電流はゲート電極１１に与
える電圧を変えて制御する。図２は本願発明の横型ＤＭ
ＯＳ ＦＥＴの構造を示す平面図である。符号は図１と
共通である。ドレイン層２の端部ｃには電界が部分に集
中するのでドリフトチャンネル層５ｆ、５ｇの境界５ｈ
をソース９側に移すことを示している。図３は横型ＤＭ
ＯＳ ＦＥＴの他の実施例を示す平面図である。図１と
同じ構造であるが、小型化するために各層を折り曲げて
有効面積を拡げ導通時のオン抵抗を低減している。ま
た、折り曲げた端部ｃは図２の場合と同じであるが端部
ｄでは電界は曲率半径が小さいソース９側に集中するの
でドリフトチャンネル層５ｆ、５ｇの境界５ｈをドレイ
ン２側に移動させることを示している。
対向するＰベース層６の反転した層を通り、ドリフトチ
ャンネル層５ｇ、５ｆ、ドレイン層２、ドレイン電極３
へと水平方向に流れる。この電流はゲート電極１１に与
える電圧を変えて制御する。図２は本願発明の横型ＤＭ
ＯＳ ＦＥＴの構造を示す平面図である。符号は図１と
共通である。ドレイン層２の端部ｃには電界が部分に集
中するのでドリフトチャンネル層５ｆ、５ｇの境界５ｈ
をソース９側に移すことを示している。図３は横型ＤＭ
ＯＳ ＦＥＴの他の実施例を示す平面図である。図１と
同じ構造であるが、小型化するために各層を折り曲げて
有効面積を拡げ導通時のオン抵抗を低減している。ま
た、折り曲げた端部ｃは図２の場合と同じであるが端部
ｄでは電界は曲率半径が小さいソース９側に集中するの
でドリフトチャンネル層５ｆ、５ｇの境界５ｈをドレイ
ン２側に移動させることを示している。
【００１０】次に図１により本発明の横型ＤＭＯＳ Ｆ
ＥＴの主要な動作を説明する。ドリフトチャンネル層の
中の不純物濃度の濃い部分５ｆをソース９側に寄せるこ
と、即ち境界５ｈをソース９側に寄せることにより、ド
リフトチャンネルのｎ -層と基板ｐ-層の接合からドレイ
ン層２側に向けた空乏層の伸びがこの境界５ｈで抑えら
れ、ドレイン層２への電界の集中を緩和するように働く
ので耐圧が向上する。図３の場合のようにソース９が内
側でドレイン層２が外側にある端部ｄでは、ソース９へ
の電界の集中を避けるためドリフトチャンネル層５ｆ、
５ｇの境界５ｈをドレイン層２側へ寄せた構造にする。
このようにドリフトチャンネル層の境界５ｈを移行させ
ることにより次の図に示すように耐圧が改善される。図
４はドリフトチャンネル層５ｆ、５ｇの境界５ｈの位置
（ＮＤ１）と耐圧の関係を示すシミュレーション図であ
る。（図２の場合） ドリフトチャンネル層の長さＬｄ＝５０μｍ、端部ｃの
曲率半径が５μｍのもので、ドリフトチャンネル層の濃
度の高い部分の長さＮＤ１を大きくしてゆくと耐圧が大
きくなることを示している。境界５ｈの位置が中央にあ
る場合（イで示すＮＤ１＝２５μｍの点）では耐圧が約
４８０Ｖであるのに対して、境界５ｈの位置をソース９
に移行させてゆくに従って約５３０Ｖまで上昇させるこ
とができる。尚、イの点の８９０Ｖは直線部のみで得ら
れる耐圧を示したものである。
ＥＴの主要な動作を説明する。ドリフトチャンネル層の
中の不純物濃度の濃い部分５ｆをソース９側に寄せるこ
と、即ち境界５ｈをソース９側に寄せることにより、ド
リフトチャンネルのｎ -層と基板ｐ-層の接合からドレイ
ン層２側に向けた空乏層の伸びがこの境界５ｈで抑えら
れ、ドレイン層２への電界の集中を緩和するように働く
ので耐圧が向上する。図３の場合のようにソース９が内
側でドレイン層２が外側にある端部ｄでは、ソース９へ
の電界の集中を避けるためドリフトチャンネル層５ｆ、
５ｇの境界５ｈをドレイン層２側へ寄せた構造にする。
このようにドリフトチャンネル層の境界５ｈを移行させ
ることにより次の図に示すように耐圧が改善される。図
４はドリフトチャンネル層５ｆ、５ｇの境界５ｈの位置
（ＮＤ１）と耐圧の関係を示すシミュレーション図であ
る。（図２の場合） ドリフトチャンネル層の長さＬｄ＝５０μｍ、端部ｃの
曲率半径が５μｍのもので、ドリフトチャンネル層の濃
度の高い部分の長さＮＤ１を大きくしてゆくと耐圧が大
きくなることを示している。境界５ｈの位置が中央にあ
る場合（イで示すＮＤ１＝２５μｍの点）では耐圧が約
４８０Ｖであるのに対して、境界５ｈの位置をソース９
に移行させてゆくに従って約５３０Ｖまで上昇させるこ
とができる。尚、イの点の８９０Ｖは直線部のみで得ら
れる耐圧を示したものである。
【００１１】
【発明の効果】横型ＤＭＯＳ ＦＥＴのドレインを細く
することにより出力端子間容量を少なくすることが可能
になった。しかし、ドレインを細くしたことによりドレ
イン端部や折れ曲がり部に電界が集中するため耐圧の低
下が生じる。耐圧を主として負担するドリフトチャンネ
ル層を不純物濃度の異なる二層に分けて、その境目を端
部や折れ曲がり部の曲率半径が大きくなる方向に移動さ
せることによりこの耐圧の低下を防止することができ
た。また、不純物濃度の変化する境界の位置を変えるこ
とにより一定の範囲で任意の耐圧をもったＤＭＯＳ Ｆ
ＥＴを作りだすことができるようになった。
することにより出力端子間容量を少なくすることが可能
になった。しかし、ドレインを細くしたことによりドレ
イン端部や折れ曲がり部に電界が集中するため耐圧の低
下が生じる。耐圧を主として負担するドリフトチャンネ
ル層を不純物濃度の異なる二層に分けて、その境目を端
部や折れ曲がり部の曲率半径が大きくなる方向に移動さ
せることによりこの耐圧の低下を防止することができ
た。また、不純物濃度の変化する境界の位置を変えるこ
とにより一定の範囲で任意の耐圧をもったＤＭＯＳ Ｆ
ＥＴを作りだすことができるようになった。
【図１】本願発明のＤＭＯＳ ＦＥＴの構造を示す断面
図である。
図である。
【図２】本願発明のＤＭＯＳ ＦＥＴの構造を示す平面
図である。
図である。
【図３】本願発明のＤＭＯＳ ＦＥＴの他の一例の構造
を示す平面図である。
を示す平面図である。
【図４】ドリフトチャンネル層の長さと耐圧の関係を示
す図である。
す図である。
【図５】従来のＤＭＯＳ ＦＥＴの構造を示す断面図で
ある。
ある。
【図６】従来のＤＭＯＳ ＦＥＴの構造を示す平面図で
ある。
ある。
【図７】ドレインの曲率と耐圧の関係を示す図である。
１ 半導体基板 ２ ドレイン層 ３ ボンデイングパッド ４ ドレイン（層、電極） ５ａ、５ｂ、５ｆ、５ｇ ドリフトチャンネル層 ５ｃ、５ｈ ドリフトチャンネル層中の不純物変化の境
界 ６ Ｐベース層 ７ ｎ+半導体層 ８ ｐ+半導体層 ９ ソース（層、電極） １０ 酸化膜 １１ ゲート電極 １２ 層間絶縁膜
界 ６ Ｐベース層 ７ ｎ+半導体層 ８ ｐ+半導体層 ９ ソース（層、電極） １０ 酸化膜 １１ ゲート電極 １２ 層間絶縁膜
Claims (1)
- 【請求項１】半導体基板の一つの面にｎ+半導体層とｐ+
半導体層を含むＰベース層と、このＰベース層に隣接し
所定の耐電圧が得られるよう一定の幅をもったドリフト
チャンネル層と、このドリフトチャンネル層に接するド
レイン層とを含みこの断面に直交する方向に延長した横
型ＤＭＯＳ ＦＥＴにおいて、 前記ドリフト・チャンネル層を二分しドレイン層に近い
側の不純物濃度をＰ−ベース層に近い側の濃度より濃く
し、電界が特に集中する延長方向の端部及び折り曲げ部
の外側では前記の不純物濃度が変化する境界を、外側へ
移行させることにより電界の集中を緩和して耐圧の低下
を防止することを特徴とするＤＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8189230A JPH1041501A (ja) | 1996-07-18 | 1996-07-18 | Ｄｍｏｓ ｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8189230A JPH1041501A (ja) | 1996-07-18 | 1996-07-18 | Ｄｍｏｓ ｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041501A true JPH1041501A (ja) | 1998-02-13 |
Family
ID=16237778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8189230A Pending JPH1041501A (ja) | 1996-07-18 | 1996-07-18 | Ｄｍｏｓ ｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1041501A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002314077A (ja) * | 2001-02-28 | 2002-10-25 | Linear Technol Corp | 高電圧ｍｏｓトランジスタ |
| JP2005093696A (ja) * | 2003-09-17 | 2005-04-07 | Matsushita Electric Ind Co Ltd | 横型ｍｏｓトランジスタ |
| JP2006114768A (ja) * | 2004-10-15 | 2006-04-27 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2009267211A (ja) * | 2008-04-28 | 2009-11-12 | Panasonic Corp | 半導体装置およびその製造方法 |
-
1996
- 1996-07-18 JP JP8189230A patent/JPH1041501A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002314077A (ja) * | 2001-02-28 | 2002-10-25 | Linear Technol Corp | 高電圧ｍｏｓトランジスタ |
| JP2005093696A (ja) * | 2003-09-17 | 2005-04-07 | Matsushita Electric Ind Co Ltd | 横型ｍｏｓトランジスタ |
| JP2006114768A (ja) * | 2004-10-15 | 2006-04-27 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US8298898B2 (en) | 2004-10-15 | 2012-10-30 | Fujitsu Semiconductor Limited | Manufacturing method of semiconductor device with increased drain breakdown voltage |
| JP2009267211A (ja) * | 2008-04-28 | 2009-11-12 | Panasonic Corp | 半導体装置およびその製造方法 |
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