JP3831598B2 - 半導体装置とその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関し、更に言えば、駆動能力の低下を抑えつつ、動作耐圧の向上を図る技術に関する。
【0002】
【従来の技術】
図5は従来の半導体装置を説明するための断面図である。
【0003】
図5において、51は一導電型、例えばP型の半導体基板で、当該基板51上にゲート酸化膜52を介してゲート電極53が形成され、当該ゲート電極53に隣接するように片側LDD構造のソース・ドレイン領域が形成されている。即ち、ソース領域側には前記ゲート電極53に隣接するように高濃度(N+型)のソース領域55が形成され、ドレイン領域側には前記ゲート電極53に隣接するように低濃度(N−型)のドレイン領域54が形成され、当該低濃度のドレイン領域54内に高濃度(N+型)のドレイン領域56が形成された片側LDD構造のソース・ドレイン領域を有する半導体装置である。
【0004】
【発明が解決しようとする課題】
上述したようなドレイン領域側にしか高電圧が印加されない片側LDD構造の半導体装置において、ドレイン領域側は、電界が集中するのを緩和するために前述したように高濃度のドレイン領域56を低濃度のドレイン領域54で囲んでいたが、ソース領域側は高濃度のソース領域55だけであった。
【0005】
このような構造の半導体装置であっても静的な耐圧に関しては、特に問題にする必要はなかった。しかし、動作時には、以下に説明する問題が発生していた。
【0006】
即ち、ソース領域(エミッタ領域)、基板(ベース領域)、そしてドレイン領域(コレクタ領域)から成るバイポーラ構造において、エミッタ領域は高濃度のソース領域55が剥き出しのため、キャリアの注入効率が良く、少ない基板電流Isubで容易にバイポーラトランジスタがオンしてしまう。
【0007】
つまり、バイポーラトランジスタにおける電流利得βが高いため、両側LDD構造の半導体装置に比して動作時のドレイン耐圧が低下してしまう。
【0008】
ここで、動作時のドレイン耐圧を向上させるには、基板電流Isubを低減させる必要がある。つまり、ドレイン電界を更に弱める必要がある。
【0009】
しかし、基板電流Isubを低減させるために低濃度のドレイン領域54全体の不純物濃度を薄くすると、図6に実線で示すように基板電流Isubは、電圧Vgsが増大するにつれて2つのピーク((1)、(2))を持ったDouble hump構造となる。
【0010】
そして、当該低濃度のドレイン領域54がより低濃度である場合には、基板電流Isubの第1のピーク(1)は低く、低Vgs時のドレイン耐圧は向上するが、基板電流Isubの第2のピーク(2)は比較的高くなるため、高Vgs時のドレイン耐圧は低下してしまう。
【0011】
また、逆に、低濃度のドレイン領域54全体の不純物濃度を高くすると、図6に一点鎖線で示すように基板電流Isubは、ある電圧Vgsをピークにした1つのピークができ、高Vgs時のドレイン耐圧には有効であるが、低Vgs時のドレイン耐圧がもたないという問題があった。
【0012】
このように低濃度のドレイン領域54全体の不純物濃度を一様に変動させてしまうと、低Vgs時のドレイン耐圧と高Vgs時のドレイン耐圧のトレードオフ関係から抜け出せない。
【0013】
また、一般的に用いられている両側LDD構造を採用すれば電流利得βが下がり確かに耐圧はもつが、本来、ソース側は耐圧を必要としないにもかかわらず、ソース側にも通常のLDD構造を採用することで、図5に示すようなドレイン側と同様のドリフト領域の距離(L)を持つことになり、オン抵抗が上昇し、駆動能力が低下することになる。
【0014】
【課題を解決するための手段】
そこで、上記課題に鑑みて本発明の半導体装置は、一導電型の半導体基板上にゲート酸化膜を介して形成されたゲート電極と、当該ゲート電極の一端に隣接するように形成された逆導電型の第1の低濃度ドレイン領域と、当該第1の低濃度ドレイン領域内の極近傍に形成され、少なくとも当該第1の低濃度ドレイン領域の不純物濃度よりも不純物濃度が高い逆導電型の第2の低濃度ドレイン領域と、前記ゲート電極の他端に隣接するように形成された逆導電型の高濃度ソース領域と前記ゲート電極の一端から所定間隔を有するように前記低濃度ドレイン領域内に形成された逆導電型の高濃度ドレイン領域とを具備したことを特徴とする。
【0015】
また、その製造方法は、前記基板上のドレイン形成領域上に第1の開口を有する第1のレジスト膜を形成し、当該レジスト膜をマスクにして前記基板に逆導電型の第1,第2の不純物をイオン注入した後に、当該第1,第2の不純物を拡散させて逆導電型の第1,第2の低濃度のドレイン領域を形成する。次に、前記基板上に形成した耐酸化性膜をマスクに選択酸化して所定領域に素子分離膜を形成すると共に第1のゲート酸化膜を形成した後に、当該素子分離膜及び第1のゲート酸化膜以外の領域に第2のゲート酸化膜を形成し、当該第1のゲート酸化膜から第2のゲート酸化膜上に跨るようにゲート電極を形成する。続いて、前記基板上のソース形成領域上に第2の開口を有し、前記低濃度のドレイン領域上に前記ゲート電極の他端部から離間された領域に第3の開口を有する第2のレジスト膜を形成した後に、前記第2のレジスト膜、前記ゲート電極、前記素子分離膜及び前記第1のゲート酸化膜をマスクにして前記基板に逆導電型の第3の不純物をイオン注入して逆導電型の高濃度のソース・ドレイン領域を形成する工程とを具備したことを特徴とする。
【0016】
これにより、前記逆導電型の第1の低濃度ドレイン領域内の極近傍に当該第1の低濃度ドレイン領域の不純物濃度よりも不純物濃度が高い逆導電型の第2の低濃度ドレイン領域を形成することで、低濃度ドレイン領域内の不純物分布を一様に変化させるのではなく、当該低濃度ドレイン領域を拡散係数の異なる2種類の不純物イオンから成る2重構造とし、第1の低濃度ドレイン領域で低Vgs耐圧をもたせ、当該第1の低濃度ドレイン領域よりも不純物濃度が高い第2の低濃度ドレイン領域で高Vgs耐圧をもたせることができる。
【0017】
更に、前記第1の低濃度のドレイン領域及び第2の低濃度のドレイン領域を形成する工程が、リンイオンから成る前記第1の不純物とヒ素イオンから成る前記第2の不純物とを同時に熱処理し、それらの不純物の拡散係数の差を利用していることを特徴とする。
【0018】
このように第1の低濃度のドレイン領域及び第2の低濃度のドレイン領域を形成する際に、2種類の不純物の拡散係数の差を利用し、それらの不純物を同一拡散工程で形成しているため、第1の低濃度のドレイン領域内の極近傍に第2の低濃度のドレイン領域を正確に形成することができる。
【0019】
【発明の実施の形態】
以下、本発明の半導体装置とその製造方法に係る一実施形態について図面を参照しながら説明する。
【0020】
本発明の半導体装置は、図4に示すように一導電型、例えばP型の半導体基板1上に第1のゲート酸化膜7Aから第2のゲート酸化膜8に跨るようにゲート電極9が形成されている。また、前記ゲート電極9の一端(第2のゲート酸化膜8の一端部)に隣接するように高濃度(N+型)のソース領域10が形成されている。更に、前記ゲート電極6の他端(第1のゲート酸化膜7Aの他端部)に隣接するように第1の低濃度(LN型)のドレイン領域5が形成され、当該第1の低濃度(LN型)のドレイン領域5内の極近傍に少なくとも当該第1の低濃度(LN型)のドレイン領域5の不純物濃度よりも不純物濃度が高い第2の低濃度(SLN型)のドレイン領域6が形成され、当該第2の低濃度(SLN型)のドレイン領域6内で、前記ゲート電極6から離間された領域(前記第1のゲート酸化膜7Aの一端部に隣接するよう)に高濃度(N+型)のドレイン領域11が形成されている。
【0021】
そして、このような構成を採用し、前記第1の低濃度(LN型)のドレイン領域5内の極近傍に当該第1の低濃度(LN型)のドレイン領域5の不純物濃度よりも不純物濃度が高い第2の低濃度(SLN型)のドレイン領域6を形成することで、従来のように低濃度ドレイン領域内の不純物分布を一様に変化させるのではなく、後述するように低濃度ドレイン領域を拡散係数の異なる2種類の不純物イオンから成る2重(第1の低濃度(LN型)のドレイン領域5の不純物濃度よりも不純物濃度が高い第2の低濃度(SLN型)のドレイン領域6を当該第1の低濃度(LN型)のドレイン領域5で薄く包み込む)構造とし、第1の低濃度(LN型)のドレイン領域5で低Vgs耐圧をもたせ、第2の低濃度(SLN型)のドレイン領域6で高Vgs耐圧をもたせることができ、動作時におけるドレイン耐圧を向上させることができる。
【0022】
このように本発明では、低濃度のドレイン領域全体の不純物濃度を一様に変化させるのではなく、当該低濃度のドレイン領域が少なくとも2種類以上の異なる不純物濃度を持つように構成したことで、低Vgs時のドレイン耐圧と高Vgs時のドレイン耐圧のトレードオフ関係にとらわれないで、動作時におけるドレイン耐圧を向上させることができる。
【0023】
また、従来のようなソース・ドレイン領域とも略対称な低濃度のソース・ドレイン領域を有するLDD構造の半導体装置を採用する必要がなく、当該半導体装置に比してドリフト領域を持たないため、その駆動能力の低下を抑えることができる。
【0024】
以下、上記半導体装置の製造方法について図面を参照しながら説明する。
【0025】
先ず、図1において、P型の半導体基板1上のドレイン形成領域上に開口を有するレジスト(PR)膜2を形成し、当該レジスト(PR)膜2をマスクにし、第1及び第2の不純物をイオン注入して第1及び第2の不純物注入領域を形成する。尚、このとき前記第2の不純物は、前記第1の不純物よりも拡散係数の小さいものを用いる必要があり、前記第1の不純物がリンイオンとした場合には、例えば、ヒ素イオンを使用し、リンイオンをおよそ100KeVの加速電圧で、およそ6×1012/cm2の注入量でイオン注入し、第1の不純物注入領域3を形成した後に、ヒ素イオンをおよそ160KeVの加速電圧で、およそ5×1011/cm2の注入量でイオン注入して、第2の不純物注入領域4を形成している。
【0026】
続いて、図2において、前記レジスト膜2を除去した後に、前記リンイオン及びヒ素イオンを熱拡散させて第1の低濃度(LN型)のドレイン領域5を形成すると共に、当該低濃度のドレイン領域5内の極近傍に少なくとも低濃度のドレイン領域5よりも不純物濃度の高い第2の低濃度(SLN型)のドレイン領域6を形成する。このとき、本実施形態では、およそ1100℃で、4時間の熱処理を施している。
【0027】
そして、本工程では拡散係数の異なる2種類の不純物イオン(リンイオン、ヒ素イオン)を同一マスク(レジスト膜2)を用いてイオン注入し、これらの不純物の拡散係数の差を利用して拡散させているため、比較的不純物濃度の高い第2の低濃度(SLN型)のドレイン領域6を薄い第1の低濃度(LN型)のドレイン領域5で適正な間隔を存して包み込むように形成することができる。
【0028】
次に、図3において、前記基板1上に不図示のパッド酸化膜及び所定領域(第1のゲート酸化膜形成領域及び素子分離膜形成領域)に開口を有する耐酸化性膜としてのシリコン窒化膜を形成した後に、当該シリコン窒化膜をマスクにして周知なLOCOS法により選択酸化しておよそ1000nmの膜厚の第1のゲート酸化膜7A及び素子分離膜7Bをそれぞれ形成する。更に、前記パッド酸化膜及びシリコン窒化膜を除去した後に、前記第1のゲート酸化膜7A及び素子分離膜7Bが形成されていない基板1上を熱酸化しておよそ150nmの膜厚の第2のゲート酸化膜8を形成する。そして、前記基板1上におよそ400nmの膜厚のポリシリコン膜を形成し、当該ポリシリコン膜を導電化処理した後に、不図示のレジスト膜をマスクにパターニングして前記第1のゲート酸化膜7Aから第2のゲート酸化膜8に跨るようにゲート電極9を形成する。このとき、ゲート電極9が形成された以外の基板1上の第2のゲート酸化膜8は除去される。
【0029】
更に、図4において、前記基板1上に形成したレジスト(PR)膜12をマスクにして、前記ゲート電極9の一端部に隣接するようにN型の不純物をイオン注入し、また前記ゲート電極9の他端部から離間され、かつ前記第1のゲート酸化膜7Aの一端部に隣接するようにN型の不純物をイオン注入して、前記ゲート電極の一端部に隣接するように高濃度(N+型)のソース領域10を形成すると共に、前記第2の低濃度のドレイン領域6内で、前記ゲート電極9の他端部から離間された領域(前記第1のゲート酸化膜7Aの他端部に隣接するよう)に高濃度(N+型)のドレイン領域11を形成する。このとき、ヒ素イオンをおよそ80KeVの加速電圧で、およそ6×1015/cm2の注入量でイオン注入している。
【0030】
以下図示した説明は省略するが、全面に層間絶縁膜を形成し、前記ソース・ドレイン領域にコンタクトするように当該層間絶縁膜にコンタクト孔を形成した後に、当該コンタクト孔を介してソース・ドレイン電極を形成する。
【0031】
このように本発明の製造方法では、前述したように前記基板1表層にイオン注入しておいた拡散係数の異なる2種類の不純物(リンイオン、ヒ素イオン)を熱拡散処理することで、その拡散係数の差を利用して、2種類の不純物濃度を有する2重構造(第2の低濃度(SLN型)のドレイン領域6(ヒ素イオンを親とする)を第1の低濃度(LN型)のドレイン領域5(リンイオンを親とする)で薄く包み込むように)低濃度のドレイン領域を形成している。そのため、従来のように低濃度のドレイン領域全体の不純物濃度を一様に変動させるものと異なり、低Vgs時のドレイン耐圧と高Vgs時のドレイン耐圧のトレードオフ関係にとらわれず、動作時におけるドレイン耐圧を向上させることができる。
【0032】
【発明の効果】
本発明によれば、低濃度のドレイン領域を2種類の異なる不純物濃度を有するように形成することで、不純物濃度の低い第1の低濃度のドレイン領域で低Vgs耐圧をもたせ、不純物濃度の高い第2の低濃度のドレイン領域で高Vgs耐圧をもたせることで、動作時におけるドレイン耐圧を向上させることができる。
【0033】
また、基板表層にイオン注入しておいた拡散係数の異なる2種類の不純物を熱処理することで、その拡散係数の差を利用して第1の低濃度のドレイン領域と第2の低濃度のドレイン領域を形成しているため、第1の低濃度のドレイン領域内の極近傍に第2の低濃度のドレイン領域を形成することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図2】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図3】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図4】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図5】従来の半導体装置を示す断面図である。
【図6】従来の課題を説明するための図である。
Claims (6)
- 一導電型の半導体基板上にLOCOS法により形成された第1のゲート酸化膜と、熱酸化法により前記第1のゲート酸化膜の一端と隣接するように形成された第2のゲート酸化膜と、
前記第1のゲート酸化膜から前記第2のゲ−ト酸化膜の一端に跨るように形成されたゲ−ト電極と、
前記第1のゲート酸化膜の一端に隣接する位置から他端を越えて広がるように形成された逆導電型の第1の低濃度ドレイン領域と、
前記第1の低濃度ドレイン領域内の極近傍に前記第1のゲート酸化膜の一端に隣接する位置から他端を越えて広がるように形成され、少なくとも当該第1の低濃度ドレイン領域の不純物濃度よりも不純物濃度が高い逆導電型の第2の低濃度ドレイン領域と、
前記第1のゲート酸化膜の他端に隣接するように前記第2の低濃度ドレイン領域内に形成された逆導電型の高濃度ドレイン領域と、
前記第2のゲート酸化膜の他端に隣接するように形成された逆導電型の高濃度ソ−ス領域と、を具備したことを特徴とする半導体装置。 - 前記第1の低濃度のドレイン領域及び前記第2の低濃度のドレイン領域が、拡散係数の異なる2種類の逆導電型不純物の拡散係数の差を利用して形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記第1の低濃度のドレイン領域及び前記第2の低濃度のドレイン領域が、リンイオンから成る第1の不純物と、ヒ素イオンから成る第2の不純物との拡散係数の差を利用して形成されていることを特徴とする請求項1又は請求項2のいずれかに記載の半導体装置。
- 一導電型の半導体基板上のドレイン形成領域上に第1の開口を有する第1のレジスト膜を形成する工程と,
当該レジスト膜をマスクにして前記基板に逆導電型の第1の不純物、及び該第1の不純物よりも不純物濃度が高い第2の不純物をイオン注入する工程と、
当該第1、第2の不純物を熱拡散させて、第1の低濃度ドレイン領域を形成すると同時に、該第1の低濃度ドレイン領域内の近傍に第2の低濃度ドレイン領域を形成する工程と、
前記基板上に形成した耐酸化性膜をマスクに選択酸化して所定領域に素子分離膜を形成すると共に、前記第2の低濃度ドレイン領域内の表面上に第1のゲ−ト酸化膜を形成する工程と、
当該素子分離膜及び第1のゲ−ト酸化膜以外の領域に熱酸化法により第2のゲ−ト酸化膜を形成する工程と、
前記第1のゲ−ト酸化膜から第2のゲ−ト酸化膜上に跨るようにゲ−ト電極を形成する工程と、
前記基板上のソ−ス形成領域上に第2の開口を有し、且つ前記第2の低濃度ドレイン領域上の前記第1のゲート酸化膜に隣接する領域に第3の開口を有する第2のレジスト膜を形成する工程と、
前記第2のレジスト膜、前記ゲ−ト電極、前記素子分離膜及び前記第1のゲ−ト酸化膜をマスクにして前記基板に逆導電型の第3の不純物をイオン注入して逆導電型の高濃度のソ−ス・ドレイン領域を形成する工程とを具備したことを特徴とする半導体装置の製造方法。 - 前記第1の低濃度ドレイン領域及び第2の低濃度ドレイン領域を形成する工程が、拡散係数の異なる2種類の逆導電型不純物の拡散係数の差を利用していることを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記第1の低濃度ドレイン領域及び第2の低濃度ドレイン領域を形成する工程が、リンイオンから成る前記第1の不純物とヒ素イオンから成る前記第2の不純物とを同時に熱処理し、それらの不純物の拡散係数の差を利用していることを特徴とする請求項4又は請求項5のいずれかに記載の半導体装置の製造方法。
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US9048252B2 (en) * | 2011-03-09 | 2015-06-02 | Asahi Kasei Microdevices Corporation | Semiconductor device and method for manufacturing semiconductor device |
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US20140167173A1 (en) * | 2012-12-14 | 2014-06-19 | Broadcom Corporation | Increasing the breakdown voltage of a metal oxide semiconductor device |
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US5264719A (en) * | 1986-01-07 | 1993-11-23 | Harris Corporation | High voltage lateral semiconductor device |
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US4918026A (en) * | 1989-03-17 | 1990-04-17 | Delco Electronics Corporation | Process for forming vertical bipolar transistors and high voltage CMOS in a single integrated circuit chip |
US5550069A (en) * | 1990-06-23 | 1996-08-27 | El Mos Electronik In Mos Technologie Gmbh | Method for producing a PMOS transistor |
DE69125794T2 (de) * | 1990-11-23 | 1997-11-27 | Texas Instruments Inc | Verfahren zum gleichzeitigen Herstellen eines Feldeffekttransistors mit isoliertem Gate und eines Bipolartransistors |
US5171700A (en) * | 1991-04-01 | 1992-12-15 | Sgs-Thomson Microelectronics, Inc. | Field effect transistor structure and method |
US5242841A (en) * | 1992-03-25 | 1993-09-07 | Texas Instruments Incorporated | Method of making LDMOS transistor with self-aligned source/backgate and photo-aligned gate |
DE69317004T2 (de) * | 1992-03-26 | 1998-06-10 | Texas Instruments Inc | Hochspannungstruktur mit oxydisolierter Source und RESURF-Drift-Zone in Massivsilizium |
JP3036565B2 (ja) * | 1992-08-28 | 2000-04-24 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
JP3424694B2 (ja) | 1993-03-08 | 2003-07-07 | セイコーインスツルメンツ株式会社 | 高耐圧絶縁ゲート型電界効果トランジスタ及び半導体集積回路装置 |
US5739061A (en) * | 1993-10-26 | 1998-04-14 | Fuji Electric Co., Ltd. | Method of manufacturing a semiconductor device using gate side wall as mask for self-alignment |
US5585294A (en) * | 1994-10-14 | 1996-12-17 | Texas Instruments Incorporated | Method of fabricating lateral double diffused MOS (LDMOS) transistors |
US5675166A (en) * | 1995-07-07 | 1997-10-07 | Motorola, Inc. | FET with stable threshold voltage and method of manufacturing the same |
US5780893A (en) * | 1995-12-28 | 1998-07-14 | Nippon Steel Corporation | Non-volatile semiconductor memory device including memory transistor with a composite gate structure |
JP3185656B2 (ja) * | 1996-03-22 | 2001-07-11 | 富士電機株式会社 | 横型電界効果トランジスタおよびその製造方法 |
US5677224A (en) * | 1996-09-03 | 1997-10-14 | Advanced Micro Devices, Inc. | Method of making asymmetrical N-channel and P-channel devices |
JP3369862B2 (ja) | 1996-09-25 | 2003-01-20 | 三洋電機株式会社 | 半導体装置の製造方法 |
US5793090A (en) * | 1997-01-10 | 1998-08-11 | Advanced Micro Devices, Inc. | Integrated circuit having multiple LDD and/or source/drain implant steps to enhance circuit performance |
US5846866A (en) * | 1997-02-07 | 1998-12-08 | National Semiconductor Corporation | Drain extension regions in low voltage lateral DMOS devices |
KR100225411B1 (ko) * | 1997-03-24 | 1999-10-15 | 김덕중 | LDMOS(a lateral double-diffused MOS) 트랜지스터 소자 및 그의 제조 방법 |
KR100244282B1 (ko) * | 1997-08-25 | 2000-02-01 | 김영환 | 고전압 트랜지스터의 구조 및 제조 방법 |
TW437099B (en) * | 1997-09-26 | 2001-05-28 | Matsushita Electronics Corp | Non-volatile semiconductor memory device and the manufacturing method thereof |
JP3315356B2 (ja) * | 1997-10-15 | 2002-08-19 | 株式会社東芝 | 高耐圧半導体装置 |
JP3061023B2 (ja) | 1997-11-28 | 2000-07-10 | 日本電気株式会社 | 半導体装置 |
JPH11312802A (ja) * | 1998-04-28 | 1999-11-09 | Sanyo Electric Co Ltd | 半導体装置 |
US6063678A (en) * | 1998-05-04 | 2000-05-16 | Xemod, Inc. | Fabrication of lateral RF MOS devices with enhanced RF properties |
US6306711B1 (en) * | 1998-11-03 | 2001-10-23 | United Microelectronics Corp. | Method of fabricating a high-voltage lateral double diffused metal oxide semiconductor |
US6117738A (en) * | 1998-11-20 | 2000-09-12 | United Microelectronics Corp. | Method for fabricating a high-bias semiconductor device |
US6424005B1 (en) * | 1998-12-03 | 2002-07-23 | Texas Instruments Incorporated | LDMOS power device with oversized dwell |
US6198131B1 (en) * | 1998-12-07 | 2001-03-06 | United Microelectronics Corp. | High-voltage metal-oxide semiconductor |
US6531355B2 (en) * | 1999-01-25 | 2003-03-11 | Texas Instruments Incorporated | LDMOS device with self-aligned RESURF region and method of fabrication |
JP3443355B2 (ja) * | 1999-03-12 | 2003-09-02 | 三洋電機株式会社 | 半導体装置の製造方法 |
JP2000332247A (ja) * | 1999-03-15 | 2000-11-30 | Toshiba Corp | 半導体装置 |
US6465315B1 (en) * | 2000-01-03 | 2002-10-15 | Advanced Micro Devices, Inc. | MOS transistor with local channel compensation implant |
US6392274B1 (en) * | 2000-04-04 | 2002-05-21 | United Microelectronics Corp. | High-voltage metal-oxide-semiconductor transistor |
GB2374456A (en) * | 2000-12-09 | 2002-10-16 | Esm Ltd | High-voltage metal oxide semiconductor device and method of forming the device |
US6489203B2 (en) * | 2001-05-07 | 2002-12-03 | Institute Of Microelectronics | Stacked LDD high frequency LDMOSFET |
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