JP4308096B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特に良好な高耐圧特性及びオン抵抗を有するＭＯＳトランジスタ及びその製造方法に関するものである。
近年、ＮチャネルＭＯＳトランジスタやＰチャネルＭＯＳトランジスタをＳＯＩ基板に形成した半導体装置が各種の用途に利用されている。特にプラズマディスプレイの駆動回路に利用される半導体装置には、高耐圧特性の向上とオン抵抗の低減との両立が要求されるため、オフセット構造を有するＭＯＳトランジスタが使用されている。
以下、従来のオフセット構造を有するＭＯＳトランジスタについて図面を参照しながら説明する。
図１０は、特許文献１に記載のＮチャネルＭＯＳトランジスタの構造を示す断面図である。
ＭＯＳトランジスタは、ＳＯＩ基板１００と、ＬＯＣＯＳ（local oxidation of silicon）法によってＳＯＩ基板１００上に形成されたＬＯＣＯＳ酸化膜１０５と、金属からなるソース電極１１５及びドレイン電極１２１と、多結晶シリコンからなるゲート電極１１６と、薄いシリコン酸化膜からなるゲート酸化膜１１７とから構成される。なお、ソース電極１１５とドレイン電極１２１との間のＳＯＩ基板１００表面のうち、ゲート酸化膜１１７が形成されない部分は、絶縁膜（図外）により覆われる。
ＳＯＩ基板１００は、支持基板（シリコン基板）１０１と、支持基板１０１上に形成された埋込酸化膜１０２と、埋込酸化膜１０２上に形成されたＮ-型の半導体層１０３とからなる。
半導体層１０３内には、低濃度のＰ型不純物を含むＰ型ボディー領域１１２と、低濃度のＮ型不純物を含むＮ型ドレインバッファ領域１１８と、低濃度のＮ型不純物を含むＮ型ドレインウェル領域１２２と、高濃度のＮ型不純物を含むＮ+型ドレインコンタクト領域１２０とが形成される。
Ｐ型ボディー領域１１２内には、高濃度のＮ型不純物を含むＮ+型ソース領域１１１と、高濃度のＰ型不純物を含むＰ+型バックゲートコンタクト領域１１４とが半導体層１０３表面に露出するように形成され、Ｎ+型ソース領域１１１及びＰ+型バックゲートコンタクト領域１１４を取り囲むように、低濃度のＰ型不純物を含むＰ型Ｖｔ制御拡散層１１３が形成される。このとき、Ｐ型ボディー領域１１２は、ソース電極１１５によってＮ+型ソース領域１１１と電気的に接続され、Ｐ+型バックゲートコンタクト領域１１４は、Ｎ+型ソース領域１１１とＰ型ボディー領域１１２との電気的接続状態を良好にする。
Ｎ型ドレインバッファ領域１１８は、ソース側の端部がゲート電極１１６下方まで到達し、Ｐ型ボディー領域１１２と重なる拡散領域を有する。一方、Ｎ型ドレインウェル領域１２２は、Ｐ型ボディー領域１１２と重なる拡散領域を有しない。また、Ｎ型ドレインバッファ領域１１８は、Ｐ型ボディー領域１１２及びＮ型ドレインウェル領域１２２よりも浅く、Ｐ型ボディー領域１１２とＮ型ドレインウェル領域１２２との間に半導体層１０３と直接接触する拡散領域を有する。
ＬＯＣＯＳ酸化膜１０５は、半導体層１０３表面のうちの、Ｎ+型ソース領域１１１とＮ+型ドレインコンタクト領域１２０との間のＮ+型ドレインコンタクト領域１２０に近い領域上に形成される。一方、ゲート酸化膜１１７は、Ｎ+型ソース領域１１１に近い領域上に形成される。ゲート電極１１６は、ＬＯＣＯＳ酸化膜１０５の一部及びゲート酸化膜１１７上形成される。このとき、ゲート電極１１６は、Ｎ+型ソース領域１１１近傍での電界集中を緩和するために、ＬＯＣＯＳ酸化膜１０５及びゲート酸化膜１１７に跨って形成されており、一種のフィールドプレート的な役割を果たす。
以上のような構造を有するＭＯＳトランジスタにおいて、Ｐ型ボディー領域１１２とＮ型ドレインバッファ領域１１８とが重なる拡散領域は、ソース側からドレイン側に向けて、Ｎ型不純物濃度が横方向に変化する濃度勾配を有する。したがって、ドレイン電極に正の高電圧を印加した場合の、ドレイン−ソース間の横方向の電界集中が緩和されるので、高いドレイン−ソース間耐圧を実現することができる。
特開２００１−１０２５８６号公報
ところで、従来のＭＯＳトランジスタにおいて、高いドレイン−ソース間耐圧を実現しようとした場合、Ｎ型ドレインバッファ領域の１１８の濃度を下げて、Ｐ型ボディー領域１１２とＮ型ドレインバッファ領域１１８とのＰＮ接合面からの空乏層の伸びが抑制されないようにする必要がある。しかし、Ｎ型ドレインバッファ領域１１８の濃度を下げると、特にＰ型ボディー領域１１２とＮ型ドレインバッファ領域１１８とのＰＮ接合面からＮ型ドレインウェル領域１２２に至るまでの部分（図１０におけるＬ）の抵抗成分が増大し、オン抵抗が大幅に増大するため、従来のＭＯＳトランジスタでは、ドレイン−ソース間耐圧の向上とオン抵抗の低減とを両立することができない。
このとき、ＭＯＳトランジスタのオン抵抗を低減させる方法として、ボディー領域に隣接するドレイン側の領域に、深いドレインウェル領域を形成する方法が考えられる。図１１は、その手段が適用されたＭＯＳトランジスタの構造を示す断面図である。なお、図１１における一点鎖線は、ゲート電極及びソース電極を０Ｖにし、ドレイン電極に正の高電圧を印加した場合のＭＯＳトランジスタ内のポテンシャル分布を示している。
図１１に示されるＭＯＳトランジスタは、Ｎ+型ソース領域１１１とＮ+型ドレインコンタクト領域１２０との間の部分（図１１におけるＬ）に、拡散深さの浅いＮ型不純物領域が無い点で、図１０に示したＭＯＳトランジスタとは異なる。図１１に示されるＭＯＳトランジスタでは、ソース電極を０Ｖにし、ゲート電極及びドレイン電極に正の電圧を印加した、いわゆるオン動作時に、ソースからチャネルを通過してきた電子は深いN型ドレインウェル領域１１９を通るため、オン抵抗が大幅に低減される。
しかしながら、図１１に示されるＭＯＳトランジスタにおいて、ゲート電極及びソース電極を０Ｖにし、ドレイン電極に正の高電圧を印加した場合、Ｐ型ボディー領域１１２のＰ型不純物濃度が比較的低濃度であるため、空乏層がＰ型ボディー領域１１２とＮ型ドレインウェル領域１１９との境界からＰ型ボディー領域１１２側に大きく伸びる。また、ゲート電極が０Ｖであるため、ゲート電極１１６側にポテンシャルが曲げられる。よって、ゲート酸化膜１１７直下のＮ型ドレインウェル領域１１９内において、Ｐ型ボディー領域１１２とＮ型ドレインウェル領域１１９とのＰＮ接合面に直交する方向にポテンシャルが分布し、ＬＯＣＯＳ酸化膜１０５のソース側端を含む領域（図１１におけるＡ）でポテンシャルが集中して電界強度が極端に増大するため、図１１に示されるＭＯＳトランジスタでは、高耐圧を確保することができない。つまり、ドレイン−ソース間耐圧の向上とオン抵抗の低減とを両立することができない。
また、ＭＯＳトランジスタのドレイン−ソース間耐圧を大きくする別の方法として、Ｎ+型ソース領域とＮ+型ドレインコンタクト領域との間の横方向の距離を長くする方法が考えられるが、デバイス面積が単純に大きくなるため、チップ面積の増大という新たな問題が生じる。
そこで、本発明は、かかる問題点に鑑み、低いオン抵抗を維持しつつ、ドレイン・ソース間耐圧を高くすることが可能な半導体装置及びその製造方法を提供することを目的とする。
上記目的を達成するために、本発明の半導体装置は、ＭＯＳトランジスタであって、半導体基板と、前記半導体基板上に形成された第１導電型の半導体層と、ゲート絶縁膜を介して前記半導体層上に形成されたゲート電極とを備え、前記半導体層は、第１導電型のボディー領域と、前記半導体層表面に露出するように前記ボディー領域内に形成された第２導電型のソース領域と、第２導電型のドレインオフセット領域と、前記半導体層表面に露出するように前記ドレインオフセット領域内に形成された第２導電型のドレインコンタクト領域と、前記ドレインオフセット領域及び前記ボディー領域に隣接するように、前記ドレインオフセット領域と前記ボディー領域との間に形成された第２導電型のドレインバッファ領域とを有し、前記ゲート絶縁膜は、前記ソース領域側に位置する薄膜部と、前記ドレインコンタクト領域側に位置し、前記薄膜部とつながる端部を有する厚膜部とからなり、前記ドレインバッファ領域は、前記厚膜部の端部と接し、前記ドレインオフセット領域よりも浅いことを特徴とする。ここで、前記ドレインバッファ領域の深さは、前記ドレインオフセット領域の深さの１／３〜１／２であってもよいし、前記半導体層は、さらに、埋込絶縁膜を介して前記半導体基板上に形成され、素子分離領域を有してもよいし、前記ゲート絶縁膜の厚膜部は、ＬＯＣＯＳ法により形成されてもよい。
これによって、ゲート絶縁膜の厚膜部の端部と接する領域、つまり電界強度が増大する領域を含み、かつドレインオフセット領域よりも浅いドレインバッファ領域が、ボディー領域とドレインオフセット領域との間に形成される構造を有するので、電界強度が増大する領域でのポテンシャルの集中を緩和し、ドレイン・ソース間耐圧を高くすることが可能な半導体装置を実現することができる。また、ドレインオフセット領域を深くすることができるので、オン抵抗を低減することが可能な半導体装置を実現することができる。すなわち、低いオン抵抗を維持しつつ、ドレイン・ソース間耐圧を高くすることが可能な半導体装置を実現することができる。また、高耐圧化を図るために不純物濃度が低くされるドレインバッファ領域を局所的な領域に制限することができるので、更なる高耐圧化に伴うオン抵抗の増大を最小限に抑えることが可能な半導体装置を実現することができる。さらに、ドレインバッファ領域の不純物濃度を変化させることで、ドレイン・ソース間耐圧及びオン抵抗を自由に変化させることができるので、高い設計自由度を有する半導体装置を実現することができる。
また、前記半導体層は、さらに、前記ドレインバッファ領域直下に形成された第１導電型の不純物領域を有してもよい。
これによって、ボディー領域とドレインオフセット領域との間のＰＮ接合部分から延びる空乏層がボディー領域側に延びにくくなり、電界強度が増大する領域でのポテンシャルの集中を緩和することができるので、ドレイン・ソース間耐圧を大幅に高くすることが可能な半導体装置を実現することができる。また、ドレイン・ソース間耐圧向上の効果により、ドレインバッファ領域の不純物濃度を高くしてオン抵抗を低減させることができる。
また、前記不純物領域は、前記ボディー領域と重なる領域を有してもよい。
これによって、ボディー領域とドレインオフセット領域との間のＰＮ接合部分から延びる空乏層がボディー領域側により一層延びにくくなり、電界強度が増大する領域でのポテンシャルの集中を更に緩和することができるので、ドレイン・ソース間耐圧を更に高くすることが可能な半導体装置を実現することができる。
また、前記ドレインバッファ領域の不純物濃度は、前記ドレインオフセット領域の不純物濃度よりも低くてもよい。
これによって、電界強度が増大する領域の不純物濃度を低くすることができるので、ドレイン・ソース間耐圧を更に高くすることが可能な半導体装置を実現することができる。
また、本発明の半導体装置の製造方法は、第１導電型の半導体層に第１導電型の不純物を注入して、前記半導体層内に第１導電型のボディー領域を形成するボディー領域形成工程と、前記半導体層に第２導電型の不純物を注入して、前記ボディー領域内に前記半導体層表面に露出するように第２導電型のソース領域を形成するソース領域形成工程と、前記半導体層に第２導電型の不純物を注入して、前記半導体層内に第２導電型のドレインオフセット領域を形成するドレインオフセット領域形成工程と、前記半導体層に第２導電型の不純物を注入して、前記ドレインオフセット領域内に前記半導体層表面に露出するように第２導電型のドレインコンタクト領域を形成するドレインコンタクト領域形成工程と、前記半導体層に第２導電型の不純物を注入して、前記ボディー領域及び前記ドレインオフセット領域と接するように、前記半導体層内の前記ボディー領域と前記ドレインオフセット領域との間に、前記ドレインオフセット領域より浅い第２導電型のドレインバッファ領域を形成するドレインバッファ領域形成工程と、前記半導体層上の前記ボディー領域及び前記ドレインバッファ領域上方に第１ゲート絶縁膜を形成する第１ゲート絶縁膜形成工程と、前記第１ゲート絶縁膜とつながる端部を有し、かつ前記端部が前記ドレインバッファ領域と接するように、前記第１ゲート絶縁膜より厚肉の第２ゲート絶縁膜を前記半導体層上に形成する第２ゲート絶縁膜形成工程とを含むものである。ここで、前記第２ゲート絶縁膜形成工程において、ＬＯＣＯＳ法により前記第２ゲート絶縁膜を形成してもよいし、前記ドレインバッファ領域形成工程において、前記ドレインオフセット領域の１／３〜１／２の深さを有するように前記ドレインバッファ領域を形成してもよいし、前記半導体装置の製造方法は、さらに、半導体基板上に埋込絶縁膜を介して前記半導体層を形成する埋込絶縁膜形成工程と、前記半導体層内に素子分離領域を形成する素子分離領域形成工程を含んでもよい。
これによって、低いオン抵抗を維持しつつ、ドレイン・ソース間耐圧を高くすることが可能な半導体装置の製造方法を実現することができる。また、更なる高耐圧化に伴うオン抵抗の増大を最小限に抑えることが可能な半導体装置の製造方法を実現することができる。さらに、高い設計自由度を有する半導体装置の製造方法を実現することができる。
また、前記半導体装置の製造方法は、さらに、前記半導体層に第１導電型の不純物を注入して、前記半導体層内の前記ドレインバッファ領域直下に第１導電型の不純物領域を形成する不純物領域形成工程を含むものであってもよい。
これによって、ドレイン・ソース間耐圧を大幅に高くすることが可能な半導体装置の製造方法を実現することができる。また、更なるオン抵抗の低減が可能な半導体装置の製造方法を実現することができる。
また、前記不純物領域形成工程において、前記ボディー領域と重なる領域を有するように前記不純物領域を形成してもよい。
これによって、ドレイン・ソース間耐圧を更に高くすることが可能な半導体装置の製造方法を実現することができる。
また、前記ドレインバッファ領域形成工程において、前記ドレインオフセット領域よりも低い不純物濃度を有するように前記ドレインバッファ領域を形成してもよい。
これによって、ドレイン・ソース間耐圧を更に高くすることが可能な半導体装置の製造方法を実現することができる。
本発明に係る半導体装置及びその製造方法によれば、低いオン抵抗を維持しつつ、ドレイン・ソース間耐圧を高くすることができる。また、ドレイン・ソース間耐圧を大幅に高くすることができる。また、設計自由度を高くすることができる。
よって、本発明により、低いオン抵抗を維持しつつ、ドレイン・ソース間耐圧を高くすることが可能なＭＯＳトランジスタ及びその製造方法を提供することが可能となり、実用的価値は極めて高い。
以下、本発明の実施の形態における半導体装置及びその製造方法について、図面を参照しながら説明する。
（第１の実施の形態）
図１は、本発明の第1の実施の形態のＮチャネルＭＯＳトランジスタの構造を示す断面図である。
図１に示されるように、本実施の形態のＭＯＳトランジスタは、オフセット構造を有し、ＳＯＩ基板１０と、ＬＯＣＯＳ（local oxidation of silicon）法によってＳＯＩ基板１０上に形成された厚さ３００ｎｍ以上、例えば約４２０ｎｍのＬＯＣＯＳ酸化膜５ａ〜５ｅと、金属からなるソース電極１５、ドレイン電極２１及びゲート引出し電極１６ｂと、多結晶シリコンからなるゲート電極１６ａと、熱酸化によって形成された厚さ約１０〜２０ｎｍのシリコン酸化膜からなるゲート酸化膜１７と、ＳＯＩ基板１０を覆う層間絶縁膜６とから構成される。
ＳＯＩ基板１０は、支持基板（シリコン基板）１と、支持基板１上に形成された厚さ約１〜３μｍの埋込酸化膜２と、埋込酸化膜２上に形成された厚さ約３〜５μｍのP-型の半導体層３とからなる。ここで、ＳＯＩ基板１０は、埋込酸化膜２を介して低濃度の不純物を含む２枚のシリコン基板を接合させ、その２枚のシリコン基板のうちの一方のシリコン基板を研磨して薄くすることにより形成される。
半導体層３は、トレンチ分離領域（素子分離領域）４ａ、４ｂで区画された複数のＰ-型活性領域３ａ〜３ｃを有する。Ｐ-型活性領域３ａ内には、低濃度のＰ型不純物を含むＰ型ボディー領域１２と、低濃度のＮ型不純物を含むＮ型ドレインオフセット領域１９と、Ｎ型ドレインオフセット領域１９より低濃度のＮ型不純物を含むＮ型ドレインバッファ領域１８とが形成される。なお、Ｎ型ドレインバッファ領域１８の不純物濃度は、Ｎ型ドレインオフセット領域１９より高くてもよい。
Ｐ型ボディー領域１２内には、高濃度のＮ型不純物を含むＮ+型ソース領域１１と、高濃度のＰ型不純物を含むＰ+型バックゲートコンタクト領域１４とが半導体層３表面に露出するように形成され、Ｎ+型ソース領域１１及びＰ+型バックゲートコンタクト領域１４を取り囲むように、低濃度のＰ型不純物を含むＰ型Ｖｔ制御拡散層１３が形成される。このとき、Ｐ型ボディー領域１２は、ソース電極１５によってＮ+型ソース領域１１と電気的に接続され、Ｐ+型バックゲートコンタクト領域１４は、Ｎ+型ソース領域１１とＰ型ボディー領域１２との電気的接続状態を良好にする。なお、Ｐ型Ｖｔ制御拡散層１３は、ＭＯＳトランジスタの閾値電圧Ｖｔを最適値に設定するために形成されるものであり、必ずしも必要なものではない。
Ｎ型ドレインバッファ領域１８は、Ｐ型ボディー領域１２とＮ型ドレインオフセット領域１９との間の領域に、両端がＰ型ボディー領域１２及びＮ型ドレインオフセット領域１９に接するように形成される。ここで、Ｎ型ドレインバッファ領域１８は、ＬＯＣＯＳ酸化膜５ａのソース側端と接するように、ＬＯＣＯＳ酸化膜５ａのソース側端の直下の局所的な領域に形成される。
Ｎ型ドレインオフセット領域１９は、Ｎ型ドレインバッファ領域１８よりも深く、例えば２〜３倍の深さを有し、Ｎ型ドレインバッファ領域１８に隣接する領域のドレイン側に形成される。また、Ｎ型ドレインオフセット領域１９内には、半導体層３表面に露出するように、高濃度のＮ型不純物を含むＮ+型ドレインコンタクト領域２０が形成される。ここで、Ｎ+型ドレインコンタクト領域２０は、ＬＯＣＯＳ酸化膜５ａ、ゲート電極１６ａ及びゲート酸化膜１７を挟んでＮ+型ソース領域１１と反対側に位置する。
ＬＯＣＯＳ酸化膜５ａは、ソース側の端部がゲート酸化膜１７とつながるように、半導体層３表面のうちの、Ｎ+型ソース領域１１とＮ+型ドレインコンタクト領域２０との間のＮ+型ドレインコンタクト領域２０に近い領域上に形成される。一方、ゲート酸化膜１７は、Ｎ+型ソース領域１１に近い領域上に形成される。ゲート電極１６ａは、ＬＯＣＯＳ酸化膜５ａの一部及びゲート酸化膜１７上に形成される。ゲート電極１６ａは、ＬＯＣＯＳ酸化膜５ａに跨って形成された部分が一種のフィールドプレート的な役割を果たしており、Ｎ+型ソース領域１１近傍での電界集中を緩和している。また、ゲート酸化膜１７とつながるＬＯＣＯＳ酸化膜５ａの端部及びゲート酸化膜１７によりゲート絶縁膜が形成される。
トレンチ分離領域４ａ、４ｂは、溝表面を覆うように形成された酸化膜と、溝を充填するようにトレンチ内部の酸化膜上に形成されたポリシリコンとからなる。
なお、Ｐ-型活性領域３ａ内には、Ｎ型ドレインオフセット領域１９の不純物濃度よりも高く、Ｎ+型ドレインコンタクト領域２０の不純物濃度よりも低い不純物濃度を有するドレインウェル領域が、Ｎ+型ドレインコンタクト領域２０を取り囲むように形成されても構わない。
次に、以上のような構造を有するＭＯＳトランジスタの製造方法について説明する。
図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）及び図４（ａ）、（ｂ）は、ＭＯＳトランジスタの製造工程を示す断面図である。
まず、図２（ａ）に示されるように、支持基板１上に形成された埋込酸化膜２と、埋込酸化膜２上に形成された半導体層３とを有するＳＯＩ基板１０を準備する。
次に、図２（ｂ）に示されるように、半導体層３上に厚さ約１〜３μｍのレジスト膜７を形成した後、Ｐ型ボディー領域１２形成のためのレジストパターンを形成する。その後、レジスト膜７をマスクとして、５０〜２００ｋｅＶの加速電圧、５×１０11〜１×１０13ｃｍ-2のドーズ量で、半導体層３内にＰ型不純物であるボロンのイオン（Ｂ+）を注入する。このとき、注入されたボロンは、半導体層３表面付近に不純物注入領域１２ａとして存在し、拡散層として活性化していない。イオン注入が完了した後、マスクとして用いたレジスト膜７はエッチングにより除去される。
次に、図２（ｃ）に示されるように、半導体層３上に厚さ約１〜３μｍのレジスト膜８を形成した後、Ｎ型ドレインバッファ領域１８形成のためのレジストパターンを形成する。その後、レジスト膜８をマスクとして、５０〜５００ｋｅＶの加速電圧、５×１０11〜１×１０13ｃｍ-2のドーズ量で、半導体層３内にＮ型不純物であるリンをイオン注入する。このとき、注入されたリンは、半導体層３表面付近に不純物注入領域１８ａとして存在し、拡散層として活性化していない。イオン注入が完了した後、マスクとして用いたレジスト膜８はエッチングにより除去される。
次に、図２（ｄ）に示されるように、半導体層３上に厚さ約２〜４μｍのレジスト膜９を形成した後、Ｎ型ドレインオフセット領域１９形成のためのレジストパターンを形成する。その後、レジスト膜９をマスクとして、５００ｋｅＶ〜２．５ＭｅＶの高い加速電圧、５×１０11〜１×１０13ｃｍ-2のドーズ量で、半導体層３内にＮ型不純物であるリンをイオン注入する。このとき、注入されたリンは、半導体層３表面から所定の深さに不純物注入領域１９ａとして存在し、拡散層として活性化していない。イオン注入が完了した後、マスクとして用いたレジスト膜９はエッチングにより除去される。
次に、図３（ａ）に示されるように、ＳＯＩ基板１０を１１００℃〜１２００℃の高温で１２０分〜１８０分間の加熱処理を行い、不純物注入領域１２ａ、１８ａ、１９ａを所定の拡散深さまで拡散させ、不活性状態の不純物を活性化させる。これによって、Ｐ型ボディー領域１２、Ｎ型ドレインバッファ領域１８及びＮ型ドレインオフセット領域１９が形成される。
ここで、Ｎ型ドレインオフセット領域１９形成に際してのイオン注入及び熱処理の条件を調節することにより、Ｎ型ドレインオフセット領域１９の不純物ピーク濃度が約６×１０15ｃｍ-3となり、拡散深さが約３μｍ以上となるようにされる。また、Ｎ型ドレインバッファ領域１８形成に際してのイオン注入及び熱処理の条件を調節することにより、Ｎ型ドレインバッファ領域１８の表面付近の不純物ピーク濃度が約１×１０16ｃｍ-3となり、拡散深さが約１．５μｍ〜２μｍとなるようにされる。
次に、図３（ｂ）に示されるように、半導体層３表面のうちの、ＬＯＣＯＳ酸化膜５ａ〜５ｅが形成される領域が開口されたナイトライド膜（図外）を半導体層３上に形成する。その後、水蒸気を導入しつつＳＯＩ基板１０を加熱処理し、ナイトライド膜（図外）の開口領域にＬＯＣＯＳ酸化膜５ａ〜５ｅを形成し、ナイトライド膜（図外）を除去する。
次に、図３（ｃ）に示されるように、厚さ約１０〜２０ｎｍのゲート酸化膜を半導体層３上に形成した後、ゲート酸化膜１７及びＬＯＣＯＳ酸化膜５ａ〜５ｅ上にポリシリコン膜を形成する。その後、ゲート酸化膜及びポリシリコン膜をパターニングしてゲート電極１６ａを形成する。そして、所定箇所を開口したレジスト膜（図外）を半導体層３、ＬＯＣＯＳ酸化膜５ａ〜５ｅ及びゲート電極１６ａ上に形成した後、そのレジスト膜（図外）をマスクにして、５０〜２００ｋｅＶの加速電圧、５×１０12〜５×１０14ｃｍ-2のドーズ量で、Ｐ型不純物であるボロンをイオン注入してＰ型Ｖｔ制御拡散層１３を形成する。イオン注入が完了した後、マスクとして用いたレジスト膜（図外）はエッチングにより除去される。
次に、図３（ｄ）に示されるように、半導体層３上にレジスト膜（図外）を形成した後、Ｎ+型ソース領域１１及びＮ+型ドレインコンタクト領域２０形成のためのレジストパターンを形成する。その後、レジスト膜（図外）をマスクとして、３０〜１００ｋｅＶの加速電圧、１×１０15〜１×１０16ｃｍ-2のドーズ量で、半導体層３内にＮ型不純物である砒素をイオン注入し、Ｎ+型ソース領域１１及びＮ+型ドレインコンタクト領域２０を同時に形成する。そして、同様の手順でＰ+型バックゲートコンタクト領域１４形成のためのレジストパターンが形成されたレジスト膜（図外）をマスクとして用い、１０〜７０ｋｅＶの加速電圧、１×１０15〜１×１０16ｃｍ-2のドーズ量で、ＢＦ2をイオン注入してＰ+型バックゲートコンタクト領域１４を形成する。
次に、図４（ａ）に示されるように、半導体層３上にレジスト膜（図外）を形成した後、溝４０形成のためのレジストパターンを形成する。その後、レジスト膜（図外）をマスクとした半導体層３のエッチングにより、半導体層３を貫通して埋込酸化膜２に到達する溝４０を形成する。
次に、図４（ｂ）に示されるように、溝４０を含む半導体層３上に酸化膜を形成し、さらにその上にポリシリコンを堆積してトレンチ分離領域４ａ、４ｂを形成する。
この後の工程の図示は省略するが、半導体層３上に層間絶縁膜６を形成し、その層間絶縁膜６にコンタクトホールを形成した後、蒸着による銅、アルミニウム等の金属膜の堆積と、金属膜のパターニングとを順次行うことにより、ソース電極１５、ゲート引出し電極１６ｂ及びドレイン電極２１が形成される。
以上の工程を経て図１に示す構造を有するＭＯＳトランジスタが得られる。
次に、本実施の形態のＭＯＳトランジスタの作用について説明する。
図５は、ＭＯＳトランジスタの断面図である。なお、図５における一点鎖線は、ゲート電極及びソース電極を０Ｖにし、ドレイン電極に正の高電圧を印加した場合のＭＯＳトランジスタ内のポテンシャル分布を示している。
図５に示されるように、図１８の従来のＭＯＳトランジスタと比較して、ゲート酸化膜１７直下の領域において、Ｐ型ボディー領域１２とＮ型ドレインバッファ領域１８とのＰＮ接合面と平行する方向のポテンシャル成分が増し、ＬＯＣＯＳ酸化膜５ａのソース側端を含む領域（図５におけるＡ）でのポテンシャルの間隔が広がっているのがわかる。すなわち、ＬＯＣＯＳ酸化膜５ａのソース側端を含む領域（図５におけるＡ）でのポテンシャルの集中が緩和されていることがわかる。
以上のように本実施の形態のＭＯＳトランジスタは、ＬＯＣＯＳ酸化膜５ａのソース側端と接し、かつＮ型ドレインオフセット領域１９よりも浅いＮ型ドレインバッファ領域１８が、Ｐ型ボディー領域１２とＮ型ドレインオフセット領域１９との間に形成された構造を有する。よって、ゲート電極及びソース電極を０Ｖにし、ドレイン電極に正の高電圧を印加した場合のＬＯＣＯＳ酸化膜５ａのソース側端を含む領域（図５におけるＡ）でのポテンシャルの集中を緩和することができるので、本実施の形態のＭＯＳトランジスタは、ドレイン・ソース間耐圧を高くすることが可能なＭＯＳトランジスタを実現することができる。また、本実施の形態のＭＯＳトランジスタによれば、Ｎ型ドレインオフセット領域１９はＮ型ドレインバッファ領域１８より深い。よって、本実施の形態のＭＯＳトランジスタは、オン抵抗を低減することが可能なＭＯＳトランジスタを実現することができる。すなわち、オン抵抗を低く維持しつつ、ドレイン・ソース間耐圧を高くすることが可能なＭＯＳトランジスタを実現することができる。例えば、ドレイン・ソース間耐圧が約２００Ｖを示すＭＯＳトランジスタにおいては、ドレインバッファ領域の追加により、図１１の従来のＭＯＳトランジスタよりもドレイン−ソース間耐圧が約２５Ｖ程度向上する。
また、本実施の形態のＭＯＳトランジスタによれば、Ｎ型ドレインバッファ領域１８はＬＯＣＯＳ酸化膜５ａのソース側端と接し、Ｎ型ドレインオフセット領域１９よりも低い不純物濃度を有する。よって、電界強度が増大する領域の不純物濃度を低くすることができるので、本実施の形態のＭＯＳトランジスタは、レイン・ソース間耐圧を大幅に高くすることが可能なＭＯＳトランジスタを実現することができる。
また、本実施の形態のＭＯＳトランジスタによれば、不純物濃度が低いＮ型ドレインバッファ領域１８は局所的な領域に形成される。よって、高耐圧化を図るために不純物濃度が低くされるＮ型ドレインバッファ領域１８を局所的な領域に制限することができるので、本実施の形態のＭＯＳトランジスタは、高耐圧化に伴うオン抵抗の増大を最小限に抑えることが可能なＭＯＳトランジスタを実現することができる。
また、本実施の形態のＭＯＳトランジスタによれば、Ｎ型ドレインバッファ領域１８の不純物濃度に依存してドレイン・ソース間耐圧及びオン抵抗が変化する。よって、Ｎ型ドレインバッファ領域１８の不純物濃度を変化させることで、ドレイン・ソース間耐圧及びオン抵抗を自由に変化させることができるので、本実施の形態のＭＯＳトランジスタは、高い設計自由度を有するＭＯＳトランジスタを実現することができる。
（第２の実施の形態）
図６は、本発明の第２の実施の形態のＮチャネルＭＯＳトランジスタの構造を示す断面図である。なお、図６における一点鎖線は、ゲート電極及びソース電極を０Ｖにし、ドレイン電極に正の高電圧を印加した場合のＭＯＳトランジスタ内のポテンシャル分布を示している。
図６に示されるように、本実施の形態のＭＯＳトランジスタは、Ｎ型ドレインバッファ領域１８の直下に高濃度のＰ型不純物領域２３を有するという点で、第１の実施の形態のＭＯＳトランジスタとは異なる。
次に、以上のような構造を有するＭＯＳトランジスタの製造方法について説明する。
図７（ａ）〜（ｄ）及び図８（ａ）〜（ｄ）は、ＭＯＳトランジスタの製造工程を示す断面図である。
まず、図７（ａ）、（ｂ）に示されるように、準備されたＳＯＩ基板１０の半導体層３上に、Ｐ型ボディー領域１２形成のためのレジスト膜７を形成し、そのレジスト膜７をマスクとしてイオン注入を行い、不純物注入領域１２ａを形成する。なお、図７（ａ）、（ｂ）に示される製造工程は、第１の実施の形態のＭＯＳトランジスタにおけるものと同様のため、詳細な説明は省略する。
次に、図７（ｃ）に示されるように、半導体層３上に厚さ約２〜４μｍのレジスト膜８を形成した後、Ｎ型ドレインバッファ領域１８及びＰ型不純物領域２３形成のためのレジストパターンを形成する。その後、レジスト膜８をマスクとして、５００ｋｅＶ〜２．５ＭｅＶの高い加速電圧、５×１０11〜１×１０13ｃｍ-2のドーズ量で、半導体層３内にＰ型不純物であるボロンを注入する。このとき、注入されたボロンは、半導体層３表面から所定の深さに不純物注入領域２３ａとして存在し、拡散層として活性化していない。そして、同じレジスト膜８をマスクとして、５０〜５００ｋｅＶの加速電圧、５×１０11〜１×１０13ｃｍ-2のドーズ量で、半導体層３内にＮ型不純物であるリンをイオン注入する。このとき、注入されたリンは、半導体層３表面付近に不純物注入領域１８ａとして存在し、拡散層として活性化していない。イオン注入が完了した後、マスクとして用いたレジスト膜８はエッチングにより除去される。
次に、図７（ｄ）及び図８（ａ）〜（ｄ）に示されるように、Ｎ型ドレインオフセット領域１９形成のためのレジスト膜９を形成し、そのレジスト膜９をマスクとしてイオン注入を行い、不純物注入領域１９ａを形成する。その後、熱処理により、不純物注入領域１２ａ、１８ａ、１９ａ、２３ａを所定の拡散深さまで拡散させ、不活性状態の不純物を活性化させる。これによって、Ｐ型ボディー領域１２、Ｎ型ドレインバッファ領域１８、Ｎ型ドレインオフセット領域１９及びＰ型不純物領域２３が形成される。そして、ＬＯＣＯＳ酸化膜５ａ〜５ｅを形成した後、ゲート酸化膜１７、ゲート電極１６ａ、Ｐ型Ｖｔ制御拡散領域１３、Ｎ+型ソース領域１１、Ｎ+型ドレインコンタクト領域２０及びＰ+型バックゲートコンタクト領域１４を順次形成する。なお、図７（ｄ）及び図８（ａ）〜（ｄ）に示される製造工程は、第１の実施の形態のＭＯＳトランジスタにおけるものと同様のため、詳細な説明は省略する。
ここで、Ｐ型不純物領域２３形成に際してのイオン注入及び熱処理の条件を調節することにより、Ｐ型不純物領域２３が表面から約２μｍ程度の箇所に不純物ピークを有し、その不純物ピーク濃度が約４×１０15ｃｍ-3となるようにされる。つまり、Ｐ型不純物領域２３の不純物濃度が、Ｐ-型活性領域３ａの不純物濃度である約２×１０15ｃｍ-3よりも高くなるようにされる。
この後の工程の図示は省略するが、半導体層３上に層間絶縁膜６を形成し、その層間絶縁膜６にコンタクトホールを形成した後、蒸着による銅、アルミニウム等の金属膜の堆積と、金属膜のパターニングとを順次行うことにより、ソース電極１５、ゲート引出し電極１６ｂ及びドレイン電極２１が形成される。
以上の工程を経て図６に示す構造を有するＭＯＳトランジスタが得られる。
以上のように本実施の形態のＭＯＳトランジスタによれば、Ｎ型ドレインバッファ領域１８の直下には、Ｐ型不純物領域２３が形成される。よって、Ｐ型ボディー領域１２とＮ型ドレインオフセット領域１９との間のＰＮ接合部分から延びる空乏層が、第１の実施の形態のＭＯＳトランジスタよりも、Ｐ型ボディー領域１２に延びにくくなるため、ゲート酸化膜１７直下の領域における、Ｐ型ボディー領域１２とＮ型ドレインバッファ領域１８との間のＰＮ接合面と平行する方向のポテンシャル成分が増す。その結果、ＬＯＣＯＳ酸化膜５ａのソース側端を含む領域（図６におけるＡ）でのポテンシャルの集中が更に緩和されるので、本実施の形態のＭＯＳトランジスタは、第１の実施の形態のＭＯＳトランジスタよりも高いドレイン・ソース間耐圧を有するＭＯＳトランジスタを実現することができる。
また、本実施の形態のＭＯＳトランジスタによれば、Ｐ型不純物領域２３によるドレイン・ソース間耐圧向上の効果により、Ｎ型ドレインバッファ領域１８の不純物濃度を高くしてオン抵抗を低減させることができる。つまり、ドレイン・ソース間耐圧を犠牲にしてオン抵抗を低減させることができる。よって、本実施の形態のＭＯＳトランジスタは、第１の実施の形態のＭＯＳトランジスタよりも低いオン抵抗を有するＭＯＳトランジスタを実現することができる。
なお、本実施の形態のＭＯＳトランジスタは、図９の断面図に示すような構造を有していても構わない。図９における一点鎖線は、ゲート電極及びソース電極を０Ｖにし、ドレイン電極に正の高電圧を印加した場合のＭＯＳトランジスタ内のポテンシャル分布を示している。
図９に示されるＭＯＳトランジスタは、Ｎ型ドレインバッファ領域１８直下のＰ型不純物領域２４の端部がソース側に延び、その一部がＰ型ボディー領域１２と重なるという点で本実施の形態のＭＯＳトランジスタと異なる。よって、図９のＭＯＳトランジスタは、ゲート電極及びソース電極を０Ｖにし、ドレイン電極に正の高電圧を印加した場合にＰ型ボディー領域１２とＮ型ドレインオフセット領域１９との間のＰＮ接合部分から延びる空乏層が、図６のＭＯＳトランジスタよりも、Ｐ型ボディー領域１２側により一層延びにくくなる。よって、ＬＯＣＯＳ酸化膜５ａのソース側端を含む領域（図９におけるＡ）でのポテンシャルの集中が更に大きく緩和されるので、ドレイン・ソース間耐圧を更に大きく向上させることができる。
以上、本発明に係るＭＯＳトランジスタについて実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではなく、本発明の範囲を逸脱することなく種々の変形または修正が可能であることはいうまでもない。
本発明は、半導体装置及びその製造方法に利用でき、特にプラズマディスプレイの駆動回路などに利用される高耐圧のＭＯＳトランジスタ及びその製造方法等に利用することができる。
本発明の第１の実施の形態のＭＯＳトランジスタの構造を示す断面図である。 （ａ）同実施の形態のＭＯＳトランジスタの製造工程を示す断面図である。（ｂ）同実施の形態のＭＯＳトランジスタの製造工程を示す断面図である。（ｃ）同実施の形態のＭＯＳトランジスタの製造工程を示す断面図である。（ｄ）同実施の形態のＭＯＳトランジスタの製造工程を示す断面図である。 （ａ）同実施の形態のＭＯＳトランジスタの製造工程を示す断面図である。（ｂ）同実施の形態のＭＯＳトランジスタの製造工程を示す断面図である。（ｃ）同実施の形態のＭＯＳトランジスタの製造工程を示す断面図である。（ｄ）同実施の形態のＭＯＳトランジスタの製造工程を示す断面図である。 （ａ）同実施の形態のＭＯＳトランジスタの製造工程を示す断面図である。（ｂ）同実施の形態のＭＯＳトランジスタの製造工程を示す断面図である。 同実施の形態のＭＯＳトランジスタのポテンシャル分布を示す断面図である。 本発明の第２の実施の形態のＭＯＳトランジスタの構造及びポテンシャル分布を示す断面図である。 （ａ）同実施の形態のＭＯＳトランジスタの製造工程を示す断面図である。（ｂ）同実施の形態のＭＯＳトランジスタの製造工程を示す断面図である。（ｃ）同実施の形態のＭＯＳトランジスタの製造工程を示す断面図である。（ｄ）同実施の形態のＭＯＳトランジスタの製造工程を示す断面図である。 （ａ）同実施の形態のＭＯＳトランジスタの製造工程を示す断面図である。（ｂ）同実施の形態のＭＯＳトランジスタの製造工程を示す断面図である。（ｃ）同実施の形態のＭＯＳトランジスタの製造工程を示す断面図である。（ｄ）同実施の形態のＭＯＳトランジスタの製造工程を示す断面図である。 同実施の形態のＭＯＳトランジスタの変形例の構造及びポテンシャル分布を示す断面図である。 特許文献１に記載のＭＯＳトランジスタの構造を示す断面図である。 特許文献１に記載のＭＯＳトランジスタの変形例の構造及びポテンシャル分布を示す断面図である。
符号の説明
１、１０１ 支持基板
２、１０２ 埋込酸化膜
３、１０３ 半導体層
３ａ、３ｂ、３ｃ Ｐ-型活性領域
４ａ、４ｂ トレンチ分離領域
５ａ、５ｂ、５ｃ、５ｄ、５ｅ、１０５ ＬＯＣＯＳ酸化膜
６ 層間絶縁膜
７、８、９ レジスト膜
１１、１１１ Ｎ+型ソース領域
１２、１１２ Ｐ型ボディー領域
１２ａ、１８ａ、１９ａ、２３ａ 不純物注入領域
１３、１１３ Ｐ型Ｖｔ制御拡散層
１４、１１４ Ｐ+型バックゲートコンタクト領域
１５、１１５ ソース電極
１６ａ、１１６ ゲート電極
１６ｂ ゲート引出し電極
１７、１１７ ゲート酸化膜
１８、１１８ Ｎ型ドレインバッファ領域
１９、１１９ Ｎ型ドレインオフセット領域
２０、１２０ Ｎ+型ドレインコンタクト領域
２１、１２１ ドレイン電極
２３、２４ Ｐ型不純物領域
４０ 溝
１１９、１２２ Ｎ型ドレインウェル領域

Claims (14)

  1. ＭＯＳトランジスタであって、
    半導体基板と、
    前記半導体基板上に形成された第１導電型の半導体層と、
    ゲート絶縁膜を介して前記半導体層上に形成されたゲート電極とを備え、
    前記半導体層は、第１導電型のボディー領域と、前記半導体層表面に露出するように前記ボディー領域内に形成された第２導電型のソース領域と、第２導電型のドレインオフセット領域と、前記半導体層表面に露出するように前記ドレインオフセット領域内に形成された第２導電型のドレインコンタクト領域と、前記ドレインオフセット領域及び前記ボディー領域に隣接するように、前記ドレインオフセット領域と前記ボディー領域との間に形成された第２導電型のドレインバッファ領域とを有し、
    前記ゲート絶縁膜は、前記ソース領域の端に位置する薄膜部と、前記ドレインコンタクト領域の端に位置する厚膜部と、前記薄膜部に接続するテーパ部とを有し、
    前記ドレインバッファ領域は、前記テーパ部の底辺をカバーするように前記厚膜部の端に接触しており、また、前記ドレインオフセット領域の深さよりも浅く、
    前記ドレインオフセット領域は、前記底辺をカバーするように前記厚膜部の底辺に接触している
    ことを特徴とする半導体装置。
  2. 前記半導体層は、さらに、前記ドレインバッファ領域直下に形成された第１導電型の不純物領域を有する
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記不純物領域は、前記ボディー領域と重なる領域を有する
    ことを特徴とする請求項２に記載の半導体装置。
  4. 前記ドレインバッファ領域の深さは、前記ドレインオフセット領域の深さの１／３〜１／２である
    ことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記ドレインバッファ領域の不純物濃度は、前記ドレインオフセット領域の不純物濃度よりも低い
    ことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記半導体層は、さらに、埋込絶縁膜を介して前記半導体基板上に形成され、素子分離領域を有する
    ことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
  7. 前記ゲート絶縁膜の厚膜部は、ＬＯＣＯＳ法により形成される
    ことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
  8. 第１導電型の半導体層に第１導電型の不純物を注入して、前記半導体層内に第１導電型のボディー領域を形成するボディー領域形成工程と、
    前記半導体層に第２導電型の不純物を注入して、前記ボディー領域内に前記半導体層表面に露出するように第２導電型のソース領域を形成するソース領域形成工程と、
    前記半導体層に第２導電型の不純物を注入して、前記半導体層内に第２導電型のドレインオフセット領域を形成するドレインオフセット領域形成工程と、
    前記半導体層に第２導電型の不純物を注入して、前記ドレインオフセット領域内に前記半導体層表面に露出するように第２導電型のドレインコンタクト領域を形成するドレインコンタクト領域形成工程と、
    前記半導体層に第２導電型の不純物を注入して、前記ボディー領域及び前記ドレインオフセット領域と接するように、前記半導体層内の前記ボディー領域と前記ドレインオフセット領域との間に、前記ドレインオフセット領域より浅い第２導電型のドレインバッファ領域を形成するドレインバッファ領域形成工程と、
    前記半導体層上の前記ボディー領域及び前記ドレインバッファ領域上方に第１ゲート絶縁膜を形成する第１ゲート絶縁膜形成工程と、
    前記第１ゲート絶縁膜とつながる端部を有し、かつ前記端部が前記ドレインバッファ領域と接するように、前記第１ゲート絶縁膜より厚肉の第２ゲート絶縁膜を前記半導体層上に形成する第２ゲート絶縁膜形成工程とを含み、
    前記第１ゲート絶縁膜は、前記ソース領域の端に位置し、
    前記第２ゲート絶縁膜は、前記ドレインコンタクト領域の端に位置する厚膜部と、前記薄膜部に接続するテーパ部とを有し、
    前記ドレインバッファ領域は、前記テーパ部の底辺をカバーするように前記厚膜部の端に接触しており、また、前記ドレインオフセット領域の深さよりも浅く、
    前記ドレインオフセット領域は、前記底辺をカバーするように前記厚膜部の底辺に接触している
    ことを特徴とする半導体装置の製造方法。
  9. 前記第２ゲート絶縁膜形成工程において、ＬＯＣＯＳ法により前記第２ゲート絶縁膜を形成する
    ことを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記半導体装置の製造方法は、さらに、
    前記半導体層に第１導電型の不純物を注入して、前記半導体層内の前記ドレインバッファ領域直下に第１導電型の不純物領域を形成する不純物領域形成工程を含む
    ことを特徴とする請求項８又は９に記載の半導体装置の製造方法。
  11. 前記不純物領域形成工程において、前記ボディー領域と重なる領域を有するように前記不純物領域を形成する
    ことを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記ドレインバッファ領域形成工程において、前記ドレインオフセット領域の１／２〜１／３の深さを有するように前記ドレインバッファ領域を形成する
    ことを特徴とする請求項８〜１１のいずれか１項に記載の半導体装置の製造方法。
  13. 前記ドレインバッファ領域形成工程において、前記ドレインオフセット領域よりも低い不純物濃度を有するように前記ドレインバッファ領域を形成する
    ことを特徴とする請求項８〜１２のいずれか１項に記載の半導体装置の製造方法。
  14. 前記半導体装置の製造方法は、さらに、
    半導体基板上に埋込絶縁膜を介して前記半導体層を形成する埋込絶縁膜形成工程と、
    前記半導体層内に素子分離領域を形成する素子分離領域形成工程を含む
    ことを特徴とする請求項８〜１３のいずれか１項に記載の半導体装置の製造方法。
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