JPH03201445A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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- JPH03201445A JPH03201445A JP1338504A JP33850489A JPH03201445A JP H03201445 A JPH03201445 A JP H03201445A JP 1338504 A JP1338504 A JP 1338504A JP 33850489 A JP33850489 A JP 33850489A JP H03201445 A JPH03201445 A JP H03201445A
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- layer
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高耐圧ＭＯ８）ランジスタの製造方法に関す
る。
る。
第２図は従来のＬＯＣＯ８構造の高耐圧ＭＯＳトランジ
スタの一例の構造を示す。
スタの一例の構造を示す。
図において、１はＮ型基板、５は低濃度ドレイン層、８
はフィールド酸化膜、９はポリシリコンプート電極、１
０は高濃度ソース層、１１は高濃度ドレイン層、１３は
チャネルストッｄ’ −層である。
はフィールド酸化膜、９はポリシリコンプート電極、１
０は高濃度ソース層、１１は高濃度ドレイン層、１３は
チャネルストッｄ’ −層である。
従来のＬＯＣＯＳ構造の高耐圧ＭＯＳトランジスタは、
ｆ−）電極直下の電界集中を緩和するために、高濃度ド
レイン層１１のほかに、チャネルストッパー層のイオン
注入工程における選択酸化用マスクとなる５ｔ３Ｎ４膜
をマスクとするセルファラインイオン注入により低濃度
ドレイン層５を設け、ゲート電極９を一部上記低濃度ド
レイン層５上に選択酸化でできたフィールド酸化膜８に
オーバラップさせるオフセット構造を採ってきた。
ｆ−）電極直下の電界集中を緩和するために、高濃度ド
レイン層１１のほかに、チャネルストッパー層のイオン
注入工程における選択酸化用マスクとなる５ｔ３Ｎ４膜
をマスクとするセルファラインイオン注入により低濃度
ドレイン層５を設け、ゲート電極９を一部上記低濃度ド
レイン層５上に選択酸化でできたフィールド酸化膜８に
オーバラップさせるオフセット構造を採ってきた。
第２図はＮ型基板１に形成したＰ−ＭＯＳの例を示した
が、Ｐ型とＮ型によって、上記構造の効果に差違ができ
ることがない。
が、Ｐ型とＮ型によって、上記構造の効果に差違ができ
ることがない。
従来のＬＯＣＯ８構造の高耐圧ＭＯＳトラン・ゾスタで
は、低濃度ドレイン層へのイオン注入は、チャネルス）
７／？−層へのイオン注入工程時に行なうため、イオン
注入量に制限があり、その上に、例えば、Ｐ−ＭＯＳの
場合、低濃度ドレインのボロンは選択酸化時に酸化膜に
偏析するため、濃度が下がり、ドレイン抵抗が高くなり
、ｇｍが低下するという問題があった。
は、低濃度ドレイン層へのイオン注入は、チャネルス）
７／？−層へのイオン注入工程時に行なうため、イオン
注入量に制限があり、その上に、例えば、Ｐ−ＭＯＳの
場合、低濃度ドレインのボロンは選択酸化時に酸化膜に
偏析するため、濃度が下がり、ドレイン抵抗が高くなり
、ｇｍが低下するという問題があった。
さらに、耐圧は高濃度ドレインのノヤンクションで決す
るため、４０Ｖ以上の耐圧は困難であった。
るため、４０Ｖ以上の耐圧は困難であった。
なお、低濃度ドレイン層をＰ−ウェルにて形成する方法
もあるが、この方法では、 Ｃ−ＭＯ８構成でＰ３Ｎ両
チャネルを高耐圧化することは困難である。
もあるが、この方法では、 Ｃ−ＭＯ８構成でＰ３Ｎ両
チャネルを高耐圧化することは困難である。
本発明は上記の問題を解消するためになされたもので、
ドレイン抵抗が高くなってｇｍが低下することのない、
かつ、より高い耐圧のＭｏｓトランジスタの製造方法を
提供することを目的とする。
ドレイン抵抗が高くなってｇｍが低下することのない、
かつ、より高い耐圧のＭｏｓトランジスタの製造方法を
提供することを目的とする。
本発明の製造方法は、選択酸化のマスクとなるＳｉ３Ｎ
４膜をマスクとするセルファラインイオン注入による従
来の低濃度ドレイン層のほか、レジストパターンをマス
クとするイオン注入によりチャネル端のＳｉ３Ｎ４膜ノ
９ターンとの間に０．５μｍ〜２０μｍの間隔を持ち、
かつ、高濃度ドレイン層を包含する低濃度ドレイン層を
形成することを特徴とする方法である。
４膜をマスクとするセルファラインイオン注入による従
来の低濃度ドレイン層のほか、レジストパターンをマス
クとするイオン注入によりチャネル端のＳｉ３Ｎ４膜ノ
９ターンとの間に０．５μｍ〜２０μｍの間隔を持ち、
かつ、高濃度ドレイン層を包含する低濃度ドレイン層を
形成することを特徴とする方法である。
選択酸化のマスクとなる５ｔ３Ｎ４膜をマスクとするセ
ルファラインイオン注入による低濃度トレイン層によっ
て正確な実効チャネル長を得ることができ、レジストパ
ターンをマスクとするイオン注入による高濃度ドレイン
層を包含する低濃度ドレイン層によって、耐圧は該低濃
度ドレイン層と基板との接合耐圧で決壕り、６０Ｖ以上
の高耐圧化が可能となる。さらに、レジストパターンを
マスクとする低濃度ドレイン層は、５ｉ３Ｎ４膜をマス
クとする低濃度ドレイン層よりもシート抵抗を下げるこ
とが可能なので、ドレイン抵抗を下げｇｍを向上させる
ことができる。
ルファラインイオン注入による低濃度トレイン層によっ
て正確な実効チャネル長を得ることができ、レジストパ
ターンをマスクとするイオン注入による高濃度ドレイン
層を包含する低濃度ドレイン層によって、耐圧は該低濃
度ドレイン層と基板との接合耐圧で決壕り、６０Ｖ以上
の高耐圧化が可能となる。さらに、レジストパターンを
マスクとする低濃度ドレイン層は、５ｉ３Ｎ４膜をマス
クとする低濃度ドレイン層よりもシート抵抗を下げるこ
とが可能なので、ドレイン抵抗を下げｇｍを向上させる
ことができる。
第１図は本発明の製造方法を示す。
Ｎ型基板１表面に／’Ｐツド酸化膜２を形成し、このパ
ッド酸化膜２上に選択酸化のマスクとなる５ｉ５Ｎ４膜
３を形成する〔図（ａ）〕。
ッド酸化膜２上に選択酸化のマスクとなる５ｉ５Ｎ４膜
３を形成する〔図（ａ）〕。
次に、リソグラフィ技術により、アクティブ領域の開口
部をふさぐレジストノやターン４を形成し。
部をふさぐレジストノやターン４を形成し。
５１３Ｎ４膜３をマスクとするポロｙのセルファライン
イオン注入により低濃度ドレイン層５を形成する〔図（
ｂ）〕。
イオン注入により低濃度ドレイン層５を形成する〔図（
ｂ）〕。
この低濃度ドレイン層５を次に形成する低濃度ドレイン
層と区別するために第１の低濃度ドレイン層と呼ぶこと
とした。
層と区別するために第１の低濃度ドレイン層と呼ぶこと
とした。
加速電圧は、イオンがＳｉ３Ｎ４膜３で止１ってアクテ
ィブ領域には入らず、フィールド下にのみ入るように設
定した。
ィブ領域には入らず、フィールド下にのみ入るように設
定した。
渣た、第１の低濃度ドレイン層５は、 Ｃ−ＭＯ８構成
の場合、 Ｎ−ＭＯＳのチャネルストッパー層へのイオ
ン注入と同時のイオン注入によって形成する。
の場合、 Ｎ−ＭＯＳのチャネルストッパー層へのイオ
ン注入と同時のイオン注入によって形成する。
続いて、リングラフィ技術により形成したレジストノや
ターン６をマスクとするイオン注入により、チャネル端
のＳ ｉ ５Ｎ４膜パターン３との間゛に０．５μｍ〜
２．０μｍの間隔を持ち、かつ高濃度ドレイン層を包含
する第２の低濃度ドレイン層７を形成する〔図（Ｃ）〕
。
ターン６をマスクとするイオン注入により、チャネル端
のＳ ｉ ５Ｎ４膜パターン３との間゛に０．５μｍ〜
２．０μｍの間隔を持ち、かつ高濃度ドレイン層を包含
する第２の低濃度ドレイン層７を形成する〔図（Ｃ）〕
。
第２の低濃度ドレイン層７は、レジスト６をマスクとす
るので、加速電圧を２００ ｋｅＶ以上に設定すること
ができ、第１の低濃度ドレイン層５よシ接合の深さｘｊ
を深く、さらに濃度コントロールも自由に設定できる。
るので、加速電圧を２００ ｋｅＶ以上に設定すること
ができ、第１の低濃度ドレイン層５よシ接合の深さｘｊ
を深く、さらに濃度コントロールも自由に設定できる。
接合の深さｘｊを深くできるので、オフセット部でのピ
ンチオフによる耐圧の劣化を防止できる。
ンチオフによる耐圧の劣化を防止できる。
以後の工程は従来と同じである。
壕ず、選択酸化を行ない、厚いフィールド酸化膜８を形
成する〔図（ｄ）〕。
成する〔図（ｄ）〕。
の
続いて、ポリシリコンゲート電極９参一部を第１の低濃
度ポリシリコン層５上のフィールド酸化膜８にオーパラ
ッゾさせて形成する〔図（ｅ）〕。
度ポリシリコン層５上のフィールド酸化膜８にオーパラ
ッゾさせて形成する〔図（ｅ）〕。
次に、高濃度ソース層１０．高濃度ドレイン層１１を形
成し、ガードリングの濃い１層１２を形成する〔図（ｆ
）〕。
成し、ガードリングの濃い１層１２を形成する〔図（ｆ
）〕。
Ｎ＋層１２は、 Ｃ−ＭＯ８構成の場合３Ｎ−ＭＯＳの
ソース、ドレイン層と同時に形成する。
ソース、ドレイン層と同時に形成する。
以上説明したように、本発明によれば、第２の低濃度ド
レイン層が高濃度ドレイン層を完全に包含しているため
、６０Ｖ以上の高耐圧化が可能になり、第２の低濃度ド
レイン層の抵抗は小さくできるので、 ｇｍを上げるこ
とができる。
レイン層が高濃度ドレイン層を完全に包含しているため
、６０Ｖ以上の高耐圧化が可能になり、第２の低濃度ド
レイン層の抵抗は小さくできるので、 ｇｍを上げるこ
とができる。
さらに、Ｃ−ＭＯ８構成の場合、Ｐ３Ｎ両ＭＯ８の高耐
圧化を実現することができる。
圧化を実現することができる。
第１図は本発明の製造方法を示す説明図、第２図は従来
のＬＯＧＯ８構造の高耐圧ＭＯＳトランジスタの一例の
構造を示す説明図である。 １・・Ｎ型基板、２・・・パッド酸化膜、３・・・５Ｉ
５Ｎ４膜、４・・・レジストパターン、５・・・第１の
低濃度ドレイン層、６・・・レノス） ｙＰターン、７
・・・第２の低濃度ドレイン層、８・・・フィールド酸
化膜、９・・・ポリシリコンヶ゛−ト電極、１０・・・
高濃度ソース層。 １】・・・高濃度ドレイン層、１２・・・ガードリング
Ｎ＋層。 なお図中同一符号は四−オたは相当する部分を示す。
のＬＯＧＯ８構造の高耐圧ＭＯＳトランジスタの一例の
構造を示す説明図である。 １・・Ｎ型基板、２・・・パッド酸化膜、３・・・５Ｉ
５Ｎ４膜、４・・・レジストパターン、５・・・第１の
低濃度ドレイン層、６・・・レノス） ｙＰターン、７
・・・第２の低濃度ドレイン層、８・・・フィールド酸
化膜、９・・・ポリシリコンヶ゛−ト電極、１０・・・
高濃度ソース層。 １】・・・高濃度ドレイン層、１２・・・ガードリング
Ｎ＋層。 なお図中同一符号は四−オたは相当する部分を示す。
Claims (1)
- 基板表面にパッド酸化膜を形成し、該パッド酸化膜上に
選択酸化のマスクとなるＳｉ＿３Ｎ＿４膜を形成し、該
Ｓｉ＿３Ｎ＿４膜をマスクとするセルフアラインイオン
注入により第１の低濃度ドレイン層を形成した後、レジ
ストパターンをマスクとするイオン注入によりチャネル
端のＳｉ＿３Ｎ＿４膜パターンとの間に０．５μｍ〜２
．０μｍの間隔を持ち、かつ、高濃度ドレイン層を包含
する第２の低濃度ドレイン層を形成し、選択酸化により
上記Ｓｉ＿３Ｎ＿４膜で覆われた部分以外にフィールド
酸化膜を形成し、ゲート電極の一部を上記第１の低濃度
ドレイン層上のフィールド酸化膜にオーバラップさせて
形成することを特徴とするＭＯＳトランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1338504A JPH03201445A (ja) | 1989-12-28 | 1989-12-28 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1338504A JPH03201445A (ja) | 1989-12-28 | 1989-12-28 | Ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03201445A true JPH03201445A (ja) | 1991-09-03 |
Family
ID=18318782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1338504A Pending JPH03201445A (ja) | 1989-12-28 | 1989-12-28 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03201445A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008047747A (ja) * | 2006-08-18 | 2008-02-28 | Oki Electric Ind Co Ltd | 高耐圧電界効果トランジスタおよびその製造方法 |
| JP2009267211A (ja) * | 2008-04-28 | 2009-11-12 | Panasonic Corp | 半導体装置およびその製造方法 |
-
1989
- 1989-12-28 JP JP1338504A patent/JPH03201445A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008047747A (ja) * | 2006-08-18 | 2008-02-28 | Oki Electric Ind Co Ltd | 高耐圧電界効果トランジスタおよびその製造方法 |
| JP2009267211A (ja) * | 2008-04-28 | 2009-11-12 | Panasonic Corp | 半導体装置およびその製造方法 |
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