JP4943763B2

JP4943763B2 - 半導体装置及びその製造方法

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Inventors: 修一菊地; 清史中谷; 秀治田中
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Description

本発明は半導体装置に関し、特に、ＤＭＯＳ(Diffused MOS)タイプのトランジスタに関するものである。

ＤＭＯＳタイプのＭＯＳトランジスタは、高いソース・ドレイン耐圧，高いゲート耐圧を有しており、ＬＣＤドライバー等の各種ドライバーや電源回路等にも広く用いられている。特に、近年では高いドレイン耐圧（ＢＶｄｓ）を有するとともに、低いオン抵抗を有した高耐圧ＭＯＳトランジスタが求められている。

図８は、同一半導体基板上にＮチャネル型のＤＭＯＳトランジスタ１００とＰチャネル型のＭＯＳトランジスタ１０１とを混載している構造を示す断面図である。

Ｐ型半導体基板１０２の表面には、Ｎ型のエピタキシャル層１０３が形成されている。エピタキシャル層１０３と半導体基板１０２の底部との界面には、Ｎ＋型の埋め込み層１０４が形成されている。また、エピタキシャル層１０３は、Ｐ型不純物を拡散させた絶縁分離層１０５で複数の領域に分離されている。同図では、第１の分離領域１０６と第２の分離領域１０７とを有する。

絶縁分離層１０５は、上分離層１０５ａと下分離層１０５ｂとがエピタキシャル層１０３内で重畳し、一体化した構成になっている。上分離層１０５aは、エピタキシャル層１０３の上面からボロンなどのＰ型不純物を下方拡散することにより形成される。一方、下分離層１０５ｂは、半導体基板１０２の底部側からボロンなどのＰ型不純物を上方拡散することにより形成される。

第１の分離領域１０６のエピタキシャル層１０３には、ＤＭＯＳトランジスタ１００が形成されている。エピタキシャル層１０３上には、ゲート絶縁膜１０８を介してゲート電極１０９が形成されている。また、エピタキシャル層１０３の表面には、Ｐ型のボディ層１１０が形成され、ボディ層１１０の表面にはゲート電極１０９の一端に隣接してＮ＋型のソース層１１１が形成されている。また、エピタキシャル層１０３の表面に、ゲート電極１０９の他端に隣接したＮ＋型のドレイン層１１２が形成されている。

エピタキシャル層１０３とソース層１１１との間におけるボディ層１１０の表面領域がチャネル領域ＣＨである。また、ソース層１１１に隣接して、ボディ層１１０の電位固定用のＰ＋型の電位固定層１１３が形成されている。

第２の分離領域１０７には、エピタキシャル層１０３の表面に形成されたソース層１１４及びドレイン層１１５と、エピタキシャル層１０３上にゲート絶縁膜１１６を介して形成されたゲート電極１１７とから成るＰチャネル型のＭＯＳトランジスタ１０１が形成されている。

なお、本発明に関連する技術は、以下の特許文献に記載されている。
特開２００４−３９７７４号公報

上述した従来のＤＭＯＳトランジスタ１００の構造では、エピタキシャル層１０３がドレイン領域としての機能を有する。つまり、ドレイン層１１２とエピタキシャル層１０３とは同電位に設定される。そのため、上述したような絶縁分離層１０５で囲まれた一つの分離領域内に、ＤＭＯＳトランジスタ１００と混載できる素子は制限されていた。例えば、ＤＭＯＳトランジスタ１００と、上記したＰチャネル型ＭＯＳトランジスタ１０１の両者を、一つの分離領域内に形成することはできなかった。また、一つの分離領域内にＤＭＯＳトランジスタ１００と、これとは逆導電型（Ｐチャネル型）のＤＭＯＳトランジスタを形成することもできなかった。

しかしながら、近年は半導体装置の微細化・高集積化が望まれている。例えば一つの分離領域内では高電源電圧(Vdd1)として２００ボルトを、低電源電圧(Vss1)として１９０ボルトを利用し、他の分離領域内では高電源電圧(Vdd2)として１０ボルトを、低電源電圧(Vss2)として０ボルトを利用するというように、それぞれの分離領域で用いる電圧が異なる場合がある。このような場合に従来の構造であると、絶縁分離層１０５によって分離領域が多数形成されてしまい、結果としてチップ面積が増大していた。

そこで、本発明の目的の一つは、ＤＭＯＳトランジスタを含む半導体装置において、チップ面積を小さくすることを目的とする。

また、オン抵抗（ソース・ドレイン間の抵抗）が小さく、電流駆動能力の高いＤＭＯＳトランジスタが望まれている。そこで本発明の他の目的の一つは、高いソース・ドレイン耐圧を有するとともに、低いオン抵抗であって、電流駆動能力の高いＤＭＯＳトランジスタを提供することを目的とする。

本発明の主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、第１導電型の半導体層の表面に形成された、素子分離機能を有する第２導電型のウェル層と、前記ウェル層内に形成されたＤＭＯＳトランジスタとを備え、前記ＤＭＯＳトランジスタは、前記ウェル層の表面に形成されたチャネル領域を含む第２導電型のボディ層と、前記ボディ層の表面に形成された第１導電型のソース層と、前記ボディ層の一部上にゲート絶縁膜を介して形成されたゲート電極と、前記ウェル層の表面に形成された第１導電型のドレイン層と、前記ゲート電極の下方に形成され、オン抵抗を低減させる第１導電型の第１の拡散層とを備えることを特徴とする。なお、ここでいう第２導電型とは、第１導電型の逆の導電型のことである。

また、本発明の半導体装置は、前記ウェル層の表面に、前記ゲート電極の前記ドレイン層側の端部に隣接して形成された、前記第１の拡散層よりも高濃度の第１導電型の第２の拡散層とを備えることを特徴とする。

また、本発明の半導体装置は、前記第２の拡散層が、前記第１の拡散層よりも深くまで形成されていることを特徴とする。

また、本発明の半導体装置は、前記ドレイン層と重畳し、前記ドレイン層よりも深くまで形成された第２導電型の第３の拡散層を備えることを特徴とする。

また、本発明の半導体装置は、前記半導体層を複数の分離領域に分離し、隣り合う分離領域を絶縁する絶縁分離層を備え、一つの分離領域内に前記ＤＭＯＳトランジスタと、前記ＤＭＯＳトランジスタと同一の電源電圧を利用するデバイス素子が混載されていることを特徴とする。

また、本発明の半導体装置の製造方法は、第１導電型の半導体層の表面に、素子分離機能を有する第２導電型のウェル層を形成する工程と、前記ウェル層の表面のゲート電極形成領域に、オン抵抗を低減させる第１導電型の第１の拡散層を形成する工程と、前記第１の拡散層の一部上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ウェル層内であって、前記ゲート電極の下方領域の一部に到達する第２導電型のボディ層を形成する工程と、前記ボディ層内に、前記ゲート電極と隣接したソース層を形成する工程と、前記ウェル層内に、ドレイン層を形成する工程とを有することを特徴とする。

また、本発明の半導体装置の製造方法は、前記ウェル層の表面に、前記ゲート電極の前記ドレイン層側の端部に隣接して、前記第１の拡散層よりも高濃度の第１導電型の第２の拡散層を形成する工程を有することを特徴とする。

また、本発明の半導体装置の製造方法は、前記ドレイン層と重畳し、前記ドレイン層よりも深い第２導電型の第３の拡散層を形成する工程を有することを特徴とする。

また、本発明の半導体装置の製造方法は、前記半導体層を複数の分離領域に分離し、隣り合う分離領域を絶縁する絶縁分離層を形成する工程と、一つの分離領域内に前記ＤＭＯＳトランジスタと、前記ＤＭＯＳトランジスタと同一の電源電圧を利用するデバイス素子を形成する工程とを有することを特徴とする。

本発明では、第１導電型の半導体層内に第２導電型のウェル層を形成し、当該ウェル層内にＤＭＯＳトランジスタを形成した。このように構成することで、ＤＭＯＳトランジスタのドレイン領域と上記半導体層とは、当該ウェル層で絶縁される。そのため、絶縁分離層で囲まれた一つの分離領域内に、ＤＭＯＳトランジスタと他のデバイス素子とを効率よく混載することが可能となり、チップ面積を小さくすることができる。

次に、本発明の実施形態について図面を参照しながら説明する。図１は本発明の実施形態に係る半導体装置の概略を示す断面図である。

Ｐ型の半導体基板１の表面には、Ｎ型のエピタキシャル層２が形成されている。エピタキシャル層２と半導体基板１の底部との界面には、Ｎ＋型の埋め込み層３が形成されている。エピタキシャル層２の表面には、Ｐ型不純物が注入されたＰ＋Ｗ層４が形成されている。そして、Ｐ＋Ｗ層４が形成された領域内にＤＭＯＳトランジスタ５０が形成されている。

ＤＭＯＳトランジスタ５０について説明する。Ｐ＋Ｗ層４上には、ゲート絶縁膜５を介してゲート電極６が形成されている。また、Ｐ＋Ｗ層４の表面には、Ｐ型不純物が注入されたボディ層７が形成され、ボディ層７の表面にはゲート電極６の一端に隣接したＮ型のソース層８（ＮＳＤ）が形成されている。また、Ｐ＋Ｗ層４の表面には、ゲート電極６の他端に隣接したＮ型のドレイン層９（ＮＳＤ）が形成されている。なお、ドレイン層９はゲート電極６と離間していてもよい。

Ｐ＋Ｗ層４とソース層８との間におけるボディ層７の表面領域がチャネル領域ＣＨである。また、ボディ層７の電位固定用のＰ＋型の電位固定層１０（ＰＳＤ）が、ボディ層７内であってソース層８に隣接して形成されている。

また、同一のエピタキシャル層２内に、Ｐチャネル型のＭＯＳトランジスタ６０が形成されている。ＭＯＳトランジスタ６０は、エピタキシャル層２の表面に形成されたソース層１１（Ｐ＋）及びドレイン層１２（Ｐ＋）と、エピタキシャル層２上にゲート絶縁膜１３を介して形成されたゲート電極１４とからなる。

そして、ＤＭＯＳトランジスタ５０とＭＯＳトランジスタ６０の両方の素子を囲むようにして、Ｐ型不純物を拡散させた絶縁分離層１５が形成されている。絶縁分離層１５は、上分離層１５ａと下分離層１５ｂとがエピタキシャル層２内で重畳し、一体化した構成になっている。上分離層１５aは、エピタキシャル層２の上面からボロンなどのＰ型不純物を下方拡散することにより形成される。一方、下分離層１５ｂは、半導体基板１の底部側からボロンなどのＰ型不純物を上方拡散することにより形成される。絶縁分離層１５によって、隣り合う分離領域は絶縁されている。

以上のような構成では、Ｎ型のエピタキシャル層２内にＰ＋Ｗ層４が形成され、当該Ｐ＋Ｗ層４内にＮチャネル型のＤＭＯＳトランジスタ５０が形成されている。このように構成することで、エピタキシャル層２とＤＭＯＳトランジスタ５０のドレイン領域とは、Ｐ＋Ｗ層４によって絶縁され、互いに独立した電位を設定することができる。そのため、絶縁分離層１５で囲まれた一つの領域内に、ＤＭＯＳトランジスタ５０と他のデバイス素子を効率よく混載することができ、従来構造に比してチップ面積を小さくすることができる。しかも、この構成によって他のデバイス素子（上記例ではＭＯＳトランジスタ６０）の特性に影響を与えることはない。

また、上記のような構成であれば、図２に示すような半導体チップのデザインが可能である。図２では、絶縁分離層１５で囲まれた一つの分離領域Ｘ内に、例えば高電源電圧(Vdd1)として２００ボルト、低電源電圧(Vss1)として１９０ボルトを利用するＤＭＯＳトランジスタと、当該ＤＭＯＳトランジスタと同じ電源電圧（Vdd1及びVss1）を利用するＭＯＳトランジスタ，バイポーラトランジスタ等のデバイス素子がまとめて形成されている。

そして、別の分離領域Ｙでは、例えば高電源電圧(Vdd2)として１０ボルト、低電源電圧(Vss2)として０ボルトを利用するＤＭＯＳトランジスタと、当該ＤＭＯＳトランジスタと同じ電源電圧(Vdd2及びVss2)を利用するＭＯＳトランジスタ，バイポーラトランジスタ等のデバイス素子がまとまって形成されている。

このように、本実施形態の構成によれば、使用する電源電圧ごとに分離領域を形成することができ、従来のように分離領域が多数形成されることはない。そのため、全体としてのチップ面積を小さくすることができる。

次に、上記のようなＰ＋Ｗ層４内に形成されたＤＭＯＳトランジスタにおいて、低いオン抵抗であって電流駆動能力を向上させた構成について図面を参照しながら説明する。図３乃至図６は、当該構成のＤＭＯＳトランジスタ形成領域を製造工程順に示す断面図である。なお、上述したＤＭＯＳトランジスタ５０と同様の構成については同一符号を用い、その説明を省略するか簡略する。

まず、図３に示すように、Ｐ型の半導体基板１の表面にＮ型不純物を高濃度にイオン注入し、エピタキシャル成長させることで、エピタキシャル層２及びＮ＋型の埋め込み層３を形成する。

次に、エピタキシャル層２の表面の絶縁分離層形成領域に、不図示のホトレジスト層をマスクとしてＰ型不純物を注入し、拡散させることで、絶縁分離層１５の一部となる下分離層１５ｂ（Ｐ＋Ｂ）を形成する。当該イオン注入は、例えばボロンイオンを加速電圧８０ＫｅＶ，注入量１．６×１０^１４／ｃｍ^２の条件で行う。

次に、エピタキシャル層２の表面に不図示のホトレジスト層をマスクとしてＰ型不純物を注入し、ＤＭＯＳトランジスタを形成する領域にＰ＋Ｗ層４を形成する。当該イオン注入は、例えばボロンイオンを加速電圧８０ＫｅＶ，注入量３×１０^１３／ｃｍ^２の条件で行う。

次に、不図示のホトレジスト層をマスクとして、下分離層１５ｂに対応する位置にＰ型不純物を注入し、熱拡散させることで上分離層１５ａ（ＩＳＯ）を形成する。これにより、上分離層１５ａと下分離層１５ｂとがエピタキシャル層２内で重畳し、一体化した絶縁分離層１５が形成される。

次に、不図示のホトレジスト層をマスクとして、Ｐ＋Ｗ層４の表面のうちゲート電極形成領域を一部に含む領域にＮ型不純物を注入し、オン抵抗低減のためのＦＮ層２０を形成する。当該イオン注入は、例えばヒ素（Ａｓ）イオンを加速電圧１６０ＫｅＶ，注入量５×１０^１２／ｃｍ^２の条件で行う。ヒ素（Ａｓ）イオンを用いたのは、ＦＮ層２０をＰ＋Ｗ層４の浅い領域に形成するためである。これにより、空乏層が拡がりやすくなり、耐圧が向上する。また、パンチスルーを防止する観点からも、浅い領域にＦＮ層２０を形成することが好ましい。

次に、図４に示すように、半導体基板１の表面上に、例えば熱酸化法により約９０ｎｍの膜厚を有するゲート絶縁膜５を形成する。次に、ゲート絶縁膜５上に約４００ｎｍの膜厚を有するゲート電極６を形成する。ゲート電極６は、ＦＮ層２０の一部上に配置されるようにパターニングされる。なお、ゲート電極６は、ポリシリコン，高融点金属シリサイド等で構成される。

次に、ゲート電極６をマスクの一部として、ゲート電極６の左側のＰ＋Ｗ層４の表面にＰ型不純物を注入し、熱拡散させることでボディ層の一部となるＰ＋Ｄ層２１が形成される。同時に、ゲート電極６の右側のＰ＋Ｗ層４の表面に、ゲート電極６とは離間したＰ＋Ｄ層２２が形成される。当該イオン注入は、例えばボロンイオンを加速電圧５０ＫｅＶ，注入量２×１０^１３／ｃｍ^２の条件で行う。なお、Ｐ＋Ｄ層２２は、後に形成されるコンタクト形成領域の下方に形成される。また、Ｐ＋Ｄ層２２は、当該Ｐ＋Ｄ層２２が無い場合に比してブレークダウンポイントがより深い位置となるようにし、静電破壊耐性を向上させることに寄与する層である。

次に、ゲート電極６をマスクの一部として、ゲート電極６の右側のＰ＋Ｗ層４の表面にＮ型不純物を注入することで、ＦＮ層２０よりも高いＮ型不純物濃度を有するとともに、ＦＮ層２０よりも深くまでＮ型不純物が注入されたＮ＋Ｄ層２３を形成する。当該イオン注入は、例えばリンイオンを加速電圧１００ＫｅＶ，注入量１．５×１０^１３／ｃｍ^２の条件で行う。Ｎ＋Ｄ層２３の形成によって、ＦＮ層２０のゲート電極６側の端部からドレイン領域側の方向に、Ｎ型不純物の濃度が徐々に高くなるように構成され、オン抵抗が低減される。また、Ｎ＋Ｄ層２３をＦＮ層２０よりも深く形成し、Ｎ型不純物濃度の分布に段差を設けることで、ゲート電極６の下方での空乏層を拡がりやすくし、実効チャネル長を短くすることができる。

次に、図５に示すように、不図示のホトレジスト層をマスクとしてＰ＋Ｄ層２２が形成された領域にＰ型不純物を注入し、Ｐ＋Ｄ層２２と重畳するＦＰ層２４を形成する。当該イオン注入は、例えばボロンイオンを加速電圧５０ＫｅＶ，注入量１．５×１０^１３／ｃｍ^２の条件で行う。なお、ＦＰ層２４は、Ｐ＋Ｄ層２２と同様に、後に形成されるコンタクト形成領域の下方に形成され、ブレークダウンポイントがより深い位置となるようにし、静電破壊耐性を向上させることに寄与する層である。

次に、ゲート電極６をマスクの一部として、Ｐ＋Ｄ層２１の表面にＰ型不純物を注入することで、Ｐ＋Ｄ層２１よりも高いＰ型不純物濃度を有するＳＰ＋Ｄ層２５を形成する。当該イオン注入は、例えばボロンイオンを加速電圧５０ＫｅＶ，注入量２×１０^１４／ｃｍ^２の条件で行う。このように本実施形態のボディ層７は、Ｐ型のＰ＋Ｄ層２２と、Ｐ＋Ｄ層２２よりも高濃度であって浅く拡散したＳＰ＋Ｄ層２５との２重構造から成る。この２重構造によって、濃度の低いＰ＋Ｄ層２１で耐圧をもたせ、濃度の高いＳＰ＋Ｄ層２５でしきい値の調整をするとともに、パンチスルーを防止することができる。

次に、不図示のホトレジスト層をマスクとしてＰ型不純物を注入し、ＳＰ＋Ｄ層２５の表面に、ソース層８に隣接した電位固定層１０を形成する。当該イオン注入は、例えばリンイオンを加速電圧５０ＫｅＶ，注入量１．３×１０^１５／ｃｍ^２の条件で行う。

次に、ゲート電極６をマスクの一部としてＮ型不純物を注入し、熱処理をすることで、ゲート電極６のそれぞれの端に隣接したソース層８（ＮＳＤ）及びドレイン層９（ＮＳＤ）を形成する。

次に、図６に示すように半導体基板１の表面の全面に層間絶縁膜２６（例えば、熱酸化法やＣＶＤ法によって形成されたシリコン酸化膜やＢＰＳＧ膜）を形成する。次に、不図示のホトレジスト層をマスクとして層間絶縁膜２６及びゲート絶縁膜５をエッチングすることで、ソース層８，ドレイン層９，及び電位固定層１０に至るコンタクトホールを形成する。次に当該コンタクトホールにアルミニウム等の導電材料から成る配線層２７を形成する。なお、先に形成したＰ＋Ｄ層２２及びＦＰ層２４は当該コンタクト領域の下方に位置する。

以上の製造工程から、十分なソース・ドレイン耐圧を有するとともに、低いオン抵抗を有した電流駆動能力の高いＤＭＯＳトランジスタ７０を得る事ができる。

図６で示したＤＭＯＳトランジスタ７０の動作特性の一例について説明する。ＤＭＯＳトランジスタ７０の構成において、ＦＮ層２０のイオン注入の注入量が５．５×１０^１２／ｃｍ^２の場合のＤＭＯＳトランジスタ(DMOS1)と、注入量が６．０×１０^１２／ｃｍ^２の条件のＤＭＯＳトランジスタ(DMOS2)と、図８で示した従来の構成のＤＭＯＳトランジスタ(Normal DMOS)との動作特性を比較する。

図７は、上記各ＤＭＯＳトランジスタのしきい値（Vt）、オン抵抗（Ron）、トランスコンダクタンス（Gm）、飽和電流（Idsat）、オフ時（ゲート電位，ソース電位，及び基板電位が０Ｖの場合）のソース・ドレイン耐圧（BVds）、オン時（ソース電位及び基板電位が０Ｖ，ゲート電圧Vgが１０Ｖの場合）のソース・ドレイン耐圧（BVdson）の測定結果を示している。

この図から明らかなように、DMOS1及びDMOS2のオン抵抗(Ron)は従来構造(Normal DMOS)に比して２分の１程度に小さくなり、トランスコンダクタンス(Gm)は約７倍程度大きくなっているため、電流駆動能力が向上していることが判る。また、オフ時の耐圧(BVds)は、従来構造と変わらない耐圧を維持していることが判る。また、オン時の耐圧(BVdson)も十分高い。つまり本実施形態の構成では、耐圧の維持とオン抵抗の低減との両立が図られている。

さらにまた、別のＤＭＯＳトランジスタであって、Ｎ＋Ｄ層２３が形成されていない場合と、形成されている場合の測定結果を比較した。すると、Ｎ＋Ｄ層２３が形成されていない場合にオン抵抗が約103.1（kΩ）であったのに対して、形成されている場合が約96.3(kΩ)と約6.6％低下した。このことから、オン抵抗を向上させる観点からＮ＋Ｄ層２３を備えている方が好ましいことが判る。

このように、上述した本実施形態では、エピタキシャル層内に当該エピタキシャル層とは逆導電型のウェル層を形成し、当該ウェル層内にＤＭＯＳトランジスタを配置した。そのため、絶縁分離層で囲まれた一つの分離領域内に、ＤＭＯＳトランジスタと他のデバイス素子を効率よく混載することができ、従来構造に比してチップ面積を小さくすることができる。

また、本実施形態のＤＭＯＳトランジスタでは、Ｎ型不純物拡散層（ＦＮ層２０及びＮ＋Ｄ層２３）が形成され、ゲート電極６の下方領域からドレイン方向に対してＮ型不純物濃度が徐々に高くなるように構成されているため、オン抵抗及び相互コンダクタンスが向上する。また、ＦＮ層２０をＮ＋Ｄ層２３よりも浅く形成させることでパンチスルーを防止し、高耐圧を図ることもできる。

さらにまた、ドレイン層９のコンタクト領域の下方にＰ型不純物拡散層（Ｐ＋Ｄ層２２やＦＰ層２４）を形成することで、ブレークダウンポイントＢＤを基板表面よりも深い位置に配置した。そのため、ゲート端での破壊は起き難くなり、静電破壊に対する耐性が向上していると考えられる。なお、ここでいうブレークダウンポイントとは降伏現象（Break Down）が起きる位置のことである。

なお、本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で設計変更が可能であることは言うまでも無い。例えば、静電破壊耐性を向上させるために、上記実施形態ではＰ＋Ｄ層２２とＦＰ層２４の二層構造であったが、注入条件を変えるなどして一層で、同様に静電破壊耐性を向上させることもできる。また、Ｐチャネル型のＤＭＯＳトランジスタに関する説明は省略するが、導電型が異なるだけで同様の構造であることは周知のとおりである。また、本発明のＤＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタ以外の他のデバイス素子とを混載した構造についても、同様に適用することが可能である。

本発明の実施形態に係る半導体装置の概略を説明する断面図である。本発明の実施形態に係る半導体装置の概略を説明する断面図である。本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。本発明の半導体装置の特性を説明する表である。従来の半導体装置を説明する断面図である。

符号の説明

１半導体基板２エピタキシャル層３埋め込み層４Ｐ＋Ｗ層
５ゲート絶縁膜６ゲート電極７ボディ層８ソース層
９ドレイン層１０電位固定層１１ソース層１２ドレイン層
１３ゲート絶縁膜１４ゲート電極１５絶縁分離層
１５ａ上分離層１５ｂ下分離層２０ＦＮ層２１Ｐ＋Ｄ層
２２Ｐ＋Ｄ層２３Ｎ＋Ｄ層２４ＦＰ層２５ＳＰ＋Ｄ層
２６層間絶縁膜２７配線層５０ＤＭＯＳトランジスタ
６０ＭＯＳトランジスタ７０ＤＭＯＳトランジスタ
１００ＤＭＯＳトランジスタ１０１ＭＯＳトランジスタ
１０２半導体基板１０３エピタキシャル層１０４埋め込み層
１０５絶縁分離層１０５ａ上分離層１０５ｂ下分離層
１０６第１の分離領域１０７第２の分離領域１０８ゲート絶縁膜
１０９ゲート電極１１０ボディ層１１１ソース層
１１２ドレイン層１１３電位固定層１１４ソース層
１１５ドレイン層１１６ゲート絶縁膜１１７ゲート電極
ＣＨチャネル領域ＢＤブレークダウンポイント

Claims

第１導電型の半導体層の表面に形成された、素子分離機能を有する第２導電型のウェル層と、
前記ウェル層内に形成されたＤＭＯＳトランジスタとを備え、
前記ＤＭＯＳトランジスタは、前記ウェル層の表面に形成されたチャネル領域を含む第２導電型のボディ層と、
前記ボディ層の表面に形成された第１導電型のソース層と、
前記ソース層の端部からゲート絶縁膜を介して延在して形成されたゲート電極と、
前記ウエル層の表面に、前記ゲート電極の下方から前記ソース層と反対側方向に延在して形成された第１導電型の第１の拡散層と、
前記第１の拡散層の表面に前記ソース層と反対側の前記ゲート電極の端部から該端部の外方に向かって延在して形成された第１導電型のドレイン層と、
前記ゲート電極の前記ソース層と反対側の端部に隣接した前記第１の拡散層の表面から前記ドレイン層側に延在して形成された第１導電型の第２の拡散層と、を備えることを特徴とする半導体装置。
前記第２の拡散層は、前記第１の拡散層よりも不純物濃度が高いことを特徴とする請求項１に記載の半導体装置。
前記第２の拡散層は、前記第１の拡散層よりも前記ウエル層の内部の深い領域まで延在することを特徴とする請求項２に記載の半導体装置。
前記ドレイン層と重畳し、前記ドレイン層よりも深くまで形成された第２導電型の第３の拡散層を備えることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
前記半導体層を複数の分離領域に分離し、隣り合う分離領域を絶縁する絶縁分離層を備え、一つの分離領域内に前記ＤＭＯＳトランジスタと、前記ＤＭＯＳトランジスタと同一の電源電圧を利用するデバイス素子が混載されていることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
第１導電型の半導体層の表面に第２導電型のウエル層を形成する工程と、
前記ウエル層の表面に第１導電型の第１の拡散層を形成する工程と、
前記ウエル層及び前記第１の拡散層を含む前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記ウエル層上から前記第１の拡散層上に延在するゲート電極を形成する工程と、
前記ウエル層の表面に前記ゲート電極の下方の前記ウエル層まで延在する第２導電型のボディ層を形成する工程と、
前記第１の拡散層と重畳する側の前記ゲート電極の端部に隣接する前記第１の拡散層の表面から前記ボディ層と反対側に向かって該第１の拡散層の表面を延在する第１導電型の第２の拡散層を形成する工程と、
前記ボディ層と重畳する側の前記ゲート電極の端部から前記ボディ層の表面に第１導電型のソース層を形成する工程と、
前記第１の拡散層と重畳する側の前記ゲート電極の端部から該端部の外方に向かって前記第２の拡散層及び前記第１の拡散層の表面を延在する第１導電型のドレイン層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
前記第２の拡散層は、前記第１の拡散層よりも不純物濃度が高いことを特徴とする請求項６に記載の半導体装置の製造方法。
前記第２の拡散層は、前記第１の拡散層よりも前記ウエル層の内部の深い領域まで延在することを特徴とする請求項７に記載の半導体装置の製造方法。
前記ゲート電極形成後及び前記第２の拡散層形成後に前記ドレイン層と重畳し、前記ドレイン層よりも深い第２導電型の第３の拡散層を形成する工程を有することを特徴とする請求項６乃至請求項８のいずれかに記載の半導体装置の製造方法。
前記半導体層を複数の分離領域に分離し、隣り合う分離領域を絶縁する絶縁分離層を形成する工程と、一つの分離領域内に前記ＤＭＯＳトランジスタと、前記ＤＭＯＳトランジスタと同一の電源電圧を利用するデバイス素子を形成する工程とを有することを特徴とする請求項６乃至請求項９のいずれかに記載の半導体装置の製造方法。