JP5371491B2

JP5371491B2 - 静電保護回路、半導体装置、及び半導体装置を具備する電子機器

Info

Publication number: JP5371491B2
Application number: JP2009054457A
Authority: JP
Inventors: 潤小山; 好文棚田; 英明宍戸
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2008-03-14
Filing date: 2009-03-09
Publication date: 2013-12-18
Anticipated expiration: 2029-03-09
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Description

本発明は、静電保護回路に関する。特に、薄膜半導体で構成される光電変換装置における光電変換回路を保護するための静電保護回路に関する。また、当該静電保護回路を具備する光電変換装置及び当該光電変換装置を具備する電子機器に関する。

一般的に電磁波の検知用途に用いられる光電変換装置は数多く知られており、例えば紫外線から赤外線にかけて感度を有するものは総括して光センサと呼ばれている。その中でも波長４００ｎｍ〜７００ｎｍの可視光線領域に感度を持つものは特に可視光センサと呼ばれ、人間の生活環境に応じて照度調整や、オンまたはオフの制御などが必要な機器類に数多く用いられている。

表示装置では、表示装置の周囲の明るさを検出し、その表示輝度を調整することが行なわれているものもある。光センサにより、周囲の明るさを検出して適度な表示輝度を得ることによって、表示装置の無駄な電力を減らすことができるからである。例えば、輝度調整用の光センサを具備する表示装置としては、携帯電話、コンピュータが挙げられる。

また表示部周囲の明るさだけではなく、表示装置、特に液晶表示装置のバックライトの輝度を光センサにより検出し、表示画面の輝度を調節することも行われている。

光センサは、光のセンシング部分にフォトダイオードなどの光電変換素子を用い、光電変換素子の出力電流を増幅回路にて増幅することが行われている。光センサの増幅回路としては、例えばカレントミラー回路が用いられている（例えば特許文献１参照）。

特許第３４４４０９３号公報

光電変換装置では、負荷であるフォトダイオード及びカレントミラー回路に電気的に接続された高電源電位及び低電源電位が入力される配線の経路に、静電気等の電気的ストレスから保護するための回路（静電保護回路、または保護回路ともいう）を設ける。静電保護回路は、光電変換装置に限らず、電気的なストレスを保護するためにさまざまな半導体装置の負荷に電気的に接続することで用いられている。なお、半導体装置とは、半導体特性を利用して動作する装置全般を指すものである。

静電保護回路が有する機能としては、負荷に流れる電流を制限する機能が挙げられる。具体的には、負荷に電気的に直列の数ｋΩ以上の抵抗素子を設け、負荷に流れる電流を制限する、または高電源電位及び低電源電位が入力される配線にローパスフィルタを設ける等によって実現することができる。また、静電保護回路が負荷に流れる電流を制限することを実現するためには、負荷に流れる電流をバイパスする構成を有することが挙げられる。具体的には、高電源電位及び低電源電位が入力される配線間にダイオード素子を設け、バイパスする等によって実現することができる。

なお、本明細書において、バイパスとは新たに設けた電流の迂回経路のことをいい、バイパスするとは新たに設けた迂回経路より電流を流すことをいうものとする。

しかしながら、負荷に電気的に直列の数ｋΩ以上の抵抗素子を設ける構成や、高電源電位及び低電源電位が入力される配線にローパスフィルタを設ける構成では、光電変換装置の正常な動作（実動作ともいう）に支障がでるといった課題がある。また、高電源電位及び低電源電位が入力される配線間にダイオード素子を設け、バイパスを形成する構成については、電気的なバイパスとして機能するために負荷よりも十分小さい抵抗値と、大電流を流せることが要求される。そのため、ダイオード素子の接合面積が大きい方が効果的であるものの、大きな接合面積のダイオード素子はその接合面による電気容量が増大してしまうといった課題がある。

本発明は上述の課題を解決するために案出されたものであり、正常な動作を阻害することなく、十分に静電気等の電気的ストレスから回路を保護できる静電保護回路を提供することを課題の一とする。

上述の課題を解決するため、本発明の一態様は、第１の配線及び第２の配線に電気的に接続された比較回路から出力される信号に基づいて、第１のスイッチ及び第２のスイッチのオンまたはオフを制御し、容量素子による電荷の蓄積を行うか否かを切り替えることを特徴とするものである。

本発明の一態様は、高電源電位が入力される第１の配線と、低電源電位が入力される第２の配線と、第１の配線の電位及び第２の配線の電位に応じた信号を出力する比較回路と、第１端子が第１の配線に電気的に接続され、信号でオンまたはオフが制御される第１のスイッチと、第１端子が第２の配線に電気的に接続され、信号でオンまたはオフが制御される第２のスイッチと、一方の電極が第１のスイッチの第２端子、他方の電極が第２のスイッチの第２端子に電気的に接続された容量素子と、を有する静電保護回路である。

本発明の一態様は、高電源電位が入力される第１の配線と、低電源電位が入力される第２の配線と、第１の配線及び第２の配線に電気的に接続された負荷と、第１の配線の電位及び第２の配線の電位に応じた信号を出力する比較回路と、第１端子が第１の配線に電気的に接続され、信号でオンまたはオフが制御される第１のスイッチと、第１端子が第２の配線に電気的に接続され、信号でオンまたはオフが制御される第２のスイッチと、一方の電極が第１のスイッチの第２端子、他方の電極が第２のスイッチの第２端子に電気的に接続された容量素子と、を有する静電保護回路である。

また別の本発明の一態様は、高電源電位が入力される第１の配線と、低電源電位が入力される第２の配線と、光電変換素子と、増幅回路部と、を有し、第１の配線及び第２の配線に電気的に接続された光電変換回路と、第１の配線の電位及び第２の配線の電位に応じた信号を出力する比較回路と、第１端子が第１の配線に電気的に接続され、信号でオンまたはオフが制御される第１のスイッチと、第１端子が第２の配線に電気的に接続され、信号でオンまたはオフが制御される第２のスイッチと、一方の電極が第１のスイッチの第２端子、他方の電極が第２のスイッチの第２端子に電気的に接続された容量素子と、を有する光電変換装置である。

また本発明の一態様は、光電変換回路の入力端子は、第１の抵抗素子を介して前記第１の配線と電気的に接続されており、光電変換回路の出力端子は、第２の抵抗素子を介して前記第２の配線と電気的に接続されている。光電変換回路が光電変換素子のみを含む場合、「光電変換回路の入力端子」は光電変換素子の電位の高い側の端子（ｎ型端子、第１の端子）に相当し、「光電変換回路の出力端子」は光電変換素子の電位の低い側の端子（ｐ型端子、第２の端子）に相当する。また、光電変換回路が光電変換素子と増幅回路を含む場合、「光電変換回路の入力端子」は光電変換素子の電位の高い側の端子（ｎ型端子）に相当し、「光電変換回路の出力端子」は、増幅回路が含む端子であって、第２の配線に接続された端子に相当する。

光電変換装置等における負荷の実動作を妨げることなく、電気的なストレスから負荷を保護することができる。

実施の形態１を説明するための図。実施の形態１を説明するための図。実施の形態１を説明するための図。実施の形態１を説明するための図。実施の形態１を説明するための図。実施の形態２を説明するための図。実施の形態２を説明するための図。実施の形態２を説明するための図。実施の形態２を説明するための図。実施の形態３を説明するための図。実施の形態３を説明するための図。実施の形態３を説明するための図。実施の形態４を説明するための図。実施の形態４を説明するための図。実施の形態４を説明するための図。実施の形態４を説明するための図。実施の形態４を説明するための図。

以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
静電保護回路の構成について、説明する。なお本実施の形態で説明する静電保護回路は、負荷の実動作について妨げることなく、半導体特性を利用して動作する負荷を、電気的なストレスから保護するための回路である。

まず静電保護回路のブロック図及び回路図について説明する。図１に示す静電保護回路１００は、第１の配線１０１及び第２の配線１０２に電気的に接続された比較回路１０３、第１のスイッチ１０４、第２のスイッチ１０５、並びに容量素子１０６によって構成され、第１の配線１０１及び第２の配線１０２を介して負荷１０７に電気的に接続されている。静電保護回路１００は、第１の配線１０１に入力される高電源電位Ｖｄｄまたは第２の配線１０２に供給される低電源電位Ｖｓｓの他に、負荷１０７を構成する素子を静電破壊（ＥＳＤ；ＥｌｅｃｔｒｏｓｔａｔｉｃＤｉｓｃｈａｒｇｅ）する静電気等の電気的ストレスによる電位（以下静電電位ともいう）Ｖ_ＥＳＤが第１の配線１０１及び第２の配線１０２に印加された際に、負荷１０７に印加される電圧を緩和し、負荷１０７が静電破壊されるのを防ぐ回路である。また、比較回路１０３は、第１の配線１０１及び第２の配線１０２に入力される電位がそれぞれ高電源電位Ｖｄｄ及び低電源電位Ｖｓｓであるか、あるいは静電電位Ｖ_ＥＳＤであるかを比較し、比較結果に基づいた信号によって第１のスイッチ１０４及び第２のスイッチ１０５のオンまたはオフを制御するための回路である。第１のスイッチ１０４及び第２のスイッチ１０５は、比較回路１０３から出力される信号にオンまたはオフを制御されるスイッチである。容量素子１０６は、第１のスイッチ１０４及び第２のスイッチ１０５が共にオンになっている際に、第１の配線１０１または第２の配線１０２に印加された静電電位Ｖ_ＥＳＤによって流れる電荷を充電するための容量素子である。負荷１０７は、電気的に接続された第１の配線１０１に入力される高電源電位Ｖｄｄ及び第２の配線１０２に入力されるＶｓｓが供給されることによって、正常な動作をするものである。

なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。

なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが電気的に接続されているものを含むものとする。なお、ＡとＢとが電気的に接続されている場合には、ＡとＢとの間に何らかの電気的作用を有する対象物が存在する場合も含むものとする。

なお本明細書において、スイッチは、一方の端子と他方の端子との導通または非導通を制御できるものであればよく、特定のものに限定されない。スイッチとしては、電気的スイッチや機械的なスイッチなどがあり、一例として薄膜トランジスタをもちいればよい。

なお、第１の配線１０１及び第２の配線１０２には、負荷１０７との間に抵抗素子を設けてもよい。なおここでいう抵抗素子の抵抗値は負荷の実動作に影響を与えない大きさの抵抗値のことをいう。第１の配線１０１及び第２の配線１０２と、負荷１０７との間に抵抗素子を設けることにより、静電保護回路１００内における配線容量による信号の遅延や、第１のスイッチ１０４及び第２のスイッチ１０５のオンまたはオフの動作の遅延による負荷への静電電位Ｖ_ＥＳＤによる電圧の印加を緩和することができる。

なお、比較回路１０３は、第１の配線１０１または第２の配線１０２に、高電源電位ＶＤＤより高い電位、すなわち静電電位Ｖ_ＥＳＤが生じた際、第１のスイッチ１０４及び第２のスイッチ１０５を共にオンにする信号を出力するものである。また比較回路１０３は、第１の配線１０１または第２の配線１０２に、負荷が実動作可能な高電源電位Ｖｄｄ及び低電源電位Ｖｓｓが入力される際、第１のスイッチ１０４及び第２のスイッチ１０５を共にオフにする信号を出力するものである。

なお第１のスイッチ１０４は、第１端子（一方の端子）が第１の配線１０１と電気的に接続され、オンまたはオフが比較回路１０３により制御される。また第２のスイッチ１０５は、第１端子が第２の配線１０２と電気的に接続され、オンまたはオフが比較回路１０３により制御される。また容量素子１０６の一方の電極は、第１のスイッチ１０４の第２端子（他方の端子）に電気的に接続されており、他方の電極は、第２のスイッチ１０５の第２端子に電気的に接続されている。本実施形態の構成において、第１のスイッチ１０４及び第２のスイッチ１０５のオンまたはオフは、比較回路１０３からの信号に応じて同じ動作をするように構成する。一例としては、図２に示すように、第１のスイッチ１０４としてｐチャネル型トランジスタ１１４、第２のスイッチ１０５としてｎチャネル型トランジスタ１１５を用いることが好ましい。第１のスイッチ１０４としてｐチャネル型トランジスタ１１４、第２のスイッチ１０５としてｎチャネル型トランジスタ１１５を用いることにより、トランジスタのソース及びドレインが決まるため、ｐチャネル型トランジスタ１１４及びｎチャネル型トランジスタ１１５のオンまたはオフの制御を行うことが容易にすることができる。トランジスタのオンまたはオフの制御を容易に行うことができるのは、トランジスタのゲートとソースの間の電圧の絶対値を大きくできるためであり、スイッチとして、動作がさせやすくすることができる。

なお、ｐチャネル型トランジスタ１１４及びｎチャネル型トランジスタ１１５のようなトランジスタは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことができる。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難な場合もある。そこで、本実施の形態においては、ソース及びドレインとして機能する領域のそれぞれを、第１端子、第２端子と表記するものとする。またゲートとして機能する端子については、ゲート端子と表記するものとする。

なお、ｐチャネル型トランジスタ１１４及びｎチャネル型トランジスタ１１５のようなトランジスタとして、様々な形態のトランジスタを用いることができる。例えば、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、セミアモルファスとも言う）シリコンなどに代表される非単結晶半導体膜を有する薄膜トランジスタ（ＴＦＴ）などを用いることができる。ＴＦＴを用いる場合、比較的に低温のプロセスで作製することができるため製造装置を大きくでき、大型基板上に製造できる。そのため、一度の製造工程で多くの取り数を得ることができ、低コストで製造することができる。さらに、比較的に低温のプロセスで作製するため、耐熱性の弱い基板を用いることができる。そのため、透光性を有する基板（例えば、絶縁表面を有するガラス基板）上にトランジスタを製造でき、透光性を有する基板上のトランジスタを用いて光の透過を利用した装置に用いることができる。

なお容量素子１０６の静電容量は、第１のスイッチ１０４及び第２のスイッチ１０５がオフしている際に第１端子と第２端子との間に生じる静電容量により十分大きく、且つ第１の配線に生じる静電電位Ｖ_ＥＳＤによって流れる電荷を充電できる容量を備えておくことが望ましい。

次に静電保護回路の具体的な動作について、図３（Ａ）、図３（Ｂ）を用いて説明する。図３（Ａ）には、第１の配線１０１に静電電位Ｖ_ＥＳＤが生じた際の動作、図３（Ｂ）には、第１の配線１０１及び第２の配線１０２に負荷１０７が実動作することができる高電源電位Ｖｄｄ及び低電源電位Ｖｓｓが入力された際の動作について示している。

図３（Ａ）に示す状態において、第１の配線１０１には、静電電位Ｖ_ＥＳＤが入力されている。そのため、比較回路１０３は、上記説明したように、第１のスイッチ１０４及び第２のスイッチを共にオンにするための信号を出力する。

また図３（Ｂ）に示す状態において第１の配線１０１には高電源電位Ｖｄｄ、第２の配線１０２には低電源電位Ｖｓｓ、が入力され、負荷１０７が実動作可能な電圧が印加された状態となっている。そのため、比較回路１０３は、上記説明したように、第１のスイッチ１０４及び第２のスイッチを共にオフにするための信号を出力する。

図３（Ａ）に示した第１のスイッチ１０４及び第２のスイッチ１０５の動作により、静電保護回路１００は図４（Ａ）に示す状態となる。すなわち、負荷１０７に電気的に並列に設けられ、且つ第１の配線１０１及び第２の配線１０２に電気的に接続された容量素子１０６を有する状態となる。容量素子１０６の静電容量は、第１の配線に生じる静電電位Ｖ_ＥＳＤによって流れる電荷を充電できる容量を備えており、電気的なストレスから負荷１０７を保護することができる。

また、図３（Ｂ）に示した第１のスイッチ１０４及び第２のスイッチ１０５の動作により、静電保護回路１００は図４（Ｂ）に示す状態となる。すなわち、負荷１０７に電気的に並列に設けられ、且つ第１の配線１０１及び第２の配線１０２に電気的に接続された容量素子１２４、容量素子１０６、容量素子１２５が直列に設けられる状態となる。なお、図４（Ｂ）で説明する容量素子１２４は、オフ状態の第１のスイッチ１０４において第１端子と第２端子との間に生じる静電容量を、説明のため、容量素子として表したものである。また、図４（Ｂ）で説明する容量素子１２５は、オフ状態の第２のスイッチ１０５において第１端子と第２端子との間に生じる静電容量を、説明のため、容量素子として表したものである。

ここで、図４（Ｂ）に示す容量素子１２４、容量素子１０６、及び容量素子１２５の静電容量をＣ_１、Ｃ_２、及びＣ_３とすると、電気的に直列に接続された容量素子１２４、容量素子１０６、及び容量素子１２５の静電容量の合計値Ｃは、１／Ｃ＝１／Ｃ_１＋１／Ｃ_２＋１／Ｃ_３となる。そのため、容量素子１０６の静電容量であるＣ_２の容量として、第１の配線に生じる静電電位Ｖ_ＥＳＤによって流れる電荷を充電できる程度に大きな容量を設けていたとしても、負荷の実動作を妨げることなく、図４（Ａ）の状態と、図４（Ｂ）の状態を切り替えることで、電気的なストレスから負荷１０７を保護することができる。

また図５には、上記説明した負荷の一例について示す。図５に示す負荷として光電変換回路５００を示している。すなわち、静電保護回路１００に電気的に接続された光電変換回路５００を具備する光電変換装置の構成について示している。図５に示す光電変換回路５００は、光電変換素子であるフォトダイオード５０１及び増幅回路５０２を有する。増幅回路５０２は、カレントミラー回路で構成されており、トランジスタ５０３に流れる電流を、複数のトランジスタ５０４の数に応じて増幅し出力する回路である。

図５に示すように光電変換回路５００は、第１の配線１０１及び第２の配線１０２より、実動作に必要な電圧、または電気的なストレスによる静電電位Ｖ_ＥＳＤに起因した高電圧が印加されることとなる。図５に示す光電変換回路５００においては、フォトダイオード５０１に比べて比較的電気的な耐圧の低い増幅回路５０２のトランジスタ５０４に高電圧が印加された場合、トランジスタが破壊されてしまうことが懸念される。特に増幅回路５０２のトランジスタ５０４は、トランジスタのドレイン側の端子と高電源電位Ｖｄｄが入力される第１の配線１０１と直接接続されているため、高電圧に起因するトランジスタの破壊が懸念される。

本実施の形態は、図５に示した光電変換回路のように、負荷として、電気的に耐圧の小さいトランジスタ等の素子を具備し、且つ実動作を行う際に必要な電圧を印加する構成について特に有効である。また本実施の形態は、負荷から出力される電流値を静電保護回路によって変化させたくない場合や、静電保護回路が有する静電容量により、入力する信号の遅延を生じさせたくない場合に特に有効である。静電保護回路は、第１の配線に生じる静電電位Ｖ_ＥＳＤによって流れる電荷を充電できる容量素子を具備することで電気的なストレスから負荷を保護することができ、且つ実動作を行う際には第１のスイッチ及び第２のスイッチをオンに切り替えることで容量素子が静電保護回路の実動作に与える影響を小さくすることができる。

なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。

（実施の形態２）
本実施の形態では、上記実施の形態で説明した静電保護回路の構成の比較回路の構成について具体的に示し、説明する。本実施の形態では、上記実施の形態１の図５で説明した負荷として光電変換回路を具備する静電保護回路に接続された光電変換装置の構成として説明するものとする。

図６に示す光電変換装置には、静電保護回路１００及び光電変換回路５００を有する。静電保護回路１００は、第１の配線１０１及び第２の配線１０２に電気的に接続された比較回路１０３、第１のスイッチ１０４、第２のスイッチ１０５、並びに容量素子１０６を有する。静電保護回路１００は、第１の配線１０１に入力される高電源電位Ｖｄｄまたは第２の配線１０２に供給される低電源電位Ｖｓｓの他に、光電変換回路５００を構成する素子を静電破壊する静電電位Ｖ_ＥＳＤが第１の配線１０１及び第２の配線に１０２に印加された際に、光電変換回路５００に印加される電圧を緩和し、光電変換回路５００が静電破壊されるのを防ぐ回路である。また、比較回路１０３は、第１の配線１０１及び第２の配線１０２に入力される電位がそれぞれ高電源電位Ｖｄｄ及び低電源電位Ｖｓｓであるか、あるいは静電電位Ｖ_ＥＳＤであるかを比較し、比較結果に基づいた信号によって第１のスイッチ１０４及び第２のスイッチ１０５のオンまたはオフを制御するための回路である。第１のスイッチ１０４及び第２のスイッチ１０５は、比較回路１０３から出力される信号に応じてオンまたはオフを切り替えるスイッチである。容量素子１０６は、第１のスイッチ１０４及び第２のスイッチ１０５が共にオンになっている際に、第１の配線１０１または第２の配線１０２に印加された静電電位Ｖ_ＥＳＤによって流れる電荷を充電するための容量素子である。光電変換回路５００は、フォトダイオード及び増幅回路を有し、フォトダイオードに照射された光量に応じて流れる電流を増幅回路で増幅し出力するものである。なお、第１のスイッチ１０４及び第２のスイッチ１０５は、以下本実施の形態ではｐチャネル型トランジスタ及びｎチャネル型トランジスタとして説明するものとする。

次に比較回路１０３の構成について説明する。比較回路１０３は、第１の抵抗素子６０１、複数のダイオード素子６０２、第２の抵抗素子６０３、第１のｎチャネル型トランジスタ６０４、第３の抵抗素子６０５、第２のｎチャネル型トランジスタ６０６を有する。

第１の抵抗素子６０１、第２の抵抗素子６０３、及び第３の抵抗素子６０５は、様々な素子を用いて実現する事ができ、具体的には、電流が流れたときに電圧降下する素子を用いて実現することができる。抵抗素子としては、シリコン層、インジウム錫酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの酸化物半導体、配線をメアンダ状にして配線長を長くした導体、などを用いることができる。また第１の抵抗素子６０１の一方の端子は、第１の配線１０１に電気的に接続され、他方の端子は複数のダイオード素子６０２を構成するダイオード素子の陽極に接続される。また、第２の抵抗素子６０３の一方の端子は、第１の配線１０１に電気的に接続され、他方の端子（第２の端子とも呼ぶ）は第１のｎチャネル型トランジスタ６０４の第１端子、及びｐチャネル型トランジスタ１１４のゲート端子に電気的に接続される。また、第３の抵抗素子６０５の一方の端子は、第１の配線１０１に電気的に接続され、他方の端子は第２のｎチャネル型トランジスタ６０６の第１端子、及びｎチャネル型トランジスタの１１５のゲート端子に電気的に接続される。

複数のダイオード素子６０２は、ダイオード素子が電気的にＮ個（Ｎは２以上の自然数）直列に接続された構成をとる。すなわち、１段目のダイオード素子の陽極は、上述したように第１の抵抗素子６０１の第２の端子に電気的に接続され、１段目のダイオード素子の陰極は２段目のダイオード素子の陽極に電気的に接続される。また、２段目のダイオード素子の陰極は３段目のダイオード素子の陽極に電気的に接続される。また、Ｎ段目のダイオード素子６０７の陽極は（Ｎ―１）段目のダイオード素子の陰極に電気的に接続され、Ｎ段目のダイオード素子の陰極は、第２の配線１０２に電気的に接続される。また、Ｎ段目のダイオード素子６０７の陽極は、第１のｎチャネル型トランジスタ６０４のゲート端子に電気的に接続されている。

なお本実施の形態においては、説明のためＮ段目のダイオード素子６０７の陽極を、第１のｎチャネル型トランジスタ６０４のゲート端子に電気的に接続する構成について説明を行うが、（Ｎ−１）段目のダイオード素子の陽極が電気的に接続される構成でもよい。

なお、ダイオード素子は、トランジスタのドレインとなる端子と、ゲート端子を電気的に接続する、所謂ダイオード接続した素子で形成しても良いし、半導体膜にｐ型及びｎ型の導電型を付与する不純物元素を含む領域を形成したＰＮ接合やＰＩＮ接合のダイオードで形成してもよい。

なお、高電源電位が入力される第１の配線１０１及び低電源電位が入力される第２の配線１０２の間に、複数のダイオード素子６０２のダイオード素子とは逆向き、すなわちダイオード素子の陽極を第２の配線１０２に電気的に接続し、ダイオード素子の陰極を第１の配線１０１に電気的に接続して配置したダイオード素子を設けてもよい。複数のダイオード素子６０２のダイオード素子とは逆向きに設けるダイオード素子は、第２の配線１０２側に静電電位Ｖ_ＥＳＤが生じた際に、第１の配線１０１側にバイパスとして電流を流し、負荷である光電変換回路５００が破壊されるのを防ぐことができる。なお、静電電位Ｖ_ＥＳＤが生じる際に流れる電流の大きさを考慮して、ダイオード素子の大きさは複数のダイオード素子６０２のダイオード素子より大きくすることが好ましい。

第１のｎチャネル型トランジスタ６０４の第１端子は、第２のｎチャネル型トランジスタ６０６のゲート端子に電気的に接続される。また第１のｎチャネル型トランジスタ６０４の第２端子は、第２の配線１０２に電気的に接続されている。

第２のｎチャネル型トランジスタ６０６の第１端子は、ｎチャネル型トランジスタ１１５のゲート端子に電気的に接続される。また第２のｎチャネル型トランジスタ６０６の第２端子は、第２の配線１０２に電気的に接続されている。

ついで、図７、図８を用いて図６に示した光電変換装置の動作について説明する。まず、図７において、第１の配線１０１に高電源電位Ｖｄｄ及び第２の配線１０２に低電源電位Ｖｓｓが入力され、負荷である光電変換回路が実動作可能な場合の比較回路１０３の動作について説明する。

第１の配線１０１に入力される高電源電位Ｖｄｄと低電源電位Ｖｓｓとの間の電圧は、第１の抵抗素子６０１及び複数のダイオード素子６０２によって、分圧される。分圧された結果、Ｎ段目のダイオード素子の陽極の電位と第２の配線１０２の電位との電位差、すなわち第１のｎチャネル型トランジスタのゲートとソースの間の電圧Ｖｇｓが、第１のｎチャネル型トランジスタのしきい値電圧Ｖｔｈより小さくなるように、複数のダイオード素子６０２の段数を予め決めておく。そして第１のｎチャネル型トランジスタがオフ（高抵抗状態）であるため、第２の抵抗素子６０３と第１のｎチャネル型トランジスタ６０４との間のノードで分圧される電位は、おおよそ高電源電位Ｖｄｄとなる。そして第２のｎチャネル型トランジスタ６０６がオン（低抵抗状態）であるため、第３の抵抗素子６０５と第２のｎチャネル型トランジスタ６０６との間のノードで分圧される電位は、おおよそ低電源電位Ｖｓｓとなる。そのため、比較回路１０３は、ｐチャネル型トランジスタ１１４のゲート端子に高電源電位Ｖｄｄ、ｎチャネル型トランジスタ１１５のゲート端子に低電源電位Ｖｓｓを印加することで、ｐチャネル型トランジスタ１１４、およびｎチャネル型トランジスタ１１５をともにオフにすることができる。以上により、上記実施の形態１で説明した図４（Ｂ）の状態が実現する。

次に図８において、第１の配線１０１に静電電位Ｖ_ＥＳＤ及び第２の配線１０２に低電源電位Ｖｓｓが入力され、負荷である光電変換回路に高電圧が印加されないよう静電保護回路１００が動作する場合の比較回路１０３の動作について説明する。

第１の配線１０１に入力される静電電位Ｖ_ＥＳＤと低電源電位Ｖｓｓとの間の電圧は、第１の抵抗素子６０１及び複数のダイオード素子６０２によって、分圧される。静電電位Ｖ_ＥＳＤと低電源電位Ｖｓｓとの間の電圧は、高電源電位Ｖｄｄと低電源電位Ｖｓｓとの間の電圧より十分に大きい電圧であるため、図７で説明した場合と異なり、分圧された結果、第１のｎチャネル型トランジスタのゲートとソースの間の電圧Ｖｇｓが、第１のｎチャネル型トランジスタのしきい値電圧Ｖｔｈより大きくなる。そのため、第１のｎチャネル型トランジスタがオン（低抵抗状態）となり、第２の抵抗素子６０３と第１のｎチャネル型トランジスタ６０４との間のノードで分圧される電位は、おおよそ低電源電位Ｖｓｓとなる。そして第２のｎチャネル型トランジスタ６０６がオフ（高抵抗状態）になるため、第３の抵抗素子６０５と第２のｎチャネル型トランジスタ６０６との間のノードで分圧される電位は、おおよそ高電源電位Ｖｄｄとなる。そのため、比較回路１０３は、ｐチャネル型トランジスタ１１４のゲート端子に低電源電位Ｖｓｓ、ｎチャネル型トランジスタ１１５のゲート端子に高電源電位Ｖｄｄを印加することで、ｐチャネル型トランジスタ１１４、およびｎチャネル型トランジスタ１１５をともにオンにすることができる。

なお、図８に示すようにｐチャネル型トランジスタ１１４、およびｎチャネル型トランジスタ１１５がともにオンになるのは、比較回路１０３における複数のトランジスタのオンまたはオフの動作を経た後である。そのため、各配線における寄生容量、及びトランジスタにおけるゲート容量等による信号の遅延を考慮することが望ましい。そのため、静電電位Ｖ_ＥＳＤにより負荷である光電変換回路５００に高電圧を印加されるのを緩和することを目的として、図９に示すように、抵抗素子９０１及び抵抗素子９０２を光電変換回路と、第１の配線１０１及び第２の配線１０２との間に設けてもよい。なお、抵抗素子９０１及び抵抗素子９０２の抵抗値は光電変換回路の実動作に影響を与えない大きさであることが好ましい。

（実施の形態３）
本実施の形態では、上記実施の形態２で述べた光電変換装置の作製例について説明する。本実施の形態では特に、絶縁基板上に形成された半導体膜により薄膜トランジスタ（ＴＦＴ）を作製し光電変換装置を作製する形態について説明する。

まず本実施の形態で示す光電変換装置の上面図の一例について、図１０に示す。図１０に示す光電変換装置は、静電保護回路８０１と、光電変換回路８０２を含んでいる。光電変換回路８０２は、半導体層を積層して形成したフォトダイオード８０３Ａと、複数のトランジスタによって構成される増幅回路８０３Ｂを有する。また静電保護回路８０１は、比較回路を構成する第１の抵抗素子８０４、複数のダイオード素子８０５、第２の抵抗素子８０６、第１のｎチャネル型トランジスタ８０７、第３の抵抗素子８０８、及び第２のｎチャネル型トランジスタ８０９と、ｐチャネル型トランジスタ８１０、ｎチャネル型トランジスタ８１１、並びに容量素子８１２とを有する。図１０に示す光電変換装置の各素子の接続、及び動作については実施の形態２と同様である。

次いで、光電変換装置の作製方法について、一例として、断面図を用いて述べる。図１１（Ａ）〜図１１（Ｄ）、及び図１２（Ａ）〜図１２（Ｃ）を用いて説明する。

まず、基板（第１の基板１１１０）上にフォトダイオード及び薄膜トランジスタを形成する。ここでは基板１１１０として、ガラス基板の一つであるＡＮ１００を用いる。基板上に形成するトランジスタとして、薄膜トランジスタを用いることにより、基板上に、フォトダイオードと薄膜トランジスタを同一工程で作製することができるため、光電変換装置の量産化がし易いといった利点がある。

次いで、プラズマＣＶＤ法で下地絶縁膜１１１２となる窒素を含む酸化珪素膜（膜厚１００ｎｍ）を形成し、さらに大気にふれることなく、半導体膜例えば水素を含む非晶質珪素膜（膜厚５４ｎｍ）を積層形成する。また、下地絶縁膜１１１２は酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜を用いた積層してもよい。例えば、下地絶縁膜１１１２として、酸素を含む窒化珪素膜を５０ｎｍ、さらに窒素を含む酸化珪素膜を１００ｎｍ積層した膜を形成してもよい。なお、窒素を含む酸化珪素膜や窒化珪素膜は、ガラス基板からのアルカリ金属などの不純物拡散を防止するブロッキング層として機能する。

次いで、上記非晶質珪素膜を公知の技術（固相成長法、レーザ結晶化方法、触媒元素を用いた結晶化方法など）により結晶化させて、結晶構造を有する半導体膜（結晶性半導体膜）、例えば多結晶珪素膜を形成する。ここでは、触媒元素を用いた結晶化方法を用いて多結晶珪素膜を得る。重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル溶液をスピナーで添加する。なお、溶液を添加する方法に代えてスパッタ法でニッケル元素を全面に散布する方法を用いてもよい。次いで、加熱処理を行い結晶化させて結晶構造を有する半導体膜（ここでは多結晶珪素膜）を形成する。ここでは熱処理（５００℃、１時間）の後、結晶化のための熱処理（５５０℃、４時間）を行って多結晶珪素膜を得る。

次いで、多結晶珪素膜表面の酸化膜を希フッ酸等で除去する。その後、結晶化率を高め、結晶粒内に残される欠陥を補修するためのレーザ光（ＸｅＣｌ：波長３０８ｎｍ）の照射を大気中、または酸素雰囲気中で行う。

レーザ光には波長４００ｎｍ以下のエキシマレーザ光や、ＹＡＧレーザの第２高調波又は第３高調波を用いる。ここでは、繰り返し周波数１０〜１０００Ｈｚ程度のパルスレーザ光を用い、当該レーザ光を光学系にて１００〜５００ｍＪ／ｃｍ^２に集光し、９０〜９５％のオーバーラップ率をもって照射し、シリコン膜表面を走査させればよい。本実施の形態では、繰り返し周波数３０Ｈｚ、エネルギー密度４７０ｍＪ／ｃｍ^２でレーザ光の照射を大気中で行なう。

なお、大気中、または酸素雰囲気中で行うため、レーザ光の照射により表面に酸化膜が形成される。なお、本実施例ではパルスレーザを用いた例を示したが、連続発振のレーザを用いてもよく、半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ：ＹＶＯ_４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。

連続発振のレーザを用いる場合には、出力１０Ｗの連続発振のＹＶＯ_４レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ_４結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ^２程度（好ましくは０．１〜１０ＭＷ／ｃｍ^２）が必要である。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。

次いで、上記レーザ光の照射により形成された酸化膜に加え、オゾン水で表面を１２０秒処理して合計１〜５ｎｍの酸化膜からなるバリア層を形成する。このバリア層は、結晶化させるために添加した触媒元素、例えばニッケル（Ｎｉ）を膜中から除去するために形成する。ここではオゾン水を用いてバリア層を形成したが、酸素雰囲気下の紫外線の照射で結晶構造を有する半導体膜の表面を酸化する方法や酸素プラズマ処理により結晶構造を有する半導体膜の表面を酸化する方法やプラズマＣＶＤ法やスパッタ法や蒸着法などで１〜１０ｎｍ程度の酸化膜を堆積してバリア層を形成してもよい。また、バリア層を形成する前にレーザ光の照射により形成された酸化膜を除去してもよい。

次いで、バリア層上にスパッタ法にてゲッタリングサイトとなるアルゴン元素を含む非晶質珪素膜を１０ｎｍ〜４００ｎｍ、ここでは膜厚１００ｎｍで成膜する。ここでは、アルゴン元素を含む非晶質珪素膜は、シリコンターゲットを用いてアルゴンを含む雰囲気下で形成する。プラズマＣＶＤ法を用いてアルゴン元素を含む非晶質珪素膜を形成する場合、成膜条件は、モノシランとアルゴンの流量比（ＳｉＨ_４：Ａｒ）を１：９９とし、成膜圧力を６．６６５Ｐａとし、ＲＦパワー密度を０．０８７Ｗ／ｃｍ^２とし、成膜温度を３５０℃とする。

その後、６５０℃に加熱された炉に入れて３分の熱処理を行い触媒元素を除去（ゲッタリング）する。これにより結晶構造を有する半導体膜中の触媒元素濃度が低減される。炉に代えてランプアニール装置を用いてもよい。

次いで、バリア層をエッチングストッパとして、ゲッタリングサイトであるアルゴン元素を含む非晶質珪素膜を選択的に除去した後、バリア層を希フッ酸で選択的に除去する。なお、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、酸化膜からなるバリア層をゲッタリング後に除去することが望ましい。

なお、触媒元素を用いて半導体膜の結晶化を行わない場合には、上述したバリア層の形成、ゲッタリングサイトの形成、ゲッタリングのための熱処理、ゲッタリングサイトの除去、バリア層の除去などの工程は不要である。

次いで、得られた結晶構造を有する半導体膜（例えば結晶性珪素膜）の表面にオゾン水で薄い酸化膜を形成した後、第１のフォトマスクを用いてレジストからなるマスクを形成し、所望の形状にエッチング処理して島状に分離された半導体膜（本明細書では「島状半導体領域１１３１」という）を形成する（図１１（Ａ）参照）。島状半導体領域を形成した後、レジストからなるマスクを除去する。

次いで、必要があればＴＦＴのしきい値を制御するために微量な不純物元素（ホウ素またはリン）のドーピングを行う。ここでは、ジボラン（Ｂ_２Ｈ_６）を質量分離しないでプラズマ励起したイオンドープ法を用いる。

次いで、フッ酸を含むエッチャントで酸化膜を除去すると同時に島状半導体領域１１３１の表面を洗浄した後、ゲート絶縁膜１１１３となる珪素を主成分とする絶縁膜を形成する。ここでは、プラズマＣＶＤ法により１１５ｎｍの厚さで窒素を含む酸化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成する。

次いで、ゲート絶縁膜１１１３上に金属膜を形成した後、第２のフォトマスクを用いて、ゲート電極１１３４、配線１１１４及び１１１５、端子電極１１５０を形成する（図１１（Ｂ）参照）。この金属膜として、例えば窒化タンタル及びタングステン（Ｗ）をそれぞれ３０ｎｍ、３７０ｎｍ積層した膜を用いる。

また、ゲート電極１１３４、配線１１１４及び１１１５、端子電極１１５０として、上記以外にもチタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ネオジム（Ｎｄ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料からなる単層膜、或いは、これらの窒化物、例えば、窒化チタン、窒化タングステン、窒化タンタル、窒化モリブデンからなる単層膜を用いることができる。

次いで、島状半導体領域１１３１への一導電型を付与する不純物の導入を行って、ＴＦＴ１１９３のソース領域またはドレイン領域１１３７の形成を行う（図１１（Ｃ）参照）。本実施の形態では一例として、ｎチャネル型ＴＦＴを形成するので、ｎ型の不純物、例えばリン（Ｐ）、砒素（Ａｓ）を島状半導体領域１１３１に導入する。ｐチャネル型ＴＦＴを形成する際には、ｐ型の不純物を島状半導体領域１１３１に導入する。

次いで、ＣＶＤ法により酸化珪素膜を含む第１の層間絶縁膜（図示しない）を５０ｎｍ形成した後、それぞれの島状半導体領域に添加された不純物元素を活性化処理する工程を行う。この活性化工程は、ランプ光源を用いたラピッドサーマルアニール法（ＲＴＡ法）、或いはＹＡＧレーザまたはエキシマレーザを裏面から照射する方法、或いは炉を用いた熱処理、或いはこれらの方法のうち、いずれかと組み合わせた方法によって行う。

次いで、水素及び酸素を含む窒化珪素膜を含む第２の層間絶縁膜１１１６を、例えば１０ｎｍの膜厚で形成する。

次いで、第２の層間絶縁膜１１１６上に絶縁物材料から成る第３の層間絶縁膜１１１７を形成する（図１１（Ｄ）参照）。第３の層間絶縁膜１１１７はＣＶＤ法で得られる絶縁膜を用いることができる。本実施の形態においては密着性を向上させるため、第３の層間絶縁膜１１１７として、９００ｎｍの膜厚で形成した窒素を含む酸化珪素膜を形成する。

次に、熱処理（３００〜５５０℃で１〜１２時間の熱処理、例えば窒素雰囲気中４１０℃で１時間）を行い、島状半導体膜を水素化する。この工程は第２の層間絶縁膜１１１６に含まれる水素により島状半導体膜のダングリングボンドを終端させるために行うものである。ゲート絶縁膜１１１３の存在に関係なく島状半導体膜を水素化することができる。

また第３の層間絶縁膜１１１７として、シロキサンを用いた絶縁膜、及びそれらの積層構造を用いることも可能である。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造で構成される。置換基として、少なくとも水素を含む化合物（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フッ素を用いてもよい。または置換基として、少なくとも水素を含む化合物と、フッ素とを用いてもよい。

第３の層間絶縁膜１１１７としてシロキサンを用いた絶縁膜、及びそれらの積層構造を用いた場合は、第２の層間絶縁膜１１１６を形成後、島状半導体膜を水素化するための熱処理を行い、次に第３の層間絶縁膜１１１７を形成することもできる。

次いで、第３のフォトマスクを用いてレジストからなるマスクを形成し、第１の層間絶縁膜、第２の層間絶縁膜１１１６及び第３の層間絶縁膜１１１７またはゲート絶縁膜１１１３を選択的にエッチングしてコンタクトホールを形成する。そして、レジストからなるマスクを除去する。

なお、第３の層間絶縁膜１１１７は必要に応じて形成すればよく、第３の層間絶縁膜１１１７を形成しない場合は、第２の層間絶縁膜１１１６を形成後に第１の層間絶縁膜、第２の層間絶縁膜１１１６及びゲート絶縁膜１１１３を選択的にエッチングしてコンタクトホールを形成する。

次いで、スパッタ法で金属積層膜を成膜した後、第４のフォトマスクを用いてレジストからなるマスクを形成し、選択的に金属膜をエッチングして、配線１１１９、接続電極１１２０、端子電極１１５１、ＴＦＴ１１９３のソース電極またはドレイン電極１１４１を形成する。そして、レジストからなるマスクを除去する。なお、本実施の形態の金属膜は、膜厚１００ｎｍのＴｉ膜と、膜厚３５０ｎｍのＳｉを微量に含むＡｌ膜と、膜厚１００ｎｍのＴｉ膜との３層を積層したものとする。

また配線１１１９、接続電極１１２０、端子電極１１５１、及びＴＦＴ１１９３のソース電極又はドレイン電極１１４１を単層の導電膜により形成する場合は、耐熱性及び導電率等の点からチタン膜（Ｔｉ膜）が好ましい。またチタン膜に変えて、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ネオジム（Ｎｄ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料からなる単層膜、或いは、これらの窒化物、例えば、窒化チタン、窒化タングステン、窒化タンタル、窒化モリブデンからなる単層膜を用いることができる。配線１１１９、接続電極１１２０、端子電極１１５１、及びＴＦＴ１１９３のソース電極又はドレイン電極１１４１を単層膜にすることにより、作製工程において成膜回数を減少させることが可能となる。

以上の工程で、多結晶珪素膜を用いたトップゲート型ＴＦＴ１１９３を作製することができる。

次いで、後に形成される光電変換素子（代表的にはアモルファスシリコン）と反応して合金になりにくい導電性の金属膜（チタン（Ｔｉ）またはモリブデン（Ｍｏ）など）を成膜した後、第５のフォトマスクを用いてレジストからなるマスクを形成し、選択的に導電性の金属膜をエッチングして配線１１１９を覆う保護電極１１１８、保護電極１１４５、保護電極１１４６、及び保護電極１１４８を形成する（図１２（Ａ））。ここではスパッタ法で得られる膜厚２００ｎｍのＴｉ膜を用いる。なお、同様に接続電極１１２０、端子電極１１５１、ＴＦＴ１１９３のソース電極またはドレイン電極１１４１も導電性の金属膜で覆われる。従って、導電性の金属膜は、これらの電極における２層目のＡｌ膜が露呈されている側面も覆い、導電性の金属膜は光電変換素子へのアルミニウム原子の拡散も防止できる。

ただし、配線１１１９、接続電極１１２０、端子電極１１５１、及びＴＦＴ１１９３のソース電極またはドレイン電極１１４１を、単層の導電膜で形成する場合、保護電極１１１８、保護電極１１４５、保護電極１１４６、及び保護電極１１４８は形成しなくてもよい。

次に第３の層間絶縁膜１１１７上に、ｐ型半導体層１１１１ｐ、ｉ型半導体層１１１１ｉ及びｎ型半導体層１１１１ｎを含む光電変換素子１１１１を形成する。

ｐ型半導体層１１１１ｐは、周期表第１３属の不純物元素、例えばホウ素（Ｂ）を含んだセミアモルファスシリコン膜をプラズマＣＶＤ法にて成膜して形成すればよい。

また配線１１１９及び保護電極１１１８は光電変換素子１１１１の最下層、本実施例ではｐ型半導体層１１１１ｐと接している。

ｐ型半導体層１１１１ｐを形成したら、さらにｉ型半導体層１１１１ｉ及びｎ型半導体層１１１１ｎを順に形成する。これによりｐ型半導体層１１１１ｐ、ｉ型半導体層１１１１ｉ及びｎ型半導体層１１１１ｎを有する光電変換素子１１１１が形成される。

ｉ型半導体層１１１１ｉとしては、例えばプラズマＣＶＤ法でセミアモルファスシリコン膜を形成すればよい。またｎ型半導体層１１１１ｎとしては、周期表第１５属の不純物元素、例えばリン（Ｐ）を含むセミアモルファスシリコン膜を形成してもよいし、セミアモルファスシリコン膜を形成後、周期表第１５属の不純物元素を導入してもよい。

またｐ型半導体層１１１１ｐ、ｉ型半導体層１１１１ｉ、ｎ型半導体層１１１１ｎとして、セミアモルファス半導体膜だけではなく、アモルファス半導体膜を用いてもよい。

次いで、全面に絶縁物材料（例えば珪素を含む無機絶縁膜）からなる封止層１１２４を厚さ１μｍ〜３０μｍで形成して図１２（Ｂ）の状態を得る。ここでは絶縁物材料膜としてＣＶＤ法により、膜厚１μｍの窒素を含む酸化珪素膜を形成する。ＣＶＤ法による絶縁膜を用いることによって密着性の向上を図っている。

次いで、封止層１１２４をエッチングして開口部を設けた後、スパッタ法により端子電極１１２１及び１１２２を形成する。端子電極１１２１及び１１２２は、チタン膜（Ｔｉ膜）（１００ｎｍ）と、ニッケル膜（Ｎｉ膜）（３００ｎｍ）と、金膜（Ａｕ膜）（５０ｎｍ）との積層膜とする。こうして得られる端子電極１１２１及び端子電極１１２２の固着強度は５Ｎを超え、端子電極として十分な固着強度を有している。

以上の工程で、半田接続が可能な端子電極１１２１及び端子電極１１２２が形成され、図１２（Ｃ）に示す構造が得られる。

なお上記工程で得られる光電変換装置は、基板より個々に切断して複数の光電変換装置を切り出すことで大量生産が可能である。１枚の大面積基板（例えば６００ｃｍ×７２０ｃｍ）からは大量の光電変換装置（例えば２ｍｍ×１．５ｍｍ）を製造することができる。

なお、本実施の形態で示す島状半導体領域１１３１の作製方法としては、上記作製方法に限らず他の作製方法を用いて形成することもできる。一例としては、ＳＯＩ（シリコン・オン・インシュレータ）基板を用いて島状半導体領域１１３１を形成してもよい。ＳＯＩ基板としては、公知のＳＯＩ基板を用いればよく、その作製方法や構造は特に限定されない。ＳＯＩ基板としては、代表的にはＳＩＭＯＸ基板や貼り合わせ基板が挙げられる。また、貼り合わせ基板の例として、ＥＬＴＲＡＮ（登録商標）、ＵＮＩＢＯＮＤ（登録商標）、スマートカット（登録商標）等が挙げられる。

ＳＩＭＯＸ基板は、単結晶シリコン基板に酸素イオンを注入し、１３００℃以上で熱処理して埋め込み酸化膜層（ＢＯＸ；ＢｕｒｉｅｄＯｘｉｄｅ）を形成することにより、表面に薄膜シリコン層を形成し、ＳＯＩ構造を得ることができる。薄膜シリコン層は、埋め込み酸化膜層により、単結晶シリコン基板と絶縁分離されている。また、埋め込み酸化膜層形成後に、さらに熱酸化するＩＴＯＸ（ＩｎｔｅｒｎａｌＴｈｅｒｍａｌＯｘｉｄａｔｉｏｎ−ＳＩＭＯＸ）と呼ばれる技術を用いることもできる。

貼り合わせ基板は、酸化膜層を介して２枚の単結晶シリコン基板（第１単結晶シリコン基板、第２単結晶シリコン基板）を貼り合わせ、一方の単結晶シリコン基板を貼り合わせた面ではない方の面から薄膜化することにより、表面に薄膜シリコン層を形成したＳＯＩ基板のことをいう。酸化膜層は、一方の基板（ここでは第１単結晶シリコン基板）を熱酸化して形成することができる。また、２枚の単結晶シリコン基板は、接着剤なしで直接貼り合わせることができる。

なお、貼り合わせ基板としては、２枚の単結晶基板を貼り合わせることに限らず、ガラス基板等の絶縁表面を有する基板と、単結晶基板とを貼り合わせてＳＯＩ基板を作製してもよい。

（実施の形態４）
本実施の形態では、静電保護回路を有する光電変換装置を様々な電子機器に組み込んだ例について説明する。静電保護回路、または当該静電保護回路を含む光電変換装置を具備する電子機器として、コンピュータ、ディスプレイ、携帯電話、テレビなどが挙げられる。それらの電子機器の具体例を図１３、図１４（Ａ）〜図１４（Ｂ）、図１５（Ａ）〜図１５（Ｂ）、図１６、及び図１７に示す。

図１３は携帯電話であり、本体（Ａ）１３０１、本体（Ｂ）１３０２、筐体１３０３、操作キー１３０４、音声入力部１３０５、音声出力部１３０６、回路基板１３０７、表示パネル（Ａ）１３０８、表示パネル（Ｂ）１３０９、蝶番１３１０、透光性材料部１３１１、光電変換装置１３１２を有している。静電保護回路は光電変換装置１３１２に適用することができる。

光電変換装置１３１２は透光性材料部１３１１を透過した光を検知し、検知した外部光の照度に合わせて表示パネル（Ａ）１３０８及び表示パネル（Ｂ）１３０９の輝度コントロールを行なったり、光電変換装置１３１２で得られる照度に合わせて操作キー１３０４の照明制御を行う。これにより携帯電話の消費電流を抑えることができる。

図１４（Ａ）及び図１４（Ｂ）に携帯電話の別の例を示す。図１４（Ａ）及び図１４（Ｂ）において、本体１４２１、筐体１４２２、表示パネル１４２３、操作キー１４２４、音声出力部１４２５、音声入力部１４２６、光電変換装置１４２７、光電変換装置１４２８を示している。

図１４（Ａ）に示す携帯電話では、本体１４２１に設けられた光電変換装置１４２７により外部の光を検知することにより表示パネル１４２３及び操作キー１４２４の輝度を制御することが可能である。

また図１４（Ｂ）に示す携帯電話では、図１４（Ａ）の構成に加えて、本体１４２１の内部に光電変換装置１４２８を設けている。光電変換装置１４２８により、表示パネル１４２３に設けられているバックライトの輝度を検出することも可能となる。

図１５（Ａ）はコンピュータであり、本体１５３１、筐体１５３２、表示部１５３３、キーボード１５３４、外部接続ポート１５３５、ポインティングデバイス１５３６等を含む。

また図１５（Ｂ）は表示装置でありテレビ受像器などがこれに当たる。本表示装置は、筐体１５４１、支持台１５４２、表示部１５４３などによって構成されている。

図１５（Ａ）のコンピュータに設けられる表示部１５３３、及び図１５（Ｂ）に示す表示装置の表示部１５４３として、液晶パネルを用いた場合の詳しい構成を図１６に示す。

図１６に示す液晶パネル１６６２は、筐体１６６１に内蔵されており、基板１６５１ａ及び基板１６５１ｂ、基板１６５１ａ及び基板１６５１ｂに挟まれた液晶層１６５２、偏光フィルタ１６５２ａ及び偏光フィルタ１６５２ｂ、及びバックライト１６５３等を有している。また筐体１６６１には光電変換装置１６５４が形成されている。

作製された光電変換装置１６５４はバックライト１６５３からの光量を感知し、その情報がフィードバックされて液晶パネル１６６２の輝度が調節される。

図１７（Ａ）及び図１７（Ｂ）は、静電保護回路を備えた光電変換装置をカメラ、例えばデジタルカメラに組み込んだ例を示す図である。図１７（Ａ）は、デジタルカメラの前面方向から見た斜視図、図１７（Ｂ）は、後面方向から見た斜視図である。図１７（Ａ）において、デジタルカメラには、リリースボタン１７０１、メインスイッチ１７０２、ファインダ窓１７０３、フラッシュ１７０４、レンズ１７０５、鏡胴１７０６、筺体１７０７が備えられている。

また、図１７（Ｂ）において、ファインダ接眼窓１７１１、モニタ１７１２、操作ボタン１７１３が備えられている。

リリースボタン１７０１は、半分の位置まで押下されると、焦点調整機構および露出調整機構が作動し、最下部まで押下されるとシャッターが開く。

メインスイッチ１７０２は、押下又は回転によりデジタルカメラの電源のＯＮ／ＯＦＦを切り替える。

ファインダ窓１７０３は、デジタルカメラの前面のレンズ１７０５の上部に配置されており、図１７（Ｂ）に示すファインダ接眼窓１７１１から撮影する範囲やピントの位置を確認するための装置である。

フラッシュ１７０４は、デジタルカメラの前面上部に配置され、被写体輝度が低いときに、リリースボタンが押下されてシャッターが開くと同時に補助光を照射する。

レンズ１７０５は、デジタルカメラの正面に配置されている。レンズは、フォーカシングレンズ、ズームレンズ等により構成され、図示しないシャッター及び絞りと共に撮影光学系を構成する。また、レンズの後方には、ＣＣＤ（ＣｈａｒｇｅＣｏｕｐｌｅｄＤｅｖｉｃｅ）等の撮像素子が設けられている。

鏡胴１７０６は、フォーカシングレンズ、ズームレンズ等のピントを合わせるためにレンズの位置を移動するものであり、撮影時には、鏡胴を繰り出すことにより、レンズ１７０５を手前に移動させる。また、携帯時は、レンズ１７０５を沈銅させてコンパクトにする。なお、本実施の形態においては、鏡胴を繰り出すことにより被写体をズーム撮影することができる構造としているが、この構造に限定されるものではなく、筺体１７０７内での撮影光学系の構成により鏡胴を繰り出さずともズーム撮影が可能なデジタルカメラでもよい。

ファインダ接眼窓１７１１は、デジタルカメラの後面上部に設けられており、撮影する範囲やピントの位置を確認する際に接眼するために設けられた窓である。

操作ボタン１７１３は、デジタルカメラの後面に設けられた各種機能ボタンであり、セットアップボタン、メニューボタン、ディスプレイボタン、機能ボタン、選択ボタン等により構成されている。

光電変換装置を図１７（Ａ）及び図１７（Ｂ）に示すカメラに組み込むと、光電変換装置が光の有無及び強さを感知することができ、これによりカメラの露出調整等を行うことができる。静電保護回路を備えた光電変換装置は、実動作に影響のなく、静電保護回路としての機能を果たすことができる。そのため、動作不良に対する信頼性が高く、歩留まりの高い光電変換装置を具備するカメラとすることができる。

また静電保護回路を有する光電変換装置はその他の電子機器、例えばプロジェクションテレビ、ナビゲーションシステム等に応用することが可能である。すなわち光を検出する必要のあるものであればいかなるものにも用いることが可能である。

１００静電保護回路
１０１第１の配線
１０２第２の配線
１０３比較回路
１０４第１のスイッチ
１０５第２のスイッチ
１０６容量素子
１０７負荷
１１４ｐチャネル型トランジスタ
１１５ｎチャネル型トランジスタ
１２４容量素子
１２５容量素子
５００光電変換回路
５０１フォトダイオード
５０２増幅回路
５０３トランジスタ
５０４トランジスタ
６０１抵抗素子
６０２ダイオード素子
６０３抵抗素子
６０４ｎチャネル型トランジスタ
６０５抵抗素子
６０６ｎチャネル型トランジスタ
６０７ダイオード素子
８０１静電保護回路
８０２光電変換回路
８０３Ａフォトダイオード
８０３Ｂ増幅回路
８０４抵抗素子
８０５ダイオード素子
８０６抵抗素子
８０７ｎチャネル型トランジスタ
８０８抵抗素子
８０９ｎチャネル型トランジスタ
８１０ｐチャネル型トランジスタ
８１１ｎチャネル型トランジスタ
８１２容量素子
９０１抵抗素子
９０２抵抗素子
１１１０基板
１１１１光電変換素子
１１１２下地絶縁膜
１１１３ゲート絶縁膜
１１１４配線
１１１６層間絶縁膜
１１１７層間絶縁膜
１１１８保護電極
１１１９配線
１１２０接続電極
１１２１端子電極
１１２２端子電極
１１２４封止層
１１３１島状半導体領域
１１３４ゲート電極
１１３７ドレイン領域
１１４１ドレイン電極
１１４５保護電極
１１４６保護電極
１１４８保護電極
１１５０端子電極
１１５１端子電極
１１９３ＴＦＴ
１３０１本体（Ａ）
１３０２本体（Ｂ）
１３０３筐体
１３０４操作キー
１３０５音声出力部
１３０６音声入力部
１３０７回路基板
１３０８表示パネル（Ａ）
１３０９表示パネル（Ｂ）
１３１０蝶番
１３１１透光性材料部
１３１２光電変換装置
１４２１本体
１４２２筐体
１４２３表示パネル
１４２４操作キー
１４２５音声出力部
１４２６音声入力部
１４２７光電変換装置
１４２８光電変換装置
１５３１本体
１５３２筐体
１５３３表示部
１５３４キーボード
１５３５外部接続ポート
１５３６ポインティングデバイス
１５４１筐体
１５４２支持台
１５４３表示部
１６５２液晶層
１６５３バックライト
１６５４光電変換装置
１６６１筐体
１６６２液晶パネル
１７０１リリースボタン
１７０２メインスイッチ
１７０３ファインダ窓
１７０４フラッシュ
１７０５レンズ
１７０６鏡胴
１７０７筺体
１７１１ファインダ接眼窓
１７１２モニタ
１７１３操作ボタン
１１１１ｉｉ型半導体層
１１１１ｎｎ型半導体層
１１１１ｐｐ型半導体層
１６５１ａ基板
１６５１ｂ基板
１６５２ａ偏光フィルタ
１６５２ｂ偏光フィルタ

Claims

高電源電位が入力される第１の配線と、
低電源電位が入力される第２の配線と、
前記第１の配線の電位及び前記第２の配線の電位に応じた信号を出力する比較回路と、
第１端子が前記第１の配線に電気的に接続され、前記信号でオンまたはオフが制御される第１のスイッチと、
第１端子が前記第２の配線に電気的に接続され、前記信号でオンまたはオフが制御される第２のスイッチと、
一方の電極が前記第１のスイッチの第２端子、他方の電極が前記第２のスイッチの第２端子に電気的に接続された容量素子と、を有することを特徴とする静電保護回路。
高電源電位が入力される第１の配線と、
低電源電位が入力される第２の配線と、
前記第１の配線の電位及び前記第２の配線の電位に応じた信号を出力する比較回路と、
第１端子が前記第１の配線に電気的に接続され、前記信号でオンまたはオフが制御される第１のスイッチと、
第１端子が前記第２の配線に電気的に接続され、前記信号でオンまたはオフが制御される第２のスイッチと、
一方の電極が前記第１のスイッチの第２端子、他方の電極が前記第２のスイッチの第２端子に電気的に接続された容量素子と、を有し、
前記比較回路は、前記高電源電位より高い電位が前記第１の配線に入力された際に、前記第１のスイッチ及び前記第２のスイッチをオンにし、前記高電源電位が前記第１の配線に入力された際に、前記第１のスイッチ及び前記第２のスイッチをオフにすることを特徴とする静電保護回路。
請求項１または２において、前記第１のスイッチはｐチャネル型トランジスタであり、前記第２のスイッチはｎチャネル型トランジスタであることを特徴とする静電保護回路。
請求項１乃至３のいずれか一において、
前記第１のスイッチ、前記第２のスイッチ、及び前記比較回路を構成するトランジスタは、薄膜トランジスタであることを特徴とする静電保護回路。
高電源電位が入力される第１の配線と、
低電源電位が入力される第２の配線と、
前記第１の配線及び前記第２の配線に電気的に接続された負荷と、
前記第１の配線の電位及び前記第２の配線の電位に応じた信号を出力する比較回路と、
第１端子が前記第１の配線に電気的に接続され、前記信号でオンまたはオフが制御される第１のスイッチと、
第１端子が前記第２の配線に電気的に接続され、前記信号でオンまたはオフが制御される第２のスイッチと、
一方の電極が前記第１のスイッチの第２端子、他方の電極が前記第２のスイッチの第２端子に電気的に接続された容量素子と、を有し、
前記比較回路、前記第１のスイッチ、前記第２のスイッチ及び前記容量素子は、前記負荷に前記高電源電位が入力される前記第１の配線及び前記低電源電位が入力される前記第２の配線の経路に設けられることを特徴とする半導体装置。
高電源電位が入力される第１の配線と、
低電源電位が入力される第２の配線と、
光電変換素子及び増幅回路を有し、前記第１の配線及び前記第２の配線に電気的に接続された光電変換回路と、
前記第１の配線の電位及び前記第２の配線の電位に応じた信号を出力する比較回路と、
第１端子が前記第１の配線に電気的に接続され、前記信号でオンまたはオフが制御される第１のスイッチと、
第１端子が前記第２の配線に電気的に接続され、前記信号でオンまたはオフが制御される第２のスイッチと、
一方の電極が前記第１のスイッチの第２端子、他方の電極が前記第２のスイッチの第２端子に電気的に接続された容量素子と、を有し、
前記比較回路、前記第１のスイッチ、前記第２のスイッチ及び前記容量素子は、前記光電変換回路に前記高電源電位が入力される前記第１の配線及び前記低電源電位が入力される前記第２の配線の経路に設けられることを特徴とする半導体装置。
請求項５または６において、
前記比較回路は、前記高電源電位より高い電位が前記第１の配線に入力された際に、前記第１のスイッチ及び前記第２のスイッチをオンにし、前記高電源電位が前記第１の配線に入力された際に、前記第１のスイッチ及び前記第２のスイッチをオフにすることを特徴とする半導体装置。
請求項５乃至７のいずれか一において、前記第１のスイッチはｐチャネル型トランジスタであり、前記第２のスイッチはｎチャネル型トランジスタであることを特徴とする半導体装置。
請求項５乃至８のいずれか一において、前記光電変換素子は、ｐ型半導体層、ｉ型半導体層及びｎ型半導体層が積層して形成されていることを特徴とする半導体装置。
請求項５乃至９のいずれか一において、前記増幅回路部を構成するトランジスタは、薄膜トランジスタであることを特徴とする半導体装置。
請求項５乃至１０のいずれか一において、前記光電変換回路の入力端子は、第１の抵抗素子を介して前記第１の配線と電気的に接続されており、前記光電変換回路の出力端子は、第２の抵抗素子を介して前記第２の配線と電気的に接続されていることを特徴とする半導体装置。
請求項５乃至１１のいずれか一において、
前記光電変換装置は、透光性基板上に設けられていることを特徴とする半導体装置。
請求項５乃至１２のいずれか一に記載の半導体装置を具備することを特徴とする電子機器。