JP2009130119A

JP2009130119A - 半導体集積回路

Info

Publication number: JP2009130119A
Application number: JP2007303300A
Authority: JP
Inventors: Hirotomo Ishii; 啓友石井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-11-22
Filing date: 2007-11-22
Publication date: 2009-06-11
Also published as: US20090135534A1; US8139330B2

Abstract

【課題】接地線分離技術および複数の電源系回路を採用したLSI において、２つの電源系回路に双方向のESD ストレスが印加された場合でも１つの検出回路で検出可能とする。
【解決手段】電源端子VDD1および接地端子VSS1を有する第１の電源系回路と、電源端子VDD2および接地端子VSS2を有する第２の電源系回路と、第１の電源系回路に属する出力回路11から第２の電源系回路に属する入力回路12へ信号を伝搬させる内部信号伝搬配線14と、VDD1・VDD2間のサージ電圧入力を検出し、制御信号を出力する電圧検出回路20と、制御信号により制御され、内部信号伝搬配線から伝搬されてくる信号の電圧を制限する電圧制限回路15とを具備する。電圧検出回路は、VDD1ノードと制御信号ノードN3との間に接続された第１の容量素子C1と、VDD2ノードと制御信号ノードとの間に接続された第２の容量素子C3と、制御信号出力ノードの負荷容量CLとによる容量結合により制御信号ノードの電位を決定する。
【選択図】図１

Description

本発明は、半導体集積回路に係り、特に外部端子に印加された静電気放電（Electro Static Discharge; ESD ）サージ入力から電源境界回路を保護するために内蔵されるESD 保護回路に関し、例えば低電源電圧タイプのCMOS LSIに適用される。

例えばCMOS LSIにおいて、入力回路や出力回路をESD 破壊から保護するために、外部端子と内部回路との間にESD 保護回路が接続される。ESD 保護用の電圧クランプ素子として、ダイオードあるいはトランジスタあるいはシリコン制御整流素子（Silicon controlled rectifier; SCR）が用いられる。

SCR を用いたESD 保護回路は、一般にSCR の動作電圧が高いので、動作電源が低電圧化されている微細化されたCMOS LSIに適用した場合に、ゲート耐圧が低いMOS トランジスタを保護するために低電圧トリガを可能にし、信頼性を高めることが望ましい。

ところで、一般にアナログ・デジタル混載タイプのLSI において、雑音信号の干渉に弱いアナログ回路、高速動作が可能な低電圧差動信号回路、ダイナミック型半導体メモリ（エンベデッドタイプのDRAM) 等が搭載される。それらの回路の電源系は、電源線を分離する電源線分離技術や接地線を分離する接地線分離技術により分離され、分離された各電源系の回路相互間で信号が授受されている。それらの技術は、各電源系の回路相互間の雑音信号の干渉を低減する、非使用状態の電源系の回路を選択的に待機状態に設定し得る機能を有する、等の点で有効であり、必須である。

このような電源線分離技術や接地線分離技術により分離された複数の電源系を採用した従来のLSI において、一方の電源系回路の電源端子と他方の電源系回路の電源端子との間にESD ストレスが印加されて、サージ電流が流れる時に、分離された電源系の間で信号を伝搬する回路に使用されている電源境界素子（例えばMOS 素子）には最大の電圧ストレスが印加される。そこで、この最大の電圧ストレスがMOS 素子の耐圧以下となるように、つまり、MOS 素子が受けるストレスを緩和して、そのゲートが破壊されないように、ESD 保護回路網（ESD 保護ネットワーク）を設計することが重要な課題になる。ESD ストレスが印加された時、ESD保護回路網にはアンペアオーダーの電流が流れるので、ESD 保護素子だけでなくESD 保護回路網内の配線の寄生抵抗（抵抗成分による電圧降下の発生による端子間電位差の拡大等）に対する配慮も重要である。一方では、半導体集積回路の微細加工技術の進歩とともにMOS トランジスタの耐圧は低下する傾向にあり、ESD 保護回路網の設計はより一層困難になっている。

なお、電源境界素子の破壊防止を目的とした従来例として、本出願人は、インバータ回路等からなる検出回路を用いて、電源端子に印加されたESD を検出することを提案した（特許文献１）。この場合、ESD の検出閾値はインバータ回路の閾値により決まるので、ESD の検出閾値を設計により設定でき、電源やグラウンドバウンスなどによる誤動作を回避し易い。また、電源境界素子として用いる入力回路や出力回路は、通常動作時は単純なインバータ回路などとして機能し、検出回路がESD を検出した場合にはESD 検出出力信号を受けて入力回路内や出力回路内の回路接続を変更して電源境界素子の保護動作（ESD ストレス緩和動作）を行う。

上記特許文献１の回路は、ESD ストレスの印加時には、２個の電源系回路のうちのいずれか一方の電源系回路だけに通常の電源印加と同じ方向に電圧が印加され、このように通常の電源印加と同じ方向に電圧が印加された電源系回路だけで検出回路、入力回路や出力回路が正常に機能する。

しかし、双方向のESD ストレスを検出するためには、分離された電源系の両方に検出回路を設けることが必要になり、それぞれの検出回路の出力信号線は独立した信号線とせざるを得ないので、信号線の引き回しが複雑になる。

また、電源境界素子の破壊防止を目的とした他の従来例として、特許文献２には、ESDストレスの印加時にサージ電流が流れる放電経路内の２点間の電位差に応じてMOSFETをオンさせ、電源境界素子のESD ストレスを緩和させる技術が開示されている。この技術では、概ねMOSFETの閾値電圧＝ESD の検出閾値となり、設計的にESD の検出閾値を設定することが困難になり、グラウンドバウンスなどによる誤動作を回避することが困難になる。
特開２００５−１８４６２３号公報特開２００６−３２４３８５号公報

本発明は前記した従来の問題点を解決すべくなされたもので、複数の電源系回路および接地線分離技術を採用した場合に、２つの電源系回路に印加される双方向のESD ストレスを単一の検出回路で検出可能とし、検出回路の出力信号線の引き回しを簡単に行うことのできる半導体集積回路を提供することを目的とする。

本発明の半導体集積回路は、第１の電源端子および第１の接地端子を有する第１の電源系回路と、第２の電源端子および第２の接地端子を有する第２の電源系回路と、前記第１の電源系回路に属する回路から第２の電源系回路に属する回路へ信号を伝搬させる内部信号伝搬配線と、前記第１の電源端子のサージ電圧入力および前記第２の電源端子のサージ電圧入力を検出し、検出結果に応じた制御信号を制御信号ノードから出力する電圧検出回路と、前記内部信号伝搬配線に接続され、前記制御信号により制御され、前記内部信号伝搬配線の信号の電圧を制限する電圧制限回路とを具備し、前記電圧検出回路は、前記第１の電源端子と前記制御信号ノードとの間に接続された第１の容量素子と、前記第２の電源端子と前記制御信号ノードとの間に接続された第２の容量素子と、前記制御信号ノードの出力側の負荷容量とによる容量結合に基づいて前記制御信号ノードの電位を決定することを特徴とする。

本発明の半導体集積回路によれば、複数の電源系回路および接地線分離技術を採用した場合に、電源系回路に印加される双方向のESD ストレスを検出するための検出回路を、複数の電源系回路に共通に設けることにより、検出回路の出力信号線の引き回しを簡単に行うことができる。

本発明は、複数電源を採用したLSI において、各電源系相互で電源端子もしくは接地端子の一方が分離している場合、あるいは、電源端子および接地端子が分離している場合に適用可能である。ここで、分離とは、物理的な分離であり、端子相互間に金属配線が介在する場合も含む。

また、本発明は、複数の電源系回路および接地線分離技術を採用したLSI に適用されるものであり、以下の各実施形態において、LSI チップ上に形成されている複数のパッドは、チップがパッケージングされた場合にはそれぞれ半導体装置の外部接続端子（ピン、バンプ電極など）に接続されるものである。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るCMOS LSIの一部の回路を取り出して概略的に示している。このCMOS LSIは、接地線分離技術および複数電源を採用している。

図１中において、PS1,PS2 は２つの電源系に対応して設けられた第１の電源系回路および第２の電源系回路であり、VDD1およびVSS1は第１の電源系回路に対応して設けられた第１の電源端子および第１の接地端子、VDD2およびVSS2は第２の電源系回路に対応して設けられた第２の電源端子および第２の接地端子、101 ,102 は接地線である。ここで、接地線101 は第１の接地端子VSS1に接続され、接地線102 は第２の接地端子VSS2に接続され、これらの接地線101 ,102 は、分離接地線間結合回路である双方向電流経路13を介して接続されている。双方向電流経路13には、本例では、順方向の向きのダイオード素子および逆方向の向きのダイオード素子が並列に接続されたバックツーバック(Back to Back)ダイオードが用いられているが、これに限らず、単なる配線や、ダイオード接続されたMOS トランジスタなどを用いてもよい。

各電源系回路PS1,PS2 には、それぞれ電源端子・接地端子間にESD 保護回路ESD1,ESD2が対応して接続されており、それぞれ自分自身がする電源系の内部回路から信号を受け取る出力回路11や、異なる電源系の回路から信号を受け取る入力回路12などの電源境界回路が設けられている。入力回路12には、内部信号伝搬配線（境界信号伝搬線）を介して信号が入力される。本例では、内部信号伝搬配線の一例として、第１の電源系回路PS1 の出力回路11から第２の電源系回路PS2 の入力回路12に信号を伝搬させる内部信号伝搬配線14を示している。そして、電圧検出回路20と、電圧制限回路15とが付加されている。

電圧検出回路20は、第１の電源端子VDD1に接続された第１のノードN1に第１の電源端子VDD1から入力するサージ電圧および第２の電源端子VDD2に接続された第２のノードN2に第２の電源端子VDD2から入力するサージ電圧を検出し、検出結果に応じた制御信号を制御信号ノードである第３のノードN3から出力する。

電圧検出回路20は、例えば以下のように構成されている。すなわち、バックゲート・ソース相互が接続された第１のPMOSトランジスタQP1 と第１の容量素子C1とが第１のノードN1と第３のノードN3との間に直列に接続されており、バックゲート・ソース相互が接続された第２のPMOSトランジスタQP2 と第２の容量素子C2とが第２のノードN2と第３のノードN3との間に直列に接続されている。さらに、第３のノードN3と第４のノードN4（本例では接地線102 ）との間に第１のNMOSトランジスタQN1 と第２のNMOSトランジスタQN2 とが直列に接続されている。なお、第４のノードN4として接地線101 を用いてもよい。

そして、第１のPMOSトランジスタQP1 のゲートおよび第１のNMOSトランジスタQN1 のゲートは第２のノードN2に接続され、第２のPMOSトランジスタQP2 のゲートおよび第２のNMOSトランジスタQN2 のゲートは第１のノードN1に接続されている。

電圧制限回路15は、本例では、第２の電源系回路PS2 の入力回路12の入力側に設けられており、内部信号伝搬配線14から伝搬されてくる信号の電圧レベルを制限する。電圧制限回路15は、例えば、内部信号伝搬配線14と接地線102 との間にソース・ドレイン間が挿入され、ゲートが第３のノードN3に接続されているNMOSトランジスタQN0 によって構成されている。

なお、近年のCMOS LSIの製造プロセスでは、通常、主として入出力回路用の高耐圧素子と、内部回路用の高速化、高集積化を可能とする低耐圧素子とが混載される。そこで、電圧検出回路20内の各素子として、CMOS LSIの入出力回路の素子と同様に高耐圧素子を必要に応じて用いてもよい。

また、図１のCMOS LSIは、各電源端子および各接地端子のうちの任意の２つの端子間にESD 入力が印加された時にサージ電流を流し、第１の電源系回路に属する内部回路および第２の電源系回路に属する内部回路を保護するESD 保護回路網を具備している。このESD保護回路網の一部として、ESD 保護回路ESD1,ESD2 や、前述したように接地線101 、102 に接続されている双方向電流経路13が用いられている。

図２は、図１の回路において、VDD1, VDD2間にESDサージによる電圧が印加され、PMOSトランジスタQP1 がオン状態、PMOSトランジスタQP2 がオフ状態の時の電圧検出回路20の等価回路を示している。このようにESDサージが印加された場合には、第１のノードN1と第３のノードN3との間に接続された第１の容量素子C1と、第２のノードN2と第３のノードN3との間に接続された第２の容量素子C2と、第３のノードN3から出力側を見た負荷容量（内部信号伝搬配線14の配線容量および電圧制限回路15の入力容量を含む容量）CLとによる容量結合に基づいて、第３のノードN3の電位が決定される。なお、図中のD2は、PMOSトランジスタQP2 がオフ状態の時のドレイン・バックゲート間寄生ダイオードを示している。

図１のCMOS LSIにおいて、通常動作時には、VDD1, VDD2には通常の電源電圧が印加され、電圧検出回路20の２個のNMOSトランジスタQN1,QN2 はそれぞれオン状態であり、２個のPMOSトランジスタQP1,QP2 はそれぞれオフ状態であり、第３のノードN3から"L" レベルの制御信号が出力される。電圧検出回路20から出力される制御信号は制御信号線16を介して電圧制限回路15に供給されるので、電圧制限回路15のNMOSトランジスタQN0 はオフ状態である。

これに対して、VDD1・VDD2間にESD サージによる電圧が印加された時には、PMOSトランジスタQP1,QP2 の一方がオン状態に反転し、NMOSトランジスタQN1,QN2 の一方がオフ状態に反転する。そして、電圧検出回路20内の回路定数（主として容量素子C1,C2 の一方の容量）と第３のノードN3から出力側を見た負荷容量CLとに基づいて決定される"H" レベルの制御信号が第３のノードN3から出力される。これにより、電圧制限回路15のNMOSトランジスタQN0 はオン状態になり、第２の電源系回路PS2 の入力回路12に内部信号伝搬配線14から伝搬されてくる信号の電圧レベルが制限される。

例えば第１の電源端子VDD1に正のESD サージ電圧が印加された時には、サージ電流が、第１の電源端子VDD1→ESD 保護回路ESD1→第１の接地端子VSS1→双方向電流回路13→第２の接地端子VSS2→ESD 保護回路ESD2→第２の電源端子VDD2(=0V)の経路に流れる。この時、第１の電源端子VDD1は10V、第１の接地端子VSS1は4V、第２の接地端子VSS2は2Vになると仮定する。すなわち、第１の電源系回路PS1 のVDD1・VSS1間電圧は6V、第２の電源系回路PS2 のVDD2・VSS2間電圧は-2Vである。

この時、第２の電源系回路PS2 の電圧制限回路15がオン状態になり、入力回路12の入力ノードが第２の接地端子VSS2に接続される。したがって、電圧制限回路15を用いない場合と比べて、入力回路12の入力ノードに印加される電圧が緩和される。

上記した第１の実施形態のLSI によれば、電圧検出回路20および電圧制限回路15を付加接続するだけで、サージ入力から電源境界回路を保護する機能を容易に実現することができる。したがって、ESD 保護回路網は、電源境界回路を保護できるように構成する必要がなく、ESD 保護回路網の簡素化が可能であるのでチップサイズを縮小することが可能になる。すなわち、従来例の対策のようにESD 保護素子のサイズを増大させることによって接地線の抵抗成分の許容値を大きく確保する必要はなくなり、接地線の抵抗成分の許容値に対する制限が緩和される。また、異なる電源間の電位差の限界値が緩和され、各電源系に接続する電圧クランプ素子のサイズを縮小することが可能になる。

また、電圧検出回路20は、VDD1,VDD2 のどちらが高電位になっても（つまり、双方向のESD サージが印加されても）電源境界回路に対して同様に保護機能を有するので、２つの電源系回路に対して単一の電圧検出回路20が有効に機能する。

また、電圧検出回路20内の回路定数と第３のノードN3から出力側を見た負荷容量とに基づいて制御信号の"H" レベルが決まるので、設計の自由度が高く、通常動作時における電源電位、接地電位の変動による誤動作を回避し易い。

＜第２の実施形態＞
図３は、本発明の第２の実施形態に係るCMOS LSIの一部の回路を取り出して概略的に示している。第２の実施形態では、ESD ストレスが印加された場合にこれを検出する電圧検出回路20を２つの電源系回路に共通に設けており、単一の電圧検出回路20の制御信号出力を、各電源系回路の入力側に設けられた電圧制限回路15で共用している。

第２の実施形態のLSI によれば、単一の制御信号線16を２つの電源系回路PS1,PS2で共用でき、制御信号線16の引き回しの簡素化が可能になる。

＜第３の実施形態＞
図４は、本発明の第３の実施形態に係るCMOS LSIの一部の回路を取り出して概略的に示している。

第３の実施形態では、第２の実施形態と比べて、各電源系回路PS1,PS2の入力側および出力側にそれぞれ電圧制限回路15を設け、各電源系回路の電圧制限回路で単一の電圧検出回路20の制御信号を共用するように変更した点が異なる。この場合、電源系回路の出力回路として、二入力のNOR ゲート回路11a を用いている。NOR ゲート回路11a は、例えば図５に示す構成を有する。すなわち、２個のPMOSトランジスタと２個のNMOSトランジスタとからなる。そして、このNOR ゲート回路11a に対し、制御信号線16を介して出力される電圧検出回路20の制御信号を入力すれば、出力回路の内部に電圧制限回路15を含む構成となる。

第３の実施形態のLSI によれば、電源系回路の出力側にも電圧制限回路15を設けることにより、ESD 入力時における電圧制限回路の出力側の内部信号伝搬配線の電圧レベルを制限する効果が大きくなる。さらに、第２の実施形態と同様に、単一の制御信号線16を各電源系回路で共用することが可能になり、制御信号線16の引き回しの簡素化が可能になる。

なお、本発明は各実施形態に限らず、その技術的思想の範囲内で様々な変形実施が可能である。例えば、電源電位と接地電位の関係を逆にするとともに、使用素子の導電型（PMOSとNMOS）を逆にすることも可能である。

本発明の第１の実施形態に係るCMOS LSIの一部を取り出して概略的に示す回路図。図１中の電圧検出回路のVDD1, VDD2間にESD 入力が印加された時の等価回路を示す図。本発明の第２の実施形態に係るCMOS LSIの一部を取り出して概略的に示す回路図。本発明の第３の実施形態に係るCMOS LSIの一部を取り出して概略的に示す回路図。図４中のNOR ゲート回路を取り出して一例を示す回路図。

符号の説明

PS1 …第１の電源系回路、PS2 …第２の電源系回路、VDD1…第１の電源端子、VSS1…第１の接地端子、VDD2…第２の電源端子、VSS2…第２の接地端子、ESD1…第１のESD 保護回路、ESD2…第２のESD 保護回路、101 102 …接地線、11…出力回路、12…入力回路、13…双方向電流経路、14…内部信号伝搬配線、15…電圧制限回路、20…電圧検出回路、N1…第１のノード、N2…第２のノード、N3…第３のノード、C1…第１の容量素子、C2…第２の容量素子、CL…負荷容量。

Claims

第１の電源端子および第１の接地端子を有する第１の電源系回路と、
第２の電源端子および第２の接地端子を有する第２の電源系回路と、
前記第１の電源系回路に属する回路から第２の電源系回路に属する回路へ信号を伝搬させる内部信号伝搬配線と、
前記第１の電源端子のサージ電圧入力および前記第２の電源端子のサージ電圧入力を検出し、検出結果に応じた制御信号を制御信号ノードから出力する電圧検出回路と、
前記内部信号伝搬配線に接続され、前記制御信号により制御され、前記内部信号伝搬配線の信号の電圧を制限する電圧制限回路とを具備し、
前記電圧検出回路は、前記第１の電源端子と前記制御信号ノードとの間に接続された第１の容量素子と、前記第２の電源端子と前記制御信号ノードとの間に接続された第２の容量素子と、前記制御信号ノードの出力側の負荷容量とによる容量結合に基づいて前記制御信号ノードの電位を決定することを特徴とする半導体集積回路。
前記電圧検出回路は、
前記第１の電源端子に接続されている第１のノードにゲートが接続され、前記第２の電源端子に接続されている前記第２のノードにソース・バックゲートが接続された第１導電型の第１のＭＯＳトランジスタと、
前記第１のノードにソース・バックゲートが接続され、第２のノードにゲートが接続された第１導電型の第２のＭＯＳトランジスタと、
前記制御信号ノードである第３のノードと前記第１の接地端子あるいは前記第２の接地端子の電圧が与えられる第４のノードとの間に接続され、ゲートが前記第２のノードに接続された第２導電型の第３のＭＯＳトランジスタと、
前記第３のノードと前記第４のノードとの間で前記第３のＭＯＳトランジスタに直列に接続され、ゲートが前記第１のノードに接続された第２導電型の第４のＭＯＳトランジスタとをさらに具備し、
前記第１の容量素子は前記第１のＭＯＳトランジスタのドレインと前記第３のノードとの間に接続されており、かつ第２の容量素子は前記第２のＭＯＳトランジスタのドレインと前記第３のノードとの間に接続されていることを特徴とする請求項１記載の半導体集積回路。
前記電圧制限回路は、第２導電型の第５のＭＯＳトランジスタにより構成され、前記第５のＭＯＳトランジスタは、ドレインが前記内部信号伝搬配線に接続され、ゲートが前記第３のノードに接続されていることを特徴とする請求項２記載の半導体集積回路。
前記第１の電源端子、前記第１の接地端子、前記第２の電源端子および前記第２の接地端子のうちの任意の２つの端子間にESD 入力が印加された時にサージ電流を流し、前記第１の電源系回路に属する回路および前記第２の電源系回路に属する回路を保護するESD 保護回路網を具備することを特徴とする請求項１乃至３のいずれか１つに記載の半導体集積回路。
前記ESD 保護回路網は、
前記第１の電源端子と前記第１の接地端子との間に接続された第１のESD 保護回路と、
前記第２の電源端子と前記第２の接地端子との間に接続された第２のESD 保護回路と、
前記第１の接地端子と前記第２の接地端子との間に接続された双方向電流経路と
を具備することを特徴とする請求項４記載の半導体集積回路。