JP2008085125A - Esd保護回路及び半導体集積回路装置 - Google Patents
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Abstract
【解決手段】電源ライン(12)とグランドライン(14)の間に接続された保護トランジスタ(21)と、保護トランジスタの入力側に設けられたインバータ回路(22)と、インバータ回路(22)の入力側に設けられたRC直列回路(23)と、電源ライン(12)とグランドライン(14)の間に接続された複数のダイオードの直列接続回路(30)とを備える。
【選択図】図1
Description
電源ラインにドレインが接続されグランドラインにソースが接続された保護用NMOSトランジスタと、
前記保護用NMOSトランジスタのゲートにドレインが接続され、前記電源ラインにソースが接続されたインバータ構成用PMOSトランジスタと、前記保護用NMOSトランジスタのゲートにドレインが接続され、前記グランドラインにソースが接続されたインバータ構成用NMOSトランジスタとを備えたインバータ回路と、
前記インバータ構成用PMOSトランジスタ及び前記インバータ構成用NMOSトランジスタのゲートと前記電源ラインの間に接続された抵抗と、
前記インバータ構成用PMOSトランジスタ及び前記インバータ構成用NMOSトランジスタのゲートと前記グランドラインの間に接続されたコンデンサと、
互いに直列接続された複数のダイオードから成り、一端のダイオードのアノードが前記電源ラインに接続され、他端のダイオードのカソードが前記グランドラインに接続されたダイオード直列接続回路と
を備えたESD保護回路を提供する。
実施の形態1.
図1は、本発明の実施の形態1のESD保護回路を示す。図1に示されるESD保護回路は、電源パッド11に接続された電源ライン12とグランドパッド13に接続されたグランドライン14の間に接続された内部回路15のESD保護のためのものであり、電源ライン12にドレインが接続され、グランドライン14にソースが接続された保護用NMOSトランジスタ(以下単に「保護トランジスタ」と言う)21と、インバータ回路22と、RC直列回路23と、ダイオードの直列接続回路30とを有する。
図示の例では、3個のダイオードが直列接続されているが、ダイオードの個数は3に限らず、2であっても、4以上であっても良い。
直列接続回路30は、その立ち上がり電圧が、電源ライン12とグランドライン14の間に印加される電源電圧Vdの値よりも高くなるように、ダイオードの個数や各ダイオードの立ち上がり電圧が定められる。図示の例では、電源電圧Vdが1.5Vであり、ダイオード31〜33は互いに同じ特性を有し、ダイオード1個立ち上がり電圧が0.7Vであり、直列接続された3個のダイオードの立ち上がり電圧の総和が2.1Vである。本願では、直列接続されたダイオードの立ち上がり電圧の総和を、直列接続回路30の立ち上がり電圧と呼ぶ。
また、図2に示されるように、立ち上がり電圧以上の、電流が流れる領域においても、電圧降下は一定ではなく、より多くの電流を流すためには、より多くの電圧降下が生じている。
実施の形態1で説明した回路構成のESD保護回路において、保護トランジスタ21のESD耐性を高めるため、図5(a)に示すように、保護トランジスタ21のドレイン21dにはその全部又は一部、例えばゲート電極21gに隣接する部分21dnに自己整合シリサイド層(サリサイド層)を設けず、図5(b)に示すように、インバータ回路22のPMOSトランジスタ24のドレイン24dには、自己整合シリサイド層(サリサイド層)24tを設け、NMOSトランジスタ25についても同様に、ドレインには、自己整合シリサイド層(サリサイド層)を設けることとしても良い。図示の例では、ドレイン21dのうちのゲート電極21gから遠い部分にはシリサイド層21tfが設けられている。
Claims (5)
- 電源ラインにドレインが接続されグランドラインにソースが接続された保護用NMOSトランジスタと、
前記保護用NMOSトランジスタのゲートにドレインが接続され、前記電源ラインにソースが接続されたインバータ構成用PMOSトランジスタと、前記保護用NMOSトランジスタのゲートにドレインが接続され、前記グランドラインにソースが接続されたインバータ構成用NMOSトランジスタとを備えたインバータ回路と、
前記インバータ構成用PMOSトランジスタ及び前記インバータ構成用NMOSトランジスタのゲートと前記電源ラインの間に接続された抵抗と、
前記インバータ構成用PMOSトランジスタ及び前記インバータ構成用NMOSトランジスタのゲートと前記グランドラインの間に接続されたコンデンサと、
互いに直列接続された複数のダイオードから成り、一端のダイオードのアノードが前記電源ラインに接続され、他端のダイオードのカソードが前記グランドラインに接続されたダイオード直列接続回路と
を備えたESD保護回路。 - 前記直列接続回路は、その立ち上がり電圧が、電源ラインとグランドラインの間に印加される電源電圧よりも高い値となるように、該直列接続回路を構成するダイオードの個数及び立ち上がり電圧が定められていることを特徴とする請求項1に記載のESD保護回路。
- 前記保護用NMOSトランジスタのドレインには、シリサイド領域が形成されておらず、
前記インバータ構成用NMOSトランジスタ及び前記インバータ構成用PMOSトランジスタのドレインには、シリサイド領域が形成されていることを特徴とする請求項1に記載のESD保護回路。 - 請求項1乃至3のいずれかに記載のESD保護回路と、絶縁膜上に半導体層を備えるSOI基板を用いて形成され、前記ESD保護回路によって保護される内部回路とを備える半導体集積回路装置。
- 前記ESD保護回路の前記保護用NMOSトランジスタがバルク領域に形成されたものであることを特徴とする請求項4に記載の半導体集積回路装置。
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