JP2012142502A - 保護素子及び保護素子を備えた半導体装置 - Google Patents
保護素子及び保護素子を備えた半導体装置 Download PDFInfo
- Publication number
- JP2012142502A JP2012142502A JP2011000806A JP2011000806A JP2012142502A JP 2012142502 A JP2012142502 A JP 2012142502A JP 2011000806 A JP2011000806 A JP 2011000806A JP 2011000806 A JP2011000806 A JP 2011000806A JP 2012142502 A JP2012142502 A JP 2012142502A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- protection element
- diode
- diodes
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 230000001681 protective effect Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 description 23
- 230000008569 process Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- 239000012535 impurity Substances 0.000 description 8
- INQLNSVYIFCUML-QZTLEVGFSA-N [[(2r,3s,4r,5r)-5-(6-aminopurin-9-yl)-3,4-dihydroxyoxolan-2-yl]methoxy-hydroxyphosphoryl] [(2r,3s,4r,5r)-5-(4-carbamoyl-1,3-thiazol-2-yl)-3,4-dihydroxyoxolan-2-yl]methyl hydrogen phosphate Chemical compound NC(=O)C1=CSC([C@H]2[C@@H]([C@H](O)[C@@H](COP(O)(=O)OP(O)(=O)OC[C@@H]3[C@H]([C@@H](O)[C@@H](O3)N3C4=NC=NC(N)=C4N=C3)O)O2)O)=N1 INQLNSVYIFCUML-QZTLEVGFSA-N 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【課題】比較的簡易な構成であり、かつ、Ｖｔ１を３つ以上の多くの電圧値に設定することを可能にする、ＥＳＤ（静電気放電）対策用の保護素子を提供する。
【解決手段】半導体層に形成された、ソース領域１２及びドレイン領域１３と、半導体層上にゲート絶縁膜１４を介して形成されたゲート１５と、ソース領域１２の表面に接続され、グラウンドに電気的に接続されたソース電極と、ドレイン領域１２の表面に接続され、サージ入力が入力されるドレイン電極と、ソース電極とゲート１５との間に接続されたダイオード２１（２１Ａ，２１Ｂ）とを含んで、回路素子を保護するための保護素子を構成する。
【選択図】図１
【解決手段】半導体層に形成された、ソース領域１２及びドレイン領域１３と、半導体層上にゲート絶縁膜１４を介して形成されたゲート１５と、ソース領域１２の表面に接続され、グラウンドに電気的に接続されたソース電極と、ドレイン領域１２の表面に接続され、サージ入力が入力されるドレイン電極と、ソース電極とゲート１５との間に接続されたダイオード２１（２１Ａ，２１Ｂ）とを含んで、回路素子を保護するための保護素子を構成する。
【選択図】図１
Description
本発明は、ＥＳＤ（静電気放電）対策用の保護素子、並びに、この保護素子を備えた半導体装置に係わる。
ＥＳＤ（静電気放電）対策用の保護素子として、ＧＧＭＯＳ(Gate Grounded MOS)、サイリスタ、ＲＣタイマ等が知られている。
これらの保護素子は、それぞれ用途によって使い分けされているが、ＧＧＭＯＳは構造が単純で、最も以前から使われている。
これらの保護素子は、それぞれ用途によって使い分けされているが、ＧＧＭＯＳは構造が単純で、最も以前から使われている。
ここで、ＧＧＭＯＳの構造例を図７に示す。
図７は、ＮＭＯＳ型のＧＧＭＯＳであり、ＰＷｅｌｌ領域５１、ソース領域５２、ドレイン領域５３、ゲート絶縁膜５４、ゲート５５からなる。
ＧＧＭＯＳ構造とは、図７に示すように、通常のＭＯＳトランジスタと同じ構造に対して、ゲート５５とソース領域５２とを短絡して、グラウンド（接地電位）ＧＮＤに落とす構造である。
図７は、ＮＭＯＳ型のＧＧＭＯＳであり、ＰＷｅｌｌ領域５１、ソース領域５２、ドレイン領域５３、ゲート絶縁膜５４、ゲート５５からなる。
ＧＧＭＯＳ構造とは、図７に示すように、通常のＭＯＳトランジスタと同じ構造に対して、ゲート５５とソース領域５２とを短絡して、グラウンド（接地電位）ＧＮＤに落とす構造である。
ここで、ドレインから入るサージ入力に対しては、図８に示すように、ある電圧（Ｖｔ１）までは動作せず（電流が流れず）、Ｖｔ１に達すると、バイポーラ動作を始めて電圧は下がり、大量に電流が流れるようになる。
しかし、従来のＧＧＭＯＳ構造を用いたＥＳＤ保護素子では、ゲート長や各領域（Ｗｅｌｌ、ソース・ドレイン）の不純物濃度等の構成から、電圧Ｖｔ１が特定の値に決まってしまう。
そのため、用途に応じて、所望の値に電圧Ｖｔ１を制御するためには、保護素子の構成を変更する必要がある。
そのため、用途に応じて、所望の値に電圧Ｖｔ１を制御するためには、保護素子の構成を変更する必要がある。
Ｖｔ１を上げる方法としては、ゲート長を長くする等、比較的簡易な方法がある。
Ｖｔ１を下げる方法としては、（１）耐圧の低い不純物構成に変える方法、（２）Ｗｅｌｌ領域の電位をフローティング電位にする方法、（３）ゲート電圧を制御する回路を設ける方法（例えば、非特許文献１参照。）、が知られている。
Ｖｔ１を下げる方法としては、（１）耐圧の低い不純物構成に変える方法、（２）Ｗｅｌｌ領域の電位をフローティング電位にする方法、（３）ゲート電圧を制御する回路を設ける方法（例えば、非特許文献１参照。）、が知られている。
非特許文献１では、図９に示すように、ゲート電圧によってＶｔ１が変化することを利用している。そして、ゲート電圧を制御する回路を入力段に設けて、この回路でサージ電流を感知して、保護素子のゲート電圧がドレイン電圧と同じ電圧になるように制御している。
これにより、図９においてＶｇｓ＝Ｖｄｓとなるので、従来構成のＶｇｓ＝０Ｖの場合と比較して、Ｖｔ１を下げることができる。
これにより、図９においてＶｇｓ＝Ｖｄｓとなるので、従来構成のＶｇｓ＝０Ｖの場合と比較して、Ｖｔ１を下げることができる。
M. G. Khazhinskyet al.,"Engineering Single NMOS and PMOS Output Buffers for Maximum Failure Voltage in Advanced CMOS technologies", EOS/ESD Symposium 2004
しかしながら、前述したＶｔ１を下げるそれぞれの方法には、以下に説明する問題点がある。
まず、（１）の耐圧の低い不純物構成に変える方法では、保護素子の部分の製造工程の変更を伴う。
また、ＰＷｅｌｌ領域の不純物濃度が、保護素子と回路素子とで異なっていると、それぞれ別々の工程でＰＷｅｌｌ領域を作製する必要が生じて、工程数が増大する。
また、ＰＷｅｌｌ領域の不純物濃度が、保護素子と回路素子とで異なっていると、それぞれ別々の工程でＰＷｅｌｌ領域を作製する必要が生じて、工程数が増大する。
次に、（２）のＷｅｌｌ領域の電位をフローティング電位にする方法では、従来のＶｔ１と、フローティング電位にした場合のＶｔ１との２つのＶｔ１しか得られない。即ち、Ｖｔ１は、高い電圧と低い電圧の特定の２つの電圧値しか実現できない。
次に、（３）ゲート電圧を制御する方法では、入力段に設ける制御用の回路構成が複雑となり、その分大きい面積を必要とする。
また、前述した非特許文献１に記載された方法では、ゲート電圧をドレイン電圧と同じ電圧にするので、やはりＶｔ１は高い電圧と低い電圧の特定の２つの電圧値しか実現できない。
また、前述した非特許文献１に記載された方法では、ゲート電圧をドレイン電圧と同じ電圧にするので、やはりＶｔ１は高い電圧と低い電圧の特定の２つの電圧値しか実現できない。
上述した問題の解決のために、本発明においては、比較的簡易な構成であり、かつ、Ｖｔ１を３つ以上の多くの電圧値に設定することを可能にする、ＥＳＤ（静電気放電）対策用の保護素子を提供するものである。また、この保護素子を備えた半導体装置を提供するものである。
本発明の保護素子は、回路素子を保護するための保護素子である。
そして、半導体層に形成された、ソース領域及びドレイン領域と、半導体層上にゲート絶縁膜を介して形成されたゲートとを含む。
また、ソース領域の表面に接続され、グラウンドに電気的に接続されたソース電極と、ドレイン領域の表面に接続され、サージ入力が入力されるドレイン電極とを含む。
さらに、ソース電極とゲートとの間に接続されたダイオードを含む。
そして、半導体層に形成された、ソース領域及びドレイン領域と、半導体層上にゲート絶縁膜を介して形成されたゲートとを含む。
また、ソース領域の表面に接続され、グラウンドに電気的に接続されたソース電極と、ドレイン領域の表面に接続され、サージ入力が入力されるドレイン電極とを含む。
さらに、ソース電極とゲートとの間に接続されたダイオードを含む。
本発明の半導体装置は、回路素子と、この回路素子に接続され、上記本発明の保護素子の構成である保護素子とを備えたものである。
上述の本発明の保護素子の構成によれば、グラウンドに電気的に接続されたソース電極と、ゲートとの間に、ダイオードが接続されているので、ゲートの電位を、グラウンドからシフトさせることができ、前述したＶｔ１の値を変えることができる。
そして、ソース電極とゲートとの間に接続されたダイオードの個数によって、ゲートの電位を変えることができるので、これに対応してＶｔ１の値を変えることができる。
そして、ソース電極とゲートとの間に接続されたダイオードの個数によって、ゲートの電位を変えることができるので、これに対応してＶｔ１の値を変えることができる。
上述の本発明の半導体装置の構成によれば、回路素子に本発明の保護素子を接続しているので、保護素子において、ソース電極とゲートとの間に接続されたダイオードの個数によって、ゲートの電位を変えて、Ｖｔ１の値を変えることができる。
上述の本発明によれば、ソース電極とゲートとの間に接続されたダイオードの個数によってＶｔ１を変えることが可能であるため、ダイオードの個数に応じてＶｔ１を３つ以上の多くの電圧値に設定することが可能になる。
そして、従来のＧＧＭＯＳ構造の保護素子と比較して、低い値のＶｔ１の保護素子を作製することも可能になる。
そして、従来のＧＧＭＯＳ構造の保護素子と比較して、低い値のＶｔ１の保護素子を作製することも可能になる。
また、本発明の保護素子は、ＭＯＳ構造にダイオードを設けた構成であるが、ダイオードはＭＯＳ構造を作製する際に作りこむことができるので、追加工程を必要とせず、一般的なＭＯＳ構造作成工程で容易に作製することができる。
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．第４の実施の形態
５．変形例
なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．第４の実施の形態
５．変形例
＜１．第１の実施の形態＞
本発明の第１の実施の形態の保護素子の概略構成図（断面図）を、図１に示す。
本実施の形態の保護素子は、図７に示したＧＧＭＯＳ構造の保護素子と同じく、ＥＳＤ（静電気放電）対策用の保護素子となるものである。
図１に示すように、半導体層（半導体基板やエピタキシャル層等）に形成されたＰＷｅｌｌ領域１１の表面部に、ｎ＋の不純物領域によって、ソース領域１２及びドレイン領域１３が形成されている。そして、ソース領域１２及びドレイン領域１３の間の半導体層の上に、ゲート絶縁膜１４を介して、ゲート１５が形成されている。
即ち、通常のＮＭＯＳトランジスタと同様の、ＮＭＯＳ構造を有している。
ソース領域１２及びドレイン領域１３には、それぞれ半導体層の表面で、電極１６が接続されている。また、電極１６の上やゲート１５以外の部分は、絶縁層１７で覆われている。
本発明の第１の実施の形態の保護素子の概略構成図（断面図）を、図１に示す。
本実施の形態の保護素子は、図７に示したＧＧＭＯＳ構造の保護素子と同じく、ＥＳＤ（静電気放電）対策用の保護素子となるものである。
図１に示すように、半導体層（半導体基板やエピタキシャル層等）に形成されたＰＷｅｌｌ領域１１の表面部に、ｎ＋の不純物領域によって、ソース領域１２及びドレイン領域１３が形成されている。そして、ソース領域１２及びドレイン領域１３の間の半導体層の上に、ゲート絶縁膜１４を介して、ゲート１５が形成されている。
即ち、通常のＮＭＯＳトランジスタと同様の、ＮＭＯＳ構造を有している。
ソース領域１２及びドレイン領域１３には、それぞれ半導体層の表面で、電極１６が接続されている。また、電極１６の上やゲート１５以外の部分は、絶縁層１７で覆われている。
本実施の形態の保護素子においては、特に、ゲート１５とソース領域１２に接続された電極（ソース電極）１６とを、図７に示した構成のように直接電気的に接続するのではなく、間に２個のダイオード２１（２１Ａ，２１Ｂ）を介して接続している。
２個のダイオード２１Ａ，２１Ｂは、いずれも順方向がゲート１５からグラウンド（接地電位）ＧＮＤに向かう向きであり、かつ、直列に接続されている。
なお、ソース領域１２に接続された電極（ソース電極）１６は、図７に示した構成と同様に、グラウンド（接地電位）ＧＮＤに直接接続されている。
２個のダイオード２１Ａ，２１Ｂは、いずれも順方向がゲート１５からグラウンド（接地電位）ＧＮＤに向かう向きであり、かつ、直列に接続されている。
なお、ソース領域１２に接続された電極（ソース電極）１６は、図７に示した構成と同様に、グラウンド（接地電位）ＧＮＤに直接接続されている。
これにより、ゲート１５の電位（図１の電位Ａと等しい）を、グラウンド（接地電位）ＧＮＤから、ダイオード２１Ａ，２１Ｂにかかる電圧の分だけ、正電位にシフトさせることができる。
このようにゲートの電位を接地電位から正電位にシフトさせることにより、先に示した図９からわかるように、Ｖｔ１を低減することができる。
このようにゲートの電位を接地電位から正電位にシフトさせることにより、先に示した図９からわかるように、Ｖｔ１を低減することができる。
さらに、本実施の形態の保護素子においては、サージ入力が入るドレイン領域１３の電極（ドレイン電極）１６と、ゲート１５との間を、抵抗２２を介して、電気的に接続している。
ドレイン電極とゲート１５との間を電気的に接続していることにより、サージ入力がゲート１５の側にも入ることになる。
また、ドレイン電極とゲート１５との間は、抵抗２２を介して接続していることにより、抵抗２２がない場合と比較して、抵抗２２による電圧降下を生じる分、サージ入力の電圧に対してゲート１５の電位（電位Ａ）を下げることができる。
なお、抵抗２２がない場合には、ダイオード２１（２１Ａ，２１Ｂ）の側の抵抗が小さくなって、ほとんどの電流が流れてしまい、ドレイン領域１３とソース領域１２との間に電流が流れず、ｓｎａｐｂａｃｋ動作をしなくなってしまう。ダイオードの数を多くして電流を流れにくくすれば、ｓｎａｐｂａｃｋ動作させることが可能となるが、抵抗２２がないと、ゲート１５とドレイン領域１３とが同じ電位になるので、図９からわかるように、Ｖｔ１が決まった値にしかならない。
ドレイン電極とゲート１５との間を電気的に接続していることにより、サージ入力がゲート１５の側にも入ることになる。
また、ドレイン電極とゲート１５との間は、抵抗２２を介して接続していることにより、抵抗２２がない場合と比較して、抵抗２２による電圧降下を生じる分、サージ入力の電圧に対してゲート１５の電位（電位Ａ）を下げることができる。
なお、抵抗２２がない場合には、ダイオード２１（２１Ａ，２１Ｂ）の側の抵抗が小さくなって、ほとんどの電流が流れてしまい、ドレイン領域１３とソース領域１２との間に電流が流れず、ｓｎａｐｂａｃｋ動作をしなくなってしまう。ダイオードの数を多くして電流を流れにくくすれば、ｓｎａｐｂａｃｋ動作させることが可能となるが、抵抗２２がないと、ゲート１５とドレイン領域１３とが同じ電位になるので、図９からわかるように、Ｖｔ１が決まった値にしかならない。
ダイオードは、Ｐ領域とＮ領域の組み合わせによる単純な構造をしており、一般に、ＭＯＳ構造を作る場合に、ダイオードも同時に作りこまれる。
抵抗も、ＭＯＳ構造を作る場合に、同時に作りこまれるのが一般的である。
即ち、本実施の形態の保護素子において、ダイオード２１（２１Ａ，２１Ｂ）及び抵抗２２は、ＮＭＯＳ構造のＰＷｅｌｌ領域１１・ソース領域１２・ドレイン領域１３が形成されている半導体層の別の部分に形成することができる。
そのため、この保護素子のＮＭＯＳ構造の部分や保護素子が設けられる回路素子の製造工程において、特別な工程を追加することなく、ダイオード２１（２１Ａ，２１Ｂ）及び抵抗２２を作製することが可能である。
特に、ダイオード２１（２１Ａ，２１Ｂ）のＰ領域とＮ領域の不純物濃度を、回路素子の不純物領域やこの保護素子のＰＷｅｌｌ領域１１やソース領域１２・ドレイン領域１３等の不純物領域のいずれかと同じ濃度とすれば、同時に形成することが可能である。
抵抗も、ＭＯＳ構造を作る場合に、同時に作りこまれるのが一般的である。
即ち、本実施の形態の保護素子において、ダイオード２１（２１Ａ，２１Ｂ）及び抵抗２２は、ＮＭＯＳ構造のＰＷｅｌｌ領域１１・ソース領域１２・ドレイン領域１３が形成されている半導体層の別の部分に形成することができる。
そのため、この保護素子のＮＭＯＳ構造の部分や保護素子が設けられる回路素子の製造工程において、特別な工程を追加することなく、ダイオード２１（２１Ａ，２１Ｂ）及び抵抗２２を作製することが可能である。
特に、ダイオード２１（２１Ａ，２１Ｂ）のＰ領域とＮ領域の不純物濃度を、回路素子の不純物領域やこの保護素子のＰＷｅｌｌ領域１１やソース領域１２・ドレイン領域１３等の不純物領域のいずれかと同じ濃度とすれば、同時に形成することが可能である。
次に、本実施の形態の保護素子の動作について説明する。
まず、サージ入力として、高い電圧が入ってくると、ＮＭＯＳ構造のドレイン領域１３及び抵抗２２に高い電圧がかかる。これにより、ダイオード２１Ａ,２１Ｂにもその閾値電圧（半導体層がシリコンの場合は０．７Ｖ程度）以上の電圧がかかり、ダイオード２１Ａ,２１Ｂが導通状態となる。
このとき、図１の電位Ａは、ダイオード２１Ａ,２１Ｂによる電位上昇分、即ち０．７Ｖ×（ダイオードの個数）となる。例えば、ダイオードが１個なら電位Ａは０．７Ｖになり、図１に示すようにダイオードが２個なら１．４Ｖに保たれる。
先に説明した図９からもわかるように、ゲート電位０Ｖからゲート電位を上げていくと、Ｖｔ１は一旦下がり、もっとゲート電位が上げると逆にＶｔ１は上昇するが、ゲート電位０ＶのときよりはＶｔ１が小さくなる。
まず、サージ入力として、高い電圧が入ってくると、ＮＭＯＳ構造のドレイン領域１３及び抵抗２２に高い電圧がかかる。これにより、ダイオード２１Ａ,２１Ｂにもその閾値電圧（半導体層がシリコンの場合は０．７Ｖ程度）以上の電圧がかかり、ダイオード２１Ａ,２１Ｂが導通状態となる。
このとき、図１の電位Ａは、ダイオード２１Ａ,２１Ｂによる電位上昇分、即ち０．７Ｖ×（ダイオードの個数）となる。例えば、ダイオードが１個なら電位Ａは０．７Ｖになり、図１に示すようにダイオードが２個なら１．４Ｖに保たれる。
先に説明した図９からもわかるように、ゲート電位０Ｖからゲート電位を上げていくと、Ｖｔ１は一旦下がり、もっとゲート電位が上げると逆にＶｔ１は上昇するが、ゲート電位０ＶのときよりはＶｔ１が小さくなる。
このように、ゲート１５とグラウンドＧＮＤとの間に接続するダイオードの個数によって、Ｖｔ１をコントロールすることができる。
単純にゲートをドレインと短絡すると、Ｖｔ１はＧＧＭＯＳより下がるが、Ｖｔ１の値はひとつに決まり、本発明のようにＶｔ１の値を制御することができない。
なお、抵抗２２の値は、ダイオード２１Ａ,２１Ｂが導通していないときの抵抗（非常に高い）より低く、かつ、ドレイン領域１３とソース領域１２との間にも電流が流れる最低限の抵抗値より高ければ、値は自由に決めて構わない。
単純にゲートをドレインと短絡すると、Ｖｔ１はＧＧＭＯＳより下がるが、Ｖｔ１の値はひとつに決まり、本発明のようにＶｔ１の値を制御することができない。
なお、抵抗２２の値は、ダイオード２１Ａ,２１Ｂが導通していないときの抵抗（非常に高い）より低く、かつ、ドレイン領域１３とソース領域１２との間にも電流が流れる最低限の抵抗値より高ければ、値は自由に決めて構わない。
ここで、ＴＣＡＤ（テクノロジーＣＡＤ）シミュレーションを用いて、本実施の形態の保護素子において、サージ入力があったときの動作予測を行った。
具体的には、図１に示すようにゲートとソースの間にダイオードを２個設けた構造と、ダイオードを１個設けた構造とで、それぞれ動作予測を行った。また、比較対象として、従来のＧＧＭＯＳ構造に対しても同様の動作予測を行った。
具体的には、図１に示すようにゲートとソースの間にダイオードを２個設けた構造と、ダイオードを１個設けた構造とで、それぞれ動作予測を行った。また、比較対象として、従来のＧＧＭＯＳ構造に対しても同様の動作予測を行った。
動作予測の結果として、それぞれの構造における、ドレイン電圧と電流（ドレイン−ソース間の電流）との関係を、図２に示す。
図２より、従来のＧＧＭＯＳ構造ではＶｔ１＝８．８Ｖであったものが、本実施の形態の構造でダイオード１個ならＶｔ１＝５．７Ｖに下がり、２個ならＶｔ１＝４．８Ｖに下がることがわかる。
即ち、ダイオードの個数によってＶｔ１の値を制御できることが確認された。
図２より、従来のＧＧＭＯＳ構造ではＶｔ１＝８．８Ｖであったものが、本実施の形態の構造でダイオード１個ならＶｔ１＝５．７Ｖに下がり、２個ならＶｔ１＝４．８Ｖに下がることがわかる。
即ち、ダイオードの個数によってＶｔ１の値を制御できることが確認された。
上述の本実施の形態の保護素子の構成によれば、ゲート１５とソース領域１２に接続された電極（ソース電極）１６とを、間に２個のダイオード２１（２１Ａ，２１Ｂ）を介して接続している。
これにより、ゲート１５の電位（電位Ａ）を、グラウンド（接地電位）ＧＮＤから正電位にシフトさせることができ、Ｖｔ１を低減することができる。
これにより、ゲート１５の電位（電位Ａ）を、グラウンド（接地電位）ＧＮＤから正電位にシフトさせることができ、Ｖｔ１を低減することができる。
そして、ダイオードの個数は、図１の２個に限らず、１個又は３個以上とすることも可能であり、ダイオードの個数によってゲート１５の電位を変えて、Ｖｔ１を変えることが可能である。
このように、ダイオードの個数によってＶｔ１を変えることが可能であるため、ダイオードの個数に応じてＶｔ１を３つ以上の多くの電圧値（例えば、図２の８．８Ｖと５．７Ｖと４．８Ｖ）に設定することが可能になる。
このように、ダイオードの個数によってＶｔ１を変えることが可能であるため、ダイオードの個数に応じてＶｔ１を３つ以上の多くの電圧値（例えば、図２の８．８Ｖと５．７Ｖと４．８Ｖ）に設定することが可能になる。
また、本実施の形態の保護素子の構成によれば、サージ入力が入るドレイン領域１３の電極（ドレイン電極）１６と、ゲート１５との間を、抵抗２２を介して、電気的に接続している。
これにより、抵抗２２による電圧降下を生じる分、サージ入力の電圧に対してゲート１５の電位（電位Ａ）を下げることができる。
これにより、抵抗２２による電圧降下を生じる分、サージ入力の電圧に対してゲート１５の電位（電位Ａ）を下げることができる。
本実施の形態の保護素子は、ＮＭＯＳ構造にダイオード２１及び抵抗２２を追加するだけであり、ダイオード２１及び抵抗２２は、ＭＯＳ構造を作製する際に作りこむことができる。
即ち、本実施の形態の保護素子は、追加工程を必要とせず、一般的なＭＯＳ構造作成工程で容易に作製することができる。
即ち、本実施の形態の保護素子は、追加工程を必要とせず、一般的なＭＯＳ構造作成工程で容易に作製することができる。
そして、本実施の形態の保護素子を用いて、保護素子を備えた半導体装置を構成することができる。
例えば、半導体装置を構成する回路素子の周囲に、本実施の形態の保護素子を配置して、サージ入力が保護素子に入力されるように構成する。
例えば、半導体装置を構成する回路素子の周囲に、本実施の形態の保護素子を配置して、サージ入力が保護素子に入力されるように構成する。
＜２．第２の実施の形態＞
図１に示した、第１の実施の形態の構成では、通常の動作状態、即ちドレイン領域１３にＶｄｄ（１．８Ｖ〜５Ｖ）程度の電圧がかかっている状態では、ダイオード２１が導通して、図１の電位Ａが０．７Ｖ×（ダイオードの個数）となる。
このとき、ＭＯＳのチャネルが開いて、電流がドレイン領域１３からソース領域１２にリークするため、その分の電力が消費される。
このリーク電流を防ぐための構成を、第２の実施の形態として以下に示す。
図１に示した、第１の実施の形態の構成では、通常の動作状態、即ちドレイン領域１３にＶｄｄ（１．８Ｖ〜５Ｖ）程度の電圧がかかっている状態では、ダイオード２１が導通して、図１の電位Ａが０．７Ｖ×（ダイオードの個数）となる。
このとき、ＭＯＳのチャネルが開いて、電流がドレイン領域１３からソース領域１２にリークするため、その分の電力が消費される。
このリーク電流を防ぐための構成を、第２の実施の形態として以下に示す。
本発明の第２の実施の形態の保護素子の概略構成図（断面図）を、図３に示す。
本実施の形態においては、特に、図１の構成のダイオード２１及び抵抗２２に、さらに、ダイオード２３と抵抗２４とを加えた構成となっている。
本実施の形態においては、特に、図１の構成のダイオード２１及び抵抗２２に、さらに、ダイオード２３と抵抗２４とを加えた構成となっている。
ダイオード２３は、順方向がダイオード２１の２個のダイオード２１Ａ，２１Ｂと同じ方向であり、かつ直列に接続された、４個のダイオード２３Ａ，２３Ｂ，２３Ｃ，２３Ｄから成り、抵抗２２とドレインとの間に設けられている。
抵抗２４は、ゲート１５とソース領域１２に接続されたソース電極１６との間に、ダイオード２１と並列に接続されている。
抵抗２４は、ゲート１５とソース領域１２に接続されたソース電極１６との間に、ダイオード２１と並列に接続されている。
なお、図３では、ダイオード２１が２個のダイオード２１Ａ，２１Ｂから成り、ダイオード２３が４個のダイオード２３Ａ，２３Ｂ，２３Ｃ，２３Ｄから成る構成となっているが、これらのダイオードの個数は、必要に応じて、他の個数とすることも可能である。
また、図３では、ダイオード２３が抵抗２２よりもサージ入力の側に設けられているが、抵抗２２がダイオード２３よりもサージ入力の側に設けられた構成とすることも可能である。
また、図３では、ダイオード２３が抵抗２２よりもサージ入力の側に設けられているが、抵抗２２がダイオード２３よりもサージ入力の側に設けられた構成とすることも可能である。
次に、本実施の形態の保護素子の動作について説明する。
通常の動作状態において、ドレイン電圧がＶｄｄ＝２．７Ｖである場合には、ダイオード２３の閾値電圧（０．７Ｖ×４個＝２．８Ｖ）よりもドレイン電圧が小さいため、ダイオード２３は導通しない。このとき、ゲート電位は０Ｖであるため、チャネルは閉じており、リーク電流は流れない。
通常の動作状態において、ドレイン電圧がＶｄｄ＝２．７Ｖである場合には、ダイオード２３の閾値電圧（０．７Ｖ×４個＝２．８Ｖ）よりもドレイン電圧が小さいため、ダイオード２３は導通しない。このとき、ゲート電位は０Ｖであるため、チャネルは閉じており、リーク電流は流れない。
これに対して、ドレイン電流がさらに上がって、ダイオード２３が導通すると、電流はダイオード２３、抵抗２２、抵抗２４、グラウンドＧＮＤのルートで流れる。このとき、電流値をＩとし、抵抗２４の抵抗値をＲ２とすると、ゲート電圧はＩ×Ｒ２に上昇する。
電流値Ｉがさらに増えると、ゲート電圧Ｉ×Ｒ２がダイオード２１を導通させる。
このときのゲート電位は、ダイオード２１を導通させる電圧、即ち図３の場合には０．７Ｖ×２個＝１．４Ｖとなる。
なお、ドレイン電圧がさらに上昇しても、ゲート電位は１．４Ｖに保たれる。
このときのゲート電位は、ダイオード２１を導通させる電圧、即ち図３の場合には０．７Ｖ×２個＝１．４Ｖとなる。
なお、ドレイン電圧がさらに上昇しても、ゲート電位は１．４Ｖに保たれる。
動作電圧が２．７Ｖ以外の電圧である場合でも、ダイオード２３の閾値電圧が動作電圧よりも大きくなるように、ダイオード２３を必要な個数のダイオードで構成すればよい。
このように、ドレインとゲート１５との間に接続したダイオード２３により、ドレイン電圧がダイオード２３の導通する電圧未満の状態では、ゲート電位が０Ｖとなる。従って、この状態においては、ドレイン領域１３とソース領域１２との間のリーク電流が流れないようにすることができる。
その他の構成は、図１に示した第１の実施の形態と同様であるので、同一符号を付して重複説明を省略する。
上述の本実施の形態の保護素子の構成によれば、ゲート１５とソース領域１２に接続された電極（ソース電極）１６とを、間に２個のダイオード２１（２１Ａ，２１Ｂ）と抵抗２４とを介して接続している。
これにより、第１の実施の形態と同様に、ゲート１５の電位（電位Ａ）を、グラウンド（接地電位）ＧＮＤから正電位にシフトさせることができ、Ｖｔ１を低減することができる。
これにより、第１の実施の形態と同様に、ゲート１５の電位（電位Ａ）を、グラウンド（接地電位）ＧＮＤから正電位にシフトさせることができ、Ｖｔ１を低減することができる。
そして、ダイオードの個数は、図２のダイオード２１の２個に限らず、１個又は３個以上とすることも可能であり、ダイオードの個数によってゲート１５の電位を変えて、Ｖｔ１を変えることが可能である。
このように、ダイオードの個数によってＶｔ１を変えることが可能であるため、ダイオードの個数に応じてＶｔ１を３つ以上の多くの電圧値に設定することが可能になる。
このように、ダイオードの個数によってＶｔ１を変えることが可能であるため、ダイオードの個数に応じてＶｔ１を３つ以上の多くの電圧値に設定することが可能になる。
また、本実施の形態の保護素子の構成によれば、サージ入力が入るドレイン領域１３の電極（ドレイン電極）１６と、ゲート１５との間を、抵抗２２及びダイオード２３（２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ）を介して、電気的に接続している。
これにより、サージ入力の電圧に対してゲート１５の電位（電位Ａ）を下げることができる。
これにより、サージ入力の電圧に対してゲート１５の電位（電位Ａ）を下げることができる。
本実施の形態の保護素子は、ＮＭＯＳ構造に、ダイオード２１，２３及び抵抗２２，２４を追加するだけであり、ダイオード２１，２３及び抵抗２２，２４は、ＭＯＳ構造を作製する際に作りこむことができる。
即ち、本実施の形態の保護素子は、追加工程を必要とせず、一般的なＭＯＳ構造作成工程で容易に作製することができる。
即ち、本実施の形態の保護素子は、追加工程を必要とせず、一般的なＭＯＳ構造作成工程で容易に作製することができる。
さらに、本実施の形態の保護素子の構成によれば、抵抗２２とサージ入力との間にダイオード２３を接続し、かつ、ダイオード２１に並列に抵抗２４を接続したことにより、ダイオード２３の閾値電圧以下の電圧では、ゲート１５の電位が０Ｖのままである。
これにより、ドレイン領域１３からソース領域１２との間のリーク電流を防いで、リーク電流による電力消費を防ぐことができる。
これにより、ドレイン領域１３からソース領域１２との間のリーク電流を防いで、リーク電流による電力消費を防ぐことができる。
そして、本実施の形態の保護素子を用いて、保護素子を備えた半導体装置を構成することができる。
例えば、半導体装置を構成する回路素子の周囲に、本実施の形態の保護素子を配置して、サージ入力が保護素子に入力されるように構成する。
例えば、半導体装置を構成する回路素子の周囲に、本実施の形態の保護素子を配置して、サージ入力が保護素子に入力されるように構成する。
＜３．第３の実施の形態＞
本発明の第３の実施の形態の保護素子の概略構成図（断面図）を、図４に示す。
一般に、ＭＯＳのドレインに高電圧がかかった場合には、ゲートの電圧も一緒に上昇する。
本実施の形態では、このことを利用して、図４に示すように、ゲート１５をドレインとは電気的に接続せず、ダイオード２１（２１Ａ，２１Ｂ）を介して、グラウンド（接地電位）ＧＮＤに接続しているだけである。
この構成としたことにより、ドレインにサージが入った場合に、ゲート１５の電位は上昇するが、ダイオード２１（２１Ａ，２１Ｂ）によって、ゲート１５の電位がクランプされ、それ以上の上昇が抑えられる。
本発明の第３の実施の形態の保護素子の概略構成図（断面図）を、図４に示す。
一般に、ＭＯＳのドレインに高電圧がかかった場合には、ゲートの電圧も一緒に上昇する。
本実施の形態では、このことを利用して、図４に示すように、ゲート１５をドレインとは電気的に接続せず、ダイオード２１（２１Ａ，２１Ｂ）を介して、グラウンド（接地電位）ＧＮＤに接続しているだけである。
この構成としたことにより、ドレインにサージが入った場合に、ゲート１５の電位は上昇するが、ダイオード２１（２１Ａ，２１Ｂ）によって、ゲート１５の電位がクランプされ、それ以上の上昇が抑えられる。
その他の構成は、図１に示した第１の実施の形態と同様であるので、同一符号を付して重複説明を省略する。
ここで、ＴＣＡＤ（テクノロジーＣＡＤ）シミュレーションを用いて、本実施の形態の保護素子において、サージ入力があったときの動作予測を行った。
具体的には、図４に示すようにゲートとソースの間にダイオードを２個設けた構造と、ダイオードを１個設けた構造と、ダイオードの個数を非常に多くして実質的にゲートオープンの状態とした構造とについて、それぞれ動作予測を行った。
具体的には、図４に示すようにゲートとソースの間にダイオードを２個設けた構造と、ダイオードを１個設けた構造と、ダイオードの個数を非常に多くして実質的にゲートオープンの状態とした構造とについて、それぞれ動作予測を行った。
動作予測の結果として、それぞれの構造における、ドレイン電圧と電流（ドレイン−ソース間の電流）との関係を、図５に示す。
図５に示すように、ダイオードの個数によってＶｔ１は変化する。そして、図２に示したようにＧＧＭＯＳ構造のＶｔ１＝８．５Ｖに対して、ダイオード１個では６．８Ｖに下がり、ダイオード２個では６．２Ｖに下がり、ゲートオープンの状態（Ｖｔ１＝５．３Ｖ）に近づく。
図５に示すように、ダイオードの個数によってＶｔ１は変化する。そして、図２に示したようにＧＧＭＯＳ構造のＶｔ１＝８．５Ｖに対して、ダイオード１個では６．８Ｖに下がり、ダイオード２個では６．２Ｖに下がり、ゲートオープンの状態（Ｖｔ１＝５．３Ｖ）に近づく。
本実施の形態の構成は、図１に示した第１の実施の形態や図３に示した第２の実施の形態の各構成と比較して、ダイオードの個数の変化によるＶｔ１の制御量は小さくなるが、同様の回路で、リーク電流が発生しないことが利点である。また、ダイオードの個数の変化によるＶｔ１の制御量が小さくなるため、Ｖｔ１を細かく制御するのにより適していると言える。
上述の本実施の形態の保護素子の構成によれば、ゲート１５とソース領域１２に接続された電極（ソース電極）１６とを、間に２個のダイオード２１（２１Ａ，２１Ｂ）を介して接続している。
これにより、第１の実施の形態と同様に、ゲート１５の電位（電位Ａ）を、グラウンド（接地電位）ＧＮＤから正電位にシフトさせることができ、Ｖｔ１を低減することができる。
これにより、第１の実施の形態と同様に、ゲート１５の電位（電位Ａ）を、グラウンド（接地電位）ＧＮＤから正電位にシフトさせることができ、Ｖｔ１を低減することができる。
そして、ダイオードの個数は、図４のダイオード２１の２個に限らず、１個又は３個以上とすることも可能であり、ダイオードの個数によってゲート１５の電位を変えて、Ｖｔ１を変えることが可能である。
このように、ダイオードの個数によってＶｔ１を変えることが可能であるため、ダイオードの個数に応じてＶｔ１を３つ以上の多くの電圧値に設定することが可能になる。
このように、ダイオードの個数によってＶｔ１を変えることが可能であるため、ダイオードの個数に応じてＶｔ１を３つ以上の多くの電圧値に設定することが可能になる。
また、本実施の形態の保護素子の構成によれば、サージ入力が入るドレイン領域１３の電極（ドレイン電極）１６と、ゲート１５との間は電気的に接続していない。
これにより、サージ入力の電圧の上昇に対応してゲート１５の電位（電位Ａ）が上昇するが、ダイオード２１によりクランプされて、ゲート１５の電位がある程度以上には上昇しない。
これにより、サージ入力の電圧の上昇に対応してゲート１５の電位（電位Ａ）が上昇するが、ダイオード２１によりクランプされて、ゲート１５の電位がある程度以上には上昇しない。
本実施の形態の保護素子は、ＮＭＯＳ構造に、ダイオード２１を追加するだけであり、ダイオード２１は、ＭＯＳ構造を作製する際に作りこむことができる。
即ち、本実施の形態の保護素子は、追加工程を必要とせず、一般的なＭＯＳ構造作成工程で容易に作製することができる。
即ち、本実施の形態の保護素子は、追加工程を必要とせず、一般的なＭＯＳ構造作成工程で容易に作製することができる。
そして、本実施の形態の保護素子を用いて、保護素子を備えた半導体装置を構成することができる。
例えば、半導体装置を構成する回路素子の周囲に、本実施の形態の保護素子を配置して、サージ入力が保護素子に入力されるように構成する。
例えば、半導体装置を構成する回路素子の周囲に、本実施の形態の保護素子を配置して、サージ入力が保護素子に入力されるように構成する。
＜４．第４の実施の形態＞
本発明の第４の実施の形態の保護素子の概略構成図（断面図）を、図６に示す。
本実施の形態では、図６に示すように、図１に示したと同じＮＭＯＳ構造を２個設けて、この２個のＮＭＯＳ構造に対して共通に、ダイオード２１及び抵抗２２を設けている。
このように、ダイオード２１及び抵抗２２が一組あれば、複数のＭＯＳゲートを制御することができる。これにより、複数個の保護素子のゲートに対してそれぞれダイオード２１及び抵抗２２の組を設けた構成と比較して、構成を簡略化できる。
本発明の第４の実施の形態の保護素子の概略構成図（断面図）を、図６に示す。
本実施の形態では、図６に示すように、図１に示したと同じＮＭＯＳ構造を２個設けて、この２個のＮＭＯＳ構造に対して共通に、ダイオード２１及び抵抗２２を設けている。
このように、ダイオード２１及び抵抗２２が一組あれば、複数のＭＯＳゲートを制御することができる。これにより、複数個の保護素子のゲートに対してそれぞれダイオード２１及び抵抗２２の組を設けた構成と比較して、構成を簡略化できる。
なお、図６では、２個のＭＯＳゲートを一組のダイオード２１及び抵抗２２で制御する構成を示しているが、一組のダイオード２１及び抵抗２２で制御するＭＯＳゲートの個数は３個以上とすることも可能である。
その他の構成は、図１に示した第１の実施の形態と同様であるので、同一符号を付して重複説明を省略する。
上述の本実施の形態の保護素子の構成によれば、ゲート１５とソース領域１２に接続された電極（ソース電極）１６とを、間に２個のダイオード２１（２１Ａ，２１Ｂ）を介して接続している。
これにより、第１の実施の形態と同様に、ゲート１５の電位（電位Ａ）を、グラウンド（接地電位）ＧＮＤから正電位にシフトさせることができ、Ｖｔ１を低減することができる。
これにより、第１の実施の形態と同様に、ゲート１５の電位（電位Ａ）を、グラウンド（接地電位）ＧＮＤから正電位にシフトさせることができ、Ｖｔ１を低減することができる。
そして、ダイオードの個数は、図６のダイオード２１の２個に限らず、１個又は３個以上とすることも可能であり、ダイオードの個数によってゲート１５の電位を変えて、Ｖｔ１を変えることが可能である。
このように、ダイオードの個数によってＶｔ１を変えることが可能であるため、ダイオードの個数に応じてＶｔ１を３つ以上の多くの電圧値に設定することが可能になる。
このように、ダイオードの個数によってＶｔ１を変えることが可能であるため、ダイオードの個数に応じてＶｔ１を３つ以上の多くの電圧値に設定することが可能になる。
また、本実施の形態の保護素子の構成によれば、サージ入力が入るドレイン領域１３の電極（ドレイン電極）１６と、ゲート１５との間を、抵抗２２を介して、電気的に接続している。
これにより、第１の実施の形態と同様に、サージ入力の電圧に対してゲート１５の電位（電位Ａ）を下げることができる。
これにより、第１の実施の形態と同様に、サージ入力の電圧に対してゲート１５の電位（電位Ａ）を下げることができる。
本実施の形態の保護素子は、ＮＭＯＳ構造に、ダイオード２１及び抵抗２２を追加するだけであり、ダイオード２１及び抵抗２２は、ＭＯＳ構造を作製する際に作りこむことができる。
即ち、本実施の形態の保護素子は、追加工程を必要とせず、一般的なＭＯＳ構造作成工程で容易に作製することができる。
即ち、本実施の形態の保護素子は、追加工程を必要とせず、一般的なＭＯＳ構造作成工程で容易に作製することができる。
そして、本実施の形態の保護素子を用いて、保護素子を備えた半導体装置を構成することができる。
例えば、半導体装置を構成する回路素子の周囲に、本実施の形態の保護素子を配置して、サージ入力が保護素子に入力されるように構成する。
例えば、半導体装置を構成する回路素子の周囲に、本実施の形態の保護素子を配置して、サージ入力が保護素子に入力されるように構成する。
図６では、ダイオード２１及び抵抗２２を、図１に示した第１の実施の形態と同様の構成としている。
これに対して、ダイオード及び抵抗を、図３に示した第２の実施の形態や図４に示した第３の実施の形態と同様の構成として、複数個のＭＯＳゲートを制御することも可能である。
これに対して、ダイオード及び抵抗を、図３に示した第２の実施の形態や図４に示した第３の実施の形態と同様の構成として、複数個のＭＯＳゲートを制御することも可能である。
＜５．変形例＞
上述の各実施の形態では、いずれもＮＭＯＳ構造に本発明を適用していたが、本発明は、ＰＭＯＳ構造にも適用することも可能である。
ＰＭＯＳ構造に適用する場合には、ゲートとソース領域との間にダイオードを設ける点は、ＮＭＯＳ構造と同じである。ただし、ＰＭＯＳ構造では、ゲートに負電圧を加える構成であるため、ゲートとソース領域との間に設けるダイオードについて、その順方向の向きをＮＭＯＳ構造の場合とは逆向き（グラウンドからゲートに向かう向き）にする。
上述の各実施の形態では、いずれもＮＭＯＳ構造に本発明を適用していたが、本発明は、ＰＭＯＳ構造にも適用することも可能である。
ＰＭＯＳ構造に適用する場合には、ゲートとソース領域との間にダイオードを設ける点は、ＮＭＯＳ構造と同じである。ただし、ＰＭＯＳ構造では、ゲートに負電圧を加える構成であるため、ゲートとソース領域との間に設けるダイオードについて、その順方向の向きをＮＭＯＳ構造の場合とは逆向き（グラウンドからゲートに向かう向き）にする。
また、回路素子に対して保護素子を接続した半導体装置において、保護素子を複数個設けて、複数個の保護素子が、互いにＶｔ１の異なる２個以上の保護素子を含む構成とすることも可能である。
この場合、Ｖｔ１の異なる２個以上の保護素子は、ダイオードの個数を変えることによって作製することが可能であり、工程の追加によってＶｔ１の異なるＭＯＳ構造を別々に作製する必要はない。そのため、時間と費用を削減することが可能である。
この場合、Ｖｔ１の異なる２個以上の保護素子は、ダイオードの個数を変えることによって作製することが可能であり、工程の追加によってＶｔ１の異なるＭＯＳ構造を別々に作製する必要はない。そのため、時間と費用を削減することが可能である。
なお、上述の各実施の形態の保護素子を用いて半導体装置を構成するときに、保護素子と半導体装置の回路素子との接続は、従来のＧＧＭＯＳ構造の保護素子と回路素子との接続と同様に行うことができる。例えば、サージ入力が入る配線の回路素子の手前に、保護素子のドレイン側を接続すればよい。
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
１１ ＰＷｅｌｌ領域、１２ ソース領域、１３ ドレイン領域、１４ ゲート絶縁膜、１５ ゲート、１６ 電極、１７ 絶縁層、２１，２１Ａ，２１Ｂ，２３，２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ ダイオード、２２，２４ 抵抗
Claims (8)
- 回路素子を保護するための保護素子であって、
半導体層に形成された、ソース領域及びドレイン領域と、
前記半導体層上にゲート絶縁膜を介して形成されたゲートと、
前記ソース領域の表面に接続され、グラウンドに電気的に接続されたソース電極と、
前記ドレイン領域の表面に接続され、サージ入力が入力されるドレイン電極と、
前記ソース電極と前記ゲートとの間に接続されたダイオードとを含む
保護素子。 - 前記ダイオードは、複数個のダイオードが順方向を同じ方向として直列に接続されている、請求項１に記載の保護素子。
- 前記ゲートと前記ドレイン電極との間に接続されている、抵抗をさらに含む、請求項１に記載の保護素子。
- 前記ダイオードに並列に接続された第２の抵抗と、前記抵抗と直列に接続された第２のダイオードとを、さらに含む請求項３に記載の保護素子。
- 複数個の前記ゲート及び前記ソース電極の組に対して、前記ダイオードが共通に接続されている、請求項１に記載の保護素子。
- 回路素子と、
前記回路素子に接続され、半導体層に形成された、ソース領域及びドレイン領域と、前記半導体層上にゲート絶縁膜を介して形成されたゲートと、前記ソース領域の表面に接続され、グラウンドに電気的に接続されたソース電極と、前記ドレイン領域の表面に接続され、サージ入力が入力されるドレイン電極と、前記ソース電極と前記ゲートとの間に接続されたダイオードとを含み、前記回路素子を保護するための保護素子とを備えた
半導体装置。 - 前記保護素子は、前記ゲートと前記ドレイン電極との間に接続されている、抵抗をさらに含む、請求項６に記載の半導体装置。
- 前記保護素子は、前記ダイオードに並列に接続された第２の抵抗と、前記抵抗と直列に接続された第２のダイオードとを、さらに含む請求項７に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011000806A JP2012142502A (ja) | 2011-01-05 | 2011-01-05 | 保護素子及び保護素子を備えた半導体装置 |
| US13/332,606 US8487381B2 (en) | 2011-01-05 | 2011-12-21 | Protection element and semiconductor device having the protection element |
| CN2011104512166A CN102593176A (zh) | 2011-01-05 | 2011-12-29 | 保护元件和具有该保护元件的半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011000806A JP2012142502A (ja) | 2011-01-05 | 2011-01-05 | 保護素子及び保護素子を備えた半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012142502A true JP2012142502A (ja) | 2012-07-26 |
| JP2012142502A5 JP2012142502A5 (ja) | 2014-01-09 |
Family
ID=46380009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011000806A Pending JP2012142502A (ja) | 2011-01-05 | 2011-01-05 | 保護素子及び保護素子を備えた半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8487381B2 (ja) |
| JP (1) | JP2012142502A (ja) |
| CN (1) | CN102593176A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150070983A1 (en) * | 2013-09-09 | 2015-03-12 | Yoshinori Kumura | Magnetic memory device |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6064249A (en) * | 1997-06-20 | 2000-05-16 | Texas Instruments Incorporated | Lateral DMOS design for ESD protection |
| JP2001077307A (ja) * | 1999-09-07 | 2001-03-23 | Nec Corp | 入力保護回路 |
| JP2004533713A (ja) * | 2001-03-16 | 2004-11-04 | サーノフ コーポレイション | 混成した超低電圧電源を備えた、高速技術のための静電放電保護構造 |
| JP2007059882A (ja) * | 2005-07-28 | 2007-03-08 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2007200987A (ja) * | 2006-01-24 | 2007-08-09 | Nec Electronics Corp | 半導体集積回路装置 |
| JP2009246351A (ja) * | 2008-03-14 | 2009-10-22 | Semiconductor Energy Lab Co Ltd | 静電保護回路、当該静電保護回路を具備する光電変換装置、及び光電変換装置を具備する電子機器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4993092B2 (ja) * | 2007-05-31 | 2012-08-08 | 富士電機株式会社 | レベルシフト回路および半導体装置 |
| JP5388632B2 (ja) * | 2008-03-14 | 2014-01-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8279566B2 (en) * | 2008-04-30 | 2012-10-02 | Freescale Semiconductor, Inc. | Multi-voltage electrostatic discharge protection |
| JP2010016177A (ja) * | 2008-07-03 | 2010-01-21 | Toshiba Corp | 静電気放電保護素子 |
-
2011
- 2011-01-05 JP JP2011000806A patent/JP2012142502A/ja active Pending
- 2011-12-21 US US13/332,606 patent/US8487381B2/en not_active Expired - Fee Related
- 2011-12-29 CN CN2011104512166A patent/CN102593176A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6064249A (en) * | 1997-06-20 | 2000-05-16 | Texas Instruments Incorporated | Lateral DMOS design for ESD protection |
| JP2001077307A (ja) * | 1999-09-07 | 2001-03-23 | Nec Corp | 入力保護回路 |
| JP2004533713A (ja) * | 2001-03-16 | 2004-11-04 | サーノフ コーポレイション | 混成した超低電圧電源を備えた、高速技術のための静電放電保護構造 |
| JP2007059882A (ja) * | 2005-07-28 | 2007-03-08 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2007200987A (ja) * | 2006-01-24 | 2007-08-09 | Nec Electronics Corp | 半導体集積回路装置 |
| JP2009246351A (ja) * | 2008-03-14 | 2009-10-22 | Semiconductor Energy Lab Co Ltd | 静電保護回路、当該静電保護回路を具備する光電変換装置、及び光電変換装置を具備する電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20120168867A1 (en) | 2012-07-05 |
| US8487381B2 (en) | 2013-07-16 |
| CN102593176A (zh) | 2012-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9478979B2 (en) | Semiconductor ESD circuit and method | |
| US7643258B2 (en) | Methods and apparatus for electrostatic discharge protection in a semiconductor circuit | |
| KR101034614B1 (ko) | 정전기 보호 회로 | |
| JP2008182239A (ja) | 静電気放電保護装置 | |
| KR20130012565A (ko) | 반도체 집적 회로 | |
| JP2007234718A (ja) | 半導体集積回路装置 | |
| US10950597B2 (en) | Electrostatic protection circuit and a semiconductor structure | |
| US11158626B2 (en) | Semiconductor integrated circuit device including an electrostatic discharge protection circuit | |
| US7729096B2 (en) | Semiconductor integrated circuit | |
| JP2006013417A (ja) | 分離電源ｅｓｄ防止回路とその集積回路 | |
| US8102002B2 (en) | System and method for isolated NMOS-based ESD clamp cell | |
| US9035363B2 (en) | JFET ESD protection circuit for low voltage applications | |
| US20100053827A1 (en) | Protection circuit | |
| JP6177939B2 (ja) | 半導体集積回路装置 | |
| JP2010129663A (ja) | 半導体装置 | |
| JP5241109B2 (ja) | 半導体集積回路装置 | |
| JP2012142502A (ja) | 保護素子及び保護素子を備えた半導体装置 | |
| JP2006313814A (ja) | 半導体装置 | |
| JP2007227697A (ja) | 半導体装置および半導体集積装置 | |
| JP2015159137A (ja) | Ｅｓｄ保護回路 | |
| JP2021022666A (ja) | 静電気保護回路 | |
| EP3518284A1 (en) | Semiconductor device and method of operation | |
| KR20150109359A (ko) | 반도체 장치 | |
| KR20110130811A (ko) | 정전기 방전 회로 | |
| JP5915246B2 (ja) | 保護回路および半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131115 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131115 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140722 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140723 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140821 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20141111 |