JP2011003863A - 半導体装置およびカメラモジュール - Google Patents

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Abstract

【課題】ゴーストや配線パターン等の写り込みを回避しつつ、高速動作を可能とする。
【解決手段】半導体装置１１は、第１面に半導体素子としての固体撮像素子１１Ａが形成された半導体基板１１１と、半導体基板１１１の第１面と反対側の第２面側に形成され、少なくとも一部に接地線を含む配線パターン１１６と、半導体基板１１１を第１面から第２面にかけて貫通し、固体撮像素子１１Ａと配線パターン１１６とを電気的に接続する貫通電極１１６ａと、半導体基板１１１の第２面と配線パターン１１６が延在する面（または層）との間に形成され、配線パターン１１６の接地線と電気的に接続されたＧＮＤプレーン１１７と、を備える。
【選択図】図２

Description

本発明は、半導体装置およびカメラモジュールに関し、特に固体撮像素子を用いた半導体装置およびカメラモジュールに関する。
近年、電子機器の小型化および軽量化に伴い、特に携帯電話機などに用いられるカメラモジュールの小型化の要求が高まってきている。それに伴い、カメラモジュールのパッケージとして、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の端子を備えたＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）構造のパッケージを採用することが多くなってきた。ＢＧＡ型の端子を備えたカメラモジュールでは、例えば、半導体基板における撮像素子が形成された面（以下、これを上面とする）と反対側の面（以下、これを裏面とする）に配線パターンを形成し、基板裏面の配線パターンと基板上面の撮像素子とを基板内または側面に形成された電極を介して電気的に接続する。これにより、撮像素子が形成された半導体基板を薄型化することができ、結果、カメラモジュールのさらなる小型化および薄型化が可能となる（例えば以下に示す特許文献１参照）。
ただし、従来技術によるカメラモジュールでは、基板裏面からの光が基板を介してこれの上面に形成された撮像素子に入射してしまい、撮像画像にゴーストが発生したり基板裏面の配線パターンが映り込んでしまったりなどの問題が発生する。このような問題を解決する技術としては、例えば基板裏面に被写体以外からの光を遮光する光反射層あるいは光吸収層を形成する技術が存在する（例えば同特許文献１参照）。
しかしながら、上記従来のような、基板上面に形成された撮像素子との電気的な接続を基板を貫通する貫通電極を用いて基板裏面に引き出す構造では、半導体基板と基板裏面の配線パターンとの間に寄生容量および寄生抵抗が発生してしまい、これにより高周波信号の波形が鈍ってしまう。このため、固体撮像素子を高速動作させることが困難になるという問題が発生する。このような問題は、例えば基板裏面に形成する遮光用の層を金属層で形成したとしても解決されるものではない。すなわち、基板裏面に金属層を形成したとしても、この金属層が電気的に浮いているため、上記のような寄生容量および寄生抵抗による問題は解決されない。
特開２００７−１８９１９８号公報
そこで本発明は、上記の問題に鑑みてなされたものであり、ゴーストや配線パターン等の写り込みを回避しつつ、高速動作が可能な半導体装置およびカメラモジュールを提供することを目的とする。
かかる目的を達成するために、本発明の一態様による半導体装置は、第１面に半導体素子が形成された半導体基板と、前記半導体基板の前記第１面と反対側の第２面側に形成され、少なくとも一部に接地線を含む配線パターンと、前記半導体基板を前記第１面から前記第２面にかけて貫通し、前記半導体素子と前記配線パターンとを電気的に接続する貫通電極と、前記半導体基板の前記第２面と前記配線パターンが延在する面との間に形成され、前記接地線と電気的に接続された金属膜と、を備えたことを特徴としている。
また、本発明の一態様によるカメラモジュールは、上記した半導体装置と、前記半導体装置の前記第１面側に配設されたレンズユニットと、前記半導体装置と前記レンズユニットとを保持する筐体と、を備えたことを特徴としている。
本発明によれば、ゴーストや配線パターン等の写り込みを回避しつつ、高速動作が可能な半導体装置およびカメラモジュールを実現することが可能となる。
図１は、本発明の実施の形態１によるカメラモジュールの概略構造を示す模式断面図である。 図２は、本発明の実施の形態１による半導体装置の概略構造を示す模式断面図である。 図３は、本発明の実施の形態１による半導体装置の概略構造を示す上視図である。 図４Ａは、本発明の実施の形態１によるカメラモジュールの製造方法を示すプロセス図である（その１）。 図４Ｂは、本発明の実施の形態１によるカメラモジュールの製造方法を示すプロセス図である（その２）。 図４Ｃは、本発明の実施の形態１によるカメラモジュールの製造方法を示すプロセス図である（その３）。 図４Ｄは、本発明の実施の形態１によるカメラモジュールの製造方法を示すプロセス図である（その４）。 図４Ｅは、本発明の実施の形態１によるカメラモジュールの製造方法を示すプロセス図である（その５）。 図４Ｆは、本発明の実施の形態１によるカメラモジュールの製造方法を示すプロセス図である（その６）。 図４Ｇは、本発明の実施の形態１によるカメラモジュールの製造方法を示すプロセス図である（その７）。 図４Ｈは、本発明の実施の形態１によるカメラモジュールの製造方法を示すプロセス図である（その８）。 図４Ｉは、本発明の実施の形態１によるカメラモジュールの製造方法を示すプロセス図である（その９）。 図４Ｊは、本発明の実施の形態１によるカメラモジュールの製造方法を示すプロセス図である（その１０）。 図４Ｋは、本発明の実施の形態１によるカメラモジュールの製造方法を示すプロセス図である（その１１）。 図４Ｌは、本発明の実施の形態１によるカメラモジュールの製造方法を示すプロセス図である（その１２）。 図５は、本発明の実施の形態１の変形例１−１による半導体装置の概略構造を示す上視図である。 図６は、本発明の実施の形態１の変形例１−２による半導体装置の概略構造を示す断面図である。 図７Ａは、本発明の実施の形態１の変形例１−３によるカメラモジュールの製造方法を示すプロセス図である（その１）。 図７Ｂは、本発明の実施の形態１の変形例１−３によるカメラモジュールの製造方法を示すプロセス図である（その２）。 図７Ｃは、本発明の実施の形態１の変形例１−３によるカメラモジュールの製造方法を示すプロセス図である（その３）。 図７Ｄは、本発明の実施の形態１の変形例１−３によるカメラモジュールの製造方法を示すプロセス図である（その４）。 図８は、本発明の実施の形態２による半導体装置の概略構造を示す上視図である。 図９は、図８に示す半導体装置の概略構造を示すＢ−Ｂ断面図である。 図１０は、本発明の実施の形態３による半導体装置の概略構造を示す上視図である。 図１１は、図１０に示す半導体装置の概略構造を示すＣ−Ｃ断面図である。
以下に添付図面を参照して、本発明の実施の形態にかかる半導体装置およびカメラモジュールを詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
＜実施の形態１＞
以下、本発明の実施の形態１に係る半導体装置およびカメラモジュールを、図面を用いて詳細に説明する。図１は、本実施の形態１によるカメラモジュール１の概略構造を示す模式断面図である。なお、図１では、半導体装置１１の半導体基板における固体撮像素子１１Ａが形成された面と垂直な面でカメラモジュール１を切断した際の断面図を示す。
図１に示すように、カメラモジュール１は、固体撮像素子１３Ａを含む半導体装置１１と、半導体装置１１における固体撮像素子１１Ａの受光面（以下、これを第１面とする）側に配設されたカバーガラス１２と、半導体装置１１に対してカバーガラス１２を固定する接着層１３と、半導体装置１１における固体撮像素子１１Ａの第１面側にカバーガラス１２を介して配設されたレンズユニット１４と、カバーガラス１２が固定された半導体装置１１とレンズユニット１４とを収納するカメラ筐体１５と、を備える。半導体装置１１における固体撮像素子１１Ａが形成された面と反対（以下、これを第２面とする）側には、外部接続端子として、半田ボール１６が実装されている。
上記において、固体撮像素子１１Ａは、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）センサやＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）センサなどで構成された半導体素子である。また、レンズユニット１４は、カメラ筐体１５の光学窓１５Ａから入射した光を固体撮像素子１１Ａの受光面に結像する１以上のレンズ１４１と、レンズ１４１を保持するレンズホルダ１４２と、を含んでなる。
次に、図２および図３を用いて、本実施の形態１による半導体装置１１を詳細に説明する。図２は、本実施の形態１による半導体装置１１の概略構造を示す模式断面図である。また、図３は、半導体装置１１の概略構造を示す上視図である。ただし、説明の都合上、図３には、半導体装置１１の一部の層を抜粋して示す。また、図２は、図３におけるＡ−Ａ断面図である。
図２に示すように、半導体装置１１は、第１面側に固体撮像素子１１Ａが形成された半導体基板１１１と、半導体基板１１１の第１面に形成されたフィルタ層１１２と、半導体基板１１１の第１面側における固体撮像素子１１Ａと対応する箇所にフィルタ層１１２を介して形成された集光用のマイクロレンズアレイ１１３と、半導体基板１１１の第１面側に形成されて固体撮像素子１１Ａと電気的に接続された電極パッド１１４と、半導体基板１１１を第１面から第２面に貫通して電極パッド１１４との電気的な接続を半導体基板１１１の第２面側まで引き出す貫通電極１１６ａと、半導体基板１１１の第２面側に形成された配線パターン１１６と、半導体基板１１１と配線パターン１１６および貫通電極１１６ａとが直接接触することを防止する絶縁膜１１５と、半導体基板１１１の第２面と配線パターン１１６が延在する面（または層）との間に形成されたＧＮＤプレーン１１７と、絶縁膜１１５を貫通して配線パターン１１６とＧＮＤプレーン１１７とを電気的に接続するＧＮＤコンタクト１１６ｂと、半導体基板１１１の配線パターン１１６が形成された第２面側を保護する絶縁樹脂製のソルダーレジスト１１８と、ソルダーレジスト１１８を介して配線パターン１１６と電気的に接触する外部接続端子としての半田ボール１６と、を備える。また、半導体装置１１上には、半導体基板１１１の第１面側に配設されたカバーガラス１２と、カバーガラス１２を半導体基板１１１に対して固定する接着層１３と、を備える。
半導体基板１１１には、例えば厚さが１００μｍ以下に薄くされたシリコン（１１１）基板を用いることができる。また、固体撮像素子１１Ａは、例えばＣＭＯＳセンサとした場合、１つの画素が１つ以上の半導体素子よりなり、この画素が２次元アレイ状に半導体基板１１１の第１面に複数配列した構成を備える。さらに、少なくとも半導体基板１１１の第１面における固体撮像素子１１Ａが形成された領域には、ＲＧＢの画素に応じたカラーフィルタやパッシベーションを含むフィルタ層１１２が形成される。なお、フィルタ層１１２は、半導体基板１１１の第１面における固体撮像素子１１Ａが形成されていない領域を覆う遮光膜を含んでもよい。
フィルタ層１１２における半導体基板１１１と反対側の面には、接着層１３を用いてカバーガラス１２が固定される。接着層１３は、固体撮像素子１１Ａが形成されていない領域と対応する領域に形成される。
半導体基板１１１の第１面側には、固体撮像素子１１Ａと電気的に接続された電極パッド１１４が形成される。電極パッド１１４には、例えば銅（Ｃｕ）膜を用いることができる。ただし、これに限定されず、チタニウム（Ｔｉ）膜や他の金属膜または合金膜もしくはそれらの積層膜など、種々の導電体膜を用いることが可能である。
この電極パッド１１４は、半導体基板１１１を貫通する貫通電極１１６ａを介して、半導体基板１１１の第２面側に形成された配線パターン１１６と電気的に接続される。すなわち、半導体基板１１１の第１面に形成された固体撮像素子１１Ａは、第１面側に形成された不図示の配線および電極パッド１１４ならびに貫通電極１１６ａを介して半導体基板１１１の第２面側に引き出されている。なお、配線パターン１１６は、信号入出力端子としての半田ボール１６と電気的に接続された信号線と、接地端子（ＧＮＤ）としての半田ボール１６と電気的に接続された接地線と、を含む。
貫通電極１１６ａは、半導体基板１１１を貫通する第１ビア（コンタクトホールともいう）Ｖ１内およびフィルタ層１１２に形成された第２ビアＶ２内に形成され、第２ビアＶ２によって露出された電極パッド１１４と電気的に接続される。第１ビアＶ１内の表面には、絶縁膜１１５が形成され、これにより貫通電極１１６ａと半導体基板１１１との直接接触が防止される。また、絶縁膜１１５は、半導体基板１１１の第２面上にも延在し、これにより、第２面側の配線パターン１１６と半導体基板１１１との直接接触が防止される。
貫通電極１１６ａと配線パターン１１６とは、例えば同一の導電層で形成される。この導電層には、例えばＴｉとＣｕとの積層膜を下地層としたＣｕ膜を用いることができる。また、その膜厚は、例えば５μｍ程度とすることができる。
配線パターン１１６が形成された半導体基板１１１の第２面側には、半田ボール１６をボールマウントする際に液状の半田を所定の箇所にセルフアラインさせると共に半導体基板１１１を熱から保護するための絶縁性のソルダーレジスト１１８が形成される。このソルダーレジスト１１８は、例えば感光性を備えたエポキシ系の絶縁樹脂を用いて形成することができる。また、ソルダーレジスト１１８には、半田ボール１６が選択的にマウントされる第４ビアＶ４が形成されている。
半導体基板１１１の第２面上、すなわち半導体基板１１１と絶縁膜１１５との間には、例えば膜厚が１００ｎｍ程度のＴｉ膜よりなるＧＮＤプレーン１１７が形成される。ただし、これに限定されず、他の金属膜または合金膜もしくはそれらの積層膜など、種々の導電体膜を用いることが可能である。このＧＮＤプレーン１１７は、図３に示すように、少なくとも固体撮像素子１１Ａを含む半導体素子が形成された第１面中の領域（素子領域）と対応する第２面中の領域ＡＲに形成される。そこで本実施の形態１では、例えば半導体基板１１１の第２面全体に亘って形成される。ただし、本実施の形態１では、少なくとも半導体基板１１１に形成された第１ビアＶ１の内部および周囲には形成されない。
また、ＧＮＤプレーン１１７は、第２面側に形成された配線パターン１１６のうちの接地線に、ＧＮＤコンタクト１１６ｂを介して電気的に接続される。ここで、ＧＮＤコンタクト１１６ｂは、例えば配線パターン１１６のうちの絶縁膜１１５内に形成された部分とすることができる。配線パターン１１６のうちの絶縁膜１１５内に形成された部分とは、ＧＮＤプレーン１１７を露出させるように絶縁膜１１５に形成された第３ビアＶ３内の部分である。ただし、これに限定されず、例えば絶縁膜１１５を貫通する電極を別途設けてもよい。なお、図３においては、第２面側に形成される配線パターン１１６のうち接地線のみを実線で示してあり、接地端子（ＧＮＤ）以外の端子に接続される信号線などの配線については点線で示してある。
このように、半導体基板１１１における配線パターン１１６が形成された側の面（第２面）全面に亘って接地された導電層を形成することで、基板自体が高抵抗であっても半導体基板１１１を確実に接地電位に保つことが可能となると共に、半導体基板１１１と配線パターン１１６との間に寄生容量や寄生抵抗が発生することを防止できる。この結果、配線パターン１１６を伝搬する高周波信号の波形が鈍ってしまうことを防止できるため、高速動作可能な半導体装置１１を実現することが可能となる。また、配線パターン１１６と半導体基板１１１との間に接地電位に保たれた導電層を配置することで、半導体素子などからの電気的ノイズが配線パターン１１６へ入力することを導電層において遮断できるので、高性能な半導体装置１１およびカメラモジュール１を実現することが可能となる。
さらに、ＧＮＤプレーン１１７には、例えば少なくとも可視光を遮光可能な膜が用いられる。ＧＮＤプレーン１１７に遮光性の膜を用いることで、半導体基板１１１の裏面（第２面）からの光が半導体基板１１１を介してこれの上面（第１面）に形成された固体撮像素子１１Ａに入射してしまうことを防止できる。このため、撮像画像にゴーストが発生したり基板裏面の配線パターンが映り込んでしまったりなどの問題の発生を回避することが可能となる。また、薄くされたシリコンからなる半導体基板１１１に、例えば半田ボール１６を介して外的な応力が加わった場合、硬くて脆いシリコンにクラックが発生しやすいが、本実施の形態１では、ＧＮＤプレーン１１７となる金属によって裏打ちされた複合体基板としているため、機械的強度が増大して信頼性の高い半導体装置１１を得ることもできる。
次に、本実施の形態１によるカメラモジュール１の製造方法を、図面と共に詳細に説明する。図４Ａ〜図４Ｌは、本実施の形態１によるカメラモジュール１の製造方法を示すプロセス図である。なお、本実施の形態１による半導体装置１１の製造方法では、１つのウエハに対して複数の半導体装置を作り込む、いわゆるＷ−ＣＳＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）技術を用いるが、以下では、説明の簡略化のため、１つのチップ（半導体装置１１）に着目する。
本製造方法では、まず、シリコンウエハなどの半導体基板１１１Ａの第１面側に固体撮像素子１１Ａを形成した後、第１面上に配線およびフィルタ層１１２、マイクロレンズアレイ１１３を順次形成することで、図４Ａに示すような断面構造を得る。なお、図４Ａにおいては、半導体基板１１１の第１面上に形成される配線のうちの電極パッド１１４を抜粋して示している。
次に、フィルタ層１１２およびマイクロレンズアレイ１１３が形成されたフィルタ層１１２上に感光性の接着剤を塗布し、これをパターニングすることで、接着層１３を形成する。なお、この接着層１３は、半導体基板１１１Ａ（１１１）に対してカバーガラス１２を固定する接着部としての機能の他に、カバーガラス１２とマイクロレンズアレイ１１３との間に空隙を確保するためのスペーサとしても機能する。カバーガラス１２とマイクロレンズアレイ１１３との間に空隙を確保することで、各マイクロレンズの集光効果が損なわれることを防止できる。続いて、半導体基板１１１Ａを裏返した状態で透明なカバーガラス１２と貼り合わせることで、図４Ｂに示すような断面構造を得る。
次に、図４Ｃに示すように、半導体基板１１１Ａを第２面側から薄型化する。この薄型化には、例えば研削とＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）とウェットエッチングとを必要に応じて組み合わせることで行うことができる。また、薄型化後の半導体基板１１１の膜厚は、略５０〜１００μｍ以下とすることが好ましい。これにより、半導体装置１１の剛性を維持しつつさらなる小型化および薄型化が可能になると共に、後述するＧＮＤプレーン１１７を介して半導体基板１１１中に蓄積した電荷を効率的に排出することができ、結果、半導体装置１１の特性を向上することが可能となる。
次に、薄型化された半導体基板１１１の第２面にフォトリソグラフィにてレジストＲ１を形成する。このレジストＲ１は、電極パッド１１４と対応する位置、すなわち第１ビアＶ１を形成する領域に開口Ａ１が形成されたパターンを備える。続いて、レジストＲ１をマスクとして用いたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）にて半導体基板１１１を第２面側からエッチングすることで、図４Ｄに示すように、半導体基板１１１を第１面から第２面にかけて貫通する第１ビアＶ１を形成する。
次に、レジストＲ１を剥離した後、第１ビアＶ１が形成された半導体基板１１１の第２面に、例えばスパッタリング法を用いてＴｉを堆積することで、図４Ｅに示すように、半導体基板１１１の第２面を覆う金属膜１１７Ａを形成する。この際、金属膜１１７Ａの膜厚は、例えば１００ｎｍ程度とすることができる。なお、堆積する金属としては、Ｔｉの他に、タンタル（Ｔａ）やＣｕやニッケル（Ｎｉ）や鉄（Ｆｅ）などを用いることもできる。ただし、金属が半導体基板１１１へ与える影響を鑑みると、ＴｉやＴａなどの半導体基板１１１へ与える影響が軽微な金属を用いることが好ましい。また、堆積する金属としてシリサイド化可能な金属を用いた場合は、半導体基板１１１と金属膜１１７Ａとの界面でシリサイド化反応を進行させることで、これらの間の電気的接続が良好なものとなるため、ＧＮＤプレーン１１７を介した半導体基板１１１からの電荷の排出をより有効に行うことが可能となる。
次に、金属膜１１７Ａで覆われた半導体基板１１１の第２面側にフォトリソグラフィにてレジストＲ２を形成する。このレジストＲ２は、第１ビアＶ１およびその周囲に開口Ａ２が形成されたパターンを備える。また、レジストＲ２形成時の位置合せ用のマークには、例えば第１ビアＶ１に形成された金属膜１１７Ａの凹形状を用いることができる。続いて、レジストＲ２をマスクとして用いたウェットエッチングまたはＲＩＥにて金属膜１１７Ａを第２面側からエッチングすることで、図４Ｆに示すように、第１ビアＶ１内および第１ビアＶ１周辺の金属膜１１７Ａを除去する。
なお、第１ビアＶ１周辺の除去部分は、少なくともレジストＲ２を形成する際の露光マージンを吸収できる程度の範囲の金属膜１１７Ａであればよい。また、露光マージンに対して十分な余裕を持って第１ビアＶ１周辺の金属膜１１７Ａを除去する場合、第１ビアＶ１を形成する以前にＧＮＤプレーン１１７を形成することも可能である。すなわち、図４Ｄに示す第１ビア形成工程と、図４Ｅ〜図４Ｆに示すＧＮＤプレーン形成工程との順序を入れ換えてもよい。この場合、半導体基板１１１の第２面が平坦であるため、金属膜パターニング用のレジストを開口する際の位置ずれが大きくなる場合があるが、上述のように十分な余裕を持って第１ビアＶ１周辺の金属膜１１７Ａを除去するため、第１ビアＶ１内部（特に第２ビアＶ２を形成する部分）にＧＮＤプレーン１１７用の金属膜１１７Ａが残存することを防止でき、結果、電極パッド１１４を介して固体撮像素子１１Ａが不要に接地されることを回避できる。なお、ＧＮＤプレーン１１７を形成した後の工程では、第１ビアＶ１周囲のＧＮＤプレーン１１７の開口を位置合せに利用することが可能である。
以上のように、半導体基板１１１の第２面にＧＮＤプレーン１１７を形成すると、次に、レジストＲ２を剥離した後、図４Ｇに示すように、ＧＮＤプレーン１１７が形成された半導体基板１１１の第２面に絶縁膜１１５Ａを成膜する。絶縁膜１１５Ａは、シリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）などの無機絶縁膜であってもよいし、絶縁樹脂などの有機絶縁膜であってもよい。例えば無機絶縁膜の場合、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などを用いて絶縁膜１１５Ａを形成することができる。また、有機絶縁膜の場合、インクジェットプリンティング技術などを用いて絶縁膜１１５Ａを形成することができる。
次に、絶縁膜１１５Ａが形成された半導体基板１１１の第２面側にフォトリソグラフィにてレジストＲ３を形成する。このレジストＲ３は、第１ビアＶ１底部に開口Ａ３が形成されたパターンを備える。また、このパターンは、後に形成される配線パターン１１６における接地線と対応する箇所に形成された開口Ａ４を含む。続いて、レジストＲ３をマスクとして用いたＲＩＥにて絶縁膜１１５Ａ（必要に応じてフィルタ層１２を含んでもよい）をエッチングすることで、図４Ｈに示すように、半導体基板１１１の第１面側に形成された電極パッド１１４を露出させる第２ビアＶ２を第１ビアＶ１底部に形成すると共に、配線パターン１１６における接地線と対応する箇所にＧＮＤプレーン１１７を露出させる第３ビアＶ３を形成する。このように、電極パッド１１４との電気的な接続を取るための第２ビアＶ２とＧＮＤプレーン１１７との電気的な接続を取るための第３ビアＶ３とを同一工程で形成することで、工程の簡略化が可能となる。
次に、レジストＲ３を剥離した後、図４Ｉに示すように、第２ビアＶ２および第３ビアＶ３が形成された半導体基板１１１の第２面に配線パターン１１６を形成する。なお、この配線パターン１１６には、第１ビアＶ１内および第２ビアＶ２内に形成される貫通電極１１６ａおよび第３ビアＶ３内に形成されるＧＮＤコンタクト１１６ｂも含まれる。貫通電極１１６ａおよびＧＮＤコンタクト１１６ｂを含む配線パターン１１６の形成は、例えば電界メッキ法を用いることができる。具体的な例としては、まず、バリアメタルとして機能するＴｉ膜とメッキ時のシード層として機能するＣｕ膜とを例えばスパッタリング法にて半導体基板１１１の第２面側全体に形成し、続いて、形成したＴｉ膜とＣｕ膜との積層膜を例えばフォトリソグラフィ工程およびエッチング工程を用いることで所定形状（配線パターン１１６と同形状）にパターニングする。次に、パターニングされたＣｕ膜をシード層とした電界メッキ法にてＣｕ膜を成長する。この際、Ｔｉ膜とＣｕ膜との積層膜をパターニングする際に用いたレジストを残しておくとよい。これにより、パターニングされた所定形状のＣｕ膜を下地層としたＣｕよりなる配線パターン１１６が形成される。
次に、電界メッキ時に用いたレジストを剥離した後、配線パターン１１６が形成された半導体基板１１１の第２面側にソルダーレジストの溶液を塗布し、これを乾燥後にフォトリソグラフィ工程およびエッチング工程にてパターニングすることで、図４Ｊに示すように、半田ボール１６をマウントする箇所に第４ビアＶ４が形成されたソルダーレジスト１１８を形成する。
次に、既存のボールマウント装置を用いることで、図４Ｋに示すように、ソルダーレジスト１１８が形成された半導体基板１１１の第２面側における所定の箇所の第４ビアＶ４に半田ボール１６を搭載する。次に、例えばダイヤモンドカッターやレーザ光を用いて半導体基板１１１をスクライブ領域ＳＲ（図３参照）に沿ってダイシングすることで、図４Ｌに示すように、半導体ウエハに２次元アレイ状に形成された半導体装置１１を個片化する。その後、個片化された半導体装置１１をレンズユニット１４と共にカメラ筐体１５に嵌め込むことで、図１に示すような断面構造を備えたカメラモジュール１が製造される。
以上のように、本実施の形態１による半導体装置１１は、第１面に半導体素子としての固体撮像素子１１Ａが形成された半導体基板１１１と、半導体基板１１１の第１面と反対側の第２面側に形成され、少なくとも一部に接地線を含む配線パターン１１６と、半導体基板１１１を第１面から第２面にかけて貫通し、固体撮像素子１１Ａと配線パターン１１６とを電気的に接続する貫通電極１１６ａと、半導体基板１１１の第２面と配線パターン１１６が延在する面（または層）との間に形成され、半導体基板１１１および配線パターン１１６の接地線と電気的に接続されたＧＮＤプレーン１１７と、を備えている。すなわち、本実施の形態１では、半導体基板１１１と配線パターン１１６との間に遮光膜として機能する接地電位のＧＮＤプレーン１１７を介在させている。このため、半導体基板１１１と配線パターン１１６との容量結合を抑制しつつ、半導体基板１１１の裏面（第２面）からの光が半導体基板１１１を介してこれの上面（第１面）に形成された固体撮像素子１１Ａに入射してしまうことを防止できる。この結果、ゴーストや配線パターン等の写り込みを回避しつつ、高速動作が可能な半導体装置１１およびカメラモジュール１を実現することが可能となる。
（変形例１−１）
また、上記実施の形態１では、ＧＮＤプレーン１１７をフォトリソグラフィにてパターニングする際の露光に用いる位置合せ用マークに、第１ビアＶ１部分の形状を利用した。ただし、例えば図５に示すように、ＧＮＤプレーン１１７（金属膜１１７Ａ）に位置合せ用の開口１１７ａを設けてもよい。以下、この場合を本実施の形態１の変形例１−１として、図面を用いて詳細に説明する。
図５は、本変形例１−１による半導体装置１１−１の概略構造を示す上視図である。ただし、説明の都合上、図５には、半導体装置１１−１の一部の層を抜粋して示す。図５に示すように、本変形例１−１による半導体装置１１−１は、半導体基板１１１において不図示の位置合せ用マークが設けられた位置と対応するＧＮＤプレーン１１７の所定の領域に、下層の絶縁膜１１５を露出させる開口１１７ａが形成されている。
上述したように、半導体素子である固体撮像素子１１Ａは、個片化後の半導体基板１１１の第１面における外縁から所定距離内側の素子領域に形成される。本変形例１−１では、ＧＮＤプレーン１１７における半導体基板１１１の第２面側から見て素子領域と対応する領域ＡＲの書栄の領域に開口１１７ａを形成する。例えば、開口１１７ａを、半導体装置１１−１を個片化する際の切断部分であるダイシングライン上に形成する。これにより、配線パターン１１６と半導体基板１１１との容量結合が増加することを回避しつつ、半導体基板１１１に設けられた位置合せ用のマークを露光時に利用することが可能となる。
この開口１１７ａは、例えば金属膜１１７Ａを形成する際にリフトオフ法を用いることによって形成される。すなわち、本変形例１−１では、半導体基板１１１の第２面に金属膜１１７Ａを成膜する前に個片化時に切断されるスクライブ領域ＳＲ上にフォトリソグラフィ法にてレジストを形成しておく。その後、レジストが形成された半導体基板１１１の第２面に例えばスパッタリング法を用いてＴｉなどの金属を堆積することで金属膜１１７Ａを形成し、続いてレジストをアセトンなどの剥離液を用いて除去することで、レジスト上の金属膜１１７Ａの一部を一緒に除去（リフトオフ）する。これにより、スクライブ領域ＳＲ上に開口１１７ａが形成される。
また、本変形例１−１のように、ＧＮＤプレーン１１７へパターニングする前の金属膜１１７Ａに開口１１７ａを形成しておくことで、この開口１１７ａに基づいて露光時の位置合せを正確に行うことが可能となるため、金属膜１１７ＡをＧＮＤプレーン１１７へパターニングする際の第１ビアＶ１周囲の露光マージンを小さくすることが可能となる。なお、他の構成、製造方法および効果は、上記実施の形態と同様であるため、ここでは詳細な説明を省略する。
（変形例１−２）
また、上記実施の形態１では、第１ビアＶ１内の金属膜１１７Ａを除去した。すなわち、第１ビアＶ１内にはＧＮＤプレーン１１７が延在しない構成となっていた。ただし、例えば図６に示すように、ＧＮＤプレーン１１７が第１ビアＶ１内の側面にまで延在していてもよい。言い換えれば、ＧＮＤプレーン１１７が、第１ビアＶ１内の側面に形成されたビア内ＧＮＤプレーン１１７ｂを含んでもよい。以下、この場合を本実施の形態１の変形例１−２として、図面を用いて詳細に説明する。
図６は、本変形例１−２による半導体装置１１−２の概略構造を示す断面図である。なお、説明の都合上、図６では、図３おける線Ａ−Ａと対応する部分の半導体装置１１−２の断面を示す。図６に示すように、本変形例１−２による半導体装置１１−２は、半導体基板１１１の第２面から第１ビアＶ１の側面にまで延在するＧＮＤプレーン１１７およびビア内ＧＮＤプレーン１１７ｂを備える。これにより、第１ビアＶ１内の貫通電極１１６ａと半導体基板１１１とが容量結合することを防止でき、結果、半導体装置１１−２の特性をより向上することが可能となる。
なお、本変形例１−２においても、上記変形例１−１と同様に、スクライブ領域ＳＲのＧＮＤプレーン１１７に開口１１７ａを形成するとよい。また、他の構成、製造方法および効果は、上記実施の形態またはその変形例と同様であるため、ここでは詳細な説明を省略する。
（変形例１−３）
また、上記した実施の形態およびその変形例では、金属膜１１７ＡからＧＮＤプレーン１１７へのパターニングにフォトリソグラフィ工程およびエッチング工程を用いていた。ただし、これに限定されず、例えばリフトオフ法を用いてＧＮＤプレーン１１７を形成することも可能である。以下、この場合を本実施の形態１の変形例１−３として、図面を用いて詳細に説明する。ただし、上記した実施の形態１と同様の工程については、それを引用することで、その詳細な説明を省略する。
図７Ａ〜図７Ｄは、本変形例１−３によるカメラモジュール１の製造方法を示すプロセス図である。本製造方法では、まず、上記において図４Ａ〜図４Ｃを用いて説明した工程と同様の工程を経ることで、固体撮像素子１１Ａ、フィルタ層１１２、マイクロレンズアレイ１１３および電極パッド１１４が形成された半導体基板１１１Ａを第２面側から薄型化する。なお、半導体基板１１１には、接着層１３を用いてカバーガラス１２が貼り合わされている。
次に、図７Ａに示すように、薄型化された半導体基板１１１の第２面にフォトリソグラフィにてレジストＲ２１を形成する。このレジストＲ２１は、ＧＮＤプレーン１１７のパターン形状をポジとしたネガのパターン形状を有している。すなわち、レジストＲ２１は、少なくとも第１ビアＶ１を形成する領域に形成される。ただし、本変形例１−３では、レジストＲ２１が、半導体基板１１１の第２面を基準として、いわゆる逆テーパ形状の断面を備えていることが好ましい。この逆テーパ形状は、例えば露光時の焦点深度や露光光量を調整することで実現可能である。
次に、レジストＲ２１が形成された半導体基板１１１の第２面に例えばスパッタリング法を用いてＴｉを堆積することで、図７Ｂに示すように、半導体基板１１１の第２面上とレジストＲ２１上面上とに金属膜１１７Ｂを形成する。続いて、例えばアセトンなどの剥離液を用いてレジストＲ２１を除去する。これにより、レジストＲ２１上の金属膜１１７ＢがレジストＲ２１と共に除去され（リフトオフ）、結果、図７Ｃに示すように、半導体基板１１１の第２面にパターニングされたＧＮＤプレーン１１７が残る。この際、レジストＲ２１の断面形状を逆テーパ形状としておくことで、ＧＮＤプレーン１１７の端部をテーパ形状とすることができる。これにより、半導体装置１１の動作時にＧＮＤプレーン１１７の端部に電界が集中することを防止でき、結果、半導体装置１１の耐圧特性を含む電気的特性を向上することが可能となる。
次に、ＧＮＤプレーン１１７が形成された半導体基板１１１の第２面にフォトリソグラフィにてレジストＲ２２を形成する。このレジストＲ２２は、上記実施の形態１において図４Ｄを用いて説明したレジストＲ１と同様に、電極パッド１１４と対応する位置、すなわち第１ビアＶ１を形成する領域に開口Ａ２２が形成されたパターンを備える。続いて、レジストＲ２２をマスクとして用いたＲＩＥにて半導体基板１１１を第２面側からエッチングすることで、図７Ｄに示すように、半導体基板１１１を第１面から第２面にかけて貫通する第１ビアＶ１を形成する。
続いて、上記において図４Ｅ〜図４Ｈを用いて説明した工程と同様の工程を経ることで、フィルタ層１１２に第２ビアＶ２を形成すると共に、第３ビアＶ３が形成された絶縁膜１１５、貫通電極１１６ａおよびＧＮＤコンタクト１１６ｂを含む配線パターン１１６、ソルダーレジスト１１８および半田ボール１６が形成された半導体基板１１１を個片化する。その後、上記実施の形態１と同様に、個片化された半導体装置１１をレンズユニット１４と共にカメラ筐体１５に嵌め込むことで、図１に示すような断面構造を備えたカメラモジュール１が製造される。
以上のように、本変形例１−３では、半導体基板１１１の第２面を金属膜１１７Ｂで覆う前に、ＧＮＤプレーン１１７をパターニングするためのレジストＲ２１を形成するため、露光時の位置合わせを容易且つ正確に行うことが可能となる。この結果、より半導体基板１１１の第２面におけるより広い範囲を覆うようにＧＮＤプレーン１１７を形成することが可能となるため、半導体装置１１の特性をより向上させることが可能となる。
なお、他の構成、製造方法および効果は、上記した実施の形態またはその変形例と同様であるため、ここでは詳細な説明を省略する。
＜実施の形態２＞
次に、本実施の形態２に係る半導体装置およびカメラモジュールを、図面を用いて詳細に説明する。以下の説明において、上記した実施の形態またはその変形例と同様の構成については、同一の符号を付し、その重複する説明を省略する。
図８は、本実施の形態２による半導体装置２１の概略構造を示す上視図である。図９は、図８に示す半導体装置２１の概略構造を示すＢ−Ｂ断面図である。ただし、説明の都合上、図９では、半導体装置２１の一部の層を抜粋して示す。
図８および図９に示すように、半導体装置２１におけるＧＮＤプレーン２１７は、個片化時にダイシングされる面と第２面とが形成する辺から所定距離の幅を備えたスクライブ領域ＳＲには形成されない。言い換えれば、ＧＮＤプレーン２１７は、個片化後の半導体基板１１１の第２面周囲の辺から所定距離隔てた領域ＡＲ内を覆うように形成されている。
このような構成とすることで、本実施の形態２では、ダイシング時にＧＮＤプレーン２１７が剥がれてしまうことを回避できる。この結果、ＧＮＤプレーンの剥がれによるリーク電流の発生や装置特性の劣化を防止することが可能となる。なお、他の構成、製造方法および効果は、上述した実施の形態またはその変形例と同様であるため、ここでは詳細な説明を省略する。
＜実施の形態３＞
次に、本実施の形態３に係る半導体装置およびカメラモジュールを、図面を用いて詳細に説明する。以下の説明において、上記した実施の形態またはその変形例と同様の構成については、同一の符号を付し、その重複する説明を省略する。
図１０は、本実施の形態３による半導体装置３１の概略構造を示す上視図である。図１１は、図１０に示す半導体装置３１の概略構造を示すＣ−Ｃ断面図である。ただし、説明の都合上、図１１では、半導体装置３１の一部の層を抜粋して示す。
図１０および図１１に示すように、半導体装置３１におけるＧＮＤプレーン３１７は、半導体基板１１１の第２面と個片化時にダイシングされる面とが形成する辺から所定距離隔てた領域ＡＲ内であって、領域ＡＲの端にライン状に配列された第１ビアＶ１の第２面の中心寄りの端を結ぶ線よりも内側の領域を覆うように形成される。または、ＧＮＤプレーン３１７は、個片化時にダイシングされるスクライブ領域ＳＲおよび複数の配列した第１ビアＶ１を囲む帯状のビア配列領域ＶＲには形成されない。
このように本実施の形態３では、貫通電極１１６ａが半導体基板１１１の第２面周囲の辺のうちのいずれか１つ以上の辺に近接して配列しており、ＧＮＤプレーン３１７が、半導体基板１１１の第２面側から見て配列する貫通電極１１６ａの第２面の中心側の端を結んだ線よりも内側の領域に形成されている。これにより、本実施の形態３では、ダイシング時にＧＮＤプレーン３１７が剥がれてしまうことを回避できると共に、ＧＮＤプレーン３１７のパターニング形状を簡略化することが可能となるため、半導体装置３１の設計の容易化および製造の簡略化が可能となる。なお、他の構成、製造方法および効果は、上述した実施の形態またはその変形例と同様であるため、ここでは詳細な説明を省略する。
また、上記実施の形態およびその変形例は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、仕様等に応じて種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施の形態が可能であることは上記記載から自明である。例えば各実施の形態に対して適宜例示した変形例は、他の実施の形態に対して適用することも可能であることは言うまでもない。
１ カメラモジュール、１１，１１−１，１１−２，２１，３１ 半導体装置、１１Ａ 固体撮像素子、１２ カバーガラス、１３ 接着層、１４ レンズユニット、１５ カメラ筐体、１５Ａ 光学窓、１６ 半田ボール、１１１，１１１Ａ 半導体基板、１１２ フィルタ層、１１３ マイクロレンズアレイ、１１４ 電極パッド、１１５，１１５Ａ 絶縁膜、１１６ 配線パターン、１１６ａ 貫通電極、１１６ｂ ＧＮＤコンタクト、１１７，２１７，３１７ ＧＮＤプレーン、１１７Ａ，１１７Ｂ 金属膜、１１７ａ 開口、１１７ｂ ビア内ＧＮＤプレーン、１１８ ソルダーレジスト、１４１ レンズ、１４２ レンズホルダ、Ａ１，Ａ２，Ａ３，Ａ４，Ａ２２ 開口、ＡＲ 領域、Ｒ１，Ｒ２，Ｒ３，Ｒ２１，Ｒ２２ レジスト、ＳＲ スクライブ領域、Ｖ１ 第１ビア、Ｖ２ 第２ビア、Ｖ３ 第３ビア、Ｖ４ 第４ビア、ＶＲ ビア配列領域

Claims (5)

  1. 第１面に半導体素子が形成された半導体基板と、
    前記半導体基板の前記第１面と反対側の第２面側に形成され、少なくとも一部に接地線を含む配線パターンと、
    前記半導体基板を前記第１面から前記第２面にかけて貫通し、前記半導体素子と前記配線パターンとを電気的に接続する貫通電極と、
    前記半導体基板の前記第２面と前記配線パターンが延在する面との間に形成され、前記接地線と電気的に接続された金属膜と、
    を備えたことを特徴とする半導体装置。
  2. 前記貫通電極は、前記半導体基板を貫通するコンタクトホール内に形成され、
    前記金属膜は、前記コンタクトホール内の側面にまで延在していることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体素子は、前記第１面における外縁から所定距離内側の領域に形成され、
    前記金属膜は、前記第２面側から見て前記領域と対応する領域以外に開口が形成されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記金属膜は、前記半導体基板における前記第２面周囲の辺から所定距離隔てた領域内を覆うように形成されていることを特徴とする請求項１または２に記載の半導体装置。
  5. 請求項１〜４のいずれか一つに記載の半導体装置と、
    前記半導体装置の前記第１面側に配設されたレンズユニットと、
    前記半導体装置と前記レンズユニットとを保持する筐体と、
    を備えたことを特徴とするカメラモジュール。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013099266A1 (ja) * 2011-12-28 2013-07-04 株式会社ニコン 撮像装置
WO2013103136A1 (ja) 2012-01-06 2013-07-11 凸版印刷株式会社 半導体装置およびその製造方法
JP2015103787A (ja) * 2013-11-28 2015-06-04 凸版印刷株式会社 固体撮像装置及びその製造方法
JP2015135938A (ja) * 2013-12-19 2015-07-27 ソニー株式会社 半導体装置、半導体装置の製造方法、及び電子機器
JP2016001759A (ja) * 2015-09-16 2016-01-07 凸版印刷株式会社 半導体装置
KR20180061295A (ko) * 2015-10-28 2018-06-07 차이나 와퍼 레벨 씨에스피 씨오., 엘티디. 이미지 감지 칩 패키징 구조 및 패키징 방법
JP2018535549A (ja) * 2015-10-28 2018-11-29 蘇州晶方半導体科技股▲分▼有限公司Ｃｈｉｎａ Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｓｐ Ｃｏ．， Ｌｔｄ． 画像検知チップ実装構造および実装方法
JP2019009464A (ja) * 2015-08-10 2019-01-17 大日本印刷株式会社 インターポーザ基板

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5498684B2 (ja) * 2008-11-07 2014-05-21 ラピスセミコンダクタ株式会社 半導体モジュール及びその製造方法
US8314498B2 (en) * 2010-09-10 2012-11-20 Aptina Imaging Corporation Isolated bond pad with conductive via interconnect
JP5958732B2 (ja) * 2011-03-11 2016-08-02 ソニー株式会社 半導体装置、製造方法、および電子機器
US8890191B2 (en) * 2011-06-30 2014-11-18 Chuan-Jin Shiu Chip package and method for forming the same
JP2013041878A (ja) * 2011-08-11 2013-02-28 Sony Corp 撮像装置およびカメラモジュール
FR2985088B1 (fr) * 2011-12-23 2015-04-17 Commissariat Energie Atomique Via tsv dote d'une structure de liberation de contraintes et son procede de fabrication
EP2889901B1 (en) * 2013-12-27 2021-02-03 ams AG Semiconductor device with through-substrate via and corresponding method
KR102214512B1 (ko) * 2014-07-04 2021-02-09 삼성전자 주식회사 인쇄회로기판 및 이를 이용한 반도체 패키지
US9778191B2 (en) * 2016-02-05 2017-10-03 Personal Genomics, Inc. Optical sensing module
US10475834B1 (en) * 2017-10-06 2019-11-12 Facebook Technologies, Llc Apparatuses, systems, and methods for disrupting light at a back-side of an image sensor array
JP2019160847A (ja) * 2018-03-07 2019-09-19 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置および固体撮像素子
US10880462B2 (en) * 2019-01-30 2020-12-29 Audio Technology Switzerland S.A. Miniature video recorder
CN111968955B (zh) * 2020-08-27 2021-10-12 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
CN116682837B (zh) * 2023-08-02 2023-10-24 武汉楚兴技术有限公司 一种半导体结构及其制备方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249632A (ja) * 2002-02-22 2003-09-05 Sony Corp 固体撮像素子およびその製造方法
JP2004304605A (ja) * 2003-03-31 2004-10-28 Mitsumi Electric Co Ltd 小型カメラモジュール
JP2006019653A (ja) * 2004-07-05 2006-01-19 Sony Corp 固体撮像装置
JP2006032497A (ja) * 2004-07-13 2006-02-02 Sony Corp 固体撮像素子と固体撮像装置、固体撮像素子の製造方法
JP2008251713A (ja) * 2007-03-29 2008-10-16 Oki Electric Ind Co Ltd 半導体光センサ
JP2008270573A (ja) * 2007-04-20 2008-11-06 Sanyo Electric Co Ltd 半導体装置
JP2009010288A (ja) * 2007-06-29 2009-01-15 Sanyo Electric Co Ltd 半導体装置
JP2009099591A (ja) * 2007-10-12 2009-05-07 Toshiba Corp 固体撮像素子及びその製造方法
JP2010267736A (ja) * 2009-05-13 2010-11-25 Panasonic Corp 固体撮像素子

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005235860A (ja) * 2004-02-17 2005-09-02 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2006228837A (ja) * 2005-02-15 2006-08-31 Sharp Corp 半導体装置及びその製造方法
US7576361B2 (en) * 2005-08-03 2009-08-18 Aptina Imaging Corporation Backside silicon wafer design reducing image artifacts from infrared radiation
CN100502022C (zh) * 2005-12-15 2009-06-17 三洋电机株式会社 半导体装置
JP2007165696A (ja) * 2005-12-15 2007-06-28 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2008288243A (ja) * 2007-05-15 2008-11-27 Sony Corp 固体撮像装置とその製造方法および撮像装置
JP4799543B2 (ja) * 2007-12-27 2011-10-26 株式会社東芝 半導体パッケージ及びカメラモジュール
KR20090108233A (ko) * 2008-04-11 2009-10-15 삼성전자주식회사 카메라 모듈의 제조 방법, 이에 의해 제작된 카메라 모듈및 상기 카메라 모듈을 포함하는 전자 시스템
JP5198150B2 (ja) * 2008-05-29 2013-05-15 株式会社東芝 固体撮像装置
KR100982270B1 (ko) * 2008-08-08 2010-09-15 삼성전기주식회사 카메라 모듈 및 이의 제조 방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249632A (ja) * 2002-02-22 2003-09-05 Sony Corp 固体撮像素子およびその製造方法
JP2004304605A (ja) * 2003-03-31 2004-10-28 Mitsumi Electric Co Ltd 小型カメラモジュール
JP2006019653A (ja) * 2004-07-05 2006-01-19 Sony Corp 固体撮像装置
JP2006032497A (ja) * 2004-07-13 2006-02-02 Sony Corp 固体撮像素子と固体撮像装置、固体撮像素子の製造方法
JP2008251713A (ja) * 2007-03-29 2008-10-16 Oki Electric Ind Co Ltd 半導体光センサ
JP2008270573A (ja) * 2007-04-20 2008-11-06 Sanyo Electric Co Ltd 半導体装置
JP2009010288A (ja) * 2007-06-29 2009-01-15 Sanyo Electric Co Ltd 半導体装置
JP2009099591A (ja) * 2007-10-12 2009-05-07 Toshiba Corp 固体撮像素子及びその製造方法
JP2010267736A (ja) * 2009-05-13 2010-11-25 Panasonic Corp 固体撮像素子

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2013099266A1 (ja) * 2011-12-28 2015-04-30 株式会社ニコン 撮像装置
WO2013099266A1 (ja) * 2011-12-28 2013-07-04 株式会社ニコン 撮像装置
US9520322B2 (en) 2012-01-06 2016-12-13 Toppan Printing Co., Ltd. Semiconductor device and method for manufacturing same
WO2013103136A1 (ja) 2012-01-06 2013-07-11 凸版印刷株式会社 半導体装置およびその製造方法
JP2013140916A (ja) * 2012-01-06 2013-07-18 Toppan Printing Co Ltd 半導体装置及びその製造方法
KR20140099316A (ko) 2012-01-06 2014-08-11 도판 인사츠 가부시키가이샤 반도체 장치 및 그 제조 방법
JP2015103787A (ja) * 2013-11-28 2015-06-04 凸版印刷株式会社 固体撮像装置及びその製造方法
JP2015135938A (ja) * 2013-12-19 2015-07-27 ソニー株式会社 半導体装置、半導体装置の製造方法、及び電子機器
JP2019009464A (ja) * 2015-08-10 2019-01-17 大日本印刷株式会社 インターポーザ基板
US10681256B2 (en) 2015-08-10 2020-06-09 Dai Nippon Printing Co., Ltd. Image sensor module including a light-transmissive interposer substrate having a through-hole
US11153471B2 (en) 2015-08-10 2021-10-19 Dai Nippon Printing Co., Ltd. Through-hole electrode substrate
JP2016001759A (ja) * 2015-09-16 2016-01-07 凸版印刷株式会社 半導体装置
KR20180061295A (ko) * 2015-10-28 2018-06-07 차이나 와퍼 레벨 씨에스피 씨오., 엘티디. 이미지 감지 칩 패키징 구조 및 패키징 방법
JP2018531519A (ja) * 2015-10-28 2018-10-25 チャイナ ウェイファー レベル シーエスピー カンパニー リミテッド イメージセンシングチップのパッケージ構造とパッケージング方法
JP2018535549A (ja) * 2015-10-28 2018-11-29 蘇州晶方半導体科技股▲分▼有限公司Ｃｈｉｎａ Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｓｐ Ｃｏ．， Ｌｔｄ． 画像検知チップ実装構造および実装方法
US10541262B2 (en) 2015-10-28 2020-01-21 China Wafer Level Csp Co., Ltd. Image sensing chip packaging structure and packaging method
KR102103393B1 (ko) * 2015-10-28 2020-04-22 차이나 와퍼 레벨 씨에스피 씨오., 엘티디. 이미지 감지 칩 패키징 구조 및 패키징 방법

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