JP4972907B2 - ドットクロック再生回路 - Google Patents
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Description
さらに、前記クロック逓倍手段より出力されるクロック信号が前記A/D変換手段と前記位相周波数比較手段に接続される構成であるクロック再生回路において、前記位相周波数比較手段により検出された周波数比較結果によって前記発振手段が制御される構成としたものである。
図1に本願発明によるドットクロック再生回路の構成図を示す。
次に、第1のタイミングに後続する第2のタイミングにおいて、前述の第1のタイミングの動作と同様の処理が行われ、第2の発振制御信号(これを106(2)とする)、第2の周波数(これをf2とする)の第2のクロック信号(これを107(f2)と呼ぶ)が得られる。
図8に本願第2の発明によるドットクロック再生回路のブロック図を示す。図8において、101〜107はすでに述べたとおりであるので、説明は省略する。801はローパスフィルタ(以後LPFと記載する)である。ローパスフィルタの動作はすでに述べたとおりであるので、説明は省略する。
102 A/D変換手段
103 位相周波数比較手段
104 発振手段
105 クロック逓倍手段
106 発振制御信号
107 クロック信号
108 クロック信号出力端子
109 設定値入力端子
Claims (5)
- 同期信号をA/D変換するA/D変換手段と、
前記A/D変換手段の出力と後述するドットクロック信号との周波数比較を行い発振制御信号を生成する位相周波数比較手段と、
前記位相周波数比較手段の出力である発振制御信号に基づいて出力周波数を変化させるクロック信号を生成する発振手段と、
所定の周波数逓倍率を備え前記発振手段の出力であるクロック信号に基づいて、より高い周波数のドットクロック信号を生成するPLLと、
を有するドットクロック再生回路。 - 同期信号の高周波成分を除去するLPFと、
前記LPFの出力をA/D変換するA/D変換手段と、
前記A/D変換手段の出力と後述するドットクロック信号との周波数比較を行い発振制御信号を生成する位相周波数比較手段と、
前記位相周波数比較手段の出力である発振制御信号に基づいて出力周波数を変化させるクロック信号を生成する発振手段と、
所定の周波数逓倍率を備え前記発振手段の出力であるクロック信号に基づいて、より高い周波数のドットクロック信号を生成するPLLと、
を有するドットクロック再生回路。 - 前記PLLの周波数逓倍率は、1より大きく100以下であることを特徴とする請求項1乃至2の何れかに記載のドットクロック再生回路。
- 前記位相周波数比較手段は、前記同期信号と前記ドットクロック信号との位相調整を行う位相調整回路を備えることを特徴とする請求項1乃至2の何れかに記載のドットクロック再生回路。
- 前記位相調整回路は、加算器とリミッタを含むことを特徴とする請求項4に記載のドットクロック再生回路。
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