JP2003023352A - クロック再生回路 - Google Patents

Abstract

(57)【要約】 【課題】 クロック再生部に悪影響を与えることなく周
波数同期を行うことができるクロック再生回路を提供す
る。 【解決手段】 クロック再生回路は、クロック再生手段
（１〜８）と、周波数検出手段（９〜１４）とを備え、
周波数同期をとるための周波数検出にエッジ係数器１１
を用いることにより、デジタル制御発信器（ＤＣＯ）８
とエッジ計数器１１により得られるエラー出力が積分さ
れない０次エラーとなり、再生クロックに位相シフトが
発生した場合においても、単発で周波数エラーを発生す
るだけであり、継続的にエラーを発生しないようにす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、デジタル
記録装置に適用されるクロック再生回路に関するもので
ある。

【０００２】

【従来の技術】図８は、従来のクロック再生回路の構成
を示すブロック図である。まず、クロック再生部の構成
を示す。図８において、データ信号入力Ｄｉは、ＡＤ変
換器１に入力され、ＡＤ変換器１の出力は、再生データ
出力として位相比較器２に入力される。位相比較器２の
出力は、乗算器３と乗算器４に入力される。乗算器４の
出力は、加算器５に入力され、加算器５の出力は、積分
器６に入力される。積分器６の出力は、加算器１６に入
力される。乗算器３の出力と、加算器１６の出力は、加
算器７に入力される。加算器７の出力は、ＤＣＯ（Ｄｉ
ｇｉｔａｌ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔ
ｏｒ）８に入力される。そして、ＤＣＯ８の出力は、再
生クロック出力ＣＬｏとしてＡＤ変換器１、位相比較器
２、積分器６、位相比較器１１、分周器１４の動作クロ
ックとして入力される。

【０００３】次に、周波数同期部の構成を示す。図８に
おいて、基準クロック入力ＣＬｉは、分周器１５の動作
クロックとして入力される。分周器１５の分周出力は、
位相比較器１１の基準信号として入力される。分周器１
４の出力は、位相比較器１１の比較信号として入力され
る。位相比較器１１の位相比較結果出力は、乗算器１２
と乗算器１３に入力される。乗算器１２の出力は、加算
器１６に入力される。乗算器１３の出力は、加算器５に
入力される。

【０００４】このように構成された従来のクロック再生
回路は、以下の動作をする。上述した基準クロック入力
ＣＬｉは、水晶などの精度の高い基準クロックを有して
いて、ＤＣＯ８で所望の周波数を得るために、その基準
クロックと所望の周波数の最大公約数（整数値）となる
周波数に、分周器１４と分周器１５を用いて分周し、そ
の２つの分周信号を位相比較器１１にて位相比較するこ
とにより、ＰＬＬ（フェーズ・ロックト・ループ）回路
を構成し、このＰＬＬ回路を用いて周波数同期を得るよ
うにしていた。

【０００５】

【発明が解決しようとする課題】しかし、上述した従来
のクロック再生回路では、図９Ａに示す位相比較器１１
の基準入力に対して、図９Ｂに示す位相比較器１１の比
較入力に示すように位相シフトＰｓが発生した場合に
は、その位相シフトＰｓ分のエラーがシフト発生後にも
図９Ｃに示す位相比較器１１の出力にも残り、この位相
シフトＰｓを完全に元に戻すように上述したＰＬＬ回路
の周波数同期ループが働いてしまうという不都合があっ
た。

【０００６】実際には、データ信号入力自体に位相シフ
トが発生し、それに応じてＤＣＯ８で生成する再生クロ
ックに位相シフトが発生することは、頻繁に発生するの
で、このような状態においては、周波数同期ループがク
ロック再生ループに悪影響を与えてしまうという不都合
があった。

【０００７】そこで、本発明は、かかる点に鑑みてなさ
れたものであり、クロック再生部に悪影響を与えること
なく周波数同期を行うことができるクロック再生回路を
提供することを課題とする。

【０００８】

【課題を解決するための手段】本発明のクロック再生回
路は、デジタル記録装置内の機能であって、デジタル記
録した記録媒体から増幅器を用いて抽出したデータ信号
が入力されると共に周波数が一定な基準クロックが入力
され、データ信号の入力からクロックを再生する再生回
路において、適用される。

【０００９】本発明のクロック再生回路は、特に、デー
タ信号入力から再生クロックを生成するクロック再生手
段と、既知のデータ信号の周波数に、再生クロックの発
振器の発振周波数を、基準クロック入力を基に所望の周
波数に周波数同期をとる周波数同期手段とを有して構成
される。

【００１０】従って本発明によれば、以下の作用をす
る。周波数同期をとるための周波数検出にエッジ計数手
段を用いることにより、デジタル制御発信器とエッジ計
数器により得られるエラー出力が積分されない０次エラ
ーとなり、再生クロックに位相シフトが発生した場合に
おいても、単発で周波数エラーを発生するだけであり、
継続的にエラーを発生しないようにする。従って、デー
タ信号とクロックの再生を行うクロック再生部に影響を
与えることなく周波数同期を行うことができる。

【００１１】

【発明の実施の形態】以下に、本発明の実施の形態を説
明する。本実施の形態のクロック再生回路は、データ信
号入力に対して同期がとれたクロックを再生する回路に
おいて、周波数同期ループを付加し、そこで用いる周波
数検出器にエッジ計数回路を用いたことにより、データ
信号入力の位相シフトによって発振器に位相シフトが発
生した場合に、それによる周波数検出エラーを引きずら
ず、悪影響無く周波数同期をとることができるものであ
る。

【００１２】まず、第１のクロック再生回路について説
明する。第１のクロック再生回路は、データ信号入力か
ら再生クロックを生成するクロック再生部と、既知のデ
ータ信号の周波数に、上記再生クロックの発振器の発振
周波数を、基準クロック入力を基に所望の周波数に周波
数同期をとる周波数同期部とを有して構成される。

【００１３】図１は、第１のクロック再生回路の構成を
示すブロック図である。まず、クロック再生部の構成を
示す。図１において、データ信号入力Ｄｉは、ＡＤ変換
器１に入力され、ＡＤ変換器１の出力は、再生データ出
力として位相比較器２に入力される。位相比較器２の出
力は、乗算器３と乗算器４に入力される。乗算器４の出
力は、加算器５に入力され、加算器５の出力は、積分器
６に入力される。乗算器３の出力と、積分器６の出力
は、加算器７に入力される。加算器７の出力は、ＤＣＯ
（ＤｉｇｉｔａｌＣｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌ
ａｔｏｒ）８に入力される。そして、ＤＣＯ８の出力
は、再生クロック出力ＣＬｏとしてＡＤ変換器１、位相
比較器２、積分器６、後述するエッジ計数器１１および
Ｎ分周器１４（Ｎは整数）の動作クロックとして入力さ
れる。

【００１４】次に、周波数同期部の構成を示す。図１に
おいて、分周比分子設定値入力Ｎｉは、アキュムレータ
９の加算器９−１に入力される。基準クロック入力ＣＬ
ｉは、アキュムレータ９の動作クロックとしてラッチ９
−２に入力される。アキュムレータ９の出力は、デコー
ダ１０に入力される。デコーダ１０の出力は、エッジ計
数器１１に入力される。エッジ計数器１１の出力は、減
算器１２のプラス側に入力される。減算器１２のマイナ
ス側には、固定値「Ｍ」（Ｍは自然数）が入力される。
減算器１２の出力は、乗算器１３に入力される。乗算器
１３の出力は、加算器５に入力される。Ｎ分周器１４の
出力は、エッジ計数器１１に入力される。

【００１５】このように構成された第１のクロック再生
回路の動作を、以下に説明する。まず、クロック再生部
の動作を説明する。図２Ａに示すようにデータ信号入力
Ｄｉは、磁気記録媒体からデジタルデータを等化再生し
た信号が入力される。ここで、デジタルデータのデータ
レートは既知とする。

【００１６】データ信号は、ＡＤ変換器１で図２に示す
ように再生クロックタイミングでデジタル信号に変換さ
れ、再生データ出力Ｄｏとして出力される。また、再生
データ出力Ｄｏは、位相比較器２に入力される。

【００１７】位相比較器２では、入力される再生データ
値から、データ信号入力とサンプルタイミングの位相エ
ラーを出力する。位相エラーは乗算器３および乗算器４
に入力される。

【００１８】乗算器３では、位相エラーに係数を乗算
し、その出力は比例項として出力される。乗算器４で
は、位相エラーに係数を乗算し、その出力は、加算器５
を経て、積分器６で積分され、その出力は、積分項とし
て出力される。

【００１９】ここで、クロック再生部の帰還ループの安
定のため、乗算器４の係数は、乗算器３の係数よりも小
さい値に設定する。乗算器３の出力である比例項と、積
分器６の出力である積分項は、加算器７で加算されて、
ＤＣＯ８へ周波数制御信号として供給される。

【００２０】ＤＣＯ８では、入力された周波数制御信号
に応じた周波数のクロックを再生クロックとして出力す
る。ここで、ＤＣＯ８は、周波数制御信号が大きい値ほ
ど、高い周波数で発振するものとする。この再生クロッ
クでデータ信号入力をサンプリングすることにより、帰
還ループが形成され、入力データに位相同期がとれた再
生クロックを生成する。

【００２１】次に、周波数同期部の動作を説明する。分
周比分子設定値入力Ｎｉは、基準クロックの分周比の分
子を設定する値であり、分母は、アキュムレータ９のフ
ルカウント値になる。

【００２２】例えば、アキュムレータ９が、３ビット
（フルカウント値が「８」）である場合、分周比分子設
定値を「２」にすれば、アキュムレータ９は４分周器と
して機能する。

【００２３】分周比の設定値は、エッジ計数器１１にお
いて、エッジを正確に計数するため、必要十分に低い周
波数になるように設定する。例えば、ＤＣＯ８の最低発
振周波数が１０ＭＨｚで、基準クロックが１０ＭＨｚで
あった場合、分周比は１／２よりも小さい値を選択する
必要がある。

【００２４】以下、説明の簡単化のため、具体的な値を
設定する。ＤＣＯ８の所望の発振周波数を４０ＭＨｚ、
基準クロック周波数を１０ＭＨｚ、アキュムレータ９の
ビット数を「２」、分周比分子設定値入力Ｎｉを「１」
（アキュムレータ９は４分周器として機能）、Ｎ分周器
１４のＮの値を「１６」とする。

【００２５】アキュムレータ９は、図３Ｂに示す基準ク
ロックを分周し、図３Ａに示すような出力になる。アキ
ュムレータ９の出力はデコーダ１０に入力される。デコ
ーダ１０は、図４に示すデコード表に従い、図５Ｃに示
す基準クロックに従って入力をエッジ情報に変換して図
５Ａまたは図５Ｂに示すような出力信号を出力する。

【００２６】デコーダ１０の出力は、エッジ計数器１１
に入力される。エッジ計数器１１では、Ｎ分周器１４の
出力パルス期間ごとに、デコーダ１０から入力される信
号のエッジ数を係数し、周波数情報として出力する。

【００２７】エッジの計数値は、ＤＣＯ８の発振周波数
が、所望の周波数よりも高い場合には小さくなり、反対
に、所望の周波数よりも低い場合には大きくなる。

【００２８】ここで、定常的に周波数同期がとれた状態
で、再生クロックに位相シフトが発生した場合について
説明すると、図５Ｅに示すように、エッジ計数器１１
は、図５Ｄに示すＮ分周器１４の出力間隔において位相
シフトＰｓが発生した時にのみ単発で異常となるエッジ
計数値を出力し、その後は正常なエッジ計数値を出力す
る。

【００２９】エッジ計数器１１の出力は、減算器１２に
よって、固定値Ｍが減算される。このＭの値は、ＤＣＯ
８の発振周波数が所望の周波数で発振していた場合にエ
ッジ計数器１１にて計数される値であり、本例の場合に
は「４」になる。

【００３０】減算器１２の出力は、乗算器１３で係数を
乗算され、加算器５を経て、周波数エラーとして積分器
６で積分される。ここで、乗算器１３の係数は、クロッ
ク再生部のループゲインと周波数同期部のループゲイン
を比較して、周波数同期部のループゲインの方が小さく
なるように設定する。

【００３１】周波数同期部は、ＤＣＯ８の発振周波数
が、所望の周波数より高い場合には、ＤＣＯ８の発振周
波数を低くするように動作し、反対に、ＤＣＯ８の発振
周波数が、所望の周波数よりも低い場合には、ＤＣＯ８
の発振周波数を高くするように動作するので、所望の周
波数に周波数同期がとれる。

【００３２】上述した本実施の形態によると、周波数同
期をとるための周波数検出にエッジ計数手段を用いるこ
とにより、「ＤＣＯ＋エッジ計数」により得られるエラ
ー出力が積分されない０次エラーとなり、再生クロック
に位相シフトが発生した場合においても、単発で周波数
エラーを発生するだけであり、継続的にエラーを発生し
ないようにすることができる。従って、データ信号とク
ロックの再生を行うクロック再生部に影響を与えること
なく周波数同期を行うことができる。

【００３３】次に、第２のクロック再生回路について説
明する。第２のクロック再生回路は、上述した第１のク
ロック再生回路と同様に、データ信号入力から再生クロ
ックを生成するクロック再生部と、既知のデータ信号の
周波数に、上記再生クロックの発振器の発振周波数を、
基準クロック入力を基に所望の周波数に周波数同期をと
る周波数同期部とを有して構成され、これに加えて、実
際のデータ信号入力の周波数と、基準クロックの周波数
の絶対周波数誤差が存在する系において、その誤差を吸
収する機能を設けたものである。

【００３４】図６は、第２のクロック再生回路の構成を
示すブロック図である。図６において、図１に示した第
１のクロック再生回路と共通する部分には同一の符号を
付して、その説明を省略し、異なる部分について説明す
る。位相比較器２の出力は、ロック判定器１５に入力さ
れる。ＤＣＯ８の再生クロック出力ＣＬｏは、ロック判
定器１５に動作クロックとして入力される。ロック判定
器１５のロック判定出力は、スイッチ１６に制御信号と
して入力される。

【００３５】乗算器１３の出力は、スイッチ１６に入力
される。スイッチ１６の出力は、積分器１７に入力され
る。基準クロック入力ＣＬｉは、積分器１７に動作クロ
ックとして入力される。

【００３６】積分器１７の出力は、乗算器１８に入力さ
れる。乗算器１８の出力は、加算器１９に入力される。
分周比分子設定値入力Ｎｉは、加算器１９に入力され
る。加算器１９の出力は、アキュムレータ９に入力され
る。

【００３７】このように構成された第２のクロック再生
回路の動作を、以下に説明する。ここでは、第１のクロ
ック再生回路に追加される動作について説明する。ま
ず、第１のクロック再生回路と同様に、説明の簡単化の
ため具体的な値を設定する。

【００３８】ＤＣＯ８の所望の発振周波数を４０ＭＨ
ｚ、基準クロック周波数を１０ＭＨｚ、アキュムレータ
９による基本分周数を「４」、Ｎ分周器１４のＮの値を
「１６」とする。

【００３９】ロック判定器１５では、位相比較器２の位
相エラー出力でロック判定を行い、ロック判定信号を出
力する。

【００４０】スイッチ１６では、周波数同期部で検出さ
れた周波数エラーを乗算器１３の出力から導入する。ロ
ック判定信号が「ロック」であれば、その周波数エラー
を積分器１７に供給し、ロック判定信号が「アンロッ
ク」であれば、積分器１７には「０（エラーなし）」を
供給する。

【００４１】積分器１７は、入力された周波数エラーを
積分する。つまり、データ信号入力Ｄｉに対してロック
している状態で出力される周波数エラーは、データ信号
入力Ｄｉの基準周波数と、基準クロック入力の基準周波
数の絶対誤差であり、積分器１７は、その誤差の積分器
として機能する。

【００４２】積分器１７の出力は、乗算器１８で係数を
乗算され、減算器１９にマイナス値として入力される。
分周比分子設定値入力Ｎｉは、ＤＣＯ８の発振周波数を
変えずに、その周波数エラーをゼロにするためには、基
準クロックの分周比を大きくする補完をすればよい。

【００４３】従って、乗算器１８の出力を分周比分子設
定値入力Ｎｉから引くことで、基準クロックの分周比を
大きくする。反対に、周波数エラーがマイナスの場合、
ＤＣＯ８の発振周波数を変えずに、その周波数エラーを
ゼロにするためには、基準クロックの分周比を小さくす
ればよい。従って、乗算器１８の出力を分周比分子設定
値入力Ｎｉに足すことで、基準クロックの分周比を小さ
くする。

【００４４】例えば、この分周比の調整の分解能を１％
以下にするためには、分周比分子設定値Ｎｉを１００以
上にする必要があるので、分母となるアキュムレータ９
のフルカウント数も、４×１００以上の値が必要であ
り、２の乗算で選択すると４×１２８＝５１２（９ビッ
ト）が選択され、この場合、分周比分子設定入力Ｎｉ
は、「１２８」となり、従って、１／１２８≒０．７８
％の分解能となる。

【００４５】ここで、乗算器１８の係数は、絶対周波数
誤差の補完を行う帰還ループゲインが、周波数同期を行
う帰還ループゲインよりも小さくなるように選択する。

【００４６】上述した本実施の形態によると、クロック
再生部が、データ信号入力にロックしている状態で、周
波数同期部で検出される周波数エラーを積分し、その積
分出力により基準クロックの分周比を調整し、周波数エ
ラーがゼロになるように帰還をかけることにより、デー
タ信号入力の基準周波数と、基準クロックの基準周波数
の間にある絶対周波数誤差を補完することができる。従
って、データ信号入力と基準クロック入力の基準周波数
に絶対周波数誤差があっても、周波数同期部は、データ
信号入力に対して、正確に周波数同期をとることができ
る。

【００４７】次に、第３のクロック再生回路について説
明する。第３のクロック再生回路は、上述した第１のク
ロック再生回路と同様に、データ信号入力から再生クロ
ックを生成するクロック再生部と、既知のデータ信号の
周波数の前後に、上記再生クロックの発振器の発振周波
数を、基準クロック入力を基に周波数制限をかける周波
数リミッタ部とを有して構成される。

【００４８】第３のクロック再生回路は、特に、第１、
第２のクロック再生回路のように、ＤＣＯの発振周波数
を一定の周波数に同期をかけるのではなく、一定の周波
数範囲内で発振するように周波数リミットをかけるよう
に構成したものである。

【００４９】図７は、第３のクロック再生回路の構成を
示すブロック図である。図７において、図１に示した第
１のクロック再生回路と共通する部分には同一の符号を
付して、その説明を省略し、異なる部分について説明す
る。

【００５０】以下に、基準クロックを基に再生クロック
を生成する発振器の周波数を一定範囲内に制限する周波
数リミッタ部の構成を示す。

【００５１】まず、周波数上限リミッタ側を示す。分周
比分子設定中心値入力Ｎｃは、加算器２０ａに入力され
る。分周比分子設定範囲入力Ｎｌは、加算器２０ａに入
力される。加算器２０ａの出力は、アキュムレータ９ａ
に入力される。アキュムレータ９ａの出力は、デコーダ
１０ａに入力される。デコーダ１０ａの出力は、エッジ
計数器１１ａに入力される。

【００５２】エッジ計数器１１ａの出力は、減算器１２
ａにプラス側の値として入力される。減算器１２ａのマ
イナス側入力には、固定値「Ｍ」（Ｍは自然数）が入力
される。減算器１２ａの出力は、リミッタ付き積分器２
１ａとスイッチ２２ａに入力される。リミッタ付き積分
器２１ａの出力は、スイッチ２２ａの制御信号として入
力される。

【００５３】スイッチ２２ａの残りの入力は、「０」が
入力される。スイッチ２２ａの出力は、乗算器１３ａに
入力される。乗算器１３ａの出力は、加算器２３に入力
される。加算器２３の出力は、加算器５に入力される。

【００５４】次に、周波数下限リミッタ側を示す。分周
比分子設定中心値入力Ｎｃは、減算器２０ｂのプラス側
に入力される。分周比分子設定範囲入力Ｎｌは、減算器
２０ｂのマイナス側に入力される。減算器２０ｂの出力
は、アキュムレータ９ｂに入力される。アキュムレータ
９ｂの出力は、デコーダ１０ｂに入力される。デコーダ
１０ｂの出力は、エッジ計数器１１ｂに入力される。

【００５５】エッジ計数器１１ｂの出力は、減算器１２
ｂにプラス側の値として入力される。減算器１２ｂのマ
イナス側入力には、固定値「Ｍ」（Ｍは自然数）が入力
される。減算器１２ｂの出力は、リミッタ付き積分器２
１ｂとスイッチ２２ｂに入力される。リミッタ付き積分
器２１ｂの出力は、スイッチ２２ｂの制御信号として入
力される。

【００５６】スイッチ２２ｂの残りの入力は、「０」が
入力される。スイッチ２２ｂの出力は、乗算器１３ｂに
入力される。乗算器１３ｂの出力は、加算器２３に入力
される。

【００５７】その他に、基準クロック入力ＣＬｉは、ア
キュムレータ９ａおよびアキュムレータ９ｂの動作クロ
ックとして入力される。ＤＣＯ８の再生クロック出力Ｃ
Ｌｏは、エッジ計数器１１ａ、リミッタ付き積分器２１
ａ、エッジ計数器１１ｂ、リミッタ付き積分器２１ｂの
動作クロックとして入力される。

【００５８】また、Ｎ分周器１４の出力は、エッジ計数
器１１ａ、エッジ計数器１１ｂ、リミッタ付き積分器２
１ｂ、リミッタ付き積分器２１ｂに入力される。

【００５９】このように構成された第３のクロック再生
回路の動作を、以下に説明する。ここでは、データ信号
とクロックの再生を行うブロックの動作は第１のクロッ
ク再生回路と同様でありその説明を省略し、第１のクロ
ック再生回路と異なる部分の動作について説明する。

【００６０】まず、第１のクロック再生回路と同様に、
説明の簡単化のため具体的な値を設定する。ＤＣＯ８の
所望の発振周波数を４０ＭＨｚ、基準クロック周波数を
１０ＭＨｚ、アキュムレータ９による基本分周数を
「４」、Ｎ分周器１４のＮの値を「１６」とする。

【００６１】以下に、基準クロックを基に再生クロック
の周波数を一定範囲内に制限する周波数リミッタ部の動
作を示す。

【００６２】まず、周波数上限リミッタ側を示す。アキ
ュムレータ９ａでは、分周比分子設定中心値入力Ｎｃと
分周比分子設定範囲入力Ｎｌを加算した値を分子として
加算器９ａ−１に入力し、アキュムレータ９ａのフルカ
ウント値を分母とした分周比でラッチ９ａ−２で基準ク
ロックＣＬｉを分周する。この場合、分周比分子設定中
心値入力Ｎｃだけの場合よりも、分周比が小さくなる。

【００６３】アキュムレータ９ａの出力は、デコーダ１
０ａに入力される。デコーダ１０ａでは、図４に示した
デコード表に従い、入力信号をエッジ情報に変換する。
エッジ計数器１１ａでは、Ｎ分周器１４の出力パルス期
間ごとに、デコーダ１０ａから入力される信号のエッジ
数を計数し、周波数情報として出力する。

【００６４】エッジ計数器１１ａの出力は、減算器１２
ａによって、固定値Ｍが減算される。このＭの値は、Ｄ
ＣＯ８の発振周波数が所望の周波数で発振し、分周比分
子設定中心値Ｎｃのみアキュムレータ９ａに入力したと
仮定した場合に計数されるであろう値であり、本例の場
合には「４」になる。

【００６５】実際には、アキュムレータ９ａでの基準ク
ロックの分周比は小さくなっているので、ＤＣＯ８の発
振周波数が、所望の周波数で発振している場合には、エ
ッジ計数値は４よりも大きくなるので、定常状態で、減
算器１２ａの出力には、プラスの値が出力される。

【００６６】減算器１２ａの出力は、リミッタ付き積分
器２１ａにて積分される。リミッタ付き積分器２１ａの
リミット値は、正負で同じ値を持ち、減算器１２ａの出
力のふらつきを吸収できる値を選択する。スイッチ２２
ａでは、リミッタ付き積分器２１ａの出力が、マイナス
であれば、減算器１２ａの出力を乗算器１３ａに渡し、
リミッタ付き積分器２１ａの出力が、プラスであれば、
「０」を乗算器１３ａに渡す。

【００６７】具体的には、ＤＣＯ８の発振周波数が、分
周比分子設定範囲入力Ｎｌの範囲外でかつ高ければ、リ
ミッタ付き積分器２１ａの出力はマイナスになり、それ
以外ではプラスになる。

【００６８】リミッタ付き積分器２１ａの出力がマイナ
スの場合、減算器１２ａの出力は、平均してマイナス値
になっており、この値が、乗算器１３ａ、加算器２３、
加算器５を経て積分器６に入力されることにより、ＤＣ
Ｏ８の発振周波数を低くする方向に帰還がかかる。

【００６９】次に、周波数下限リミッタ側を示す。アキ
ュムレータ９ｂでは、分周比分子設定中心値入力Ｎｃか
ら分周比分子設定範囲入力Ｎｌを減算した値を分子とし
て加算器９ｂ−１に入力し、アキュムレータ９ｂのフル
カウント値を分母とした分周比でラッチ９ｂ−２で基準
クロックＣＬｉを分周する。この場合、分周比分子設定
中心値入力Ｎｃだけの場合よりも、分周比が大きくな
る。

【００７０】アキュムレータ９ｂの出力は、デコーダ１
０ｂに入力される。デコーダ１０ｂでは、図４に示した
デコード表に従い、入力信号をエッジ情報に変換する。
エッジ計数器１１ｂでは、Ｎ分周器１４の出力パルス期
間ごとに、デコーダ１０ｂから入力される信号のエッジ
数を計数し、周波数情報として出力する。

【００７１】エッジ計数器１１ｂの出力は、減算器１２
ｂによって、固定値Ｍが減算される。このＭの値は、Ｄ
ＣＯ８の発振周波数が所望の周波数で発振し、分周比分
子設定中心値Ｎｃのみアキュムレータ９ｂに入力したと
仮定した場合に計数されるであろう値であり、本例の場
合には「４」になる。

【００７２】実際には、アキュムレータ９ｂでの基準ク
ロックの分周比は大きくなっているので、ＤＣＯ８の発
振周波数が、所望の周波数で発振している場合には、エ
ッジ計数値は４よりも小さくなるので、定常状態で、減
算器１２ｂの出力には、マイナスの値が出力される。

【００７３】減算器１２ｂの出力は、リミッタ付き積分
器２１ｂにて積分される。リミッタ付き積分器２１ｂの
リミット値は、正負で同じ値を持ち、減算器１２ｂの出
力のふらつきを吸収できる値を選択する。スイッチ２２
ｂでは、リミッタ付き積分器２１ｂの出力が、プラスで
あれば、減算器１２ｂの出力を乗算器１３ｂに渡し、リ
ミッタ付き積分器２１ｂの出力が、マイナスであれば、
「０」を乗算器１３ｂに渡す。

【００７４】具体的には、ＤＣＯ８の発振周波数が、分
周比分子設定範囲入力Ｎｌの範囲外でかつ低ければ、リ
ミッタ付き積分器２１ｂの出力はプラスになり、それ以
外ではマイナスになる。

【００７５】リミッタ付き積分器２１ｂの出力がプラス
の場合、減算器１２ｂの出力は、平均してプラス値にな
っており、この値が、乗算器１３ｂ、加算器２３、加算
器５を経て積分器６に入力されることにより、ＤＣＯ８
の発振周波数を高くする方向に帰還がかかる。

【００７６】ここで乗算器１３ａ、乗算器１３ｂの係数
は、クロック再生部の帰還ループゲインよりも周波数リ
ミッタ部の帰還ループゲインの方が大きくなるように選
択する。

【００７７】上述した本実施の形態によれば、分周比分
子設定中心値入力および分周比分子設定範囲入力によ
り、ＤＣＯ８の発振周波数の制限範囲を自由に設定で
き、ＤＣＯ８の発振周波数がデータ信号入力にロック
し、そのロック周波数が設定する周波数制限範囲内であ
れば、クロック再生部の帰還ループに対して、周波数リ
ミッタ部は何も影響を与えないので、自由にクロック再
生ができる。

【００７８】データ信号入力に正規の信号が入力されな
い場合に、ＤＣＯ８の発振周波数が外れていても、周波
数制限範囲内にＤＣＯ８の発振周波数を留めておくこと
で、正規のデータ信号入力が回復した後に速やかにロッ
クすることができる。

【００７９】なお、上述した本実施の形態では、クロッ
ク再生回路はデジタル記録装置内のものとして説明した
が、これに限らず、他のデジタル信号処理装置に適用し
ても良いことはいうまでもない。

【００８０】

【発明の効果】この発明のクロック再生回路は、デジタ
ル記録装置内の機能であって、デジタル記録した記録媒
体から増幅器を用いて抽出したデータ信号が入力される
と共に周波数が一定な基準クロックが入力され、データ
信号入力から再生クロックを生成するクロック再生手段
と、既知のデータ信号の周波数に、再生クロックの発振
器の発振周波数を、基準クロック入力を基に所望の周波
数に周波数同期をとる周波数同期手段とを備えるので、
データ信号入力の位相シフトによって発振器に位相シフ
トが発生した場合に、それによる周波数検出エラーを引
きずらず、悪影響無く周波数同期をとることができると
いう効果を奏する。

【００８１】また、この発明のクロック再生回路は、上
述において、クロック再生手段は、データ信号の入力か
らクロックを再生する再生回路において、データ信号を
再生クロックによってアナログ／デジタル変換するＡ／
Ｄ変換器と、Ａ／Ｄ変換器の出力から、再生クロックに
よって位相比較を行う位相比較器と、位相比較器の位相
エラー出力に第１の係数をかける第１の乗算器と、位相
比較器の位相エラー出力に第２の係数をかける第２の乗
算器と、第２の乗算器の出力と、周波数エラーを出力す
る第３の乗算器の出力を加算する第１の加算器と、第１
の加算器の出力を積分する積分器と、第１の乗算器の出
力と、積分器の出力を加算する第２の加算器と、第２の
加算器の出力により、発振周波数が制御され、その出力
が再生クロックとなるデジタル制御発振器とから構成さ
れ、周波数同期手段は、デジタル制御発振器の出力であ
る再生クロックを分周する分周器と、分周比分子設定値
入力によって、分周比を設定でき、分周比で基準クロッ
クを分周するアキュムレータと、アキュムレータ出力
を、エッジ情報に変換するデコーダと、デコーダ出力
を、再生クロックでサンプリングし、分周期間のエッジ
数を計数するエッジ計数器と、エッジ計数出力から、固
定値を差し引く減算器と、減算器の出力に係数をかける
第３の乗算器とから構成されるので、周波数同期をとる
ための周波数検出にエッジ計数手段を用いることによ
り、デジタル制御発信器とエッジ計数器により得られる
エラー出力が積分されない０次エラーとなり、再生クロ
ックに位相シフトが発生した場合においても、単発で周
波数エラーを発生するだけであり、継続的にエラーを発
生しないようにすることができる。従って、データ信号
とクロックの再生を行うクロック再生部に影響を与える
ことなく周波数同期を行うことができるという効果を奏
する。

【００８２】また、この発明のクロック再生回路は、上
述において、相比較器の出力によってデータ信号入力に
再生クロックがロックしているか否かを判定するロック
判定器と、ロック判定器の判定結果がロックであれば、
第３の乗算器の出力を積分し、アンロックであれば積分
しない第２の積分器と、第２の積分器の出力に係数をか
ける第４の乗算器と、分周比分子設定値入力から第４の
乗算結果を差し引く第２の減算器とから構成され、デー
タ信号入力にデジタル制御発振器がロックしている状態
での、周波数検出手段の出力がゼロになる帰還ループを
設けたので、クロック再生部が、データ信号入力にロッ
クしている状態で、周波数同期部で検出される周波数エ
ラーを積分し、その積分出力により基準クロックの分周
比を調整し、周波数エラーがゼロになるように帰還をか
けることにより、データ信号入力の基準周波数と、基準
クロックの基準周波数の間にある絶対周波数誤差を補完
することができる。従って、データ信号入力と基準クロ
ック入力の基準周波数に絶対周波数誤差があっても、周
波数同期部は、データ信号入力に対して、正確に周波数
同期をとることができるという効果を奏する。

【００８３】また、この発明のクロック再生回路は、上
述において、クロック再生手段と、これに加えて、デジ
タル制御発振器の出力である再生クロックを分周する分
周器と、分周比分子設定中心値入力と分周比分子設定範
囲入力の加算値によって、分周比を設定でき、設定され
た分周比で基準クロックを分周する第１のアキュムレー
タと、第１のアキュムレータ出力を、エッジ情報に変換
する第１のデコーダと、第１のデコーダ出力を、再生ク
ロックでサンプリングし、分周器の分周期間のエッジ数
を計数する第１のエッジ計数器と、第１のエッジ計数出
力から、固定値を差し引く第１の減算器と、第１の減算
器の出力を積分し、かつその積分値をリミットする第１
のリミッタ付き積分器と、第１のリミッタ付き積分器の
出力が負であれば第１の減算器の出力をそのまま出力と
し、正であればゼロを出力する第１のスイッチと、第１
のスイッチの出力に係数をかける第４の乗算器と、さら
に、分周比設定中心値入力から上記分周比分子設定範囲
入力を減算した値によって、分周比を設定でき、分周比
で基準クロックを分周する第２のアキュムレータと、第
２のアキュムレータ出力を、エッジ情報に変換する第２
のデコーダと、第２のデコーダ出力を、再生クロックで
サンプリングし、分周器の分周期間のエッジ数を計数す
る第２のエッジ計数器と、第２のエッジ係数器出力か
ら、固定値を差し引く第２の減算器と、第２の減算器の
出力を積分し、かつその積分値をリミットする第２のリ
ミッタ付き積分器と、第２のリミッタ付き積分器の出力
が正であれば第２の減算器の出力をそのまま出力し、負
であればゼロを出力する第２のスイッチと、第２のスイ
ッチの出力に係数をかける第５の乗算器と、第４の乗算
器と第５の乗算器の出力を加算する第３の加算器の出力
と、第３の加算器を、クロック再生手段の第１の加算器
に入力する構成であり、デジタル制御発振器の発振周波
数範囲を制限する制限手段を設けたので、分周比分子設
定中心値入力および分周比分子設定範囲入力により、デ
ジタル制御発振器の発振周波数の制限範囲を自由に設定
でき、デジタル制御発振器の発振周波数がデータ信号入
力にロックし、そのロック周波数が設定する周波数制限
範囲内であれば、クロック再生部の帰還ループに対し
て、周波数リミッタ部は何も影響を与えないので、自由
にクロック再生ができる。データ信号入力に正規の信号
が入力されない場合に、デジタル制御発振器の発振周波
数が外れていても、周波数制限範囲内にデジタル制御発
振器の発振周波数を留めておくことで、正規のデータ信
号入力が回復した後に速やかにロックすることができる
という効果を奏する。

【図面の簡単な説明】

【図１】本実施の形態に適用される第１のクロック再生
回路の構成を示すブロック図である。

【図２】データ信号入力波形を示す図であり、図２Ａは
データ信号入力、図２Ｂは再生クロックタイミングであ
る。

【図３】アキュムレータ９の出力を示す図であり、図３
Ａはアキュムレータ９の出力データ、図３Ｂは基準クロ
ックである。

【図４】デコーダ１０におけるデコード表を示す図であ
る。

【図５】ＤＣＯ８が位相シフトした場合のエッジ計数器
１２の出力を示す図であり、図５Ａはデコーダ１０の出
力［０］、図５Ｂはデコーダ１０の出力［１］、図５Ｃ
は基準クロック、図５ＤはＮ分周器１４の出力間隔、図
５Ｅはエッジ計数器１２の出力である。

【図６】本実施の形態に適用される第２のクロック再生
回路の構成を示すブロック図である。

【図７】本実施の形態に適用される第３のクロック再生
回路の構成を示すブロック図である。

【図８】従来のクロック再生回路の構成を示すブロック
図である。

【図９】従来のＤＣＯ８が位相シフトした場合の位相比
較器１１の出力を示す図であり、図９Ａは位相比較器１
１の基準入力、図９Ｂは位相比較器１１の比較入力、図
９Ｃは位相比較器１１の出力である。

【符号の説明】

１……ＡＤ変換器、２……位相比較器、３……乗算器、
４……乗算器、５……加算器、６……積分器、７……加
算器、８……ＤＣＯ、９……アキュムレータ、１０……
デコーダ、１１……エッジ計数器、１２……減算器、１
３……乗算器、１４……Ｎ分周器、１５……ロック判定
機、１６……スイッチ、１７……積分器、１８……乗算
器、１９……減算器、２０ａ，２０ｂ……減算器、２２
ａ，２２ｂ……スイッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小谷 保孝 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 長部 久夫 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5D044 FG11 GM01 GM02 GM12 GM14 GM16 5J106 AA05 BB03 CC01 CC21 CC41 CC52 DD02 DD13 DD46 JJ04 KK29 5K047 AA01 AA02 CC11 GG01 GG08 MM35 MM48 MM55 MM56 MM63

Claims (4)

【特許請求の範囲】
1. 【請求項１】 デジタル記録装置内の機能であって、デ
   ジタル記録した記録媒体から増幅器を用いて抽出したデ
   ータ信号が入力されると共に周波数が一定な基準クロッ
   クが入力され、前記データ信号の入力からクロックを再
   生する再生回路において、 前記データ信号入力から再生クロックを生成するクロッ
   ク再生手段と、 既知のデータ信号の周波数に、前記再生クロックの発振
   器の発振周波数を、前記基準クロック入力を基に所望の
   周波数に周波数同期をとる周波数同期手段とを備えたこ
   とを特徴とするクロック再生回路。
2. 【請求項２】 請求項１記載のクロック再生回路におい
   て、 前記クロック再生手段は、 前記データ信号を再生クロックによってアナログ／デジ
   タル変換するＡ／Ｄ変換器と、 前記Ａ／Ｄ変換器の出力から、前記再生クロックによっ
   て位相比較を行う位相比較器と、 前記位相比較器の位相エラー出力に第１の係数をかける
   第１の乗算器と、 前記位相比較器の位相エラー出力に第２の係数をかける
   第２の乗算器と、 前記第２の乗算器の出力と、周波数エラーを出力する第
   ３の乗算器の出力を加算する第１の加算器と、 前記第１の加算器の出力を積分する積分器と、 前記第１の乗算器の出力と、前記積分器の出力を加算す
   る第２の加算器と、 前記第２の加算器の出力により、発振周波数が制御さ
   れ、その出力が再生クロックとなるデジタル制御発振器
   と、 から構成され、 前記周波数同期手段は、 前記デジタル制御発振器の出力である再生クロックを分
   周する分周器と、 分周比分子設定値入力によって、分周比を設定でき、前
   記分周比で基準クロックを分周するアキュムレータと、 前記アキュムレータ出力を、エッジ情報に変換するデコ
   ーダと、 前記デコーダ出力を、再生クロックでサンプリングし、
   前記分周期間のエッジ数を計数するエッジ計数器と、 前記エッジ計数出力から、固定値を差し引く減算器と、 前記減算器の出力に係数をかける前記第３の乗算器とか
   ら構成されることを特徴とするクロック再生回路。
3. 【請求項３】 請求項１記載のクロック再生回路におい
   て、 前記位相比較器の出力によってデータ信号入力に再生ク
   ロックがロックしているか否かを判定するロック判定器
   と、 前記ロック判定器の判定結果がロックであれば、前記第
   ３の乗算器の出力を積分し、アンロックであれば積分し
   ない第２の積分器と、 前記第２の積分器の出力に係数をかける第４の乗算器
   と、 前記分周比分子設定値入力から前記第４の乗算結果を差
   し引く第２の減算器とから構成され、 データ信号入力に前記デジタル制御発振器がロックして
   いる状態での、前記周波数検出手段の出力がゼロになる
   帰還ループを設けたことを特徴とするクロック再生回
   路。
4. 【請求項４】 請求項１記載のクロック再生回路におい
   て、 前記クロック再生手段と、 これに加えて、 前記デジタル制御発振器の出力である再生クロックを分
   周する分周器と、 分周比分子設定中心値入力と分周比分子設定範囲入力の
   加算値によって、分周比を設定でき、設定された分周比
   で基準クロックを分周する第１のアキュムレータと、 前記第１のアキュムレータ出力を、エッジ情報に変換す
   る第１のデコーダと、 前記第１のデコーダ出力を、前記再生クロックでサンプ
   リングし、前記分周器の分周期間のエッジ数を計数する
   第１のエッジ計数器と、 前記第１のエッジ計数出力から、固定値を差し引く第１
   の減算器と、 前記第１の減算器の出力を積分し、かつその積分値をリ
   ミットする第１のリミッタ付き積分器と、 前記第１のリミッタ付き積分器の出力が負であれば前記
   第１の減算器の出力をそのまま出力とし、正であればゼ
   ロを出力する第１のスイッチと、 前記第１のスイッチの出力に係数をかける第４の乗算器
   と、 さらに、 前記分周比設定中心値入力から前記分周比分子設定範囲
   入力を減算した値によって、分周比を設定でき、前記分
   周比で基準クロックを分周する第２のアキュムレータ
   と、 前記第２のアキュムレータ出力を、エッジ情報に変換す
   る第２のデコーダと、 前記第２のデコーダ出力を、前記再生クロックでサンプ
   リングし、前記分周器の分周期間のエッジ数を計数する
   第２のエッジ計数器と、 前記第２のエッジ係数器出力から、固定値を差し引く第
   ２の減算器と、 前記第２の減算器の出力を積分し、かつその積分値をリ
   ミットする第２のリミッタ付き積分器と、 前記第２のリミッタ付き積分器の出力が正であれば第２
   の減算器の出力をそのまま出力し、負であればゼロを出
   力する第２のスイッチと、 前記第２のスイッチの出力に係数をかける第５の乗算器
   と、 前記第４の乗算器と前記第５の乗算器の出力を加算する
   第３の加算器と、 前記第３の加算器の出力を、前記クロック再生手段の第
   １の加算器に入力する構成であり、 前記デジタル制御発振器の発振周波数範囲を制限する制
   限手段を設けたことを特徴とするクロック再生回路。