JPH1188156A

JPH1188156A - クロック生成用ｐｌｌ回路

Info

Publication number: JPH1188156A
Application number: JP9262813A
Authority: JP
Inventors: Akinori Ihara; 昭典井原
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1997-09-10
Filing date: 1997-09-10
Publication date: 1999-03-30

Abstract

(57)【要約】【課題】動作条件が変化しても、クロックの位相制御
の範囲を調整する必要がなく、クロックの位相ずれを改
善することができるクロック生成用ＰＬＬ回路を提供す
る。【解決手段】位相比較器１，ＬＰＦ２，ＶＣＯ３，分
周器４によって構成されるＰＬＬ回路は、クロックｆck
を発生する。位相比較器８，ＬＰＦ９，ＶＣＯ１０，分
周器１１によって構成されるＰＬＬ回路は、クロックｆ
sub を発生する。シフトレジスタ６は、分周器４の出力
をクロックｆsub によってシフトする。切換回路７の入
力端子ａには分周器４の出力が入力され、入力端子ｂに
はシフトレジスタ６の出力が入力される。切換回路７は
これらを選択的に出力し、被比較信号として位相比較器
１に供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力された基準信
号にロックしたクロックを生成するクロック生成用ＰＬ
Ｌ回路に係り、特に、パーソナルコンピュータ（パソコ
ン）からの信号を入力としてデジタル信号処理を行うデ
ィスプレイ装置やテレビジョン受像機等に用いて好適
な、水平同期信号にロックしたクロックを生成するクロ
ック生成用ＰＬＬ回路に関する。

【０００２】

【従来の技術】パソコンより出力されるアナログのパソ
コン信号は、Ａ／Ｄコンバータ等によりデジタル信号に
変換し、ディスプレイ装置やテレビジョン受像機等の表
示デバイスにおける表示に必要なデジタル信号処理を施
して、その表示デバイスに表示する。なお、Ａ／Ｄコン
バータによるアナログ信号からデジタル信号の変換は、
アナログ信号をサンプリングすることによって行われ
る。このとき、サンプリングクロックの周波数と位相
は、原信号である入力されたアナログのパソコン信号に
正しく一致させる必要がある。

【０００３】例えば、ＳＶＧＡ規格のパソコン信号の場
合、表示画素数は、８００（水平）×６００（垂直）で
ある。１水平期間の総画素数は１０５６個であるため、
Ａ／Ｄコンバータによるサンプリングは、通常、１水平
期間が１０５６個の水平同期信号にロックしたクロック
によって行われる。このとき、クロック周波数だけでな
く、クロックの位相も、パソコン信号のデータ位相に適
切に一致させないと、正しいデータを得ることができ
ず、以下のような不具合が発生する。

【０００４】クロック周波数が正しくない（１水平期間
が１０５６個でない）と、文字等が一部不鮮明になった
り不安定になったりする。クロック周波数は正しいが、
クロック位相が適切でないと、文字等が全体的に薄くな
ったり、色相が変化したり、データエラー状ノイズが発
生したりする。

【０００５】さて、ここで、従来のクロック生成用ＰＬ
Ｌ回路の一例の構成及び動作を図４を用いて説明する。
なお、図４においては、基準信号として映像用水平同期
信号を入力し、その水平同期信号にロックしたクロック
を得るＰＬＬ回路について示している。

【０００６】図４において、位相比較器１の一方の入力
端子には、基準信号である水平同期信号（周波数Ｆref
）が入力され、他方の入力端子には後述のようにして
得られる水平同期再生信号が入力される。位相比較器１
は、入力された水平同期信号と入力された水平同期再生
信号とを位相比較し、位相差に応じた検出電圧（誤差信
号）をローパスフィルタ（ＬＰＦ）２に入力する。ＬＰ
Ｆ２は位相比較器１の出力を平滑し、制御電圧を出力す
る。

【０００７】ＬＰＦ２より出力された制御電圧は、電圧
シフト回路５に入力される。電圧シフト回路５は制御電
圧を所定の値だけ任意にオフセットし、電圧制御発振器
（ＶＣＯ）３に入力する。なお、電圧シフト回路５によ
るオフセット電圧は、外部より制御される。また、電圧
シフト回路５は、一般的に、トランジスタを使用した差
動増幅器の組み合わせによって実現する。

【０００８】ＶＣＯ３は制御電圧入力端子を備えてお
り、電圧シフト回路５からの制御電圧はこの制御電圧入
力端子に入力される。ＶＣＯ３は入力された制御電圧に
応じて発振し、クロックを出力する。このクロックは分
周器４に入力され、分周器４は入力されたクロックを分
周（即ち、カウント）する。なお、分周器４のカウント
値をＮとすると、クロック周波数Ｆckは、Ｆck＝Ｎ×Ｆref で与えられる。

【０００９】そして、分周器４の分周出力は、上述した
水平同期再生信号（被比較信号）として位相比較器１に
入力される。このように構成されるＰＬＬ回路におい
て、電圧シフト回路５によって電圧シフトが加えられる
と、位相比較器１はこのシフト電圧をキャンセルするよ
うな出力電圧を発生するので、結果的に位相比較器１へ
の基準パルス（水平同期信号）と分周器４からの比較パ
ルス（水平同期再生信号）との位相が相対的に変化し、
ＶＣＯ３より出力されるクロックの位相が変化する。以
上のようにして、図４に示すＰＬＬ回路は、水平同期信
号にロックしたクロックを得ることができ、また、この
クロックの位相を制御することができる。

【００１０】なお、電圧シフト回路５は、クロックの位
相制御を行う必要がない通常のＰＬＬ回路においては設
ける必要はない。

【００１１】

【発明が解決しようとする課題】ところで、クロックの
位相は一般的に０°〜１８０°の範囲で変化させれば、
入力するアナログのパソコン信号を最適な位相でサンプ
リングすることができる。クロックの位相を制御するた
めのシフト電圧は、基準パルスの周期やパルスの幅、あ
るいは、クロックの周波数や分周器４のカウント数によ
って変化する。

【００１２】従って、シフト電圧は、ＰＬＬ回路の動作
条件に応じて精度よく、個別に設定する必要がある。こ
のため、各モード（動作条件）に対応して０°〜１８０
°の位相シフトを実現するために、位相シフト１８０°
を得るためのシフト電圧の最大値Ｖmax を予め確認し、
マイクロコンピュータ（マイコン）等のメモリ機能に、
最大値Ｖmaxを動作条件毎に記憶しておく必要がある。
そして、各モード毎に、最小値０〜最大値Ｖmax の範囲
で任意なシフト電圧を発生するようにしなければならな
い。

【００１３】これによって図４に示すＰＬＬ回路では、
外部より位相制御を行うことができるが、各モードに対
応したプリセット値を求めて予め記憶させておく必要が
あるため、調整作業が伴い、生産性が悪いという不具合
がある。また、プリセット値を記憶するためのメモリが
必要となって、コストアップとなる。また、各モードに
応じてシフト電圧の最大値Ｖmax が異なるため、制御構
造が複雑になる。この制御をマイコンのプログラムとＤ
／Ａコンバータで行う場合は、プログラムが複雑にな
る。

【００１４】本発明はこのような問題点に鑑みなされた
ものであり、動作条件が変化しても、クロックの位相制
御の範囲を調整する必要がなく、クロックの位相ずれを
改善することができるクロック生成用ＰＬＬ回路を提供
することを目的とする。

【００１５】

【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、入力された基準信号にロ
ックしたクロックを生成するクロック生成用ＰＬＬ回路
において、前記基準信号と第１の被比較信号との位相を
比較する第１の位相比較器（１）と、前記第１の位相比
較器の出力を平滑して第１の制御電圧を得る第１のロー
パスフィルタ（２）と、前記第１の制御電圧が入力さ
れ、前記第１の制御電圧に応じた第１のクロック（ｆc
k）を生成して出力する第１の電圧制御発振器（３）
と、前記第１のクロックを分周する第１の分周器（４）
と、前記基準信号と第２の被比較信号との位相を比較す
る第２の位相比較器（８）と、前記第２の位相比較器の
出力を平滑して第２の制御電圧を得る第２のローパスフ
ィルタ（９）と、前記第２の制御電圧が入力され、前記
第２の制御電圧に応じた第２のクロック（ｆsub ）を生
成して出力する第２の電圧制御発振器（１０）と、前記
第２のクロックを分周して前記第２の位相比較器に前記
第２の被比較信号として入力する第２の分周器（１１）
と、前記第１の分周器の出力を、前記第２のクロックに
よってシフトするシフトレジスタ（６）と、前記第１の
分周器の出力を一方の入力端子に入力すると共に、前記
シフトレジスタの出力を他方の入力端子に入力し、これ
らの入力の選択的出力を前記第１の被比較信号として前
記第１の位相比較器に入力する切換回路（７）とを備え
て構成したことを特徴とするクロック生成用ＰＬＬ回路
を提供するものである。

【００１６】

【発明の実施の形態】以下、本発明のクロック生成用Ｐ
ＬＬ回路について、添付図面を参照して説明する。図１
は本発明のクロック生成用ＰＬＬ回路の一実施例を示す
ブロック図、図２及び図３は本発明のクロック生成用Ｐ
ＬＬ回路の動作を説明するためのタイミング図である。
なお、図１において、図４と同一部分には同一符号が付
してある。

【００１７】図１において、位相比較器１の一方の入力
端子には、基準信号である水平同期信号が入力され、他
方の入力端子には後述のようにして得られる被比較信号
が入力される。位相比較器１は、入力された基準信号と
入力された被比較信号とを位相比較し、位相差に応じた
検出電圧（誤差信号）をローパスフィルタ（ＬＰＦ）２
に入力する。ＬＰＦ２は位相比較器１の出力を平滑し、
制御電圧を出力する。ＬＰＦ２より出力された制御電圧
は、電圧制御発振器（ＶＣＯ）３に入力される。

【００１８】ＶＣＯ３は制御電圧入力端子を備えてお
り、ＬＰＦ２からの制御電圧はこの制御電圧入力端子に
入力される。ＶＣＯ３は入力された制御電圧に応じて発
振し、クロックｆckを出力する。このクロックｆckは分
周器４に入力され、分周器４は入力されたクロックｆck
を１／Ｎに分周（即ち、カウント）する。

【００１９】そして、分周器４の分周出力は、シフトレ
ジスタ６及び切換回路７の入力端子ａに入力される。シ
フトレジスタ６の出力は、切換回路７の入力端子ｂに入
力される。この切換回路７の選択的な切換出力は、上述
した被比較信号として位相比較器１に入力される。

【００２０】さらに、位相比較器８の一方の入力端子に
は、基準信号である水平同期信号が入力され、他方の入
力端子には後述のようにして得られる被比較信号が入力
される。位相比較器８は、入力された基準信号と入力さ
れた被比較信号とを位相比較し、位相差に応じた検出電
圧（誤差信号）をローパスフィルタ（ＬＰＦ）９に入力
する。ＬＰＦ９は位相比較器８の出力を平滑し、制御電
圧を出力する。ＬＰＦ９より出力された制御電圧は、電
圧制御発振器（ＶＣＯ）１０に入力される。

【００２１】ＶＣＯ１０は制御電圧入力端子を備えてお
り、ＬＰＦ９からの制御電圧はこの制御電圧入力端子に
入力される。ＶＣＯ１０は入力された制御電圧に応じて
発振し、クロックｆsub を出力する。このクロックｆsu
b は分周器１１に入力され、分周器４は入力されたクロ
ックを１／Ｍに分周（即ち、カウント）する。そして、
分周器１１の分周出力は被比較信号として位相比較器８
に入力される。

【００２２】位相比較器８より出力されたクロックｆsu
b は、シフトレジスタ６に入力される。シフトレジスタ
６はクロックｆsub を駆動のためのクロックとして動作
する。シフトレジスタ６には位相選択信号も入力され、
この位相選択信号に応じてＶＣＯ３より出力されるクロ
ックｆckの位相を可変するようになっている。

【００２３】次に、切換回路７が入力端子ａ，ｂを選択
した場合のそれぞれの動作について、図２及び図３を用
いて説明する。

【００２４】図２において、（Ａ）は位相比較器１に入
力される水平同期信号（基準信号）、（Ｂ）は切換回路
７が入力端子ａを選択したときの、位相比較器１に入力
される被比較信号、（Ｃ）は切換回路７が入力端子ａを
選択したときの、ＶＣＯ３より出力されるクロックｆc
k、（Ｄ）は切換回路７が入力端子ａを選択したとき
の、分周器４の出力、（Ｅ）はシフトレジスタ６の出
力、（Ｆ）は切換回路７が入力端子ｂを選択したとき
の、分周器４の出力、（Ｇ）は切換回路７が入力端子ｂ
を選択したときの、ＶＣＯ３より出力されるクロックｆ
ckを示している。

【００２５】また、図３において、（Ａ）は切換回路７
が入力端子ｂを選択したときの、分周器４の出力、
（Ｂ）は切換回路７が入力端子ｂを選択したときの、Ｖ
ＣＯ３より出力されるクロックｆck、（Ｃ）は切換回路
７が入力端子ｂを選択したときの、ＶＣＯ１０より出力
されるクロックｆsub 、（Ｄ）は切換回路７が入力端子
ｂを選択したときの、位相比較器１に入力される被比較
信号（即ち、シフトレジスタ６の出力）を示している。

【００２６】まず、外部からの切換信号ＳＷによって、
切換回路７が入力端子ａを選択すると、ＰＬＬ回路のル
ープを構成するのは、位相比較器１，ＬＰＦ２，ＶＣＯ
３，分周器４となる。位相比較器１は、図２（Ａ）に示
す基準信号と図２（Ｂ）に示す被比較信号とを比較す
る。そして、ＶＣＯ３からのクロックｆckや分周器４の
出力は、図２（Ｃ），（Ｄ）に示す波形となる。図２
（Ｄ）に示す分周器４の出力が位相比較器１に入力され
る被比較信号となる。

【００２７】一方、外部からの切換信号ＳＷによって、
切換回路７が入力端子ｂを選択すると、ＰＬＬ回路のル
ープを構成するのは、位相比較器１，ＬＰＦ２，ＶＣＯ
３，分周器４，シフトレジスタ６となる。このシフトレ
ジスタ６は、ＶＣＯ１０によって生成した図３（Ｃ）に
示すクロックｆsub で駆動される。

【００２８】位相比較器８は、図２（Ａ）に示す基準信
号と分周器１１より出力される被比較信号とを比較す
る。そして、ＶＣＯ１０からのクロックｆsub は、図３
（Ｃ）に示す波形となる。

【００２９】ここで、ＶＣＯ１０で生成するクロックｆ
sub は、以下の条件を満たす設定とする。ｆck＞ｆsub …（１）ｆck≠ｎ×ｆsub （ｎは整数） …（２）

【００３０】例えば、ＶＣＯ３で生成する図３（Ｂ）に
示すクロックｆckの周期が２５ｎｓ（周波数４０ＭＨ
ｚ）のとき、ＶＣＯ１０で生成する図３（Ｃ）に示すク
ロックｆsub の周期が約２６．５６ｎｓ（周波数約３
７．６５ＭＨｚ）となるように、ＶＣＯ１０及び分周器
１１を設定する。このとき、ＶＣＯ１０より出力される
クロックｆsub は、ＶＣＯ３より出力されるクロックｆ
ckに対して、１クロック毎に２２．５°遅延した位相と
なる。

【００３１】このため、クロックｆckを分周した図４
（Ａ）に示す分周器４の出力を、シフトレジスタ６によ
ってクロックｆsub でラッチし、例えば、２クロック分
シフトした出力は、図４（Ｄ）に示すように、クロック
ｆckに対して、４５°遅延した位相となる。

【００３２】これにより、ＰＬＬ回路がロックした状態
では、図４（Ｄ）に示すシフトレジスタ６の出力は図２
（Ｅ）に示すタイミングとなり、分周器４の出力は図２
（Ｆ）に示すタイミングとなる。この結果、ＶＣＯ３よ
り出力されるクロックｆckは、図２（Ｇ）に示す位相と
なる。これは、切換回路７が入力端子ａを選択したとき
の図２（Ｃ）に示すクロックｆckの位相に対して、４５
°進んでいる。

【００３３】即ち、本発明によれば、切換回路７で入力
端子ｂを選択し、シフトレジスタ６のシフト値を外部よ
り入力される位相選択信号によって適宜に設定すること
により、ＶＣＯ３より出力されるクロックｆckの位相を
任意に選択することができる。

【００３４】ところで、本発明のＰＬＬ回路は、上述し
た（１）式の条件を満たさなくても動作するが、上述し
た（１）式の条件を満たす場合に、本発明の構成による
作用効果を効果的に発揮する。即ち、位相比較器１，Ｌ
ＰＦ２，ＶＣＯ３，分周器４によって構成される第１の
ＰＬＬ回路が最も高い周波数で駆動されていたとして
も、それより低い周波数で駆動される位相比較器８，Ｌ
ＰＦ９，ＶＣＯ１０，分周器１１によって構成される第
２のＰＬＬ回路より得られるクロックを用いることによ
って、第１のＰＬＬ回路より得られるクロックの位相を
変化させることが可能となる。

【００３５】

【発明の効果】以上詳細に説したように、本発明のクロ
ック生成用ＰＬＬ回路は、基準信号と第１の被比較信号
との位相を比較する第１の位相比較器と、この第１の位
相比較器の出力を平滑して第１の制御電圧を得る第１の
ローパスフィルタと、第１の制御電圧が入力され、第１
の制御電圧に応じた第１のクロックを生成して出力する
第１の電圧制御発振器と、第１のクロックを分周する第
１の分周器と、基準信号と第２の被比較信号との位相を
比較する第２の位相比較器と、この第２の位相比較器の
出力を平滑して第２の制御電圧を得る第２のローパスフ
ィルタと、第２の制御電圧が入力され、第２の制御電圧
に応じた第２のクロックを生成して出力する第２の電圧
制御発振器と、第２のクロックを分周して第２の位相比
較器に第２の被比較信号として入力する第２の分周器
と、第１の分周器の出力を、第２のクロックによってシ
フトするシフトレジスタと、第１の分周器の出力を一方
の入力端子に入力すると共に、シフトレジスタの出力を
他方の入力端子に入力し、これらの入力の選択的出力を
第１の被比較信号として第１の位相比較器に入力する切
換回路とを備えて構成したので、動作条件が変化して
も、位相制御の範囲を調整する必要がなく、アナログの
パソコン信号の位相とデジタルデータに変換するサンプ
リングクロックの位相とのずれを改善することができ
る。また、この構成は、極めて簡単な回路構成で実現で
きる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】本発明の動作を説明するためのタイミング図で
ある。

【図３】本発明の動作を説明するためのタイミング図で
ある。

【図４】従来例を示すブロック図である。

【符号の説明】

１，８位相比較器２，９ローパスフィルタ３，１０電圧制御発振器４，１１分周器６シフトレジスタ７切換回路

Claims

【特許請求の範囲】

【請求項１】入力された基準信号にロックしたクロック
を生成するクロック生成用ＰＬＬ回路において、前記基準信号と第１の被比較信号との位相を比較する第
１の位相比較器と、前記第１の位相比較器の出力を平滑して第１の制御電圧
を得る第１のローパスフィルタと、前記第１の制御電圧が入力され、前記第１の制御電圧に
応じた第１のクロックを生成して出力する第１の電圧制
御発振器と、前記第１のクロックを分周する第１の分周器と、前記基準信号と第２の被比較信号との位相を比較する第
２の位相比較器と、前記第２の位相比較器の出力を平滑して第２の制御電圧
を得る第２のローパスフィルタと、前記第２の制御電圧が入力され、前記第２の制御電圧に
応じた第２のクロックを生成して出力する第２の電圧制
御発振器と、前記第２のクロックを分周して前記第２の位相比較器に
前記第２の被比較信号として入力する第２の分周器と、前記第１の分周器の出力を、前記第２のクロックによっ
てシフトするシフトレジスタと、前記第１の分周器の出力を一方の入力端子に入力すると
共に、前記シフトレジスタの出力を他方の入力端子に入
力し、これらの入力の選択的出力を前記第１の被比較信
号として前記第１の位相比較器に入力する切換回路とを
備えて構成したことを特徴とするクロック生成用ＰＬＬ
回路。
【請求項２】前記第１のクロックの周波数を、前記第２
のクロックの周波数より高く、前記第２のクロックの周
波数の整数倍でない周波数に設定したことを特徴とする
請求項１記載のクロック生成用ＰＬＬ回路。