JP4907563B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、メモリアレイが複数に分割された構成に関するものである。また、特に１本の主ビット線に対して、複数本の副ビット線が接続された階層ビット線構造に関するものである。

一般に半導体記憶装置と言われるものには、ＤＲＡＭ、ＳＲＡＭ、ＲＯＭなど各種用途に応じた構成が使用されているが、それらの内部構成には共通したものがあり、主に記憶部であるメモリセルを複数個規則的に配列したメモリアレイ部と、その周辺に配置されロウデコーダやアンプなどの制御回路を備えた周辺部とから構成されている。

半導体記憶装置はその記憶容量（メモリセル数）が性能を左右する１つの要因であり、コストの観点からも、単位面積あたりのメモリセル数をいかに多くすることができるかが開発の１つのポイントである。そのためには、大きく２つのポイントが考えられる。１つはメモリセル自体を小さくすること、もう１つは周辺回路を含めたメモリセル以外の部位を小さくすることである。

メモリセルサイズの縮小については、最先端プロセスを使用し、マスクパターンをカスタム設計することで極限まで縮小化がなされている。また、メモリセル以外の部位についても回路削減などの対策を講じることで、縮小化がなされている。しかしながら、近年の先端プロセスでは、メモリセル部において、極限までの面積縮小が進んでいるため、その製造上の副作用としてローディング効果などの近接パターンなどの影響を受けるまでになっており、メモリセル自体だけでなく、その近接のパターンまで考慮する必要が生じている。

複数のメモリセルがマトリクス状に配列されたメモリアレイでは、その中心部のメモリセルはその周辺のいずれもが同形状のメモリセルであるため、リソグラフィ時に周辺セルから受けるパターンの反射などの影響が一定であり、安定してパターンを形成することができる。しかしながら、メモリアレイの周辺部に位置するメモリセルは、その周辺はメモリセルパターンと他の回路が混在している。メモリセルと他の回路とはレイアウトパターンが異なるため、周辺メモリセルは、周辺からの影響が一定ではない。そのため、メモリアレイの中心部に位置するメモリセルと、パターン上の出来栄えに差異が生じ、トランジスタサイズや閾値などのメモリセルトランジスタの特性にばらつきが生じてしまう。半導体記憶装置は、その回路の性能がメモリセル特性に依存することが極めて大きいため、メモリセルのばらつきは半導体記憶装置そのものの性能に影響し、ばらつき量によっては、大幅に性能を悪化させる要因となってしまう。そのため、メモリアレイ周辺部には、メモリセルと同形状のパターンを製造上のダミーパターンとして配置するなどしてパターンの安定化を実施している。

また、特許文献１に示した例は、配線領域により分割され、その結果パターンが不均一になったメモリ（ＳＲＡＭ）について、その不均一部（配線領域下層）にダミーパターンを配置するものである（特許文献１参照）。
特開平４−２１１１６９号公報

近年、高速化に対する要望が強く、半導体記憶装置もそれら要望に対応するためにメモリアレイを分割することで回路上の負荷を軽減する階層構造を採用することが多くなってきている。特にビット線方向に分割することが、高速化や動作の安定化に有効である。その結果、メモリアレイの分割数が増加し、それに伴いメモリアレイの周辺部に位置するメモリセルが増加することになり、上記製造上のダミーパターンが全体的に増加する傾向にある。

しかしながら、上記特許文献１では、配線によるパターン不均一についてのみ言及されているだけである。また、挿入されたパターンは回路上、使用しないダミーパターンである。また、上記特許文献１では、階層構造については言及されておらず、ダミーパターンを配置することは、パターンの均一性には有効であるが、回路上使用しないパターンを配置することは面積増加要因になってしまう。

上記課題を解決するために、本発明の特徴は、階層ビット線構造を有する半導体記憶装置において、メモリアレイが複数に分割され、かつメモリセルが接続される副ビット線と主ビット線との接続部において、接続部の回路構成をメモリセルと同形状パターンを使用して形成することにある。

これにより、メモリセルと接続部とでレイアウトパターンの均一性を保つことができ、回路上、使用しないダミーパターンを削除することができるため、大幅に面積を削減することができる。

本発明によれば、半導体記憶装置中のレイアウトパターンを一定にすることができるため、メモリアレイ周辺部に位置するメモリセルの特性ばらつきを抑制するだけでなく、ダミーパターンセルを不要とすることができるため、面積削減と歩留まり向上を同時に達成することが可能となる。

《実施の形態１》
実施の形態１について、図１、図２を用いて説明する。

本実施の形態では、半導体記憶装置の中で特にマスクＲＯＭについて言及する。

図１は、本実施の形態を示す回路図であり、ＮＯＲ型ＲＯＭ回路の一部を抜粋したものである。ここでは、階層ビット線構造を採用している。１はロウデコーダ、２はブロック選択信号を発生する制御部、３はメモリアレイである。ＳＡ１、ＳＡ２はセンスアンプ、ＤＯ１、ＤＯ２は出力端子である。図１では出力端子をＤＯ１、ＤＯ２（それに相当するアンプなどの内部回路）のみの２本だけ図示している。ＲＯＭとして機能するには、他回路も必要であるが、本発明には直接関係がないため、他の部位については図示を省略している。

Ａｄｄ、ＣｏｎはマスクＲＯＭに入力されるアドレス信号及び制御信号である。ＭＣ１〜ＭＣｎはマスクＲＯＭメモリセルであり、本図では各メモリセルがＮＭＯＳトランジスタ１つより構成される。

ＢＴ１１、ＢＴ２１は副ビット線と主ビット線とを接続するブロック選択トランジスタ、ＳＢ１１、ＳＢ１２、ＳＢ１３、ＳＢ２１（以下省略）はメモリアレイ３を分割したメモリブロックであり、メモリセルとブロック選択トランジスタから構成される。

ＬＢ１１、ＬＢ２１は前記メモリセルが接続された副ビット線である。ＧＢ１、ＧＢ２は主ビット線であり、ブロック選択トランジスタを介して複数のメモリブロックに接続される。

ＳＡ１、ＳＡ２はセンスアンプであり、主ビット線ＧＢ１、ＧＢ２の電位をそれぞれ増幅し、ＤＯ１、ＤＯ２へと出力する。

ＷＬ＊はロウデコーダ１から出力され、各メモリセルのゲートに接続されたワード線であり、入力されるアドレスＡｄｄにより所望のメモリセルを駆動する。

ＢＳ＊は制御部２より出力され、ブロック選択トランジスタのゲートに接続されたブロック選択信号であり、上記同様アドレスにより、所望のブロックにアクセスする。

なお、メモリセルＭＣ＊はソースをグランド線（ＶＳＳ）に、ドレインを副ビット線にそれぞれ接続されており、ビット線方向の隣接メモリセル（ＷＬがひとつ異なるメモリセル）と２つごとに、ソース線（グランド線）を共有した形状になっている。メモリセルと副ビット線との交点部をＶ１〜Ｖｎとし、この部位における接続の有無（コンタクト層の有無）により、ビット線との接続を決定し、ＲＯＭデータ（プログラム情報）を設定する。

なお、以下本発明ではＤＯ１について述べるが、ＤＯ２以下についても同形状である。また、主、副のビット線を所望電位に設定するプリチャージ回路が必要であるが、本図では省略している。

図１の構成によれば、ロウデコーダ１、制御部２に入力されるアドレス（Ａｄｄ）、制御信号（Ｃｏｎ）により、ブロック選択信号が１つ駆動される。

更に上記ブロック選択信号に対応したワード線がＨ電位に選択され、メモリセルが選択される。副ビット線はいずれも事前にプリチャージされることによりＨ電位（ＶＤＤ）となっているため、メモリセルと副ビット線との交点Ｖ＊において接続されている場合、メモリセルにより副ビット線の電荷がＶＳＳに引き抜かれ、副ビット線の電位がＬに低下し（接続されていない場合はＨのまま）、その情報を上記選択されたブロック選択トランジスタを介して主ビット線からＳＡ＊そしてＤＯ＊に出力される。

従来、本図とは異なり、ビット線を分割しないことが多く、その場合にはメモリセルが直接、長配線であるビット線（図１では主ビット線相当）を駆動することになり、そのためビット線に接続されたメモリセル数が多く、メモリセルが駆動する（電荷を引き抜く）負荷容量が大きいため、データ出力に時間を要することが多い。

しかしながら、図１のようなビット線分割方式（階層ビット線）により、メモリセルが駆動する容量を小さくすることができるため、高速化に最適な構成である。

図２（ａ）は、本発明のポイントを示す図１中のＬ１部のレイアウト図であり、横方向をＸ方向、縦方向をＹ方向とする。図２（ａ）では、メモリセル相当の活性化領域であるＯＤをマトリクス状（Ｘ方向４つ、Ｙ方向に３つ）に配置した図である。ぞれぞれのＯＤセル位置をＸ１〜Ｘ４、Ｙ１〜Ｙ３で示している。図２（ａ）で、Ｘ方向はワード線方向であり、Ｙ方向はビット線方向を示している。

Ｘ１列、Ｘ２列・・がそれぞれ図１のＳＢ１１、ＳＢ２１に相当する。Ｘ３、Ｘ４は図１では示していないＤＯ３，ＤＯ４に相当するメモリセル列である。

ＯＤ中の詳細な部位を図２（ｂ）を用いて示す。ＯＤは、その上を平行な２本のＧＡ（ゲート）が配置され、３つの領域に分けられている。２本のゲートをＧＡ１、ＧＡ２とし、２つのトランジスタを形成する。そして、ＯＤ中の３つに分けられた領域の中央部の領域をＳ、両端の領域をＤ１、Ｄ２とし、Ｄ１、Ｓ、Ｄ２上のコンタクトをＣＡ１、ＣＡ２、ＣＡ３とする。

図２ではＯＤ１セルにつきＧＡが２本横切って配置されており、ＯＤ１セルあたり、トランジスタが２つ形成された構成になっている。図２（ａ）では、Ｘ方向に４セル（Ｘ１〜Ｘ４：合計トランジスタ４個相当）、Ｙ方向に３セル（Ｙ１〜Ｙ３：合計トランジスタ６個相当）示している。

このうち、Ｙ１行に位置するＯＤ４セルはブロック選択トランジスタを、Ｙ２〜Ｙ３行に位置するＯＤ８セルはメモリセルをそれぞれ示している。Ｙ２、Ｙ３行のＯＤ上のＧＡ（ＧＡ１，ＧＡ２）は各メモリセルのワード線であり、同Ｘ方向に渡って複数のセルと共有している。またＹ１、Ｙ２行のＯＤのＳ上のＶＳＳは第１層配線で形成され、メモリセルのソースに相当し、各セル上のコンタクトＣＡ２を通じてメモリセルと接続される。ＶＳＳもワード線同様Ｘ方向にわたって複数のセルと共有している。

ＬＢ１１、ＬＢ２１，ＬＢ３１，ＬＢ４１（ＬＢ３１，ＬＢ４１は図１では記載無し）は、副ビット線であり、前記ＶＳＳ上の第２層配線でワード線とは直行して配置される。メモリセル部とは、Ｖ＊で接続が制御されるが、ＢＴ＊部では、ＣＡ１、ＣＡ３で接続され、ＣＡ２から主ビット線に接続される。

Ｙ１列中のＯＤ内にある２つのトランジスタを並列に使用することで副ビット線と主ビット線とを接続している。

図２（ｃ）は、図２（ａ）中のＡ−Ａ（Ｘ１−Ｙ１，Ｘ１−Ｙ２セル部）での断面図を示す。ＬＢ１１はＹ２部ＣＡ１、ＣＡ３にてメモリセルＭＣｎ−１、ＭＣｎと接続され、Ｙ１部においてＣＡ１，ＣＡ３よりＢＴ＊と接続される。Ｙ１部上の２本のゲートはいずれも共通のＢＳ１であり、２つのトランジスタを並列接続した形状になっており、ブロック選択トランジスタＢＴ１１を形成している。Ｙ１のＣＡ２部がブロック選択トランジスタＢＴ１１の出力となり、主ビット線ＧＢ１に接続される。

図２で示すとおり主ビット線ＧＢ１は、Ｘ１−Ｙ１セルにおいて、副ビット線ＬＢ１１とは、同方向である。それぞれ、異層で形成することも可能であり、また同層で形成された場合は、位置はずらして配置される。図２はいずれも第２層配線の場合を示している。その場合、ＣＡ２上の第１層配線ＧＢ１’を通じて接続される。

図２より明らかなように、メモリセル部とブロック選択トランジスタで活性化領域の形状が全く同じであり、極性も同じＮＭＯＳである。そのため、メモリセルパターンのみでメモリアレイから接続部（副ビット線と主ビット線間）までを構成することができ、パターンの均一性を保つことができる。その結果、従来必要であったメモリセル製造用のダミーパターンを、メモリセル−ブロック選択トランジスタ間にダミー領域として配置することを不要とすることが可能となる。

また、メモリセルと接続部は同じＮＭＯＳであるため、ＰＭＯＳ使用時に必要となるウェル分離などの領域も不要であり、更に面積削減効果も大きい。

本実施の形態では、メモリセルと接続部の形状については、活性化領域ＯＤだけでなく、ゲートＧＡ、コンタクトＣＡ＊部の領域も同形状にすることができるため、よりトランジスタばらつき低減に効果的である。

《実施の形態１の変形例１》
実施の形態１の変形例１について、図３、図４を用いて説明する。

図３は、図１の回路図にＤＴ１１を追加した構成である。ＤＴ１１は、副ビット線ディスチャージトランジスタであり、ゲートを制御部２から得られる信号ＤＳ１に接続され、ソースをグランドに、ドレインを副ビット線ＬＢ１１に接続されたトランジスタであって、メモリセル同様ＮＭＯＳで構成される。このディスチャージトランジスタＤＴ１１は、ＤＳ１により、副ビット線をグランド電位に設定するスイッチであり、読み出し終了後の副ビット線のリセットの作用がある。レイアウト図を図４に示す。図２（ａ）に比べてＤＴ部としてＹ方向にＯＤが一列追加されている。追加されたのは、図４中Ｙ２列、ＤＴ＊に相当する。

ＤＴ＊はＣＡ２にて図２と同様ＶＳＳと接続されており、ＣＡ１，ＣＡ３にて２つのトランジスタにより並列に副ビット線と接続される。

本構成において追加されたディスチャージ回路においても、実施の形態１と同様にメモリセルトランジスタと同形状で構成することができるため、ダミー領域を不要とすることが可能となる。

以上より、ブロック選択トランジスタだけでなく、ディスチャージトランジスタにおいても、メモリセルトランジスタと同形状領域により構成することが可能であり、その他の各種回路においても対応することが可能である。

本例においても、メモリセルと接続部の形状については、活性化領域ＯＤだけでなく、ゲートＧＡ、コンタクトＣＡ＊部の領域も同形状にすることができるため、よりトランジスタばらつき低減に効果的である。

《実施の形態１の変形例２》
実施の形態１の変形例２について、図５、図６を用いて説明する。

図５（ａ）は、図２の変形例であり、ブロック選択トランジスタＢＴ＊のサイズを変更した場合のレイアウト図である。サイズの変更には複数のＯＤを並列接続することで対応する。

図５（ａ）において副ビット線ＬＢ１１に接続されたブロック選択トランジスタＢＴ１１はＹ２行の４つのＯＤに相当する。図２では、ＢＴ１１は１つのＯＤ（中の２つのトランジスタ）に相当していたが、本図では４つであるため、サイズとしては４倍になっている。

副ビット線ＬＢ１１から第１層配線ＬＢ１’によりＹ２行に位置するＢＴ１１の４つのＯＤ（８つのトランジスタ）のＤ１，Ｄ２部に並列入力、主ビット線ＧＢ１は、Ｙ２行に位置するＢＴ１１のＳ領域に接続された第１層配線ＧＢ１’を通じて並列に接続される。

４つのＯＤを並列に使用するために、隣接副ビット線のブロック選択トランジスタの配置が異なる。すなわち、副ビット線ＬＢ２１のブロック選択トランジスタＢＴ２１は図２ではＸ２−Ｙ１に相当していたが、図５（ａ）では、Ｙ１列の４つのＯＤに相当する。

本構成によりいずれの副ビット線も同様にブロック選択トランジスタのサイズを変更することが可能であり、メモリ特性を低下させることなく面積削減を実施することが可能となる。本構成により、ＯＤ、ＧＡ、ＣＡのパターンを一定にすることができる。

なお、図５（ａ）では、４つのＯＤをセットにしているが必ずしもそれに限定するものではなく、並列数などを変更することで、サイズは可変である。

図５（ｂ）はＢＴ部のトランジスタピッチを変更し、形状を最適化したものである。サイズの変更に柔軟に対応することができる。

図６に、図５（ａ）の各トランジスタの領域について記載する。メモリセル領域Ｙ３，Ｙ４行では、そのセル幅はメモリセルひとつ分（１セル分）であるのに対し、ブロック選択トランジスタ部Ｙ１，Ｙ２列では、ＢＳ信号が共通であるため、４セル分の領域である。ＢＴ部のほうが通常のワード線よりもＢＳ信号が複数（図では４本）あるため、負荷が大きくなる。そのため、これらを駆動するロウデコーダ１中のワード線ドライバ及び制御部２中のブロック選択信号ドライバのサイズを上記セルサイズにあわせて大きくすることで、ＲＯＭ動作をより高速にすることができる。

《実施の形態１の変形例３》
実施の形態１の変形例３について、図７を用いて説明する。

図７では、図１での複数の主ビット線を１つ（ＧＢＬ＿Ａ）に共有している。各副ビット線のそれぞれのブロック選択トランジスタを通じて一本の主ビット線に接続する構成を示した回路図である。図７ではＤＯ１のみ記載している。

図７においては、ブロック選択トランジスタ制御と、図１中の主ビット線選択とを同時に行うためにブロック選択信号を複数設定している。すなわち図７でのブロック選択トランジスタＢＴ１１とＢＴ２１が別信号ＢＳ１１とＢＳ２１で制御される。共有する主ビット線数に応じて、制御するブロック選択トランジスタ数は異なる。

本構成は、図５（ａ）のレイアウト図からＹ１，Ｙ２のＢＳ１を別々に制御し、ＧＢ１とＧＢ２とを接続することで実現可能である。

《実施の形態２》
実施の形態２について、図８、図９を用いて説明する。

図８では、図１に示した回路構成に接続回路（ローカルセンスアンプ）ＬＳＡ＊（ＬＳＡ１１，ＬＳＡ１２，ＬＳＡ１３以下省略）を追加した構成になっている。

ＬＳＡ＊は副ビット線の電位を増幅して主ビット線に出力するアンプ機能と、副ビット線を所望の電位に設定するプリチャージ機能を有している。

ＬＳＡ＊はブロック選択トランジスタＢＴ１１と主ビット線ＧＢ１との間に配置され、制御信号としてＰＳ１１（又はＰＳ１１の反転信号／ＰＳ１１）が、制御部２もしくは別の制御回路から入力される。

ＬＳＡ＊の内部構成を図９（ａ）、図９（ｂ）を用いて、特にサブブロックＳＢ１１について説明する。他のサブブロックも同様である。ここでは、ブロック選択トランジスタＢＴ１１とＬＳＡ１１との間の信号をＬＢ１１’とする。

図９（ａ）中、ＰＴ１１はＰＭＯＳで構成されたプリチャージ用トランジスタであり、ソースをＶＤＤに、ドレインをＬＢ１１’に、ゲートを制御信号ＰＳ１１に接続している。ＡＭＰはＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成されたインバータ構成であり、アンプ機能を有する。

ＰＳ１１がＬ状態になることでＬＢ１１’をＶＤＤ（Ｈ電位）に設定（プリチャージ）する。そして、プリチャージ解除後、メモリが読み出し動作をはじめ、ＬＢ１１’が変化する（Ｈデータの場合Ｈのまま、Ｌデータの場合ＨからＬに変化）。ＬＢ１１’の電位を受けて、ＡＭＰが電位をＧＢ１に増幅出力する。

図１以降で説明した構成では、メモリセルが副ビット線だけでなく、ブロック選択トランジスタを通じて主ビット線もアクセスする構成になっている。本構成では、ＡＭＰが主ビット線を駆動するために、メモリセルの負荷が減り、より高速動作を実現することが可能である。

図９（ｂ）は、図９（ａ）の変形例である。プリチャージトランジスタＰＴ１１Ｎ、アンプＡＭＰＮのいずれもＮＭＯＳトランジスタで構成している。ＮＭＯＳトランジスタによりメモリセルと同極性のトランジスタを使用することが可能となるため、メモリアレイ内でＰＭＯＳのためのウェル領域が不要となり、面積削減効果が得られる。

《実施の形態２の変形例１》
実施の形態２の変形例１について、図１０、図１１、図１２を用いて説明する。

図１０では、前述のアンプ、プリチャージ回路を、サブブロックＳＢ１１とＳＢ１２で共有した構成になっている（ＬＳＡ１１２）。図１１（ａ）及び図１１（ｂ）に、図１０中のＬＳＡ１１２及びブロック選択トランジスタＢＴ１１，ＢＴ１２を示す。

図１１（ａ）では、アンプ入力信号ＬＢ１１２に、２本の副ビット線がそれぞれブロック選択トランジスタＢＴ１１，ＢＴ１２を通じて接続される。ＰＴ１１とＡＭＰとを上下サブブロックＳＢ１１，ＳＢ１２で共有しているため、面積削減効果が大きい。図１１（ｂ）に図１１（ａ）の変形例を示す。

図１２に、図１１（ｂ）の回路構成のレイアウト図を示す。図１２によれば、上下より副ビット線ＬＢ１１，ＬＢ１２が入力され、それぞれＢＴ１１、ＢＴ１２の４つのＯＤ（８つのトランジスタ）とＤ１，Ｄ２で並列接続し、各ＯＤのＳ部よりアンプ入力信号ＢＴ１１２に接続される。

ＢＴ１１２はプリチャージトランジスタであるＰＴ１１Ｎ（４つのＯＤは並列接続、ＳはＶＤＤに、ゲートはいずれも／ＰＳ１１）のＤ１，Ｄ２領域と、Ｎ１の４本のゲートに接続される。Ｎ１のＤ１，Ｄ２はＧＢ１に接続される。Ｎ２のＤ１，Ｄ２はＧＢ１に、ＳとゲートはＶＤＤにそれぞれ接続されることで構成される。なお、Ｎ１として他トランジスタの倍のセル数を用いて構成しているのは、主ビット線ＧＢ１のアクセスを高速にするためであり、セル数はこれに限定されるものではない。

《実施の形態２の変形例２》
図１３に、図１０のＬＳＡ１１２の変形例を示す。図１３（ａ）では、ＣＴ１１を追加している。ＣＴ１１はＢＴ１１２のＨ電位を補充する回路であり、読み出し時、副ビット線ＬＢ１１及びＢＴ１１２がＨ状態の時、メモリセルのＯＦＦリーク電流によりＨ電位が低下することを防止することを目的としている。

ＣＴ１１はＰＭＯＳトランジスタで構成され、ソースはＶＤＤに、ドレインはＢＴ１１２に、ゲートは主ビット線ＧＢ１にそれぞれ接続される。

主ビット線ＧＢ１がＬのとき、すなわちＬＢ１１２がＨの時、ＣＴ１１はＯＮ状態になり、ＬＢ１１２とＶＤＤとを接続状態にする。

図１３（ｂ）は、ＮＭＯＳトランジスタのみで構成した場合である。図１３（ａ）と同様の効果が得られる。

《実施の形態３》
実施の形態３について、図１４を用いて説明する。

図１４ではワード線裏打ち部、基板電位接続部、及び電源配線領域のパターンの均一化について示す。従来メモリアレイ中には、ワード線裏打ち部、基板電位接続部、及び電源配線領域が形成されることが多く、その箇所には従来メモリセルを配置しないため、その間でのパターンの不均一が生じる。本発明ではその箇所でのパターン不均一に対して対策を講じている。

図１４（ａ）は上記部位の平面レイアウト図、図１４（ｂ）は図１４（ａ）中のＢ−Ｂ部の断面図である。また、図１４（ｃ）は、図１４（ａ）中のＳＥ〜Ｘ３、Ｙ２〜Ｙ３部の拡大図である。ただし、図１４（ｃ）上では上層配線を削除している。

Ｘ１列からＸ４列までの各ＯＤ部はメモリセルであり、図中のＳＥ部は接続部である上記部位を示している。

ＳＥ部にて、ＧＡで構成されたワード線の裏打ち、ＮＭＯＳメモリセルの基板電位の供給、及び電源配線（ＶＳＳ）の配置がなされている（第１層配線：Ｍ１、第２層配線：Ｍ２、第３層配線：Ｍ３、第４層配線：Ｍ４とする）。

ここまで述べてきたメモリ構成では、各メモリセルゲートはワード線ＷＬであり、同ワード線方向にはそれぞれ接続（共有）されているが、ゲートはポリシリコンなどの高抵抗配線で構成されることが多い。したがって、長配線になるにつれ、遅延による特性劣化が生じるため、より低抵抗の上層配線ＷＬ’で裏打ち接続する。その配線を図１４（ｂ）ではＳＥ部で第３層配線を用いて実施している。

この際、裏打ち部の下層にはメモリセルと同様のＯＤパターンを配置することで隣接メモリセルのパターンを均一にすることができる。

しかしながら、ゲートＧＡは配線幅が細いため、裏打ち用のコンタクトをその上に配置することが困難が場合がある。そこで裏打ち用コンタクトを配置できるよう上記ＳＥ内のＯＤ上でＯＤを超えない範囲でＧＡを太くし、コンタクト領域を確保している（図１４（ｂ）及び図１４（ｃ）参照）。

その際、隣接ＯＤ間の距離はＳＥ部とメモリセル部で同じ（ｌｏｄ）であるため、隣接セルからの影響を一定にすることが可能である。

更に、ＳＥ部において、従来ワード線を同方向に配置されていたグランド線（ＶＳＳ）を第４層配線で十字方向に接続することで、より電位を安定にすることができる。

更に、ＳＥ部のＯＤのＳ部をメモリセル部のソース及びドレイン領域と極性を反転しＰ型化することで基板と接続することが可能となり、基板電位を強化することができる。

《実施の形態４》
実施の形態４について、図１５、図１６を用いて説明する。

図１５では、同一副ビット線につながるメモリをＮＡＮＤ型にしたものである。ＮＡＮＤ型は、各ビットを構成するメモリセルそれぞれを直列に接続したものであり、直列化によるセル電流の低下はあるが、メモリセル間を分離する必要がなく、その結果、セル間距離が短くなるため、面積削減効果が大きい。

図１５において、ＭＣｎ〜ＭＣ１はメモリセル、ＢＴ１１はブロック選択トランジスタ、ＳＢ１１（ＳＢ１２，ＳＢ１３、以下省略）は前記メモリセルＭＣｎ〜ＭＣ１とブロック選択トランジスタＢＴ１１とを直列に接続したメモリブロックであり、ＭＣｎの一端がブロック選択トランジスタＢＴ＊を介して主ビット線に、ＭＣ１の一端がグランド線（ＶＳＳ）に接続される。

図１６で上記回路方式のレイアウト図を示す。ＳＢ１１とＳＢ１２との間で主ビット線と接続される。本レイアウト図では、ＳＢ１１とＳＢ１２それぞれの出力（主ビット線との接続部）を共有する構成となっているため、より面積削減効果が大きい。

更に、主ビット線との接続点との反対側であるＶＳＳ（グランド線）との接続も、対向メモリブロックＳＢ＊＊との間で共有することで面積を削減することも可能である。

《実施の形態５》
実施の形態５について、図１７、図１８、図１９を用いて説明する。

図１７は、ＳＲＡＭの回路図である。ＳＲＡＭは差動ビット線形状であるため、副ビット線を（ＬＢ１，／ＬＢ１）、主ビット線を（ＧＢ１，／ＧＢ１）の一対で表示している。図１８にセル部のレイアウト図を示す。図１８は図１７のＬ２部である。

図１９（ａ）に従来のＳＲＡＭメモリセルを示す。６トランジスタ構成であり、ＰＭＯＳであるロードトランジスタＴｌ１，Ｔｌ２とＮＭＯＳであるドライブトランジスタＴｄ１，Ｔｄ２でインバータリングを構成、ＮＭＯＳであるアクセストランジスタＴａ１，Ｔａ２で外部（ビット線）と接続する。Ｔａ１，Ｔａ２のゲートはワード線に接続される。

図１９（ｂ）は、図１９（ａ）のメモリセルＭＣ＿Ｓを上下２つミラー配置したレイアウト図である。ＮＭＯＳ活性化領域ＯＤ＿ＳＮ、ＰＭＯＳ活性化領域ＯＤ＿ＳＰ、アクセストランジスタのゲートＧＡ＿ＷＬ、インバータリングを構成する各トランジスタのゲートＧＡ＿Ｓより構成される。

Ｔｄ１とＴｌ１のゲートは共通（ＧＡ＿Ｓ）、Ｔｌ２とＴｄ２のゲートは共通（ＧＡ＿Ｓ）、Ｔｄ１とＴｌ１のドレインは共通でＴｌ２，Ｔｄ２のゲートに配線層で接続され、Ｔｄ２とＴｌ２のドレインは共通でＴｌ１，Ｔｄ１のゲートに配線層で接続される。

図１８でＭＣは通常メモリセル領域、ＴＡＰ部はＳＲＡＭメモリセルパターンを用いて、ブロック選択トランジスタとプリチャージトランジスタを構成した回路である。

ＳＲＡＭメモリセルで使用されている活性化領域中のＴｌ１，Ｔｌ２をプリチャージトランジスタに、Ｔａ１，Ｔａ２をブロック選択トランジスタに使用している。

Ｔａ１，Ｔａ２のソース及びドレイン領域にＬＢ１、／ＬＢ１を接続し、第３層配線（Ｍ３）を用いてＢＳ１をＴａ１，Ｔａ２のゲートに接続する。ＧＡ＿Ｓを切断し、Ｔｄ１，Ｔｄ２を削除し、Ｔａ１，Ｔａ２のＬＢ１，／ＬＢ１との接続の反対側をＧＢ１，／ＧＢ１に接続する。Ｔｄ１，Ｔｄ２のゲート間を接続し、ＢＳ１と接続、ＬＢ１，／ＬＢ１にそれぞれドレイン部を接続することでプリチャージ機能を有している。

本パターンにより、ＯＤパターンを従来のＳＲＡＭメモリパターンと変更することなく構成することができる。

以上のとおり、ＳＲＡＭにおいても、メモリセルパターンを用いてブロック選択トランジスタ部などを構成することができるため、ＳＲＡＭにおいても面積削減効果を維持することが可能となる。

本発明に係る半導体記憶装置は、メモリアレイの周辺部のダミーパターンに関して、特に、ビット線を分割構造にした階層ビット線構造において、メモリアレイ内のパターンを均一にすることが可能であるため、トランジスタ特性のばらつき縮小と面積削減を同時に達成することが可能となる。よって、本構成を採用したあらゆる半導体記憶装置の性能向上に大きく貢献することができる。

実施の形態１の構成を示した回路図である。 実施の形態１の構成を示したレイアウト図及び断面図である。 実施の形態１の変形例１の構成を示した回路図である。 実施の形態１の変形例１の構成を示したレイアウト図である。 実施の形態１の変形例２の構成を示したレイアウト図である。 実施の形態１の変形例２の構成を示したレイアウト図である。 実施の形態１の変形例３の構成を示した回路図である。 実施の形態２の構成を示した回路図である。 実施の形態２の構成を示した回路図である。 実施の形態２の変形例１の構成を示した回路図である。 実施の形態２の変形例１の構成を示した回路図である。 実施の形態２の変形例１の構成を示したレイアウト図である。 実施の形態２の変形例２の構成を示した回路図である。 実施の形態３の構成を示したレイアウト図及び断面図である。 実施の形態４の構成を示した回路図である。 実施の形態４の構成を示したレイアウト図である。 実施の形態５の構成を示した回路図である。 実施の形態５の構成を示したレイアウト図である。 従来のＳＲＡＭ構成を示した回路図及びレイアウト図である。

符号の説明

１ ロウデコーダ
２ 制御部
ＭＣ＊ メモリセル
Ｖ＊ 接続部（コンタクト）
ＬＢ＊ 副ビット線（ローカルビット線）
ＧＢ＊ 主ビット線（グローバルビット線）
ＳＢ＊＊ メモリブロック（サブ）
ＷＬ＊ ワード線
ＢＳ＊ ブロック選択信号
ＢＴ＊ ブロック選択トランジスタ
ＳＡ＊ センスアンプ
ＤＯ＊ 出力端子
ＯＤ＊ 活性化領域
Ｓ、Ｄ１、Ｄ２ ＯＤ内ソース、ドレイン領域
ＣＡ＊ コンタクト
ＧＡ＊ ゲート
ＤＴ＊ ディスチャージトランジスタ
ＤＳ＊ ディスチャージ信号
ＬＳＡ＊ 接続回路
ＰＳ＊ プリチャージ信号
ＰＴ＊ プリチャージトランジスタ
ＣＴ＊ 電荷補充トランジスタ
ＬＳＡ ローカルセンスアンプ
ＳＥ 接続部
Ｔａ＊ ＳＲＡＭアクセストランジスタ
Ｔｄ＊ ＳＲＡＭドライブトランジスタ
Ｔｌ＊ ＳＲＡＭロードトランジスタ

Claims (9)

1. 各々がトランジスタで構成されたマスクＲＯＭを複数有するサブメモリアレイと、
   前記サブメモリアレイ内の複数マスクＲＯＭが接続された副ビット線と、
   主ビット線と、
   前記副ビット線と主ビット線との接続を制御するための選択トランジスタと、
   前記副ビット線の電位を増幅して前記主ビット線に出力するアンプと、
   前記副ビット線の電位をチャージするプリチャージ回路とを備え、
   前記選択トランジスタのソース及びドレインの一端に前記副ビット線が接続され、他端に前記アンプの入力が接続され、前記アンプの出力に前記主ビット線が接続され、前記プリチャージ回路は前記選択トランジスタと前記アンプとの接続部に接続され、前記選択トランジスタと、前記アンプを構成するトランジスタと、前記プリチャージ回路を構成するトランジスタと、前記サブメモリアレイ内の複数マスクＲＯＭを構成する複数のトランジスタとは、活性化領域、ゲート、コンタクト、配線層のうち少なくとも１つが同形状であることを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、
   前記選択トランジスタと前記サブメモリアレイ内の複数マスクＲＯＭを構成する複数のトランジスタとは、同極性の素子で構成されたことを特徴とする半導体記憶装置。
3. 請求項１記載の半導体記憶装置において、
   前記選択トランジスタと前記サブメモリアレイ内の複数マスクＲＯＭを構成する複数のトランジスタとは、前記副ビット線に沿って直線状に形成されていることを特徴とする半導体記憶装置。
4. 請求項３記載の半導体記憶装置において、
   前記サブメモリアレイ、前記副ビット線、及び前記選択トランジスタを複数備え、
   前記複数の副ビット線は、それぞれ異なる前記選択トランジスタを介して前記主ビット線に接続され、
   前記複数の副ビット線は、前記主ビット線に沿って同一直線状に配置されていることを特徴とする半導体記憶装置。
5. 請求項４記載の半導体記憶装置において、
   前記アンプ及び前記プリチャージ回路は、前記複数の副ビット線で共有され、前記複数の選択トランジスタが前記アンプの入力に接続され、前記プリチャージ回路は前記複数の選択トランジスタと前記アンプとの接続部に接続されていることを特徴とする半導体記憶装置。
6. 請求項３記載の半導体記憶装置において、
   前記サブメモリアレイ、前記副ビット線、前記選択トランジスタ、及び前記主ビット線を複数備え、
   前記複数の副ビット線は、それぞれ異なる前記選択トランジスタを介して異なる主ビット線に接続され、
   前記複数の副ビット線及び前記複数の主ビット線は、互いに並列に配置されていることを特徴とする半導体記憶装置。
7. 請求項１記載の半導体記憶装置において、
   複数のマスクＲＯＭを構成する複数のトランジスタのゲートとして配置されるワード線と、
   前記ワード線の上層で、前記ワード線と同一の方向に配置される裏打ち用配線と、
   前記ワード線と前記裏打ち用配線とを電気的に接続する接続部とを備え、
   前記接続部は、前記複数のトランジスタと拡散層の形状が同一であり、
   前記ワード線は、前記接続部が配置される領域において、幅が広く形成されていることを特徴とする半導体記憶装置。
8. 請求項１記載の半導体記憶装置において、
   複数のマスクＲＯＭで構成されたメモリアレイを備え、
   その基板電位供給部は前記マスクＲＯＭと同形状のパターン上であることを特徴とする半導体記憶装置。
9. 請求項１記載の半導体記憶装置において、
   前記サブメモリアレイを構成するマスクＲＯＭは、ＮＡＮＤ型であることを特徴とする半導体記憶装置。

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