JP2000260886A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JP2000260886A JP2000260886A JP11064908A JP6490899A JP2000260886A JP 2000260886 A JP2000260886 A JP 2000260886A JP 11064908 A JP11064908 A JP 11064908A JP 6490899 A JP6490899 A JP 6490899A JP 2000260886 A JP2000260886 A JP 2000260886A
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- Japan
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- gate electrode
- memory device
- semiconductor memory
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- mask
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
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Abstract
(57)【要約】
【課題】 メモリトランジスタのチャネルドープ層をゲ
ート電極に自己整合させることによりセルサイズの縮小
を可能とした半導体記憶装置とその製造方法を提供す
る。 【解決手段】 シリコン基板に、ゲート電極とソース及
びドレイン拡散層を有する複数のメモリトランジスタが
配列形成され、メモリトランジスタにチャネルドープ層
の有無によるしきい値電圧の相違としてデータが固定的
に書き込まれるマスクＲＯＭにおいて、チャネルドープ
層は、ゲート電極のエッジに整合されてゲート電極の側
方に開けられた開口を介してシリコン基板の垂線に対し
て傾斜した方向からのイオン注入により形成される。
ート電極に自己整合させることによりセルサイズの縮小
を可能とした半導体記憶装置とその製造方法を提供す
る。 【解決手段】 シリコン基板に、ゲート電極とソース及
びドレイン拡散層を有する複数のメモリトランジスタが
配列形成され、メモリトランジスタにチャネルドープ層
の有無によるしきい値電圧の相違としてデータが固定的
に書き込まれるマスクＲＯＭにおいて、チャネルドープ
層は、ゲート電極のエッジに整合されてゲート電極の側
方に開けられた開口を介してシリコン基板の垂線に対し
て傾斜した方向からのイオン注入により形成される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に係り、特にメモリトランジスタにチャネルドープ層の
有無によるしきい値電圧の相違としてデータが固定的に
書き込まれるマスクＲＯＭに関する。
に係り、特にメモリトランジスタにチャネルドープ層の
有無によるしきい値電圧の相違としてデータが固定的に
書き込まれるマスクＲＯＭに関する。
【０００２】
【従来の技術】従来より、読み出し専用半導体メモリと
して、マスクプログラミングによりデータが固定的に記
憶されるマスクＲＯＭが知られている。マスクＲＯＭは
機能的には、ビット線とワード線の交差部にメモリトラ
ンジスタがあるかないかをデータ“１”，“０”に対応
させればよい。比較的容量の小さいマスクＲＯＭのプロ
グラミング方式としては、図１９に示す拡散層プログラ
ム方式と、図２０に示すコンタクトプログラム方式とが
用いられてきた。
して、マスクプログラミングによりデータが固定的に記
憶されるマスクＲＯＭが知られている。マスクＲＯＭは
機能的には、ビット線とワード線の交差部にメモリトラ
ンジスタがあるかないかをデータ“１”，“０”に対応
させればよい。比較的容量の小さいマスクＲＯＭのプロ
グラミング方式としては、図１９に示す拡散層プログラ
ム方式と、図２０に示すコンタクトプログラム方式とが
用いられてきた。
【０００３】図１９及び図２０において、斜線で示す領
域は素子分離領域であり、ワード線ＷＬとビット線ＢＬ
の交差部がメモリトランジスタＭＣとなる。図１９の拡
散層プログラム方式では、破線で示すメモリトランジス
タＭＣの部分に拡散層を形成するか否かにより、データ
を書き込む。図２０のコンタクトプログラム方式では、
破線で示すメモリトランジスタＭＣのビット線コンタク
トを形成するかいなかにより、データを書き込む。いず
れの場合も、等価回路的には図２１に示すように、ＮＯ
Ｒ型セル構造となる。
域は素子分離領域であり、ワード線ＷＬとビット線ＢＬ
の交差部がメモリトランジスタＭＣとなる。図１９の拡
散層プログラム方式では、破線で示すメモリトランジス
タＭＣの部分に拡散層を形成するか否かにより、データ
を書き込む。図２０のコンタクトプログラム方式では、
破線で示すメモリトランジスタＭＣのビット線コンタク
トを形成するかいなかにより、データを書き込む。いず
れの場合も、等価回路的には図２１に示すように、ＮＯ
Ｒ型セル構造となる。
【０００４】拡散層プログラム方式は、集積度を高いも
のとすることができるが、拡散層形成がメモリ製造工程
の初期に行われるため、ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎ
ｄＴｉｍｅ）が長くなる。コンタクトプログラム方式は
素子形成後のプログラムになるため、拡散層プログラム
方式と比較してＴＡＴは短いが、集積度は落ちる。これ
らの方式は、マイクロプロセッサ中の論理ＬＳＩ等を除
き、１Ｍビット以上の大容量が要求される汎用ＲＯＭに
は用いられていない。
のとすることができるが、拡散層形成がメモリ製造工程
の初期に行われるため、ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎ
ｄＴｉｍｅ）が長くなる。コンタクトプログラム方式は
素子形成後のプログラムになるため、拡散層プログラム
方式と比較してＴＡＴは短いが、集積度は落ちる。これ
らの方式は、マイクロプロセッサ中の論理ＬＳＩ等を除
き、１Ｍビット以上の大容量が要求される汎用ＲＯＭに
は用いられていない。
【０００５】これに対して、高集積化可能なマスクＲＯ
Ｍとしては、図２２及び図２３に示すＮＡＮＤ型セルが
用いられている。図２２の斜線領域は素子分離領域であ
り、メモリトランジスタＭＣは複数個ずつ直列にビット
線ＢＬに接続される。プログラミングは、図２２に破線
で示すメモリトランジスタＭＣの領域に予めチャネルイ
オン注入を行うか否かにより、行われる。例えば、チャ
ネルドープ層が形成されたメモリトランジスタはデプレ
ション（Ｄ）型、それ以外のメモリトランジスタはエン
ハンスメント（Ｅ）型となり、図２３に示すように、Ｅ
型とＤ型の分布としてデータが書かれることになる。
Ｍとしては、図２２及び図２３に示すＮＡＮＤ型セルが
用いられている。図２２の斜線領域は素子分離領域であ
り、メモリトランジスタＭＣは複数個ずつ直列にビット
線ＢＬに接続される。プログラミングは、図２２に破線
で示すメモリトランジスタＭＣの領域に予めチャネルイ
オン注入を行うか否かにより、行われる。例えば、チャ
ネルドープ層が形成されたメモリトランジスタはデプレ
ション（Ｄ）型、それ以外のメモリトランジスタはエン
ハンスメント（Ｅ）型となり、図２３に示すように、Ｅ
型とＤ型の分布としてデータが書かれることになる。
【０００６】大容量のマスクＲＯＭのセル構造として、
ＮＡＮＤ型セルの他、図２４に示すコンタクトレス型セ
ルがある。これは、半導体基板にｎ+型拡散層をストラ
イプ状に形成した後、全面にゲート酸化膜を形成し、こ
の上に多結晶シリコン膜によりワード線ＷＬをパターン
形成して得られる。ｎ+型拡散層は、隣接する３本が図
示のようにビット線ＢＬとこれを挟む接地線ＶSS0，ＶS
S1となる。ｎ+型拡散層に挟まれたワード線直下の領域
が全てメモリトランジスタのチャネル領域となる。破線
で示す一つのメモリトランジスタの領域にチャネルイオ
ン注入を行うか否かにより、データが書き込まれる。
ＮＡＮＤ型セルの他、図２４に示すコンタクトレス型セ
ルがある。これは、半導体基板にｎ+型拡散層をストラ
イプ状に形成した後、全面にゲート酸化膜を形成し、こ
の上に多結晶シリコン膜によりワード線ＷＬをパターン
形成して得られる。ｎ+型拡散層は、隣接する３本が図
示のようにビット線ＢＬとこれを挟む接地線ＶSS0，ＶS
S1となる。ｎ+型拡散層に挟まれたワード線直下の領域
が全てメモリトランジスタのチャネル領域となる。破線
で示す一つのメモリトランジスタの領域にチャネルイオ
ン注入を行うか否かにより、データが書き込まれる。
【０００７】
【発明が解決しようとする課題】しかし、ＮＡＮＤ型セ
ルやコンタクトレス型セルのマスクＲＯＭの高集積化に
も限界があった。その主要な要因は、メモリトランジス
タのチャネルイオン注入にはマスク合わせズレがあるた
め、チャネルイオン注入のデザインルールに余裕をとら
なければならないことである。このため、メモリトラン
ジスタを微細化すると、結果的にメモリセルサイズはチ
ャネルイオン注入のデザインルールにより下限が規定さ
れ、それ以上の微細化が困難であった。
ルやコンタクトレス型セルのマスクＲＯＭの高集積化に
も限界があった。その主要な要因は、メモリトランジス
タのチャネルイオン注入にはマスク合わせズレがあるた
め、チャネルイオン注入のデザインルールに余裕をとら
なければならないことである。このため、メモリトラン
ジスタを微細化すると、結果的にメモリセルサイズはチ
ャネルイオン注入のデザインルールにより下限が規定さ
れ、それ以上の微細化が困難であった。
【０００８】この発明は、上記事情を考慮してなされた
もので、チャネルイオン注入によりプログラミングを行
う半導体記憶装置であって、メモリトランジスタのチャ
ネルドープ層をゲート電極に自己整合させることにより
セルサイズの縮小を可能とした半導体記憶装置とその製
造方法を提供することを目的としている。
もので、チャネルイオン注入によりプログラミングを行
う半導体記憶装置であって、メモリトランジスタのチャ
ネルドープ層をゲート電極に自己整合させることにより
セルサイズの縮小を可能とした半導体記憶装置とその製
造方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】この発明は、半導体基板
に、ゲート電極とソース及びドレイン拡散層を有する複
数のメモリトランジスタが配列形成され、前記メモリト
ランジスタにチャネルドープ層の有無によるしきい値電
圧の相違としてデータが固定的に書き込まれる半導体記
憶装置において、前記チャネルドープ層は、前記ゲート
電極に整合されてゲート電極の側方に開けられた開口を
介して前記半導体基板の垂線に対して傾斜した方向から
のイオン注入により形成されていることを特徴とする。
に、ゲート電極とソース及びドレイン拡散層を有する複
数のメモリトランジスタが配列形成され、前記メモリト
ランジスタにチャネルドープ層の有無によるしきい値電
圧の相違としてデータが固定的に書き込まれる半導体記
憶装置において、前記チャネルドープ層は、前記ゲート
電極に整合されてゲート電極の側方に開けられた開口を
介して前記半導体基板の垂線に対して傾斜した方向から
のイオン注入により形成されていることを特徴とする。
【００１０】この発明による半導体記憶装置の製造方法
は、半導体基板に、ゲート電極とソース及びドレイン拡
散層を有する複数のメモリトランジスタを形成する工程
と、前記メモリトランジスタが形成された面にゲート電
極に整合されてゲート電極の側方に開けられた開口を持
つ耐イオン注入マスクを形成する工程と、前記耐イオン
注入マスクを用いて前記半導体基板の垂線に対して傾斜
した方向からイオン注入を行って選択されたメモリトラ
ンジスタにチャネルドープ層を形成する工程とを有する
ことを特徴とする。
は、半導体基板に、ゲート電極とソース及びドレイン拡
散層を有する複数のメモリトランジスタを形成する工程
と、前記メモリトランジスタが形成された面にゲート電
極に整合されてゲート電極の側方に開けられた開口を持
つ耐イオン注入マスクを形成する工程と、前記耐イオン
注入マスクを用いて前記半導体基板の垂線に対して傾斜
した方向からイオン注入を行って選択されたメモリトラ
ンジスタにチャネルドープ層を形成する工程とを有する
ことを特徴とする。
【００１１】この発明においては、（ａ）メモリトラン
ジスタが第１導電型ＭＯＳトランジスタであり、チャネ
ルドープ層が第２導電型不純物層である場合と、（ｂ）
メモリトランジスタが第１導電型ＭＯＳトランジスタで
あり、チャネルドープ層が第１導電型不純物層である場
合とがある。（ａ）の場合、チャネルドープ層が形成さ
れたメモリトランジスタは、初期状態のメモリトランジ
スタに比べてしきい値が高くなる。具体的には例えば、
初期状態のメモリトランジスタがＤ型であるとして、チ
ャネルドープ層が形成されたメモリトランジスタがＥ型
になるようにする。（ｂ）の場合は、チャネルドープ層
が形成されたメモリトランジスタのしきい値は、初期状
態のメモリトランジスタに比べて低くなる。具体的には
例えば、初期状態のメモリトランジスタがＥ型であると
して、チャネルドープ層が形成されたメモリトランジス
タがＤ型になるようにする。
ジスタが第１導電型ＭＯＳトランジスタであり、チャネ
ルドープ層が第２導電型不純物層である場合と、（ｂ）
メモリトランジスタが第１導電型ＭＯＳトランジスタで
あり、チャネルドープ層が第１導電型不純物層である場
合とがある。（ａ）の場合、チャネルドープ層が形成さ
れたメモリトランジスタは、初期状態のメモリトランジ
スタに比べてしきい値が高くなる。具体的には例えば、
初期状態のメモリトランジスタがＤ型であるとして、チ
ャネルドープ層が形成されたメモリトランジスタがＥ型
になるようにする。（ｂ）の場合は、チャネルドープ層
が形成されたメモリトランジスタのしきい値は、初期状
態のメモリトランジスタに比べて低くなる。具体的には
例えば、初期状態のメモリトランジスタがＥ型であると
して、チャネルドープ層が形成されたメモリトランジス
タがＤ型になるようにする。
【００１２】この発明において、チャネルドープ層を形
成する斜めイオン注入は、ソース拡散層側、ドレイン拡
散層側いずれからも行うことができる。但し、（ａ）の
場合には、メモリトランジスタのドレイン拡散層側から
の斜めイオン注入により形成することが好ましい。これ
は、ソース拡散層からイオン注入を行うと、ソース拡散
層に対して逆導電型不純物のカウンタドーピングとな
り、ソース抵抗の増大をもたらし、読み出し性能の劣化
につながるからである。一方（ｂ）の場合には、ソース
拡散層側からの斜めイオン注入を行うことが、ソース抵
抗の低減になるために好ましい。或いはまた、チャネル
ドープ層を、ソース拡散層側からの斜めイオン注入と、
ドレイン拡散層側からの斜めイオン注入という、２回の
イオン注入により形成することも可能である。
成する斜めイオン注入は、ソース拡散層側、ドレイン拡
散層側いずれからも行うことができる。但し、（ａ）の
場合には、メモリトランジスタのドレイン拡散層側から
の斜めイオン注入により形成することが好ましい。これ
は、ソース拡散層からイオン注入を行うと、ソース拡散
層に対して逆導電型不純物のカウンタドーピングとな
り、ソース抵抗の増大をもたらし、読み出し性能の劣化
につながるからである。一方（ｂ）の場合には、ソース
拡散層側からの斜めイオン注入を行うことが、ソース抵
抗の低減になるために好ましい。或いはまた、チャネル
ドープ層を、ソース拡散層側からの斜めイオン注入と、
ドレイン拡散層側からの斜めイオン注入という、２回の
イオン注入により形成することも可能である。
【００１３】この発明において好ましくは、チャネルド
ープ層は、ソース、ドレイン拡散層の一方と重複し、他
方と重複しないように、且つソース、ドレイン拡散層よ
り深く形成される。これにより、ソース、ドレイン拡散
層の間のパンチスルーが確実に防止される。
ープ層は、ソース、ドレイン拡散層の一方と重複し、他
方と重複しないように、且つソース、ドレイン拡散層よ
り深く形成される。これにより、ソース、ドレイン拡散
層の間のパンチスルーが確実に防止される。
【００１４】この発明の製造方法において、具体的に
は、メモリトランジスタのゲート電極は一方向に連続的
するワード線としてパターン形成され、耐イオン注入マ
スクは、隣接するワード線の間にこれらのワード線に自
己整合された開口を持つように形成される。この場合、
耐イオン注入マスクの形成工程としては、（１）マスク
材料膜を堆積する工程と、この工程で形成されたマスク
材料膜の隣接するワード線の間に選択的に開口を形成す
る工程とを有するものとする。或いは、（２）マスク材
料膜を隣接するワード線の間に埋め込み形成する工程
と、この工程で形成されたマスク材料膜に選択的に開口
を形成する工程とを有するものとする。
は、メモリトランジスタのゲート電極は一方向に連続的
するワード線としてパターン形成され、耐イオン注入マ
スクは、隣接するワード線の間にこれらのワード線に自
己整合された開口を持つように形成される。この場合、
耐イオン注入マスクの形成工程としては、（１）マスク
材料膜を堆積する工程と、この工程で形成されたマスク
材料膜の隣接するワード線の間に選択的に開口を形成す
る工程とを有するものとする。或いは、（２）マスク材
料膜を隣接するワード線の間に埋め込み形成する工程
と、この工程で形成されたマスク材料膜に選択的に開口
を形成する工程とを有するものとする。
【００１５】この発明において、イオン注入の半導体基
板の垂線に対する傾斜角θは、隣接するワード線間のス
ペースをＳ、開口の高さをＨとして、ｔａｎθ＜Ｓ／Ｈ
を満たすように設定される。またこの発明において、複
数のメモリトランジスタは具体的には、ゲート電極が一
方向に連続的にパターン形成されてワード線となり、且
つＮＡＮＤ型セル、ＡＮＤ型、ＮＯＲ型セルのいずれか
のメモリセル構造として組み立てられる。
板の垂線に対する傾斜角θは、隣接するワード線間のス
ペースをＳ、開口の高さをＨとして、ｔａｎθ＜Ｓ／Ｈ
を満たすように設定される。またこの発明において、複
数のメモリトランジスタは具体的には、ゲート電極が一
方向に連続的にパターン形成されてワード線となり、且
つＮＡＮＤ型セル、ＡＮＤ型、ＮＯＲ型セルのいずれか
のメモリセル構造として組み立てられる。
【００１６】この発明によると、マスクプログラミング
によるメモリトランジスタのチャネルドープ層は、ゲー
ト電極に自己整合された斜めイオン注入により形成され
るから、イオン注入の合わせ余裕をとる必要がなく、従
って単位セル面積を小さくした高集積化マスクＲＯＭが
得られる。なおこの発明が有効であるのは、チャネル長
（ゲート幅）が０．２μｍ或いはそれ以下という微細な
メモリトランジスタを用いる場合である。この様な微細
トランジスタの場合に、ゲート電極をマスクとする斜め
イオン注入により自己整合されたしきい値制御を行う技
術は、最近提案されている（IEEE TRANSACTIONS ONELEC
TRON DEVICES, VOL.45,NO.10,OCTBER 1998,pp2161-216
5）。
によるメモリトランジスタのチャネルドープ層は、ゲー
ト電極に自己整合された斜めイオン注入により形成され
るから、イオン注入の合わせ余裕をとる必要がなく、従
って単位セル面積を小さくした高集積化マスクＲＯＭが
得られる。なおこの発明が有効であるのは、チャネル長
（ゲート幅）が０．２μｍ或いはそれ以下という微細な
メモリトランジスタを用いる場合である。この様な微細
トランジスタの場合に、ゲート電極をマスクとする斜め
イオン注入により自己整合されたしきい値制御を行う技
術は、最近提案されている（IEEE TRANSACTIONS ONELEC
TRON DEVICES, VOL.45,NO.10,OCTBER 1998,pp2161-216
5）。
【００１７】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１は、この発明の実施の形態１によ
るＮＡＮＤ型マスクＲＯＭの平面図であり、図２（ａ）
及び（ｂ）はそれぞれ図１のＸ−Ｘ′及びＹ−Ｙ′断面
図であり、図３は等価回路である。
の実施の形態を説明する。 ［実施の形態１］図１は、この発明の実施の形態１によ
るＮＡＮＤ型マスクＲＯＭの平面図であり、図２（ａ）
及び（ｂ）はそれぞれ図１のＸ−Ｘ′及びＹ−Ｙ′断面
図であり、図３は等価回路である。
【００１８】メモリトランジスタＭＣはｎ型ＭＯＳトラ
ンジスタであって、ｐ型シリコン基板１（又はｐ型ウェ
ル）にゲート絶縁膜３を介してゲート電極４が形成さ
れ、このゲート電極４に自己整合的にソース、ドレイン
となるｎ型拡散層５が形成されている。ゲート電極４は
一方向に連続的にパターン形成されて、これがワード線
ＷＬとなる。ワード線ＷＬは例えば、ライン／スペース
＝０．２μｍ／０．２μｍで配列形成される。メモリト
ランジスタＭＣは隣接するもの同士でソース、ドレイン
を共有する形で１６個が直列接続されて、ＮＡＮＤ型セ
ルが構成されている。ＮＡＮＤ型セルの一端は、ビット
線ＢＬに接続され、他端はソース線ＳＬに接続されてい
る。
ンジスタであって、ｐ型シリコン基板１（又はｐ型ウェ
ル）にゲート絶縁膜３を介してゲート電極４が形成さ
れ、このゲート電極４に自己整合的にソース、ドレイン
となるｎ型拡散層５が形成されている。ゲート電極４は
一方向に連続的にパターン形成されて、これがワード線
ＷＬとなる。ワード線ＷＬは例えば、ライン／スペース
＝０．２μｍ／０．２μｍで配列形成される。メモリト
ランジスタＭＣは隣接するもの同士でソース、ドレイン
を共有する形で１６個が直列接続されて、ＮＡＮＤ型セ
ルが構成されている。ＮＡＮＤ型セルの一端は、ビット
線ＢＬに接続され、他端はソース線ＳＬに接続されてい
る。
【００１９】ＮＡＮＤ型セルのビット線ＢＬ側には、メ
モリトランジスタと同様に形成された選択ゲートトラン
ジスタＳＴが形成されている。この選択ゲートトランジ
スタＳＴのゲート電極４もワード線ＷＬと同様に一方向
に連続的に形成されて、選択ゲート線ＳＧとなる。
モリトランジスタと同様に形成された選択ゲートトラン
ジスタＳＴが形成されている。この選択ゲートトランジ
スタＳＴのゲート電極４もワード線ＷＬと同様に一方向
に連続的に形成されて、選択ゲート線ＳＧとなる。
【００２０】メモリトランジスタＭＣはこの実施の形態
の場合、初期状態でＥ型である。これらのメモリトラン
ジスタＭＣのうち、図１に斜線で示すメモリトランジス
タＭＣ015，ＭＣ100，ＭＣ114，ＭＣ200は、マスクプロ
グラミングにより、図２（ｂ）に示すようにｎ型のチャ
ネルドープ層６が形成されて、Ｄ型とされている。この
マスクプログラミングは後述するように、ゲート電極４
（即ちワード線ＷＬ）のエッジを開口端とする開口をも
つ耐イオン注入マスクを用いた斜めイオン注入を利用し
て行われる。
の場合、初期状態でＥ型である。これらのメモリトラン
ジスタＭＣのうち、図１に斜線で示すメモリトランジス
タＭＣ015，ＭＣ100，ＭＣ114，ＭＣ200は、マスクプロ
グラミングにより、図２（ｂ）に示すようにｎ型のチャ
ネルドープ層６が形成されて、Ｄ型とされている。この
マスクプログラミングは後述するように、ゲート電極４
（即ちワード線ＷＬ）のエッジを開口端とする開口をも
つ耐イオン注入マスクを用いた斜めイオン注入を利用し
て行われる。
【００２１】この実施の形態１のマスクＲＯＭの製造工
程を、図４（ａ）（ｂ）〜図７（ａ）（ｂ）を参照して
説明する。図４（ａ）（ｂ）〜図７（ａ）（ｂ）は、図
２（ａ）（ｂ）の断面に対応する工程断面図である。図
４に示すように、ｐ型シリコン基板１にまず、ストライ
プ状の素子形成領域を区画するように、素子分離絶縁膜
２を形成する。素子分離絶縁膜２はこの実施の形態の場
合、溝を加工して絶縁膜を埋め込むＳＴＩ（Shallow Tr
ench Isolation）技術により形成している。
程を、図４（ａ）（ｂ）〜図７（ａ）（ｂ）を参照して
説明する。図４（ａ）（ｂ）〜図７（ａ）（ｂ）は、図
２（ａ）（ｂ）の断面に対応する工程断面図である。図
４に示すように、ｐ型シリコン基板１にまず、ストライ
プ状の素子形成領域を区画するように、素子分離絶縁膜
２を形成する。素子分離絶縁膜２はこの実施の形態の場
合、溝を加工して絶縁膜を埋め込むＳＴＩ（Shallow Tr
ench Isolation）技術により形成している。
【００２２】次に、図５に示すように、約１０ｎｍのゲ
ート酸化膜３を形成した後、ゲート電極４を一方向に連
続するワード線ＷＬとしてパターン形成する。続いて、
リン又は砒素のイオン注入により、パターン形成された
ワード線ＷＬに自己整合されたｎ型拡散層５を形成す
る。なおゲート電極４には多結晶シリコン膜、シリサイ
ド膜膜、ポリサイド膜、金属膜等が用いられる。またｎ
型拡散層５のイオン注入に際しては、予めゲート電極４
をマスクで覆った状態として、ゲート電極４へのドーピ
ングを防止するようにしてもよい。また、作られるメモ
リトランジスタのしきい値電圧が負となる場合には、ゲ
ート電極パターニングの前に、基板全面に予めボロンを
イオン注入して、しきい値電圧が正のＥ型が得られるよ
うにし、これを初期状態とする。
ート酸化膜３を形成した後、ゲート電極４を一方向に連
続するワード線ＷＬとしてパターン形成する。続いて、
リン又は砒素のイオン注入により、パターン形成された
ワード線ＷＬに自己整合されたｎ型拡散層５を形成す
る。なおゲート電極４には多結晶シリコン膜、シリサイ
ド膜膜、ポリサイド膜、金属膜等が用いられる。またｎ
型拡散層５のイオン注入に際しては、予めゲート電極４
をマスクで覆った状態として、ゲート電極４へのドーピ
ングを防止するようにしてもよい。また、作られるメモ
リトランジスタのしきい値電圧が負となる場合には、ゲ
ート電極パターニングの前に、基板全面に予めボロンを
イオン注入して、しきい値電圧が正のＥ型が得られるよ
うにし、これを初期状態とする。
【００２３】この様にワード線ＷＬがパターン形成され
た段階で、マスクプログラミングを行う。即ち、図６に
示すように、耐イオン注入マスクとなるマスク材料膜２
１を形成し、これをパターニングして開口２２ａを形成
する。開口２２ａは、図８に示すように、チャネルイオ
ン注入を行うべきメモリトランジスタＭＣ015，ＭＣ10
0，ＭＣ114，ＭＣ200のソース拡散層側、即ちビット線
ＢＬとは反対側のｎ型拡散層５上に、隣接するゲート電
極４間にまたがるように形成する。
た段階で、マスクプログラミングを行う。即ち、図６に
示すように、耐イオン注入マスクとなるマスク材料膜２
１を形成し、これをパターニングして開口２２ａを形成
する。開口２２ａは、図８に示すように、チャネルイオ
ン注入を行うべきメモリトランジスタＭＣ015，ＭＣ10
0，ＭＣ114，ＭＣ200のソース拡散層側、即ちビット線
ＢＬとは反対側のｎ型拡散層５上に、隣接するゲート電
極４間にまたがるように形成する。
【００２４】このとき、マスク材料膜２１のエッチング
をゲート電極４がエッチングストッパとなる方法で行え
ば、マスク材料膜２１の開口２２ａ内に、ゲート電極４
に自己整合された（即ち、ゲート電極４のエッジを開口
端とする）実質的な開口２２ｂが形成される。なおマス
ク材料膜２１はレジストでもよい。図８の場合、ワード
線方向に隣接する二つのメモリトランジスタＭＣ100，
ＭＣ200に対する開口２２ａは連続的に一つの開口とし
て形成している。
をゲート電極４がエッチングストッパとなる方法で行え
ば、マスク材料膜２１の開口２２ａ内に、ゲート電極４
に自己整合された（即ち、ゲート電極４のエッジを開口
端とする）実質的な開口２２ｂが形成される。なおマス
ク材料膜２１はレジストでもよい。図８の場合、ワード
線方向に隣接する二つのメモリトランジスタＭＣ100，
ＭＣ200に対する開口２２ａは連続的に一つの開口とし
て形成している。
【００２５】そして、図６に示すように、形成された開
口２２を通して、リン又は砒素を基板１の垂線に対して
θだけ傾斜した方向からイオン注入することにより、ｎ
型のチャネルドープ層６を形成する。これにより、メモ
リトランジスタＭＣ015，ＭＣ100，ＭＣ114，ＭＣ200
を、しきい値電圧が負のＤ型とする。斜めイオン注入の
傾斜角θは、図９に示すように、開口の高さをＨとし、
ゲート電極４の間のスペースをＳとして、ｔａｎθ＜Ｓ
／Ｈを満たすことが必要である。開口の高さＨは、ほぼ
ゲート電極４の厚みであり、マスク材料膜２１の開口２
２ａがゲート電極４間のスペースと殆ど変わらない場合
には、ゲート電極４とマスク材料膜２１の合計厚みとな
る。この条件を満たす斜めイオン注入を行うことによ
り、ゲート電極４の幅が０．２μｍ或いはそれ以下の微
細メモリトランジスタである場合、そのしきい値を制御
できるチャネルドープ層６を形成することが可能にな
る。
口２２を通して、リン又は砒素を基板１の垂線に対して
θだけ傾斜した方向からイオン注入することにより、ｎ
型のチャネルドープ層６を形成する。これにより、メモ
リトランジスタＭＣ015，ＭＣ100，ＭＣ114，ＭＣ200
を、しきい値電圧が負のＤ型とする。斜めイオン注入の
傾斜角θは、図９に示すように、開口の高さをＨとし、
ゲート電極４の間のスペースをＳとして、ｔａｎθ＜Ｓ
／Ｈを満たすことが必要である。開口の高さＨは、ほぼ
ゲート電極４の厚みであり、マスク材料膜２１の開口２
２ａがゲート電極４間のスペースと殆ど変わらない場合
には、ゲート電極４とマスク材料膜２１の合計厚みとな
る。この条件を満たす斜めイオン注入を行うことによ
り、ゲート電極４の幅が０．２μｍ或いはそれ以下の微
細メモリトランジスタである場合、そのしきい値を制御
できるチャネルドープ層６を形成することが可能にな
る。
【００２６】その後、マスク材料膜２１を除去して、図
７に示すように、層間絶縁膜７を堆積する。この層間絶
縁膜７に、ビット線ＢＬ及びソース線ＳＬ接続用のコン
タクト孔を開け、これにプラグ電極８を埋め込む。プラ
グ電極８には多結晶シリコンやタングステンを用いる。
そして、プラグ電極８を接続するソース線（ＳＬ）１０
をパターン形成する。この実施の形態では、ビット線接
続用のプラグ電極８上にも、ソース線１０と同じ材料膜
により中継電極１０′をパターン形成している。ソース
線１０及び中継電極１０′には、タングステンやアルミ
ニウムを用いる。
７に示すように、層間絶縁膜７を堆積する。この層間絶
縁膜７に、ビット線ＢＬ及びソース線ＳＬ接続用のコン
タクト孔を開け、これにプラグ電極８を埋め込む。プラ
グ電極８には多結晶シリコンやタングステンを用いる。
そして、プラグ電極８を接続するソース線（ＳＬ）１０
をパターン形成する。この実施の形態では、ビット線接
続用のプラグ電極８上にも、ソース線１０と同じ材料膜
により中継電極１０′をパターン形成している。ソース
線１０及び中継電極１０′には、タングステンやアルミ
ニウムを用いる。
【００２７】続いて、図２に示すように、再度層間絶縁
膜９を堆積し、これにコンタクト孔を形成して、ビット
線（ＢＬ）１１をパターン形成する。ビット線１１には
好ましくはアルミニウムを用いる。最後に保護膜１２を
形成する。
膜９を堆積し、これにコンタクト孔を形成して、ビット
線（ＢＬ）１１をパターン形成する。ビット線１１には
好ましくはアルミニウムを用いる。最後に保護膜１２を
形成する。
【００２８】この実施の形態によるマスクＲＯＭの読み
出し動作を、図１０及び図１１を用いて説明する。ワー
ド線ＷＬ１４につながる二つのメモリトランジスタＭＣ
ＡとＭＡＢに着目する。メモリトランジスタＭＣＡは、
書き込みによりＤ型になっており、これが例えばデータ
“１”である。メモリトランジスタＭＣＢはＥ型であ
り、これがデータ“０”である。これらのＶｇ−Ｉｄ特
性は、図１１に示す通りである。
出し動作を、図１０及び図１１を用いて説明する。ワー
ド線ＷＬ１４につながる二つのメモリトランジスタＭＣ
ＡとＭＡＢに着目する。メモリトランジスタＭＣＡは、
書き込みによりＤ型になっており、これが例えばデータ
“１”である。メモリトランジスタＭＣＢはＥ型であ
り、これがデータ“０”である。これらのＶｇ−Ｉｄ特
性は、図１１に示す通りである。
【００２９】ビット線ＢＬＡ，ＢＬＢは、予めＶＢＬ
（＝３Ｖ）に充電されているか、若しくはバイアスされ
ているものとする。この状態で選択ワード線ＷＬ１４に
ＶSS（＝０Ｖ）を与え、その他のワード線ＷＬ０〜ＷＬ
１３，ＷＬ１５及び選択ゲート線ＳＧには、Ｅ型のメモ
リトランジスタのしきい値電圧より高い中間電圧Ｖｒｅ
ａｄ（＝３Ｖ）を与える。このとき、メモリトランジス
タＭＣＡ側では、全てのメモリトランジスタ及び選択ゲ
ートトランジスタがオンするから、ビット線ＢＬＡから
ソース線ＳＬに電流が流れる。他方のメモリトランジス
タＭＣＢ側では、メモリトランジスタＭＣＢがオフであ
るから、ビット線ＢＬＢには電流が流れない。この電流
の有無をセンスアンプで検出することにより、データ
“０”，“１”の判別ができる。
（＝３Ｖ）に充電されているか、若しくはバイアスされ
ているものとする。この状態で選択ワード線ＷＬ１４に
ＶSS（＝０Ｖ）を与え、その他のワード線ＷＬ０〜ＷＬ
１３，ＷＬ１５及び選択ゲート線ＳＧには、Ｅ型のメモ
リトランジスタのしきい値電圧より高い中間電圧Ｖｒｅ
ａｄ（＝３Ｖ）を与える。このとき、メモリトランジス
タＭＣＡ側では、全てのメモリトランジスタ及び選択ゲ
ートトランジスタがオンするから、ビット線ＢＬＡから
ソース線ＳＬに電流が流れる。他方のメモリトランジス
タＭＣＢ側では、メモリトランジスタＭＣＢがオフであ
るから、ビット線ＢＬＢには電流が流れない。この電流
の有無をセンスアンプで検出することにより、データ
“０”，“１”の判別ができる。
【００３０】この実施の形態において、チャネルドープ
層６は、メモリトランジスタのソース、ドレイン拡散層
となるｎ型拡散層５の一方に重複し、他方には重複しな
い状態で且つ、ｎ型拡散層５より深く形成される。従っ
て、ソース、ドレイン拡散層間のパンチスルーが防止さ
れる。
層６は、メモリトランジスタのソース、ドレイン拡散層
となるｎ型拡散層５の一方に重複し、他方には重複しな
い状態で且つ、ｎ型拡散層５より深く形成される。従っ
て、ソース、ドレイン拡散層間のパンチスルーが防止さ
れる。
【００３１】［実施の形態２］上記実施例では、メモリ
トランジスタが初期状態でＥ型のｎ型ＭＯＳトランジス
タとし、これをマスクプログラミングで選択的にＤ型に
した。メモリトランジスタが初期状態でＤ型のｎ型ＭＯ
Ｓトランジスタである場合には、マスクプログラミング
では、ｐ型不純物をチャネルにイオン注入して、選択的
にしきい値電圧の高い状態（好ましくは、Ｅ型の状態）
にする。このマスクプログラミングを、ゲート電極側方
からの斜めイオン注入により行うことは、先の実施の形
態と同様である。
トランジスタが初期状態でＥ型のｎ型ＭＯＳトランジス
タとし、これをマスクプログラミングで選択的にＤ型に
した。メモリトランジスタが初期状態でＤ型のｎ型ＭＯ
Ｓトランジスタである場合には、マスクプログラミング
では、ｐ型不純物をチャネルにイオン注入して、選択的
にしきい値電圧の高い状態（好ましくは、Ｅ型の状態）
にする。このマスクプログラミングを、ゲート電極側方
からの斜めイオン注入により行うことは、先の実施の形
態と同様である。
【００３２】但し、先の実施の形態では斜めイオン注入
を注目するメモリトランジスタのソース拡散層側から行
ったのに対し、この実施の形態の場合はドレイン拡散層
側から行う。そのイオン注入工程を、先の実施の形態の
図６（ｂ）に対応させて、図１２に示す。マスク材料膜
２１には、注目するメモリトランジスタのドレイン側
（即ち、ビット線ＢＬ側）のｎ型拡散層上に開口２２ａ
を開ける。そして、ボロンを斜めイオン注入して、チャ
ネルドープ層６を形成する。この場合、チャネルドープ
層６はｐ型であり、チャネルドープ層６が形成されたメ
モリトランジスタはしきい値電圧が正のＥ型となる。
を注目するメモリトランジスタのソース拡散層側から行
ったのに対し、この実施の形態の場合はドレイン拡散層
側から行う。そのイオン注入工程を、先の実施の形態の
図６（ｂ）に対応させて、図１２に示す。マスク材料膜
２１には、注目するメモリトランジスタのドレイン側
（即ち、ビット線ＢＬ側）のｎ型拡散層上に開口２２ａ
を開ける。そして、ボロンを斜めイオン注入して、チャ
ネルドープ層６を形成する。この場合、チャネルドープ
層６はｐ型であり、チャネルドープ層６が形成されたメ
モリトランジスタはしきい値電圧が正のＥ型となる。
【００３３】この実施の形態のように、初期状態がＤ型
のメモリトランジスタを、斜めイオン注入によりＥ型に
する場合に、イオン注入のマスク開口をドレイン拡散層
側に開けるのは、ソース拡散層側から斜めイオン注入を
行うと、ｎ型ソース拡散層にもｐ型不純物がドープされ
てソース抵抗が増大してしまうためである。メモリトラ
ンジスタのソース抵抗の増大は、電流が流れるときの負
帰還作用の増大につながり、メモリトランジスタの読み
出し性能の劣化につながる。この実施の形態によると、
この様なソース抵抗の増大を防止することができる。
のメモリトランジスタを、斜めイオン注入によりＥ型に
する場合に、イオン注入のマスク開口をドレイン拡散層
側に開けるのは、ソース拡散層側から斜めイオン注入を
行うと、ｎ型ソース拡散層にもｐ型不純物がドープされ
てソース抵抗が増大してしまうためである。メモリトラ
ンジスタのソース抵抗の増大は、電流が流れるときの負
帰還作用の増大につながり、メモリトランジスタの読み
出し性能の劣化につながる。この実施の形態によると、
この様なソース抵抗の増大を防止することができる。
【００３４】［実施の形態３］ＮＡＮＤ型マスクＲＯＭ
について、斜めイオン注入の工程を変えた実施の形態を
図１３及び図１４を用いて説明する。先の実施の形態と
対応する部分には、同じ符号を付して詳細な説明は省
く。図１３（ａ），（ｂ）は、メモリトランジスタを配
列形成した後、ゲート電極４の間にマスク材料膜３１を
埋め込み形成した状態の平面図とそのＸ−Ｘ′断面図で
ある。
について、斜めイオン注入の工程を変えた実施の形態を
図１３及び図１４を用いて説明する。先の実施の形態と
対応する部分には、同じ符号を付して詳細な説明は省
く。図１３（ａ），（ｂ）は、メモリトランジスタを配
列形成した後、ゲート電極４の間にマスク材料膜３１を
埋め込み形成した状態の平面図とそのＸ−Ｘ′断面図で
ある。
【００３５】マスク材料膜３１は例えば、シリコン酸化
膜等の絶縁膜である。メモリトランジスタが形成された
後、マスク材料膜３１を全面に堆積し、これをエッチバ
ックすることによって、図示のようにゲート電極４の間
にのみマスク材料膜３１が埋め込まれて全体が平坦化さ
れた状態を得ることができる。
膜等の絶縁膜である。メモリトランジスタが形成された
後、マスク材料膜３１を全面に堆積し、これをエッチバ
ックすることによって、図示のようにゲート電極４の間
にのみマスク材料膜３１が埋め込まれて全体が平坦化さ
れた状態を得ることができる。
【００３６】この後、図１４に示すように、マスク材料
膜３１のうち、チャネルイオン注入を行うべきメモリト
ランジスタのソース拡散層上の部分を除去して、開口３
２を形成する。この場合、レジストを隣接するゲート電
極４にまたがる開口を持つようにパターン形成して、ゲ
ート電極４に対してエッチング選択比の大きいエッチン
グ法でマスク材料膜３１をエッチングすれば、完全に隣
接するゲート電極４に自己整合された開口３２を開ける
ことができる。この後、先の実施の形態と同様に斜めイ
オン注入を行って、選択されたメモリトランジスタにチ
ャネルドープ層６を形成する。
膜３１のうち、チャネルイオン注入を行うべきメモリト
ランジスタのソース拡散層上の部分を除去して、開口３
２を形成する。この場合、レジストを隣接するゲート電
極４にまたがる開口を持つようにパターン形成して、ゲ
ート電極４に対してエッチング選択比の大きいエッチン
グ法でマスク材料膜３１をエッチングすれば、完全に隣
接するゲート電極４に自己整合された開口３２を開ける
ことができる。この後、先の実施の形態と同様に斜めイ
オン注入を行って、選択されたメモリトランジスタにチ
ャネルドープ層６を形成する。
【００３７】マスク材料膜３１の開口３２をメモリトラ
ンジスタのソース拡散層側に開けるか、ドレイン拡散層
側に開けるかは、実施の形態１，２の基準に従えばよ
い。即ち、初期状態のメモリトランジスタがＥ型ＮＭＯ
Ｓトランジスタの場合には、開口３２をソース拡散層側
に開けて、ｎ型不純物を斜めイオン注入して、Ｄ型にす
る。初期状態のメモリトランジスタがＤ型ＮＭＯＳトラ
ンジスタの場合には、開口３２をドレイン拡散層側に開
けて、ｐ型不純物を斜めイオン注入して、Ｅ型にする。
ンジスタのソース拡散層側に開けるか、ドレイン拡散層
側に開けるかは、実施の形態１，２の基準に従えばよ
い。即ち、初期状態のメモリトランジスタがＥ型ＮＭＯ
Ｓトランジスタの場合には、開口３２をソース拡散層側
に開けて、ｎ型不純物を斜めイオン注入して、Ｄ型にす
る。初期状態のメモリトランジスタがＤ型ＮＭＯＳトラ
ンジスタの場合には、開口３２をドレイン拡散層側に開
けて、ｐ型不純物を斜めイオン注入して、Ｅ型にする。
【００３８】［実施の形態４］ＡＮＤ型セル構造を持つ
マスクＲＯＭに適用した実施の形態を、図１５及び図１
６により説明する。ＡＮＤ型セル構造は、図１５に示す
ように、複数個のメモリトランジスタＭＣが並列にビッ
ト線ＢＬとソース線ＳＬの間に接続され、それぞれ別の
ワード線ＷＬにより選択される。図１６はそのワード線
ＷＬとビット線ＢＬ及びソース線ＳＬのレイアウトを示
している。
マスクＲＯＭに適用した実施の形態を、図１５及び図１
６により説明する。ＡＮＤ型セル構造は、図１５に示す
ように、複数個のメモリトランジスタＭＣが並列にビッ
ト線ＢＬとソース線ＳＬの間に接続され、それぞれ別の
ワード線ＷＬにより選択される。図１６はそのワード線
ＷＬとビット線ＢＬ及びソース線ＳＬのレイアウトを示
している。
【００３９】詳細な説明は省くが、メモリトランジスタ
ＭＣのゲート電極が連続的にパターン形成されてワード
線ＷＬになることは、先の実施例と同様である。図１５
に示すメモリトランジスタＭＣ０〜ＭＣ４が初期状態で
Ｅ型ＮＭＯＳトランジスタであり、そのうちメモリトラ
ンジスタＭＣ１を選択的にＤ型にする書き込むものとす
る。このとき、図１６に示すように、メモリトランジス
タＭＣ１のソース拡散層側に開口４１を持つ耐イオン注
入マスクを形成する。その時実質的な開口は、実施の形
態１で説明したように、隣接するワード線ＷＬ１とＷＬ
２に自己整合されるようにする。この様なマスクを用い
て、先の実施の形態と同様に斜めイオン注入を行い、チ
ャネルドープ層を形成する。
ＭＣのゲート電極が連続的にパターン形成されてワード
線ＷＬになることは、先の実施例と同様である。図１５
に示すメモリトランジスタＭＣ０〜ＭＣ４が初期状態で
Ｅ型ＮＭＯＳトランジスタであり、そのうちメモリトラ
ンジスタＭＣ１を選択的にＤ型にする書き込むものとす
る。このとき、図１６に示すように、メモリトランジス
タＭＣ１のソース拡散層側に開口４１を持つ耐イオン注
入マスクを形成する。その時実質的な開口は、実施の形
態１で説明したように、隣接するワード線ＷＬ１とＷＬ
２に自己整合されるようにする。この様なマスクを用い
て、先の実施の形態と同様に斜めイオン注入を行い、チ
ャネルドープ層を形成する。
【００４０】［実施の形態５］ＮＯＲ型セル構造を持つ
マスクＲＯＭに適用した実施の形態を、図１７及び図１
８により説明する。ＮＯＲ型セル構造も、図１７に示す
ように、複数個のメモリトランジスタＭＣが並列にビッ
ト線ＢＬとソース線ＳＬの間に接続され、それぞれ別の
ワード線ＷＬにより選択される。図１８はそのワード線
ＷＬとビット線ＢＬのレイアウトを示している。図１７
に示すメモリトランジスタＭＣ０〜ＭＣ３が初期状態で
Ｅ型ＮＭＯＳトランジスタであり、そのうちメモリトラ
ンジスタＭＣ１を選択的にＤ型にするプログラミングす
るものとする。このとき、図１８に示すように、メモリ
トランジスタＭＣ１のソース拡散層側に開口５１を持つ
耐イオン注入マスクを形成する。実質的な開口は、実施
の形態１で説明したように、隣接するワード線ＷＬ０と
ＷＬ１に自己整合されるようにする。この様なマスクを
用いて、先の実施の形態と同様に斜めイオン注入を行
い、チャネルドープ層を形成する。
マスクＲＯＭに適用した実施の形態を、図１７及び図１
８により説明する。ＮＯＲ型セル構造も、図１７に示す
ように、複数個のメモリトランジスタＭＣが並列にビッ
ト線ＢＬとソース線ＳＬの間に接続され、それぞれ別の
ワード線ＷＬにより選択される。図１８はそのワード線
ＷＬとビット線ＢＬのレイアウトを示している。図１７
に示すメモリトランジスタＭＣ０〜ＭＣ３が初期状態で
Ｅ型ＮＭＯＳトランジスタであり、そのうちメモリトラ
ンジスタＭＣ１を選択的にＤ型にするプログラミングす
るものとする。このとき、図１８に示すように、メモリ
トランジスタＭＣ１のソース拡散層側に開口５１を持つ
耐イオン注入マスクを形成する。実質的な開口は、実施
の形態１で説明したように、隣接するワード線ＷＬ０と
ＷＬ１に自己整合されるようにする。この様なマスクを
用いて、先の実施の形態と同様に斜めイオン注入を行
い、チャネルドープ層を形成する。
【００４１】この発明は、上記実施の形態に限られな
い。例えば上記各実施の形態では、メモリトランジスタ
を初期状態でＥ型又はＤ型とし、書き込み状態でＤ型又
はＥ型にする場合を説明したが、初期状態と書き込み状
態は、センスアンプにより判別できる程度のしきい値電
圧が差があればよく、例えば共にＥ型或いはＤ型であっ
てもよい。
い。例えば上記各実施の形態では、メモリトランジスタ
を初期状態でＥ型又はＤ型とし、書き込み状態でＤ型又
はＥ型にする場合を説明したが、初期状態と書き込み状
態は、センスアンプにより判別できる程度のしきい値電
圧が差があればよく、例えば共にＥ型或いはＤ型であっ
てもよい。
【００４２】
【発明の効果】以上述べたようにこの発明によれば、マ
スクプログラミングによるメモリトランジスタのチャネ
ルドープ層を、ゲート電極に自己整合された斜めイオン
注入により形成するにより、単位セル面積を小さくした
高集積化マスクＲＯＭを得ることができる。またこの発
明においてチャネルドープ層は、ソース、ドレイン拡散
層の一方のみと重複して且つソース、ドレイン拡散層よ
り深く形成される。これによりパンチスルーが防止され
る。
スクプログラミングによるメモリトランジスタのチャネ
ルドープ層を、ゲート電極に自己整合された斜めイオン
注入により形成するにより、単位セル面積を小さくした
高集積化マスクＲＯＭを得ることができる。またこの発
明においてチャネルドープ層は、ソース、ドレイン拡散
層の一方のみと重複して且つソース、ドレイン拡散層よ
り深く形成される。これによりパンチスルーが防止され
る。
【図１】この発明の実施の形態１によるマスクＲＯＭの
レイアウトを示す図である。
レイアウトを示す図である。
【図２】図１のＸ−Ｘ′及びＹ−Ｙ′断面図である。
【図３】同実施の形態のマスクＲＯＭの等価回路であ
る。
る。
【図４】同実施の形態の素子分離工程を示す断面図であ
る。
る。
【図５】同実施の形態のメモリトランジスタ形成工程を
示す断面図である。
示す断面図である。
【図６】同実施の形態のマスクプログラミング工程を示
す断面図である。
す断面図である。
【図７】同実施の形態のソース線形成工程を示す断面図
である。
である。
【図８】同実施の形態の耐イオン注入マスクを形成した
状態の平面図である。
状態の平面図である。
【図９】同実施の形態の斜めイオン注入の傾斜角を説明
するための図である。
するための図である。
【図１０】同実施の形態のマスクＲＯＭの読み出し動作
を説明するための図である。
を説明するための図である。
【図１１】同実施の形態のメモリトランジスタの特性を
示す図である。
示す図である。
【図１２】この発明の実施の形態２によるマスクＲＯＭ
のマスクプログラミング工程を示す断面図である。
のマスクプログラミング工程を示す断面図である。
【図１３】この発明の実施の形態３によるマスクＲＯＭ
のマスク材料膜形成状態を示す平面図と断面図である。
のマスク材料膜形成状態を示す平面図と断面図である。
【図１４】同実施の形態３のマスク材料膜に開口を形成
した状態の平面図と断面図である。
した状態の平面図と断面図である。
【図１５】この発明の実施の形態４によるマスクＲＯＭ
の等価回路である。
の等価回路である。
【図１６】同実施の形態４によるマスクプログラミング
工程を説明するための平面図である。
工程を説明するための平面図である。
【図１７】この発明の実施の形態５によるマスクＲＯＭ
の等価回路である。
の等価回路である。
【図１８】同実施の形態５によるマスクプログラミング
工程を説明するための平面図である。
工程を説明するための平面図である。
【図１９】従来のマスクＲＯＭの拡散層プログラム方式
を説明するための図である。
を説明するための図である。
【図２０】従来のマスクＲＯＭのコンタクトプログラム
方式を説明するための図である。
方式を説明するための図である。
【図２１】ＮＯＲ型マスクＲＯＭの等価回路を示す図で
ある。
ある。
【図２２】従来のＮＡＮＤ型マスクＲＯＭのレイアウト
を示す図である。
を示す図である。
【図２３】同ＮＡＮＤ型マスクＲＯＭの等価回路図であ
る。
る。
【図２４】従来のコンタクトレス型マスクＲＯＭセルの
レイアウトである。
レイアウトである。
１…ｐ型シリコン基板、２…素子分離絶縁膜、３…ゲー
ト絶縁膜、４…ゲート電極（ワード線ＷＬ）、５…ソー
ス，ドレイン拡散層、６…チャネルドープ層、７，９…
層間絶縁膜、８…ソース線、１１…ビット線（ＢＬ）、
ＭＣ…メモリトランジスタ、２１…マスク材料膜、２２
ａ，２２ｂ…開口。
ト絶縁膜、４…ゲート電極（ワード線ＷＬ）、５…ソー
ス，ドレイン拡散層、６…チャネルドープ層、７，９…
層間絶縁膜、８…ソース線、１１…ビット線（ＢＬ）、
ＭＣ…メモリトランジスタ、２１…マスク材料膜、２２
ａ，２２ｂ…開口。
Claims (12)
- 【請求項１】 半導体基板に、ゲート電極とソース及び
ドレイン拡散層を有する複数のメモリトランジスタが配
列形成され、前記メモリトランジスタにチャネルドープ
層の有無によるしきい値電圧の相違としてデータが固定
的に書き込まれる半導体記憶装置において、 前記チャネルドープ層は、前記ゲート電極に整合されて
ゲート電極の側方に開けられた開口を介して前記半導体
基板の垂線に対して傾斜した方向からのイオン注入によ
り形成されていることを特徴とする半導体記憶装置。 - 【請求項２】 前記メモリトランジスタは第１導電型Ｍ
ＯＳトランジスタであり、前記チャネルドープ層は第２
導電型不純物層であることを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項３】 前記チャネルドープ層は、前記メモリト
ランジスタのドレイン拡散層側からのイオン注入により
形成されていることを特徴とする請求項２記載の半導体
記憶装置。 - 【請求項４】 前記メモリトランジスタは第１導電型Ｍ
ＯＳトランジスタであり、前記チャネルドープ層は第１
導電型不純物層であることを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項５】 前記チャネルドープ層は、前記メモリト
ランジスタのソース拡散層側からのイオン注入により形
成されていることを特徴とする請求項４記載の半導体記
憶装置。 - 【請求項６】 前記複数のメモリトランジスタは、前記
ゲート電極が一方向に連続的にパターン形成されてワー
ド線となり、且つＮＡＮＤ型セル、ＡＮＤ型、ＮＯＲ型
セルのいずれかのメモリセル構造として組み立てられる
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項７】 半導体基板に、ゲート電極とソース及び
ドレイン拡散層を有する複数のメモリトランジスタが配
列形成され、前記メモリトランジスタにチャネルドープ
層の有無によるしきい値電圧の相違としてデータが固定
的に書き込まれる半導体記憶装置において、 前記チャネルドープ層は、前記ソース及びドレイン拡散
層の一方と重複し、他方と重複せず、且つ前記ソース及
びドレイン拡散層より深く形成されていることを特徴と
する半導体記憶装置。 - 【請求項８】 半導体基板に、ゲート電極とソース及び
ドレイン拡散層を有する複数のメモリトランジスタを形
成する工程と、 前記メモリトランジスタが形成された面にゲート電極に
整合されてゲート電極の側方に開けられた開口を持つ耐
イオン注入マスクを形成する工程と、 前記耐イオン注入マスクを用いて前記半導体基板の垂線
に対して傾斜した方向からイオン注入を行って選択され
たメモリトランジスタにチャネルドープ層を形成する工
程とを有することを特徴とする半導体記憶装置の製造方
法。 - 【請求項９】 前記メモリトランジスタのゲート電極は
一方向に連続的するワード線としてパターン形成され、 前記耐イオン注入マスクは、隣接するワード線の間にこ
れらのワード線に自己整合された開口を持つように形成
されることを特徴とする請求項８記載の半導体記憶装置
の製造方法。 - 【請求項１０】 前記耐イオン注入マスクの形成工程
は、マスク材料膜を堆積する工程と、この工程で形成さ
れたマスク材料膜の隣接するワード線の間に選択的に開
口を形成する工程とを有することを特徴とする請求項９
記載の半導体記憶装置の製造方法。 - 【請求項１１】 前記耐イオン注入マスクの形成工程
は、マスク材料膜を隣接するワード線の間に埋め込み形
成する工程と、この工程で形成されたマスク材料膜に選
択的に開口を形成する工程とを有することを特徴とする
請求項９記載の半導体記憶装置の製造方法。 - 【請求項１２】 前記イオン注入の半導体基板の垂線に
対する傾斜角θは、隣接するワード線間のスペースを
Ｓ、開口の高さをＨとして、ｔａｎθ＜Ｓ／Ｈを満たす
ように設定されることを特徴とする請求項９記載の半導
体記憶装置の製造方法。
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