JP4649260B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、より特定的には、階層的なビット線構造を有する半導体記憶装置に関する。

従来の半導体記憶装置では、オフリーク電流によるビット線のレベル低下を抑制するために、ビット線を階層的に構成する方法が採用されている。例えば、特許文献１には、このような階層的なビット線の構造を有する半導体記憶装置として、コンタクト方式のマスクＲＯＭが開示されている。

図１３は、従来のマスクＲＯＭの構成を示したブロック図である。マスクＲＯＭ５０は、メモリセルアレイ５１と、アドレスバッファ５２と、ロウデコーダ５３と、カラムデコーダ５４と、読み出し回路５５とを備えている。

メモリセルアレイ５１は、マトリクス状に配置された（ｍ×ｎ）個のサブアレイ５７（ＭＳ１＿１〜ＭＳｍ＿ｎ）と、ｍ本のブロック選択線ＳＬ４＿１〜ＳＬ４＿ｍと、（ｙ×ｍ）本のワード線ＷＬ１＿１〜ＷＬｙ＿ｍと、ｎ本の主ビット線ＭＢＬ１〜ＭＢＬｎとを備えている。ｉ番目の行に配置されたサブアレイ５７（ＭＳｉ＿１〜ＭＳｉ＿ｎ）の各々は、ブロック選択線ＳＬ４＿ｉ及びワード線ＷＬ１＿ｉ〜ＷＬｙ＿ｉに接続されている。また、ｊ番目の列に配置されたサブアレイ５７（ＭＳ１＿ｊ〜ＭＳｍ＿ｊ）の各々は、主ビット線ＭＢＬｊに接続されている。

アドレスバッファ５２は、外部から入力されたアドレスを、ロウデコーダ５３及びカラムデコーダ５４へと出力する。

ロウデコーダ５３は、アドレスバッファから出力されたアドレス信号に基づいて、ブロック選択線ＳＬ４＿１〜ＳＬ４＿ｍの中から一本のブロック選択線（例えばＳＬ４＿ｉ）を選択すると共に、ワード線ＷＬ１＿ｉ〜ＷＬｙ＿ｉの中から一本のワード線（例えば、ＷＬｋ＿ｉ）を選択する。

カラムデコーダ５４は、アドレスバッファ５２から出力されたアドレス信号に基づいて、主ビット線ＭＢＬ１〜ＭＢＬｎの中から一本の主ビット線（例えば、ＭＢＬｊ）を選択し、選択された主ビット線ＭＢＬｊを読み出し回路５４と導通させる。

読み出し回路５５は、カラムデコーダ５４に接続されている。読み出し回路５５は、カラムデコーダ５４により選択された主ビット線ＭＢＬｊ上の信号の振幅を増幅し、主ビット線のレベルに対応したデータを外部へと出力する機能と、選択された主ビット線ＭＢＬｊのプリチャージまたはディスチャージを行う機能と、主ビット線ＭＢＬｊからリークして失われた電荷を補充する機能とを有している。読み出し回路５５は、主ビット線ＭＢＬｊの電圧がＨレベルのときは、Ｈレベルのデータを出力し、主ビット線ＭＢＬｊの電圧がＬレベルのときは、Ｌレベルのデータを出力する。

なお、上記の複数のサブアレイＭＳ１＿１〜ＭＳｍ＿ｎは全て同様に構成されているので、以下では、サブアレイ１＿１についてのみ詳細に説明する。

図１４は、図１３で示したサブアレイの構成を示した回路図である。サブアレイ５７は、各々がＮチャンネル型ＭＯＳトランジスタよりなるｙ個のメモリセルＭＣ１〜ＭＣｙと、Ｎチャンネル型ＭＯＳトランジスタよりなるブロック選択トランジスタＮＴ１とを備えている。

メモリセルＭＣ１〜ＭＣｙは、ゲート電極がワード線ＷＬ１＿１〜ＷＬｙ＿１にそれぞれ接続され、ソース電極が接地電圧に接続されている。そして、メモリセルＭＣ１〜ＭＣｙの各々のドレイン電極は、記憶されるデータが“０”の場合は、図示しないコンタクトを介して副ビット線ＳＢＬ１＿１に接続されるが、記憶されるデータが“１”の場合には、副ビット線ＳＢＬ１＿１には接続されない。例えば、図１４の例では、メモリセルＭＣ１及びＭＣ２はデータ“０”を記憶し、メモリセルＭＣｙはデータ“１”を記憶している。

一方、ブロック選択トランジスタＮＴ１は、そのゲート電極がブロック選択線ＳＬ４＿１に接続され、そのソース電極が副ビット線ＳＢＬ１＿１に接続され、そのドレイン電極が主ビット線ＭＢＬ１に接続されている。

図１５は、従来の半導体記憶装置のタイミング図である。図１５において、アドレスＡＤ１は、例えば図１３に示したサブアレイＭＳ１＿１におけるメモリセルＭＣ１を指定するアドレスであり、アドレスＡＤ２は、サブアレイＭＳ１＿１とは列が異なる他のサブアレイのいずれか一つ（ＭＳ１＿ｉ）におけるメモリセルＭＣ１を指定するアドレスである。また、図に示したクロックがＬレベルの期間は、プリチャージ動作を行う期間であり、クロックがＨレベルの期間は、読み出し動作を行う期間である。以下、図１５と図１４とを併せて参照して、従来の半導体記憶装置におけるデータ読み出し動作を説明する。

（１）時刻Ｔ１より前の期間
時刻Ｔ１より前の期間においては、サブアレイＭＳ１＿１は非選択状態にあるため、サブアレイＭＳ１＿１に接続されているブロック選択線ＳＬ４＿１、ワード線ＷＬ１＿１〜ＷＬ１＿ｙ及び主ビット線ＭＢＬ１の電圧は、いずれもＬレベルに維持されている。また、図１４に示したように、副ビット線ＳＢＬ１＿１は、いずれの電源線にも接続されていないため、副ビット線ＳＢＬ１＿１の電圧は浮いた状態（ハイインピーダンス状態）となる。ただし、副ビット線ＳＢＬ１＿１は、いずれのＭＯＳトランジスタのゲート電極にも接続されていないので、トランジスタの動作が不安定になるなどの問題が生じることはない。

（２）時刻Ｔ１〜時刻Ｔ２の期間
まず、時刻Ｔ１においてアドレスＡＤ１が入力されると、ロウデコーダ５３はブロック選択線ＳＬ４＿１を選択し、ブロック選択線ＳＬ４＿１をＨレベルに遷移させる。これにより、サブアレイＭＳ１＿１におけるブロック選択トランジスタＮＴ１がオン状態となるため、主ビット線ＭＢＬ１は、副ビット線ＳＢＬ１＿１と導通状態となる。

次に、主ビット線ＭＢＬ１及び副ビット線ＳＢＬ１＿１は、読み出し回路のプリチャージ機能によって充電され、Ｈレベルに遷移する。なお、この期間においては、他のブロック選択線（図１３におけるＳＬ４＿２〜ＳＬ４＿ｍ）は、すべてＬレベルに維持されている。

（３）時刻Ｔ２〜時刻Ｔ３の期間
クロックがＨレベルに変化すると、ロウデコーダ５３は、アドレスＡＤ１に基づいて、ワード線ＷＬ１＿１を選択し、ワード線ＷＬ１＿１の電圧をＨレベルに遷移させる。このとき、メモリセルＭＣ１は、オン状態となる。メモリセルＭＣ１のドレイン電極は、副ビット線ＳＢＬ１＿１に接続されているので、メモリセルＭＣ１がオン状態となると、副ビット線ＳＢＬ１＿１及び主ビット線ＭＢＬ１に充電された電荷は、メモリセルＭＣ１のソース電極を通じて放電される。したがって、主ビット線ＭＢＬ１及び副ビット線ＳＢＬ１＿１の電圧は、図１５の実線で示されるように、Ｌレベルに変化する。この結果、読み出し回路５５は、主ビット線ＭＢＬ１の電圧に対応して、Ｌレベルのデータを外部へと出力する。

一方、メモリセルＭＣ１のドレイン電極が副ビット線ＳＢＬ１＿１に接続されていない場合を想定する。この場合、副ビット線ＳＢＬ１＿１及び主ビット線ＭＢＬ１に充電された電荷は、メモリセルＭＣ１がオン状態に変化しても、メモリセルＭＣ１を通じて放電されないため、副ビット線ＳＢＬ１＿１及び主ビット線ＭＢＬ１は、図１５の波線で示されるようにＨレベルに維持される。この結果、読み出し回路５５は、主ビット線ＭＢＬ１の電圧に対応して、Ｈレベルのデータを外部に出力する。

（４）時刻Ｔ４〜時刻Ｔ７の期間
以降、時刻Ｔ４で入力されたアドレスＡＤ２に対しても、上記の時刻Ｔ１〜時刻Ｔ４の期間の動作と同様に、記憶されたデータの読み出しが行われる。なお、図１５の例では、アドレスＡＤ２は、サブアレイＭＳ１＿１とは列が異なるサブアレイＭＳ１＿ｉのメモリセルＭＣ１を指定するアドレスであるので、この期間においては、ブロック選択線ＳＬ４＿１はＨレベルに維持されている。また、ワード線ＷＬ１＿１の電圧は、時刻Ｔ５〜時刻Ｔ６のデータ読み出しの期間にロウデコーダ５３によって選択されるため、Ｈレベルに変化している。

このように、従来のマスクＲＯＭの構成にあっては、一本の主ビット線に沿って配置される複数のメモリセルは、主ビット線に直接的に接続されず、サブアレイ毎に分割して副ビット線を介して接続されている。このため、副ビット線のプリチャージ後に、副ビット線に接続されたメモリセル（例えばＭＣ１及びＭＣ２）からのオフリーク電流によって充電された電荷が放電され、主ビット線のレベルが低下してしまうことを大幅に抑制することができる。したがって、オフリーク電流が増大する微細化プロセスにおいても、大規模なメモリアレイを実現することが可能となる。
特開平６−１７６５９２号公報（第２頁、図２）

上記のような半導体記憶装置では、主ビット線と副ビット線とは、ブロック選択トランジスタを介して接続されている。したがって、主ビット線の放電時には、主ビット線に充電された電荷は、ブロック選択トランジスタを通じて、メモリセルのソース電極から放電される。なお、半導体記憶装置の小面積化のために、メモリセルには小サイズのトランジスタが使用されている。また、副ビット線の充電には、読み出し回路のプリチャージ用トランジスタは、主ビット線とブロック選択トランジスタとを介して副ビット線を充電する。

このような従来の半導体記憶装置を低電圧下で用いた場合、主ビット線の放電時には、ブロック選択トランジスタの基板バイアス効果の影響が大きくなることによって、主ビット線に充電された電荷を放電するための電流駆動能力が低下する。また、副ビット線の充電時には、ブロック選択トランジスタの基板バイアス効果の影響により、副ビット線を充電するための電流駆動能力が低下するため、高速なプリチャージを行うことができない。そのため、記憶されたデータを高速に読み出すことができないという問題が生じる。

そこで、一部のトランジスタの閾値電圧を製造時に低電圧化する方法や、一部のトランジスタのゲート電圧を昇圧することにより、基板バイアス効果やオン抵抗の影響を低減する方法が提案されている。

しかしながら、前者の閾値電圧を低電圧化する方法では、通常の製造工程に加えて、専用の製造工程が必要となる。一方、後者のゲート電圧を昇圧する方法では、昇圧回路の付加により半導体記憶装置の面積が増加する。したがって、いずれの方法を採用しても、半導体記憶装置の製造コストが高くなるという問題がある。

それ故に、本発明は、階層的なビット線構造を有し、ドレイン電極とソース電極とが主ビット線と副ビット線とにそれぞれ接続されるトランジスタを必要とせず、低電圧下でも高速な読み出しが可能でコスト面でも有利な半導体記憶装置を提供することを目的とする。

本発明は、階層的なビット線構造を有する半導体記憶装置であって、行方向および列方向に並べて配置された複数のサブアレイと、行方向に配置されたサブアレイの各々に接続された複数のワード線と、列方向に配置されたサブアレイの各々に接続された複数の主ビット線と、サブアレイに供給される電圧を制御する電圧制御部とを備える。サブアレイは、副ビット線と、ワード線に接続され、ワード線の選択に応答して、記憶されたデータに対応して副ビット線の電圧を変化させる複数のメモリセルと、ゲート電極が副ビット線に接続され、ドレイン電極が主ビット線に接続された第１のＭＯＳトランジスタと、ゲート電極が主ビット線に接続され、ドレイン電極が副ビット線に接続された第２のＭＯＳトランジスタと、ゲート電極が主ビット線に接続され、ソース電極が接地電圧に接続され、ドレイン電極が副ビット線に接続され、第２のＭＯＳトランジスタとは逆特性を有する第３のＭＯＳトランジスタとを含み、電圧制御部は、第１のＭＯＳトランジスタのソース電極と、第２のＭＯＳトランジスタのソース電極とに電源電圧を印加することができる。

電圧制御部は、ブロック選択線と、ゲート電極がブロック選択線に接続され、ソース電極が電源電圧に接続され、ドレイン電極が第１のＭＯＳトランジスタのソース電極に接続される第４のＭＯＳトランジスタとを含み、第２のＭＯＳトランジスタのソース電極には、電源電圧が印加されても良い。

この場合、第２のＭＯＳトランジスタの電流駆動能力は、１本の副ビット線に接続されたメモリセルの各々に含まれるＭＯＳトランジスタのオフリーク電流の総量よりも大きく、１つのメモリセルに含まれるＭＯＳトランジスタの電流駆動能力より小さいことが望ましい。

また、電圧制御部は、第１のブロック選択線と、第２のブロック選択線と、ゲート電極が第１のブロック選択線に接続され、ソース電極が電源電圧に接続され、ドレイン電極が第１のＭＯＳトランジスタのソース電極に接続される第４のＭＯＳトランジスタと、ゲート電極が第２のブロック選択線に接続され、ソース電極が電源電圧に接続され、ドレイン電極が第２のＭＯＳトランジスタのソース電極に接続される第５のＭＯＳトランジスタと、ゲート電極が第２のブロック選択線に接続され、ソース電極が接地電圧に接続され、ドレイン電極が副ビット線に接続され、第５のＭＯＳトランジスタとは逆特性を有する第６のＭＯＳトランジスタとを含んでも良い。

この場合、第２のＭＯＳトランジスタ及び第５のＭＯＳトランジスタの各々の電流駆動能力は、１本の副ビット線に接続されたメモリセルの各々に含まれるＭＯＳトランジスタのオフリーク電流の総量よりも大きく、１つのメモリセルに含まれるＭＯＳトランジスタの電流駆動能力より小さいことが望ましい。

また、電圧制御部は、第１のブロック選択線と、第２のブロック選択線と、第３のブロック選択線と、ゲート電極が第１のブロック選択線に接続され、ソース電極が電源電圧に接続され、ドレイン電極が第１のＭＯＳトランジスタのソース電極に接続される第４のＭＯＳトランジスタと、ゲート電極が第２のブロック選択線に接続され、ソース電極が電源電圧に接続され、ドレイン電極が第２のＭＯＳトランジスタのソース電極に接続される第５のＭＯＳトランジスタと、ゲート電極が第２のブロック選択線に接続され、ソース電極が接地電圧に接続され、ドレイン電極が副ビット線に接続され、第５のＭＯＳトランジスタとは逆特性を有する第６のＭＯＳトランジスタと、ゲート電極が第３のブロック選択線に接続され、ソース電極が電源電圧に接続され、ドレイン電極が第２のＭＯＳトランジスタのソース電極に接続される第７のＭＯＳトランジスタとを含んでも良い。

この場合、第２のＭＯＳトランジスタと、第５のＭＯＳトランジスタと、第７のＭＯＳトランジスタとの各々の電流駆動能力は、１本の副ビット線に接続されたメモリセルの各々に含まれるＭＯＳトランジスタのオフリーク電流の総量よりも大きく、メモリセルに含まれるＭＯＳトランジスタの電流駆動能力より小さいことが望ましい。

また、電圧制御部は、第１のブロック選択線と、ゲート電極が第１のブロック選択線に接続され、ソース電極が電源電圧に接続され、ドレイン電極が第１のＭＯＳトランジスタのソース電極と、第２のＭＯＳトランジスタのソース電極とに接続される第４のＭＯＳトランジスタと、ゲート電極が第１のブロック選択線に接続され、ソース電極が接地電圧に接続され、ドレイン電極が副ビット線に接続され、第４のＭＯＳトランジスタとは逆特性を有する第５のＭＯＳトランジスタとを含んでも良い。

この場合、第２のＭＯＳトランジスタ及び第４のＭＯＳトランジスタの各々の電流駆動能力は、１本の副ビット線に接続されたメモリセルの各々に含まれるＭＯＳトランジスタのオフリーク電流の総量よりも大きく、１つのメモリセルに含まれるＭＯＳトランジスタの電流駆動能力より小さいことが望ましい。

更に、メモリセルは、ゲート電極がワード線に接続され、ソース電極が接地電圧に接続され、記憶されるデータに対応して、ドレイン電極と副ビット線とが接続されている状態と、ドレイン電極と副ビット線とが接続されていない状態と有するＭＯＳトランジスタを含んでも良い。また、メモリセルは、ゲート電極がワード線に接続され、ソース電極が接地電圧に接続され、ドレイン電極が副ビット線に接続され、記憶されるデータに対応した大きさの閾値電圧を有するＭＯＳトランジスタを含んでも良い。

更に、電圧制御部は、１つのサブアレイに対して１つ配置されても良い。また、電圧制御部は、複数のサブアレイに対して１つ配置されても良い。

本発明の半導体記憶装置によれば、主ビット線及び副ビット線に電源電圧を印加することにより、主ビット線の放電及び副ビット線の充電が高速になる。したがって、低電源電圧下においても高速な読み出しが可能な半導体記憶装置を構成することが可能となる。

また、本発明の半導体記憶装置は、主ビット線と副ビット線とを導通させるためのトランジスタを含まないため、当該トランジスタによる基板バイアス効果やオン抵抗を軽減するための特別な製造工程や回路が不要となり、半導体記憶装置の面積を小さくすることが容易となると共に、製造コストの上昇を抑制することが可能となる。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成を示したブロック図である。半導体記憶装置２１は、メモリセルアレイ１、アドレスバッファ２、ロウデコーダ３、カラムデコーダ４及び読み出し回路５を備えている。

メモリセルアレイ１は、マトリクス状に配置された（ｍ×ｎ）個のサブアレイ１２（ＭＳ１＿１〜ＭＳｍ＿ｎ）と、ｍ本のブロック選択線ＳＬ１＿１〜ＳＬ１＿ｍと、（ｙ×ｍ）本のワード線ＷＬ１＿１〜ＷＬｙ＿ｍと、ｎ本の主ビット線ＭＢＬ１〜ＭＢＬｎとを含んでいる。ｉ番目の行に配置されたサブアレイ１２（ＭＳｉ＿１〜ＭＳｉ＿ｎ）の各々は、ブロック選択線ＳＬ１＿ｉとワード線ＷＬ１＿ｉ〜ＷＬｙ＿ｉの各々とに接続されている。また、ｊ番目の列に配置されたサブアレイ１２（ＭＳ１＿ｊ〜ＭＳｍ＿ｊ）の各々は、主ビット線ＭＢＬｊに接続されている。

アドレスバッファ２は、外部から入力されたアドレスを、ロウデコーダ３及びカラムデコーダ４へと出力する。

ロウデコーダ３は、アドレスバッファ２から出力されたアドレス信号に基づいて、ブロック選択線ＳＬ１＿１〜ＳＬ１＿ｍの中から一本のブロック選択線（例えばＳＬ１＿ｉ）を選択すると共に、ワード線ＷＬ１＿ｉ〜ＷＬｙ＿ｉの中から一本のワード線（例えば、ＷＬｋ＿ｉ）を選択する。

カラムデコーダ４は、アドレスバッファ２から出力されたアドレス信号に基づいて、主ビット線ＭＢＬ１〜ＭＢＬｎの中から一本の主ビット線（例えば、ＭＢＬｊ）を選択する。これにより、選択された主ビット線ＭＢＬｊは、読み出し回路５と導通状態となる。

読み出し回路５は、カラムデコーダ４に接続され、カラムデコーダ４により選択されたビット線ＭＢＬｊ上の信号の振幅を増幅し、主ビット線のレベルに対応したデータを外部へと出力する機能と、選択された主ビット線ＭＢＬｊのプリチャージまたはディスチャージを行う機能と、主ビット線ＭＢＬｊからリークして失われた電荷を補充する機能とを有している。本実施形態の読み出し回路５は、主ビット線ＭＢＬｊの電圧がＨレベルのときは、Ｌレベルのデータを出力し、主ビット線の電圧がＬレベルのときは、Ｈレベルのデータを出力する。

図２は、図１で示したサブアレイの構成を示した回路図である。なお、図１で示した（ｍ×ｎ）個のサブアレイ１２は全て同様に構成されているので、以下では図１におけるサブアレイＭＳ１＿１についてのみ詳細に説明する。本実施形態に係るサブアレイ１２は、副ビット線ＳＢＬ１＿１と、ｙ個のメモリセルＭＣ１〜ＭＣｙと、第１のＭＯＳトランジスタＰＤ１と、第２のＭＯＳトランジスタＰＳ１と、第３のＭＯＳトランジスタＮＲ１とを含んでいる。また、この実施形態に係るサブアレイ１２は、ブロック選択線ＳＬ１＿１と第４のＭＯＳトランジスタＰＤ２とを含んでいる。これらのブロック選択線ＳＬ１＿１及び第４のＭＯＳトランジスタＰＤ２は、サブアレイに供給される電圧を制御するための電圧制御部に相当する。

メモリセルＭＣ１〜ＭＣｙの各々は、Ｎチャンネル型ＭＯＳトランジスタを含んでいる。メモリセルＭＣ１〜ＭＣｙの各々のゲート電極は、ワード線ＷＬ１＿１〜ＷＬｙ＿１に接続され、各々のソース電極は、接地電圧に接続されている。また、メモリセルＭＣ１〜ＭＣｙの各々のドレイン電極は、記憶されるデータが“０”の場合は、図示しないコンタクトを介して副ビット線ＳＢＬ１＿１に接続されるが、記憶されるデータが“１”の場合には、副ビット線ＳＢＬ１＿１には接続されない。例えば、図２の例では、メモリセルＭＣ１及びＭＣ２はデータ“０”を記憶し、メモリセルＭＣｙはデータ“１”を記憶している。

第１のＭＯＳトランジスタＰＤ１は、Ｐチャンネル型ＭＯＳトランジスタよりなり、ゲート電極が副ビット線ＳＢＬ１＿１に接続され、ソース電極が後述する電圧制御部に接続され、ドレイン電極が主ビット線ＭＢＬ１に接続されている。第２のＭＯＳトランジスタＰＳ１は、Ｐチャンネル型ＭＯＳトランジスタよりなり、ゲート電極が主ビット線ＭＢＬ１に接続され、ソース電極が電源電圧に接続され、ドレイン電極が副ビット線ＳＢＬ１＿１に接続されている。第３のＭＯＳトランジスタＮＲ１は、第２のＭＯＳトランジスタＰＳ１とは逆特性を有するＮチャンネル型ＭＯＳトランジスタよりなり、ゲート電極が主ビット線ＭＢＬ１に接続され、ソース電極が接地電圧に接続され、ドレイン電極が副ビット線ＳＢＬ１＿１に接続されている。

また、第４のＭＯＳトランジスタＰＤ２は、Ｐチャンネル型ＭＯＳトランジスタよりなり、ゲート電極がブロック選択線ＳＬ１＿１に接続され、ソース電極が電源電圧に接続され、ドレイン電極が第１のＭＯＳトランジスタＰＤ１のソース電極に接続されている。ブロック選択線ＳＬ１＿１は、上述のように、ロウデコーダに接続されている。

このようにサブアレイ１２を構成すると、図１４に示した従来例におけるブロック選択トランジスタＮＴ１のような、主ビット線ＭＢＬ１と副ビット線ＳＢＬ１＿１とを導通させるためのトランジスタが不要となる。

ここで、上記のように構成された半導体記憶装置２１のデータの読み出し動作について説明する。

図３は、本発明の第１の実施形態に係る半導体記憶装置のタイミング図である。なお、図３において、アドレスＡＤ１は、例えば図１に示したサブアレイＭＳ１＿１におけるメモリセルＭＣ１を指定するアドレスを示し、アドレスＡＤ２はＭＳ１＿１と列が異なる他のサブアレイ（ＭＳ１＿２〜ＭＳ１＿ｍ）におけるメモリセルＭＣ１を指定するアドレスである。また、図に示したクロックがＬレベルの期間は、プリチャージ動作を行う期間であり、クロックがＨレベルの期間は、読み出し動作を行う期間である。

（１）時刻Ｔ１より前の期間
図３と図２とを併せて参照して、読み出し動作の開始前には、主ビット線ＭＢＬ１はＨレベルに維持されている。このとき、第２のＭＯＳトランジスタＰＳ１はオフ状態であり、第３のＭＯＳトランジスタＮＲ１はオン状態であるため、副ビット線ＳＢＬ１＿１の電圧は、Ｌレベルに維持されている。また、この期間において、ワード線ＷＬ１＿１の電圧は、非選択状態であるためＬレベルである。更に、ブロック選択線ＳＬ１＿１の電圧は、Ｈレベルに維持されている。

（２）時刻Ｔ１〜時刻Ｔ２の期間
時刻Ｔ１においてアドレスＡＤ１が入力されると、カラムデコーダ４は、主ビット線ＭＢＬ１を選択する。これにより、主ビット線ＭＢＬ１は、カラムデコーダ４を介して読み出し回路５と導通状態となる。

次に、読み出し回路５がそのディスチャージ機能によって、主ビット線ＭＢＬ１の電荷を放電させると、主ビット線ＭＢＬ１の電圧は、Ｌレベルに遷移する。このとき、第３のＭＯＳトランジスタＮＲ１がオフ状態となると共に、第２のＭＯＳトランジスタＰＳ１がオン状態となるため、副ビット線ＳＢＬ１＿１は、電源電圧によって充電され、Ｈレベルに遷移する。

なお、この期間においては、主ビット線ＭＢＬ１のレベルの変化に対応して、主ビット線ＭＢＬ１に接続されている他のサブアレイ（図１におけるＭＳ２＿１〜ＭＳｍ＿１）でも、同様に副ビット線の充電が行われる。例えば、図３に示すように、他のサブアレイＭＳ２＿１における副ビット線ＳＢＬ２＿１の電圧は、副ビット線ＳＢＬ１＿１と同様に推移する。

（３）時刻Ｔ２〜時刻Ｔ３の期間
クロックがＨレベルに変化すると、ロウデコーダ３は、入力されたアドレスＡＤ１に基づいて、ワード線ＷＬ１＿１を選択し、ワード線ＷＬ１＿１の電圧をＨレベルに遷移させる。また、ロウデコーダ３は、入力されたアドレスＡＤ１に基づいて、ブロック選択線ＳＬ１＿１を選択し、ブロック選択線ＳＬ１＿１の電圧をＬレベルに遷移させる。

ワード線ＷＬ１＿１の電圧がＨレベルに変化すると、メモリセルＭＣ１はオン状態となる。このとき、副ビット線ＳＢＬ１＿１に充電された電荷は、メモリセルＭＣ１を介して放電されるため、副ビット線ＳＢＬ１＿１の電圧は、Ｌレベルに遷移する。更に、副ビット線ＳＢＬ１＿１がＬレベルになると、第１のＭＯＳトランジスタＰＤ１がオン状態となる。また、ブロック選択線ＳＬ１＿１の電圧がＬレベルになると、第４のＭＯＳトランジスタＰＤ２がオン状態となる。

このように、第１のＭＯＳトランジスタＰＤ１と第４のＭＯＳトランジスタＰＤ２とが共にオン状態となると、主ビット線ＭＢＬ１は、第１のＭＯＳトランジスタＰＤ１及び第４のＭＯＳトランジスタＰＤ２を介して電源電圧と導通する。そのため、主ビット線ＭＢＬ１の電圧は、電圧制御部が印加する電源電圧によってＨレベルに変化する。主ビット線ＭＢＬ１の電圧レベルがＨレベルの場合、読み出し回路５は、図３の実線で示すように、Ｌレベルのデータを外部へと出力する。なお、主ビット線ＭＢＬ１がＨレベルのときには、第３のＭＯＳトランジスタＮＲ１はオン状態であり、第２のＭＯＳトランジスタＰＳ１はオフ状態である。したがって、副ビット線ＳＢＬ１＿１に充電されている電荷は、第３のＭＯＳトランジスタＮＲ１のソース電極から放電され、副ビット線ＳＢＬ１＿１の電圧は、Ｌレベルに維持される。

一方、メモリセルＭＣ１のドレイン電極が副ビット線ＳＢＬ１＿１に接続されていない場合を想定する。この場合、ロウデコーダ３がワード線ＷＬ１＿１を選択して、ワード線ＷＬ１＿１の電圧をＨレベルに変化させても、副ビット線ＳＢＬ１＿１に充電された電荷は、メモリセルＭＣ１を介して放電されないため、副ビット線ＳＢＬ１＿１の電圧は、Ｈレベルに維持される。よって、第１のＭＯＳトランジスタＰＤ１は、オフ状態に維持される。また、ロウデコーダ３がブロック選択線ＳＬ１＿１を選択して、ブロック選択線ＳＬ１＿１の電圧をＬレベルに遷移させると、第４のＭＯＳトランジスタＰＤ２はオン状態となる。

このように、第４のＭＯＳトランジスタＰＤ２がオン状態であっても、第１のＭＯＳトランジスタＰＤ１がオフ状態であるため、主ビット線ＭＢＬ１は、電源電圧と導通しない。そのため、主ビット線ＭＢＬ１の電圧は、Ｌレベルに維持される。主ビット線ＭＢＬ１のレベルがＬレベルの場合、読み出し回路５は、図３の破線で示すように、Ｈレベルのデータを外部へと出力する。

（４）時刻Ｔ３〜時刻Ｔ４の期間
データの読み出し後には、次の読み出し操作に備えて、主ビット線ＭＢＬ１及びワード線ＷＬ１＿１はいずれも非選択状態となり、Ｌレベルに遷移する。また、ロウデコーダ３は、ブロック選択線ＳＬ１＿１の電圧をＨレベルに遷移させる。

（５）時刻Ｔ４〜時刻Ｔ７の期間
以降、時刻Ｔ４で入力されたアドレスＡＤ２に対しても、上記の時刻Ｔ１〜時刻Ｔ４の期間の動作と同様に、記憶されたデータの読み出しが行われる。なお、図３において、アドレスＡＤ２は、サブアレイＭＳ１＿１とは列が異なるサブアレイＭＳ１＿ｉのメモリセルＭＣ１を指定するアドレスであるので、時刻Ｔ５〜時刻Ｔ６のデータ読み出し期間において、ブロック選択線ＳＬ１＿１の電圧は、Ｌレベルに遷移し、ワード線ＷＬ１＿１の電圧は、Ｈレベルに遷移するが、主ビット線ＭＢＬ１はＨレベルに遷移し、副ビット線ＳＢＬ１＿１およびＳＢＬ２＿１はＬレベルに遷移する。

上記のような半導体記憶装置２１によれば、副ビット線ＳＢＬ１＿１の充電と主ビット線ＭＢＬからの放電とは、電源電圧によって行われるため、主ビット線ＢＬ１と副ビット線ＳＢＬ１＿１とを導通させるためのトランジスタが不要となる。したがって、低電源電圧下においても基板バイアス効果による影響を受けることがなく、高速なデータの読み出しが可能となる。

なお、本実施形態に係る半導体記憶装置２１においては、ブロック選択線ＳＬ１＿１と第４のＭＯＳトランジスタＰＤ２とを含む電圧制御部は、一つのサブアレイ１２に対して一つ配置されているが、電圧制御部は、複数のサブアレイに対して一つ配置されても良い。例えば、図１において、同一の行に配置された複数のサブアレイ（ＭＳｉ＿１〜ＭＳｉ＿ｎ）で、一つの電圧制御部を共有しても良い。このような半導体記憶装置を構成すれば、メモリアレイを構成するトランジスタ数を削減することができるため、半導体記憶装置の面積をより小さくすることが可能となる。

また、本実施形態では、メモリセルＭＣ１〜ＭＣｙのドレイン電極と副ビット線との接続の有無をデータの“０”、“１”に対応させているが、メモリセルＭＣ１〜ＭＣｙに含まれるＭＯＳトランジスタの閾値電圧の大きさをデータの“０”、“１”に対応させて、メモリセルＭＣ１〜ＭＣｙのドレイン電極を全て副ビット線に接続させても良い。より詳細には、一方のデータに対応するＭＯＳトランジスタの閾値電圧は、ワード線に印可される電圧によって確実にオン状態とオフ状態とが切り替わる程度の大きさであり、他方のデータに対応するＭＯＳトランジスタの閾値電圧は、ワード線に印可される電圧によってはオン状態とならない程度の大きさであれば良い。このようなメモリセルを含むマスクＲＯＭにおいても、本実施形態における半導体記憶装置と同様の効果が発揮される。

（第２の実施形態）
図４は、本発明の第２の実施形態に係る半導体記憶装置の構成を示したブロック図である。半導体記憶装置２２は、メモリセルアレイ６、アドレスバッファ２、ロウデコーダ７、カラムデコーダ４及び読み出し回路５を備えている。なお、アドレスバッファ２、カラムデコーダ４及び読み出し回路５は、第１の実施形態と同様に構成されているため、以下では、これらの説明を省略する。

メモリセルアレイ６は、マトリクス状に配置された（ｍ×ｎ）個のサブアレイ１３（ＭＳ１＿１〜ＭＳｍ＿ｎ）と、ｍ本の第１のブロック選択線ＳＬ１＿１〜ＳＬ１＿ｍと、ｍ本の第２のブロック選択線ＳＬ２＿１〜ＳＬ２＿ｍと、（ｙ×ｍ）本のワード線ＷＬ１＿１〜ＷＬｙ＿ｍと、ｎ本の主ビット線ＭＢＬ１〜ＭＢＬｎとを含んでいる。ｉ番目の行に配置されたサブアレイ１３（ＭＳｉ＿１〜ＭＳｉ＿ｎ）の各々は、第１のブロック選択線ＳＬ１＿ｉと、第２のブロック選択線ＳＬ２＿ｉと、ワード線ＷＬ１＿ｉ〜ＷＬｙ＿ｉの各々とに接続されている。また、ｊ番目の列に配置されたサブアレイ１３（ＭＳ１＿ｊ〜ＭＳｍ＿ｊ）の各々は、主ビット線ＭＢＬｊに接続されている。

ロウデコーダ７は、アドレスバッファ２から出力されたアドレス信号に基づいて、ブロック選択線ＳＬ１＿１〜ＳＬ１＿ｍの中から一本の第１のブロック選択線（例えばＳＬ１＿ｉ）を選択し、第２のブロック選択線ＳＬ２＿１〜ＳＬ２＿ｍの中から一本の第２のブロック線（例えばＳＬ２＿ｉ）を選択し、ワード線ＷＬ１＿ｉ〜ＷＬｙ＿ｉの中から一本のワード線（例えば、ＷＬｋ＿ｉ）を選択する。

図５は、図４で示したサブアレイの構成を示した回路図である。なお、図４で示した（ｍ×ｎ）個のサブアレイ１３は全て同様に構成されているので、以下では図４におけるサブアレイＭＳ１＿１についてのみ詳細に説明する。本実施形態に係るサブアレイ１３は、副ビット線ＳＢＬ１＿１と、ｙ個のメモリセルＭＣ１〜ＭＣｙと、第１のＭＯＳトランジスタＰＤ１と、第２のＭＯＳトランジスタＰＳ１と、第３のＭＯＳトランジスタＮＲ１とを含んでいる。また、この実施形態に係るサブアレイ１３は、第１のブロック選択線ＳＬ１＿１と、第２のブロック選択線ＳＬ２＿１と、第４のＭＯＳトランジスタＰＤ２と、第５のＭＯＳトランジスタＰＳ２と、第６のＭＯＳトランジスタＮＲ２とを含んでいる。これらの第１及び第２のブロック選択線の各々と、第４〜第６のＭＯＳトランジスタの各々は、サブアレイに供給される電圧を制御するための電圧制御部に相当する。

なお、メモリセルＭＣ１〜ＭＣｙの各々と、第１のＭＯＳトランジスタＰＤ１と、第２のＭＯＳトランジスタＰＳ１と、第３のＭＯＳトランジスタＮＲ１と、第４のＭＯＳトランジスタＰＤ２とは、第１の実施形態と同様であるため、以下ではこれらの説明を省略する。

第５のＭＯＳトランジスタＰＳ２は、Ｐチャンネル型ＭＯＳトランジスタよりなり、ゲート電極が第２のブロック選択線ＳＬ２＿１に接続され、ソース電極が電源電圧に接続され、ドレイン電極が第２のＭＯＳトランジスタＰＤ１のソース電極に接続されている。また、第６のＭＯＳトランジスタＮＲ２は、第５のＭＯＳトランジスタＰＳ２とは逆特性を有するＮチャンネル型ＭＯＳトランジスタよりなり、ゲート電極が第２のブロック選択線ＳＬ２＿１に接続され、ソース電極が接地電圧に接続され、ドレイン電極が副ビット線ＳＢＬ１＿１に接続されている。なお、第１のブロック選択線ＳＬ１＿１と、第２のブロック選択線ＳＬ２＿１と、ワード線ＷＬ１〜ＷＬｙの各々とは、ロウデコーダに接続されている。

また、この実施形態においては、第２のＭＯＳトランジスタＰＳ１及び第５のＭＯＳトランジスタＰＳ２の各々の電流駆動能力は、一本の副ビット線ＳＢＬ１＿１に対応するメモリセルＭＣ１〜ＭＣｙの各々のオフリーク電流の総量より大きく、且つ、一つのメモリセル（例えばＭＣｋ）の電流駆動能力より小さい。

図６は、本発明の第２の実施形態に係る半導体記憶装置のタイミング図である。なお、図６において、アドレスＡＤ１は、例えば図４に示したサブアレイＭＳ１＿１におけるメモリセルＭＣ１を指定するアドレスを示し、アドレスＡＤ２はＭＳ１＿１と列が異なる他のサブアレイ（ＭＳ１＿２〜ＭＳ１＿ｍ）におけるメモリセルＭＣ１を指定するアドレスである。また、図に示したクロックがＬレベルの期間は、プリチャージ動作を行う期間であり、クロックがＨレベルの期間は、読み出し動作を行う期間である。

（１）時刻Ｔ１より前の期間
図６と図５とを併せて参照して、読み出し動作の開始前には、主ビット線ＭＢＬ１はＨレベルに維持されている。このとき、第２のＭＯＳトランジスタＰＳ１はオフ状態であり、第３のＭＯＳトランジスタＮＲ１はオン状態であるため、副ビット線ＳＢＬ１＿１の電圧は、Ｌレベルに維持されている。また、この期間において、ワード線ＷＬ１＿１の電圧は、非選択状態であるためＬレベルである。更に、第１のブロック選択線ＳＬ１＿１の電圧がＨレベルに維持されているため、第４のＭＯＳトランジスタＰＤ２は、オフ状態である。更に、第２のブロック選択線ＳＬ２＿１の電圧がＨレベルに維持されているため、第５のＭＯＳトランジスタＰＳ２はオフ状態であり、第６のＭＯＳトランジスタＮＲ１はオン状態である。

（２）時刻Ｔ１〜時刻Ｔ２の期間
まず、時刻Ｔ１においてアドレスＡＤ１が入力されると、カラムデコーダ４は、主ビット線ＭＢＬ１を選択する。これにより、主ビット線ＭＢＬ１は、カラムデコーダ４を介して読み出し回路５と導通状態となる。

次に、読み出し回路５がそのディスチャージ機能によって、主ビット線ＭＢＬ１の電荷を放電させて、主ビット線ＭＢＬ１の電圧をＬレベルに変化させると共に、ロウデコーダ７が入力されたアドレスＡＤ１に基づいて第２のブロック選択線ＳＬ２＿１の電圧をＬレベルに変化させる。主ビット線ＭＢＬ１の電圧がＬレベルに遷移すると、第２のＭＯＳトランジスタＰＳ１がオン状態となると共に、第３のＭＯＳトランジスタＮＲ１がオフ状態となる。また、第２のブロック選択線ＳＬ２＿１の電圧がＬレベルに遷移すると、第５のＭＯＳトランジスタＰＳ２がオン状態となり、第６のＭＯＳトランジスタＮＲ２がオフ状態となる。このとき、副ビット線ＳＢＬ１＿１は、第２のＭＯＳトランジスタＰＳ１及び第５のＭＯＳトランジスタＰＳ２を介して、電源電圧によって充電されるため、副ビット線ＳＢＬ１＿１の電圧は、Ｈレベルに遷移する。

なお、他の第２のブロック選択線（図４におけるＳＬ２＿２〜ＳＬ２＿ｍ）の電圧はＨレベルに維持されているため、主ビット線ＭＢＬ１に接続されている他のサブアレイ（図４におけるＭＳ２＿１〜ＭＳｍ＿１）において、第５のＭＯＳトランジスタＰＳ２はオフ状態であり、第６のＭＯＳトランジスタはオン状態である。よって、主ビット線ＭＢＬ１に接続されている他のサブアレイＭＳ２＿１〜ＭＳｍ＿１に含まれる副ビット線ＳＢＬ２＿１〜ＳＢＬｍ＿１の電圧は、Ｌレベルに維持されている。例えば、図６に示すように、この期間においては、サブアレイＭＳ２＿１に含まれる副ビット線ＳＢＬ２＿１の電圧は、Ｌレベルに維持されている。

（３）時刻Ｔ２〜時刻Ｔ３の期間
クロックがＨレベルに変化すると、ロウデコーダ７は、入力されたアドレスＡＤ１に基づいて、ワード線ＷＬ１＿１を選択し、ワード線ＷＬ１＿１の電圧をＨレベルに遷移させる。また、ロウデコーダ７は、入力されたアドレスＡＤ１に基づいて、第１のブロック選択線ＳＬ１＿１を選択し、第１のブロック選択線ＳＬ１＿１の電圧をＬレベルに遷移させる。

ワード線ＷＬ１＿１の電圧がＨレベルに変化すると、メモリセルＭＣ１はオン状態となる。このとき、副ビット線ＳＢＬ１＿１に充電された電荷は、メモリセルＭＣ１を介して放電されるため、副ビット線ＳＢＬ１＿１の電圧は、Ｌレベルに遷移する。更に、副ビット線ＳＢＬ１＿１がＬレベルになると、第１のＭＯＳトランジスタＰＤ１がオン状態となる。また、ブロック選択線ＳＬ１＿１の電圧がＬレベルになると、第４のＭＯＳトランジスタＰＤ２がオン状態となる。

このように、第１のＭＯＳトランジスタＰＤ１と第４のＭＯＳトランジスタＰＤ２とが共にオン状態となると、主ビット線ＭＢＬ１は、第１のＭＯＳトランジスタＰＤ１及び第４のＭＯＳトランジスタＰＤ２を介して電源電圧と導通する。そのため、主ビット線ＭＢＬ１の電圧は、電圧制御部が印加する電源電圧によってＨレベルに変化する。主ビット線ＭＢＬ１の電圧レベルがＨレベルの場合には、読み出し回路５は、図６の実線で示すように、Ｌレベルのデータを外部へと出力する。なお、主ビット線ＭＢＬ１がＨレベルのときには、第３のＭＯＳトランジスタＮＲ１はオン状態であり、第２のＭＯＳトランジスタＰＳ１はオフ状態である。したがって、副ビット線ＳＢＬ１＿１に充電されている電荷は、第３のＭＯＳトランジスタＮＲ１のソース電極から放電され、副ビット線ＳＢＬ１＿１の電圧は、Ｌレベルに維持される。

一方、メモリセルＭＣ１のドレイン電極が副ビット線ＳＢＬ１＿１に接続されていない場合を想定する。この場合、ロウデコーダ７がワード線ＷＬ１＿１を選択して、ワード線ＷＬ１＿１の電圧をＨレベルに変化させても、副ビット線ＳＢＬ１＿１に充電された電荷は、メモリセルＭＣ１を介して放電されないため、副ビット線ＳＢＬ１＿１の電圧は、Ｈレベルに維持される。よって、第１のＭＯＳトランジスタＰＤ１は、オフ状態に維持される。また、ロウデコーダ７がブロック選択線ＳＬ１＿１を選択して、ブロック選択線ＳＬ１＿１の電圧をＬレベルに遷移させると、第４のＭＯＳトランジスタＰＤ２はオン状態となる。

このように、第４のＭＯＳトランジスタＰＤ２がオン状態であっても、第１のＭＯＳトランジスタＰＤ１がオフ状態であるため、主ビット線ＭＢＬ１は、電源電圧と導通しない。そのため、主ビット線ＭＢＬ１の電圧は、Ｌレベルに維持される。主ビット線ＭＢＬ１の電圧がＬレベルの場合には、読み出し回路５は、図６の破線で示すように、Ｈレベルのデータを外部へと出力する。

（４）時刻Ｔ３〜時刻Ｔ４の期間
データの読み出し後には、次の読み出しに備えて、主ビット線ＭＢＬ１及びワード線ＷＬ１＿１はいずれも非選択状態となり、Ｌレベルに遷移する。また、ロウデコーダ７は、第１のブロック選択線ＳＬ１＿１の電圧をＨレベルに遷移させる。

（５）時刻Ｔ４〜時刻Ｔ７の期間
以降、時刻Ｔ４で入力されたアドレスＡＤ２に対しても、上記の時刻Ｔ１〜時刻Ｔ４の期間の動作と同様に、記憶されたデータの読み出しが行われる。なお、図６において、アドレスＡＤ２は、サブアレイＭＳ１＿１とは列が異なるサブアレイＭＳ１＿ｉのメモリセルＭＣ１を指定するアドレスであるので、時刻Ｔ５〜時刻Ｔ６のデータ読み出し期間において、第１のブロック選択線ＳＬ１＿１の電圧は、Ｌレベルに遷移し、ワード線ＷＬ１＿１の電圧は、Ｈレベルに遷移するが、主ビット線ＭＢＬ＿１はＨレベルに遷移し、副ビット線ＳＢＬ１＿１およびＳＢＬ２＿１はＬレベルに遷移する。

上記のような半導体記憶装置２２によれば、副ビット線ＳＢＬ１＿１の充電と主ビット線ＭＢＬからの放電とは、電源電圧によって行われるため、主ビット線ＢＬ１と副ビット線ＳＢＬ１＿１とを導通させるためのトランジスタが不要となる。したがって、低電源電圧下においても基板バイアス効果による影響を受けることがなく、高速なデータの読み出しが可能となる。

また、本実施形態に係る半導体記憶装置２２は、第１の実施形態と比べると、第２のブロック選択線と、第５のＭＯＳトランジスタＰＳ２と、第６のＭＯＳトランジスタＮＲ２とを更に必要とするが、一本の主ビット線に接続される複数のサブアレイの内、非選択状態にあるサブアレイの副ビット線の電圧をＬレベルに維持することができるため、消費電力を小さくすることが可能となる。

なお、本実施形態に係る半導体記憶装置２２においては、第１及び第２のブロック選択線と、第４〜第６のＭＯＳトランジスタとを含む電圧制御部は、一つのサブアレイ１３に対して一つ配置されているが、電圧制御部は、複数のサブアレイに対して一つ配置されていても良い。例えば、図４において、同一の行に配置された複数のサブアレイ（ＭＳｉ＿１〜ＭＳｉ＿ｎ）で、一つの電圧制御部を共有すれば、メモリセルアレイ６を構成するトランジスタ数を削減することができるため、半導体記憶装置２２の面積をより小さくすることが可能となる。

また、本実施形態では、メモリセルＭＣ１〜ＭＣｙのドレイン電極と副ビット線との接続の有無をデータの“０”、“１”に対応させているが、メモリセルＭＣ１〜ＭＣｙに含まれるＭＯＳトランジスタの閾値電圧の大きさをデータの“０”、“１”に対応させて、メモリセルＭＣ１〜ＭＣｙのドレイン電極を全て副ビット線に接続させても良い。より詳細には、一方のデータに対応するＭＯＳトランジスタの閾値電圧は、ワード線に印可される電圧によって確実にオン状態とオフ状態とが切り替わる程度の大きさであり、他方のデータに対応するＭＯＳトランジスタの閾値電圧は、ワード線に印可される電圧によってはオン状態とならない程度の大きさであれば良い。このようなメモリセルを含むマスクＲＯＭにおいても、本実施形態における半導体記憶装置と同様の効果が発揮される。

（第３の実施形態）
図７は、本発明の第３の実施形態に係る半導体記憶装置の構成を示したブロック図である。半導体記憶装置２３は、メモリセルアレイ８、アドレスバッファ２、ロウデコーダ９、カラムデコーダ４及び読み出し回路５を備えている。なお、アドレスバッファ２、カラムデコーダ４及び読み出し回路５は、第１の実施形態と同様に構成されているため、以下では、これらの説明を省略する。

メモリセルアレイ８は、マトリクス状に配置された（ｍ×ｎ）個のサブアレイ１４（ＭＳ１＿１〜ＭＳｍ＿ｎ）と、ｍ本の第１のブロック選択線ＳＬ１＿１〜ＳＬ１＿ｍと、ｍ本の第２のブロック選択線ＳＬ２＿１〜ＳＬ２＿ｍ（図示せず）と、ｍ本の第３のブロック選択線ＳＬ３＿１〜ＳＬ３＿ｍと、（ｙ×ｍ）本のワード線ＷＬ１＿１〜ＷＬｙ＿ｍと、ｎ本の主ビット線ＭＢＬ１〜ＭＢＬｎとを含んでいる。ｉ番目の行に配置されたサブアレイ１４（ＭＳｉ＿１〜ＭＳｉ＿ｎ）の各々は、第１のブロック選択線ＳＬ１＿ｉと、第２のブロック選択線ＳＬ２＿ｉと、第３のブロック選択線ＳＬ３＿ｉと、ワード線ＷＬ１＿ｉ〜ＷＬｙ＿ｉの各々とに接続されている。また、ｊ番目の列に配置されたサブアレイ１４（ＭＳ１＿ｊ〜ＭＳｍ＿ｊ）の各々は、主ビット線ＭＢＬｊに接続されている。

ロウデコーダ９は、アドレスバッファ２から出力されたアドレス信号に基づいて、ブロック選択線ＳＬ１＿１〜ＳＬ１＿ｍの中から一本の第１のブロック選択線（例えばＳＬ１＿ｉ）を選択し、第２のブロック選択線ＳＬ２＿１〜ＳＬ２＿ｍの中から一本の第２のブロック線（例えばＳＬ２＿ｉ）を選択し、第３のブロック選択線ＳＬ３＿１〜ＳＬ３＿ｍの中から一本の第３のブロック選択線（例えばＳＬ３＿ｉ）を選択し、更に、ワード線ＷＬ１＿ｉ〜ＷＬｙ＿ｉの中から一本のワード線（例えば、ＷＬｋ＿ｉ）を選択する。

図８は、図７で示したサブアレイの構成を示した回路図である。なお、図７で示した（ｍ×ｎ）個のサブアレイ１４は全て同様に構成されているので、以下では図７におけるサブアレイＭＳ１＿１についてのみ詳細に説明する。本実施形態に係るサブアレイ１４は、副ビット線ＳＢＬ１＿１と、ｙ個のメモリセルＭＣ１〜ＭＣｙと、第１のＭＯＳトランジスタＰＤ１と、第２のＭＯＳトランジスタＰＳ１と、第３のＭＯＳトランジスタＮＲ１とを含んでいる。また、この実施形態に係るサブアレイ１４は、第１のブロック選択線ＳＬ１＿１と、第２のブロック選択線ＳＬ２＿１と、第３のブロック選択線ＳＬ３＿１と、第４のＭＯＳトランジスタＰＤ２と、第５のＭＯＳトランジスタＰＬ１と、第６のＭＯＳトランジスタＮＲ２と、第７のＭＯＳトランジスタＰＣ１とを含んでいる。これらの第１〜第３のブロック選択線の各々と、第４〜第７のＭＯＳトランジスタの各々とは、サブアレイに供給される電圧を制御するための電圧制御部に相当する。

なお、メモリセルＭＣ１〜ＭＣｙの各々と、第１のＭＯＳトランジスタＰＤ１と、第２のＭＯＳトランジスタＰＳ１と、第３のＭＯＳトランジスタＮＲ１と、第４のＭＯＳトランジスタＰＤ２と、第６のＭＯＳトランジスタＮＲ２とは、第２の実施形態と同様であるため、以下ではこれらの説明を省略する。

第５のＭＯＳトランジスタＰＬ１は、Ｐチャンネル型ＭＯＳトランジスタよりなり、ゲート電極が第２のブロック選択線ＳＬ２＿１に接続され、ソース電極が電源電圧に接続され、ドレイン電極が第２のＭＯＳトランジスタＰＳ１のソース電極に接続されている。また、第７のＭＯＳトランジスタＰＣ１は、Ｐチャンネル型ＭＯＳトランジスタよりなり、ゲート電極が第３のブロック選択線ＳＬ３＿１に接続され、ソース電極が電源電圧に接続され、ドレイン電極が第２のＭＯＳトランジスタＰＳ１のソース電極に接続されている。なお、第１〜第３のブロック選択線ＳＬ１＿１〜ＳＬ３＿１の各々と、ワード線ＷＬ１〜ＷＬｙの各々とは、ロウデコーダに接続されている。

また、この実施形態においては、第２のＭＯＳトランジスタＰＳ１と、第５のＭＯＳトランジスタＰＬ１と、第７のＭＯＳトランジスタＰＣ１との各々の電流駆動能力は、一本の副ビット線ＳＢＬ１＿１に対応するメモリセルＭＣ１〜ＭＣｙの各々のオフリーク電流の総量より大きく、且つ、一つのメモリセル（例えばＭＣｋ）の電流駆動能力より小さい。

図９は、本発明の第３の実施形態に係る半導体記憶装置のタイミング図である。なお、図９において、アドレスＡＤ１は、例えば図７に示したサブアレイＭＳ１＿１におけるメモリセルＭＣ１を指定するアドレスを示し、アドレスＡＤ２はＭＳ１＿１と列が異なる他のサブアレイ（ＭＳ１＿２〜ＭＳ１＿ｍ）におけるメモリセルＭＣ１を指定するアドレスである。また、図に示したクロックがＬレベルの期間は、プリチャージ動作を行う期間であり、クロックがＨレベルの期間は、読み出し動作を行う期間である。

（１）時刻Ｔ１より前の期間
図９と図８とを併せて参照して、読み出し動作の開始前には、主ビット線ＭＢＬ１はＨレベルに維持されている。このとき、第２のＭＯＳトランジスタＰＳ１はオフ状態であり、第３のＭＯＳトランジスタＮＲ１はオン状態であるため、副ビット線ＳＢＬ１＿１の電圧は、Ｌレベルに維持されている。また、この期間において、ワード線ＷＬ１＿１の電圧は、非選択状態であるためＬレベルである。第１のブロック選択線ＳＬ１＿１の電圧はＨレベルに維持されているため、第４のＭＯＳトランジスタＰＤ２は、オフ状態である。第２のブロック選択線ＳＬ２＿１の電圧はＨレベルに維持されているため、第５のＭＯＳトランジスタＰＬ１はオフ状態であり、第６のＭＯＳトランジスタＮＲ２はオン状態である。更に、第３のブロック選択線ＳＬ３＿１はＨレベルに維持されているため、第７のＭＯＳトランジスタＰＣ１はオフ状態である。

（２）時刻Ｔ１〜時刻Ｔ２の期間
まず、時刻Ｔ１においてアドレスＡＤ１が入力されると、カラムデコーダ４は、主ビット線ＭＢＬ１を選択する。これにより、主ビット線ＭＢＬ１は、カラムデコーダ４を介して読み出し回路５と導通状態となる。

次に、ロウデコーダ９は、入力されたアドレスＡＤ１に基づいて、第２のブロック選択線ＳＬ２＿１の電圧と第３のブロック選択線ＳＬ３＿１の電圧とをそれぞれＬレベルに変化させる。第２のブロック選択線の電圧がＬレベルに遷移すると、第５のＭＯＳトランジスタＰＬ１がオン状態となり、第６のＭＯＳトランジスタＮＲ２がオフ状態となる。また、第３のブロック選択線ＳＬ３＿１の電圧がＬレベルに遷移すると、第７のＭＯＳトランジスタＰＣ１がオン状態となる。

次に、読み出し回路５は、そのディスチャージ機能によって、主ビット線ＭＢＬ１の電荷を放電させて、主ビット線ＭＢＬ１の電圧をＬレベルに変化させる。主ビット線ＭＢＬ１の電圧がＬレベルに遷移すると、第２のＭＯＳトランジスタＰＳ１がオン状態となると共に、第３のＭＯＳトランジスタＮＲ１がオフ状態となる。

このとき、第２のＭＯＳトランジスタＰＳ１と、第５のＭＯＳトランジスタＰＬ１と、第７のＭＯＳトランジスタＰＣ１とが全てオン状態となるため、副ビット線ＳＢＬ１＿１は、第５のＭＯＳトランジスタＰＬ１のソース電極が接続される電源電圧と、第７のＭＯＳトランジスタＰＣ１のソース電極が接続される電源電圧とに導通する。したがって、副ビット線ＳＢＬ１＿１は、第２のＭＯＳトランジスタＰＳ１と、第５のＭＯＳトランジスタＰＬ１と、第７のＭＯＳトランジスタＰＣ１とを介して、電源電圧によって充電されるため、副ビット線ＳＢＬ１＿１の電圧は、Ｈレベルに遷移する。

なお、他の第２のブロック選択線（図７におけるＳＬ２＿２〜ＳＬ２＿ｍ）及び他の第３のブロック選択線（図７におけるＳＬ３＿２〜ＳＬ３＿ｍ）の電圧はＨレベルに維持されているため、主ビット線ＭＢＬ１に接続されている他のサブアレイ（図７におけるＭＳ２＿１〜ＭＳｍ＿１）において、第５のＭＯＳトランジスタＰＬ１はオフ状態であり、第６のＭＯＳトランジスタはオン状態である。よって、主ビット線ＭＢＬ１に接続されている他のサブアレイＭＳ２＿１〜ＭＳｍ＿１に含まれる副ビット線ＳＢＬ２＿１〜ＳＢＬｍ＿１の電圧は、Ｌレベルに維持される。例えば、図９に示すように、この期間においては、サブアレイＭＳ２＿１に含まれる副ビット線ＳＢＬ２＿１の電圧は、Ｌレベルに維持されている。

（３）時刻Ｔ２〜時刻Ｔ３の期間
クロックがＨレベルに変化すると、ロウデコーダ９は、入力されたアドレスＡＤ１に基づいて、ワード線ＷＬ１＿１を選択し、ワード線ＷＬ１＿１の電圧をＨレベルに遷移させる。また、ロウデコーダ９は、入力されたアドレスＡＤ１に基づいて、第１のブロック選択線ＳＬ１＿１の電圧をＬレベルに遷移させると共に、第３のブロック選択線ＳＬ３＿１の電圧をＨレベルに遷移させる。

ワード線ＷＬ１＿１の電圧がＨレベルに変化すると、メモリセルＭＣ１はオン状態となる。このとき、副ビット線ＳＢＬ１＿１に充電された電荷は、メモリセルＭＣ１を介して放電されるため、副ビット線ＳＢＬ１＿１の電圧は、Ｌレベルに遷移する。更に、副ビット線ＳＢＬ１＿１がＬレベルになると、第１のＭＯＳトランジスタＰＤ１がオン状態となる。また、第１のブロック選択線ＳＬ１＿１の電圧がＬレベルになると、第４のＭＯＳトランジスタＰＤ２がオン状態となる。また、第３のブロック選択線ＳＬ３＿１の電圧がＨレベルになると、第７のＭＯＳトランジスタＰＣ１は、オフ状態となる。

このように、第１のＭＯＳトランジスタＰＤ１と第４のＭＯＳトランジスタＰＤ２とが共にオン状態となると、主ビット線ＭＢＬ１は、第１のＭＯＳトランジスタＰＤ１と第４のＭＯＳトランジスタＰＤ２とを介して電源電圧と導通する。そのため、主ビット線ＭＢＬ１の電圧は、Ｈレベルに変化する。主ビット線ＭＢＬ１の電圧レベルがＨレベルの場合には、読み出し回路５は、図９の実線で示すように、Ｌレベルのデータを外部へと出力する。なお、主ビット線ＭＢＬ１がＨレベルのときには、第３のＭＯＳトランジスタＮＲ１はオン状態であり、第２のＭＯＳトランジスタＰＳ１はオフ状態である。したがって、副ビット線ＳＢＬ１＿１に充電されている電荷は、第３のＭＯＳトランジスタＮＲ１のソース電極から放電され、副ビット線ＳＢＬ１＿１の電圧は、Ｌレベルに維持される。

一方、メモリセルＭＣ１のドレイン電極が副ビット線ＳＢＬ１＿１に接続されていない場合を想定する。この場合、ロウデコーダ９がワード線ＷＬ１＿１を選択して、ワード線ＷＬ１＿１の電圧をＨレベルに変化させても、副ビット線ＳＢＬ１＿１に充電された電荷は、メモリセルＭＣ１を介して放電されないため、副ビット線ＳＢＬ１＿１の電圧は、Ｈレベルに維持される。よって、第１のＭＯＳトランジスタＰＤ１は、オフ状態に維持される。また、ロウデコーダ９がブロック選択線ＳＬ１＿１を選択して、ブロック選択線ＳＬ１＿１の電圧をＬレベルに遷移させると、第４のＭＯＳトランジスタＰＤ２はオン状態となる。

このように、第４のＭＯＳトランジスタＰＤ２がオン状態であっても、第１のＭＯＳトランジスタＰＤ１がオフ状態であるため、主ビット線ＭＢＬ１は、電源電圧と導通しない。そのため、主ビット線ＭＢＬ１の電圧は、Ｌレベルに維持される。この結果、主ビット線ＭＢＬ１のレベルがＬレベルの場合は、読み出し回路５は、図９の破線で示すように、Ｈレベルのデータを外部へと出力する。

（４）時刻Ｔ３〜時刻Ｔ４の期間
データの読み出し後には、次の読み出しに備えて、主ビット線ＭＢＬ１及びワード線ＷＬ１＿１は、非選択状態となり、Ｌレベルに遷移する。また、ロウデコーダ９は、第１のブロック選択線ＳＬ１＿１の電圧をＨレベルに遷移させると共に、第３のブロック選択線ＳＬ３＿１の電圧をＬレベルに遷移させる。

（５）時刻Ｔ４〜時刻Ｔ７の期間
以降、時刻Ｔ４で入力されたアドレスＡＤ２に対しても、上記の時刻Ｔ１〜時刻Ｔ４の期間の動作と同様に、記憶されたデータの読み出しが行われる。なお、図９において、アドレスＡＤ２は、サブアレイＭＳ１＿１とは列が異なるサブアレイＭＳ１＿ｉのメモリセルＭＣ１を指定するアドレスであるので、時刻Ｔ５〜時刻Ｔ６のデータ読み出し期間において、第１のブロック選択線ＳＬ１＿１の電圧は、Ｌレベルに遷移し、ワード線ＷＬ１＿１及び第３のブロック選択線ＳＬ３＿１の電圧は、Ｈレベルに遷移するが、主ビット線ＭＢＬ１はＨレベルに遷移し、副ビット線ＳＢＬ１＿１およびＳＢＬ２＿１はＬレベルに遷移する。

上記のような半導体記憶装置２３によれば、副ビット線ＳＢＬ１＿１の充電と主ビット線ＭＢＬからの放電とは、電源電圧によって行われるため、主ビット線ＭＢＬ１と副ビット線ＳＢＬ１＿１とを導通させるためのトランジスタが不要となる。したがって、低電源電圧下においても基板バイアス効果による影響を受けることがなく、高速なデータの読み出しが可能となる。

また、本実施形態に係る半導体記憶装置２３は、第１の実施形態と比べると、第２及び第３のブロック選択線と、第５〜第７のＭＯＳトランジスタとを更に必要とするが、一本の主ビット線に接続される複数のサブアレイの内、非選択状態にあるサブアレイの副ビット線の電圧をＬレベルに維持することができるため、消費電力を小さくすることが可能となる。

更に、本実施形態に係る半導体記憶装置２３は、副ビット線を充電する電流駆動能力を大きくすることができるため、副ビット線ＳＢＬ１＿１の充電を更に高速に行うことが可能となる。

なお、本実施形態に係る半導体記憶装置２３においては、第１〜第３のブロック選択線と、第４〜第７のＭＯＳトランジスタとを含む電圧制御部は、一つのサブアレイ１４に対して一つ配置されているが、電圧制御部は、複数のサブアレイに対して一つ配置されていても良い。例えば、図７において、同一の行に配置された複数のサブアレイ（ＭＳｉ＿１〜ＭＳｉ＿ｎ）で、一つの電圧制御部を共有すれば、メモリセルアレイ８を構成するトランジスタ数を削減することができるため、半導体記憶装置２３の面積をより小さくすることが可能となる。

また、本実施形態では、メモリセルＭＣ１〜ＭＣｙのドレイン電極と副ビット線との接続の有無をデータの“０”、“１”に対応させているが、メモリセルＭＣ１〜ＭＣｙに含まれるＭＯＳトランジスタの閾値電圧の大きさをデータの“０”、“１”に対応させて、メモリセルＭＣ１〜ＭＣｙのドレイン電極を全て副ビット線に接続させても良い。より詳細には、一方のデータに対応するＭＯＳトランジスタの閾値電圧は、ワード線に印可される電圧によって確実にオン状態とオフ状態とが切り替わる程度の大きさであり、他方のデータに対応するＭＯＳトランジスタの閾値電圧は、ワード線に印可される電圧によってはオン状態とならない程度の大きさであれば良い。このようなメモリセルを含むマスクＲＯＭにおいても、本実施形態における半導体記憶装置と同様の効果が発揮される。

（第４の実施形態）
図１０は、本発明の第４の実施形態に係る半導体記憶装置の構成を示したブロック図である。半導体記憶装置２４は、メモリセルアレイ１０、アドレスバッファ２、ロウデコーダ１１、カラムデコーダ４及び読み出し回路５を備えている。なお、アドレスバッファ２、カラムデコーダ４及び読み出し回路５は、第１の実施形態と同様に構成されているため、以下では、これらの説明を省略する。

メモリセルアレイ１０は、マトリクス状に配置された（ｍ×ｎ）個のサブアレイ１５（ＭＳ１＿１〜ＭＳｍ＿ｎ）と、ｍ本のブロック選択線ＳＬ２＿１〜ＳＬ２＿ｍと、（ｙ×ｍ）本のワード線ＷＬ１＿１〜ＷＬｙ＿ｍと、ｎ本の主ビット線ＭＢＬ１〜ＭＢＬｎとを含んでいる。ｉ番目の行に配置されたサブアレイ１５（ＭＳｉ＿１〜ＭＳｉ＿ｎ）の各々は、ブロック選択線ＳＬ２＿ｉと、ワード線ＷＬ１＿ｉ〜ＷＬｙ＿ｉの各々とに接続されている。また、ｊ番目の列に配置されたサブアレイ１５（ＭＳ１＿ｊ〜ＭＳｍ＿ｊ）の各々は、主ビット線ＭＢＬｊに接続されている。

ロウデコーダ１１は、アドレスバッファ２から出力されたアドレス信号に基づいて、ブロック選択線ＳＬ２＿１〜ＳＬ２＿ｍの中から一本のブロック線（例えばＳＬ２＿ｉ）を選択し、ワード線ＷＬ１＿ｉ〜ＷＬｙ＿ｉの中から一本のワード線（例えば、ＷＬｋ＿ｉ）を選択する。

図１１は、図１０で示したサブアレイの構成を示した回路図である。なお、図１０で示した（ｍ×ｎ）個のサブアレイ１５は全て同様に構成されているので、以下では図１０におけるサブアレイＭＳ１＿１についてのみ詳細に説明する。本実施形態に係るサブアレイ１５は、副ビット線ＳＢＬ１＿１と、ｙ個のメモリセルＭＣ１〜ＭＣｙと、第１のＭＯＳトランジスタＰＤ１と、第２のＭＯＳトランジスタＰＳ１と、第３のＭＯＳトランジスタＮＲ１とを含んでいる。また、この実施形態に係るサブアレイ１５は、ブロック選択線ＳＬ２＿１と、第４のＭＯＳトランジスタＰＳ２と、第５のＭＯＳトランジスタＮＲ２とを含んでいる。これらのブロック選択線ＳＬ２＿１と、第４のＭＯＳトランジスタＰＳ２と、第５のＭＯＳトランジスタＮＲ２とは、サブアレイ１５に供給される電圧を制御するための電圧制御部に相当する。

なお、メモリセルＭＣ１〜ＭＣｙの各々と、第１のＭＯＳトランジスタＰＤ１と、第２のＭＯＳトランジスタＰＳ１と、第３のＭＯＳトランジスタＮＲ１とは、第１の実施形態と同様であるため、以下ではこれらの説明を省略する。

第４のＭＯＳトランジスタＰＳ２は、Ｐチャンネル型ＭＯＳトランジスタよりなり、ゲート電極が第２のブロック選択線ＳＬ２＿１に接続され、ソース電極が電源電圧に接続され、ドレイン電極が第１のＭＯＳトランジスタＰＤ１のソース電極と第２のＭＯＳトランジスタＰＳ１のソース電極とに接続されている。また、第５のＭＯＳトランジスタＮＲ２は、第４のＭＯＳトランジスタＮＲ２とは逆特性を有するＮチャンネル型ＭＯＳトランジスタよりなり、ゲート電極が第２のブロック選択線ＳＬ２＿１に接続され、ソース電極が接地電圧に接続され、ドレイン電極が副ビット線ＳＢＬ１＿１に接続されている。なお、上述のように、ブロック選択線ＳＬ２＿１と、ワード線ＷＬ１〜ＷＬｙの各々とは、ロウデコーダに接続されている。

また、この実施形態においては、第２のＭＯＳトランジスタＰＳ１及び第４のＭＯＳトランジスタＰＳ２の各々の電流駆動能力は、一本の副ビット線ＳＢＬ１＿１に対応するメモリセルＭＣ１〜ＭＣｙの各々のオフリーク電流の総量より大きく、且つ、一つのメモリセル（例えばＭＣｋ）の電流駆動能力より小さい。

図１２は、本発明の第４の実施形態に係る半導体記憶装置のタイミング図である。なお、図１２において、アドレスＡＤ１は、例えば図１０に示したサブアレイＭＳ１＿１におけるメモリセルＭＣ１を指定するアドレスを示し、アドレスＡＤ２はＭＳ１＿１と列が異なる他のサブアレイ（ＭＳ１＿２〜ＭＳ１＿ｍ）におけるメモリセルＭＣ１を指定するアドレスである。また、図に示したクロックがＬレベルの期間は、プリチャージ動作を行う期間であり、クロックがＨレベルの期間は、読み出し動作を行う期間である。

（１）時刻Ｔ１より前の期間
図１２と図１１とを併せて参照して、読み出し動作の開始前には、主ビット線ＭＢＬ１はＨレベルに維持されている。このとき、第２のＭＯＳトランジスタＰＳ１はオフ状態であり、第３のＭＯＳトランジスタＮＲ１はオン状態であるため、副ビット線ＳＢＬ１＿１の電圧は、Ｌレベルに維持されている。また、この期間において、ワード線ＷＬ１＿１の電圧は、非選択状態であるためＬレベルである。更に、ブロック選択線ＳＬ２＿１の電圧がＨレベルに維持されているため、第４のＭＯＳトランジスタＰＳ２は、オフ状態であり、第５のＭＯＳトランジスタＮＲ２はオン状態である。

（２）時刻Ｔ１〜時刻Ｔ２の期間
まず、時刻Ｔ１においてアドレスＡＤ１が入力されると、カラムデコーダ４は、主ビット線ＭＢＬ１を選択する。これにより、主ビット線ＭＢＬ１は、カラムデコーダ４を介して読み出し回路５と導通状態となる。

次に、ロウデコーダ１１は、入力されたアドレスＡＤ１に基づいて、ブロック選択線ＳＬ２＿１の電圧をＬレベルに遷移させる。ブロック選択線ＳＬ２＿１の電圧がＬレベルに遷移すると、第４のＭＯＳトランジスタＰＳ２はオン状態となり、第５のＭＯＳトランジスタＮＲ２はオフ状態となる。

次に、読み出し回路５は、主ビット線ＭＢＬ１のディスチャージを行う。初期状態での副ビット線ＳＢＬ１＿１の電圧がＬレベルであるので、第１のＭＯＳトランジスタＰＤ１は、オン状態となる。このとき、第４のＭＯＳトランジスタＰＳ２もオン状態であるため、第１のＭＯＳトランジスタＰＤ１と第４のＭＯＳトランジスタＰＳ２とを介して、電源電圧から主ビット線ＭＢＬ１へと貫通電流が流れるが、読み出し回路５の電流能力は貫通電流より大きいので、主ビット線ＭＢＬ１の電圧は、Ｌレベルに遷移する。主ビット線ＭＢＬ１の電圧がＬレベルに遷移すると、第２のＭＯＳトランジスタＰＳ１がオン状態となると共に、第３のＭＯＳトランジスタＮＲ１がオフ状態となる。

このとき、第２のＭＯＳトランジスタＰＳ１と第４のＭＯＳトランジスタＰＳ２とが共にオン状態となるので、副ビット線ＳＢＬ１＿１は、第２のＭＯＳトランジスタＰＳ１と、第４のＭＯＳトランジスタＰＳ２とを介して、電源電圧によって充電され、副ビット線ＳＢＬ１＿１の電圧は、Ｈレベルに遷移する。副ビット線ＳＢＬ１＿１の電圧がＨレベルに遷移すると、第１のＭＯＳトランジスタＰＤ１はオフ状態に遷移するため、電源電圧から主ビット線ＭＢＬ１への貫通電力は流れなくなる。

なお、他のブロック選択線（図１０におけるＳＬ２＿２〜ＳＬ２＿ｍ）の電圧はＨレベルに維持されているため、主ビット線ＭＢＬ１に接続されている他のサブアレイ（図１０におけるＭＳ２＿１〜ＭＳｍ＿１）において、第４のＭＯＳトランジスタＰＳ２はオフ状態であり、第５のＭＯＳトランジスタＮＲ２はオン状態である。よって、主ビット線ＭＢＬ１に接続されている他のサブアレイＭＳ２＿１〜ＭＳｍ＿１に含まれる副ビット線ＳＢＬ２＿１〜ＳＢＬｍ＿１の電圧は、Ｌレベルに維持されている。例えば、図１２に示すように、この期間においては、サブアレイＭＳ２＿１に含まれる副ビット線ＳＢＬ２＿１の電圧は、Ｌレベルに維持されている。

（３）時刻Ｔ２〜時刻Ｔ３の期間
クロックがＨレベルに変化すると、ロウデコーダ１１は、入力されたアドレスＡＤ１に基づいて、ワード線ＷＬ１＿１を選択し、ワード線ＷＬ１＿１の電圧をＨレベルに遷移させる。ワード線ＷＬ１＿１の電圧がＨレベルに遷移すると、メモリセルＭＣ１はオン状態となる。このとき、副ビット線ＳＢＬ１＿１に充電された電荷は、メモリセルＭＣ１を介して放電されるため、副ビット線ＳＢＬ１＿１の電圧は、Ｌレベルに遷移する。更に、副ビット線ＳＢＬ１＿１がＬレベルになると、第１のＭＯＳトランジスタＰＤ１がオン状態となる。また、ブロック選択線ＳＬ２＿１の電圧はＬレベルであるため、第４のＭＯＳトランジスタＰＳ２はオン状態である。

このように、第１のＭＯＳトランジスタＰＤ１と第４のＭＯＳトランジスタＰＳ２とが共にオン状態となると、主ビット線ＭＢＬ１は、第１のＭＯＳトランジスタＰＤ１と第４のＭＯＳトランジスタＰＳ２とを介して電源電圧と導通する。そのため、主ビット線ＭＢＬ１の電圧は、電圧制御部が印加する電源電圧によってＨレベルに変化する。主ビット線ＭＢＬ１の電圧レベルがＨレベルの場合には、読み出し回路５は、図１２の実線で示すように、Ｌレベルのデータを外部へと出力する。なお、主ビット線ＭＢＬ１がＨレベルのときには、第３のＭＯＳトランジスタＮＲ１はオン状態であり、第２のＭＯＳトランジスタＰＳ１はオフ状態である。したがって、副ビット線ＳＢＬ１＿１に充電されている電荷は、第３のＭＯＳトランジスタＮＲ１のソース電極から放電され、副ビット線ＳＢＬ１＿１の電圧は、Ｌレベルに維持される。

一方、メモリセルＭＣ１のドレイン電極が副ビット線ＳＢＬ１＿１に接続されていない場合を想定する。この場合、ロウデコーダ１１がワード線ＷＬ１＿１を選択して、ワード線ＷＬ１＿１の電圧をＨレベルに変化させても、副ビット線ＳＢＬ１＿１に充電された電荷は、メモリセルＭＣ１を介して放電されないため、副ビット線ＳＢＬ１＿１の電圧は、Ｈレベルに維持される。よって、第１のＭＯＳトランジスタＰＤ１は、オフ状態に維持される。

このように、第４のＭＯＳトランジスタＰＳ２がオン状態であっても、第１のＭＯＳトランジスタＰＤ１がオフ状態であるため、主ビット線ＭＢＬ１は、電源電圧と導通しない。そのため、主ビット線ＭＢＬ１の電圧は、Ｌレベルに維持される。主ビット線ＭＢＬ１のレベルがＬレベルの場合は、読み出し回路５は、図１２の破線で示すように、Ｈレベルのデータを外部へと出力する。

（４）時刻Ｔ３〜時刻Ｔ４の期間
データの読み出し後には、次の読み出しに備えて、主ビット線ＭＢＬ１及びワード線ＷＬ１＿１はいずれも非選択状態となり、Ｌレベルに遷移する。

（５）時刻Ｔ４〜時刻Ｔ７の期間
以降、時刻Ｔ４で入力されたアドレスＡＤ２に対しても、上記の時刻Ｔ１〜時刻Ｔ４の期間の動作と同様に、記憶されたデータの読み出しが行われる。なお、図１２において、アドレスＡＤ２は、サブアレイＭＳ１＿１とは列が異なるサブアレイＭＳ１＿ｉのメモリセルＭＣ１を指定するアドレスであるので、時刻Ｔ５〜時刻Ｔ６のデータ読み出し期間において、ブロック選択線ＳＬ２＿１の電圧はＬレベルであり、ワード線ＷＬ１＿１の電圧はＨレベルに遷移するが、主ビット線ＭＢＬ１はＨレベルに遷移し、副ビット線ＳＢＬ１＿１およびＳＢＬ２＿１はＬレベルに遷移する。

上記のような半導体記憶装置２４によれば、副ビット線ＳＢＬ１＿１の充電と主ビット線ＭＢＬからの放電とは、電源電圧によって行われるため、主ビット線ＢＬ１と副ビット線ＳＢＬ１＿１とを導通させるためのトランジスタが不要となる。したがって、低電源電圧下においても基板バイアス効果による影響を受けることがなく、高速なデータの読み出しが可能となる。

また、本実施形態に係る半導体記憶装置２４は、第１の実施形態と比べると、ブロック選択線と、第４のＭＯＳトランジスタＰＳ２と、第５のＭＯＳトランジスタＮＲ２とを更に必要とするが、一本の主ビット線に接続される複数のサブアレイの内、非選択状態にあるサブアレイの副ビット線の電圧をＬレベルに維持することができるため、消費電力を小さくすることが可能となる。

なお、本実施形態に係る半導体記憶装置２４においては、ブロック選択線と、第４のＭＯＳトランジスタと、第５のＭＯＳトランジスタとを含む電圧制御部は、一つのサブアレイ１５に対して一つ配置されているが、電圧制御部は、複数のサブアレイに対して一つ配置されていても良い。例えば、図１０において、同一の行に配置された複数のサブアレイ（ＭＳｉ＿１〜ＭＳｉ＿ｎ）で、一つの電圧制御部を共有すれば、メモリセルアレイ１０を構成するトランジスタ数を削減することができるため、半導体記憶装置２４の面積をより小さくすることが可能となる。

また、本実施形態では、メモリセルＭＣ１〜ＭＣｙのドレイン電極と副ビット線との接続の有無をデータの“０”、“１”に対応させているが、メモリセルＭＣ１〜ＭＣｙに含まれるＭＯＳトランジスタの閾値電圧の大きさをデータの“０”、“１”に対応させて、メモリセルＭＣ１〜ＭＣｙのドレイン電極を全て副ビット線に接続させても良い。より詳細には、一方のデータに対応するＭＯＳトランジスタの閾値電圧は、ワード線に印可される電圧によって確実にオン状態とオフ状態とが切り替わる程度の大きさであり、他方のデータに対応するＭＯＳトランジスタの閾値電圧は、ワード線に印可される電圧によってはオン状態とならない程度の大きさであれば良い。このようなメモリセルを含むマスクＲＯＭにおいても、本実施形態における半導体記憶装置と同様の効果が発揮される。

本発明に係る半導体記憶装置は、主ビット線と副ビット線とを導通させるためのトランジスタを用いることなく、トランジスタのゲート電極を副ビット線に接続し、ドレイン電極を主ビット線に接続するという手法によって、低電圧下での高速なデータの読み出しが可能になるという効果を有するので、低電圧下でのデータの読み出しを高速化する回路技術等として有用である。

本発明の第１の実施形態に係る半導体記憶装置の構成を示したブロック図 図１で示したサブアレイの構成を示した回路図 本発明の第１の実施形態に係る半導体記憶装置のタイミング図 本発明の第２の実施形態に係る半導体記憶装置の構成を示したブロック図 図４で示したサブアレイの構成を示した回路図 本発明の第２の実施形態に係る半導体記憶装置のタイミング図 本発明の第３の実施形態に係る半導体記憶装置の構成を示したブロック図 図７で示したサブアレイの構成を示した回路図 本発明の第３の実施形態に係る半導体記憶装置のタイミング図 本発明の第４の実施形態に係る半導体記憶装置の構成を示したブロック図 図１０で示したサブアレイの構成を示した回路図 本発明の第４の実施形態に係る半導体記憶装置のタイミング図 従来の半導体記憶装置の構成を示したブロック図 図１３で示したサブアレイの構成を示した回路図 従来の半導体記憶装置のタイミング図

符号の説明

１、６、８、１０ メモリセルアレイ
２ アドレスバッファ
３、７、９、１１ ロウデコーダ
４ カラムデコーダ
５ 読み出し回路
１２、１３、１４、１５ サブアレイ
２１、２２、２３、２４ 半導体記憶装置

Claims (13)

1. 階層的なビット線構造を有する半導体記憶装置であって、
   行方向および列方向に並べて配置された複数のサブアレイと、
   前記行方向に配置された前記サブアレイの各々に接続された複数のワード線と、
   前記列方向に配置された前記サブアレイの各々に接続された複数の主ビット線と、
   前記サブアレイに供給される電圧を制御する電圧制御部とを備え、
   前記サブアレイは、
   副ビット線と、
   前記ワード線に接続され、前記ワード線の選択に応答して、記憶されたデータに対応して前記副ビット線の電圧を変化させる複数のメモリセルと、
   ゲート電極が前記副ビット線に接続され、ドレイン電極が前記主ビット線に接続された第１のＭＯＳトランジスタと、
   ゲート電極が前記主ビット線に接続され、ドレイン電極が前記副ビット線に接続された第２のＭＯＳトランジスタと、
   ゲート電極が前記主ビット線に接続され、ソース電極が接地電圧に接続され、ドレイン電極が前記副ビット線に接続され、前記第２のＭＯＳトランジスタとは逆特性を有する第３のＭＯＳトランジスタとを含み、
   前記電圧制御部は、前記第１のＭＯＳトランジスタのソース電極と、前記第２のＭＯＳトランジスタのソース電極とに電源電圧を印加することができる、半導体記憶装置。
2. 前記電圧制御部は、
   ブロック選択線と、
   ゲート電極が前記ブロック選択線に接続され、ソース電極が電源電圧に接続され、ドレイン電極が前記第１のＭＯＳトランジスタのソース電極に接続される第４のＭＯＳトランジスタとを含み、
   前記第２のＭＯＳトランジスタのソース電極には、電源電圧が印加されることを特徴とする、請求項１記載の半導体記憶装置。
3. 前記第２のＭＯＳトランジスタの電流駆動能力は、１本の前記副ビット線に接続されたメモリセルの各々に含まれるＭＯＳトランジスタのオフリーク電流の総量よりも大きく、１つの前記メモリセルに含まれるＭＯＳトランジスタの電流駆動能力より小さいことを特徴とする、請求項２記載の半導体記憶装置。
4. 前記電圧制御部は、
   第１のブロック選択線と、
   第２のブロック選択線と、
   ゲート電極が前記第１のブロック選択線に接続され、ソース電極が電源電圧に接続され、ドレイン電極が前記第１のＭＯＳトランジスタのソース電極に接続される第４のＭＯＳトランジスタと、
   ゲート電極が前記第２のブロック選択線に接続され、ソース電極が電源電圧に接続され、ドレイン電極が前記第２のＭＯＳトランジスタのソース電極に接続される第５のＭＯＳトランジスタと、
   ゲート電極が前記第２のブロック選択線に接続され、ソース電極が接地電圧に接続され、ドレイン電極が前記副ビット線に接続され、前記第５のＭＯＳトランジスタとは逆特性を有する第６のＭＯＳトランジスタとを含むことを特徴とする、請求項１記載の半導体記憶装置。
5. 前記第２のＭＯＳトランジスタ及び前記第５のＭＯＳトランジスタの各々の電流駆動能力は、１本の前記副ビット線に接続されたメモリセルの各々に含まれるＭＯＳトランジスタのオフリーク電流の総量よりも大きく、１つの前記メモリセルに含まれるＭＯＳトランジスタの電流駆動能力より小さいことを特徴とする、請求項４記載の半導体記憶装置。
6. 前記電圧制御部は、
   第１のブロック選択線と、
   第２のブロック選択線と、
   第３のブロック選択線と、
   ゲート電極が前記第１のブロック選択線に接続され、ソース電極が電源電圧に接続され、ドレイン電極が前記第１のＭＯＳトランジスタのソース電極に接続される第４のＭＯＳトランジスタと、
   ゲート電極が前記第２のブロック選択線に接続され、ソース電極が電源電圧に接続され、ドレイン電極が前記第２のＭＯＳトランジスタのソース電極に接続される第５のＭＯＳトランジスタと、
   ゲート電極が前記第２のブロック選択線に接続され、ソース電極が接地電圧に接続され、ドレイン電極が前記副ビット線に接続され、前記第５のＭＯＳトランジスタとは逆特性を有する第６のＭＯＳトランジスタと、
   ゲート電極が前記第３のブロック選択線に接続され、ソース電極が電源電圧に接続され、ドレイン電極が前記第２のＭＯＳトランジスタのソース電極に接続される第７のＭＯＳトランジスタとを含むことを特徴とする、請求項１記載の半導体記憶装置。
7. 前記第２のＭＯＳトランジスタと、前記第５のＭＯＳトランジスタと、前記第７のＭＯＳトランジスタとの各々の電流駆動能力は、１本の前記副ビット線に接続されたメモリセルの各々に含まれるＭＯＳトランジスタのオフリーク電流の総量よりも大きく、前記メモリセルに含まれるＭＯＳトランジスタの電流駆動能力より小さいことを特徴とする、請求項６記載の半導体記憶装置。
8. 前記電圧制御部は、
   ブロック選択線と、
   ゲート電極が前記ブロック選択線に接続され、ソース電極が電源電圧に接続され、ドレイン電極が前記第１のＭＯＳトランジスタのソース電極と、前記第２のＭＯＳトランジスタのソース電極とに接続される第４のＭＯＳトランジスタと、
   ゲート電極が前記ブロック選択線に接続され、ソース電極が接地電圧に接続され、ドレイン電極が前記副ビット線に接続され、前記第４のＭＯＳトランジスタとは逆特性を有する第５のＭＯＳトランジスタとを含む、請求項１記載の半導体記憶装置。
9. 前記第２のＭＯＳトランジスタ及び前記第４のＭＯＳトランジスタの各々の電流駆動能力は、１本の前記副ビット線に接続されたメモリセルの各々に含まれるＭＯＳトランジスタのオフリーク電流の総量よりも大きく、１つの前記メモリセルに含まれるＭＯＳトランジスタの電流駆動能力より小さいことを特徴とする、請求項８記載の半導体記憶装置。
10. 前記メモリセルは、ゲート電極が前記ワード線に接続され、ソース電極が接地電圧に接続され、記憶されるデータに対応して、ドレイン電極と前記副ビット線とが接続されている状態と、ドレイン電極と前記副ビット線とが接続されていない状態と有するＭＯＳトランジスタを含むことを特徴とする、請求項１記載の半導体記憶装置。
11. 前記メモリセルは、ゲート電極が前記ワード線に接続され、ソース電極が接地電圧に接続され、ドレイン電極が前記副ビット線に接続され、記憶されるデータに対応した大きさの閾値電圧を有するＭＯＳトランジスタを含むことを特徴とする、請求項１記載の半導体記憶装置。
12. 前記電圧制御部は、１つの前記サブアレイに対して１つ配置されることを特徴とする、請求項１記載の半導体記憶装置。
13. 前記電圧制御部は、複数の前記サブアレイに対して１つ配置されることを特徴とする、請求項１記載の半導体記憶装置。

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