JP4649260B2 - 半導体記憶装置 - Google Patents
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Description
時刻T1より前の期間においては、サブアレイMS1_1は非選択状態にあるため、サブアレイMS1_1に接続されているブロック選択線SL4_1、ワード線WL1_1〜WL1_y及び主ビット線MBL1の電圧は、いずれもLレベルに維持されている。また、図14に示したように、副ビット線SBL1_1は、いずれの電源線にも接続されていないため、副ビット線SBL1_1の電圧は浮いた状態(ハイインピーダンス状態)となる。ただし、副ビット線SBL1_1は、いずれのMOSトランジスタのゲート電極にも接続されていないので、トランジスタの動作が不安定になるなどの問題が生じることはない。
まず、時刻T1においてアドレスAD1が入力されると、ロウデコーダ53はブロック選択線SL4_1を選択し、ブロック選択線SL4_1をHレベルに遷移させる。これにより、サブアレイMS1_1におけるブロック選択トランジスタNT1がオン状態となるため、主ビット線MBL1は、副ビット線SBL1_1と導通状態となる。
クロックがHレベルに変化すると、ロウデコーダ53は、アドレスAD1に基づいて、ワード線WL1_1を選択し、ワード線WL1_1の電圧をHレベルに遷移させる。このとき、メモリセルMC1は、オン状態となる。メモリセルMC1のドレイン電極は、副ビット線SBL1_1に接続されているので、メモリセルMC1がオン状態となると、副ビット線SBL1_1及び主ビット線MBL1に充電された電荷は、メモリセルMC1のソース電極を通じて放電される。したがって、主ビット線MBL1及び副ビット線SBL1_1の電圧は、図15の実線で示されるように、Lレベルに変化する。この結果、読み出し回路55は、主ビット線MBL1の電圧に対応して、Lレベルのデータを外部へと出力する。
以降、時刻T4で入力されたアドレスAD2に対しても、上記の時刻T1〜時刻T4の期間の動作と同様に、記憶されたデータの読み出しが行われる。なお、図15の例では、アドレスAD2は、サブアレイMS1_1とは列が異なるサブアレイMS1_iのメモリセルMC1を指定するアドレスであるので、この期間においては、ブロック選択線SL4_1はHレベルに維持されている。また、ワード線WL1_1の電圧は、時刻T5〜時刻T6のデータ読み出しの期間にロウデコーダ53によって選択されるため、Hレベルに変化している。
図1は、本発明の第1の実施形態に係る半導体記憶装置の構成を示したブロック図である。半導体記憶装置21は、メモリセルアレイ1、アドレスバッファ2、ロウデコーダ3、カラムデコーダ4及び読み出し回路5を備えている。
図3と図2とを併せて参照して、読み出し動作の開始前には、主ビット線MBL1はHレベルに維持されている。このとき、第2のMOSトランジスタPS1はオフ状態であり、第3のMOSトランジスタNR1はオン状態であるため、副ビット線SBL1_1の電圧は、Lレベルに維持されている。また、この期間において、ワード線WL1_1の電圧は、非選択状態であるためLレベルである。更に、ブロック選択線SL1_1の電圧は、Hレベルに維持されている。
時刻T1においてアドレスAD1が入力されると、カラムデコーダ4は、主ビット線MBL1を選択する。これにより、主ビット線MBL1は、カラムデコーダ4を介して読み出し回路5と導通状態となる。
クロックがHレベルに変化すると、ロウデコーダ3は、入力されたアドレスAD1に基づいて、ワード線WL1_1を選択し、ワード線WL1_1の電圧をHレベルに遷移させる。また、ロウデコーダ3は、入力されたアドレスAD1に基づいて、ブロック選択線SL1_1を選択し、ブロック選択線SL1_1の電圧をLレベルに遷移させる。
データの読み出し後には、次の読み出し操作に備えて、主ビット線MBL1及びワード線WL1_1はいずれも非選択状態となり、Lレベルに遷移する。また、ロウデコーダ3は、ブロック選択線SL1_1の電圧をHレベルに遷移させる。
以降、時刻T4で入力されたアドレスAD2に対しても、上記の時刻T1〜時刻T4の期間の動作と同様に、記憶されたデータの読み出しが行われる。なお、図3において、アドレスAD2は、サブアレイMS1_1とは列が異なるサブアレイMS1_iのメモリセルMC1を指定するアドレスであるので、時刻T5〜時刻T6のデータ読み出し期間において、ブロック選択線SL1_1の電圧は、Lレベルに遷移し、ワード線WL1_1の電圧は、Hレベルに遷移するが、主ビット線MBL1はHレベルに遷移し、副ビット線SBL1_1およびSBL2_1はLレベルに遷移する。
図4は、本発明の第2の実施形態に係る半導体記憶装置の構成を示したブロック図である。半導体記憶装置22は、メモリセルアレイ6、アドレスバッファ2、ロウデコーダ7、カラムデコーダ4及び読み出し回路5を備えている。なお、アドレスバッファ2、カラムデコーダ4及び読み出し回路5は、第1の実施形態と同様に構成されているため、以下では、これらの説明を省略する。
図6と図5とを併せて参照して、読み出し動作の開始前には、主ビット線MBL1はHレベルに維持されている。このとき、第2のMOSトランジスタPS1はオフ状態であり、第3のMOSトランジスタNR1はオン状態であるため、副ビット線SBL1_1の電圧は、Lレベルに維持されている。また、この期間において、ワード線WL1_1の電圧は、非選択状態であるためLレベルである。更に、第1のブロック選択線SL1_1の電圧がHレベルに維持されているため、第4のMOSトランジスタPD2は、オフ状態である。更に、第2のブロック選択線SL2_1の電圧がHレベルに維持されているため、第5のMOSトランジスタPS2はオフ状態であり、第6のMOSトランジスタNR1はオン状態である。
まず、時刻T1においてアドレスAD1が入力されると、カラムデコーダ4は、主ビット線MBL1を選択する。これにより、主ビット線MBL1は、カラムデコーダ4を介して読み出し回路5と導通状態となる。
クロックがHレベルに変化すると、ロウデコーダ7は、入力されたアドレスAD1に基づいて、ワード線WL1_1を選択し、ワード線WL1_1の電圧をHレベルに遷移させる。また、ロウデコーダ7は、入力されたアドレスAD1に基づいて、第1のブロック選択線SL1_1を選択し、第1のブロック選択線SL1_1の電圧をLレベルに遷移させる。
データの読み出し後には、次の読み出しに備えて、主ビット線MBL1及びワード線WL1_1はいずれも非選択状態となり、Lレベルに遷移する。また、ロウデコーダ7は、第1のブロック選択線SL1_1の電圧をHレベルに遷移させる。
以降、時刻T4で入力されたアドレスAD2に対しても、上記の時刻T1〜時刻T4の期間の動作と同様に、記憶されたデータの読み出しが行われる。なお、図6において、アドレスAD2は、サブアレイMS1_1とは列が異なるサブアレイMS1_iのメモリセルMC1を指定するアドレスであるので、時刻T5〜時刻T6のデータ読み出し期間において、第1のブロック選択線SL1_1の電圧は、Lレベルに遷移し、ワード線WL1_1の電圧は、Hレベルに遷移するが、主ビット線MBL_1はHレベルに遷移し、副ビット線SBL1_1およびSBL2_1はLレベルに遷移する。
図7は、本発明の第3の実施形態に係る半導体記憶装置の構成を示したブロック図である。半導体記憶装置23は、メモリセルアレイ8、アドレスバッファ2、ロウデコーダ9、カラムデコーダ4及び読み出し回路5を備えている。なお、アドレスバッファ2、カラムデコーダ4及び読み出し回路5は、第1の実施形態と同様に構成されているため、以下では、これらの説明を省略する。
図9と図8とを併せて参照して、読み出し動作の開始前には、主ビット線MBL1はHレベルに維持されている。このとき、第2のMOSトランジスタPS1はオフ状態であり、第3のMOSトランジスタNR1はオン状態であるため、副ビット線SBL1_1の電圧は、Lレベルに維持されている。また、この期間において、ワード線WL1_1の電圧は、非選択状態であるためLレベルである。第1のブロック選択線SL1_1の電圧はHレベルに維持されているため、第4のMOSトランジスタPD2は、オフ状態である。第2のブロック選択線SL2_1の電圧はHレベルに維持されているため、第5のMOSトランジスタPL1はオフ状態であり、第6のMOSトランジスタNR2はオン状態である。更に、第3のブロック選択線SL3_1はHレベルに維持されているため、第7のMOSトランジスタPC1はオフ状態である。
まず、時刻T1においてアドレスAD1が入力されると、カラムデコーダ4は、主ビット線MBL1を選択する。これにより、主ビット線MBL1は、カラムデコーダ4を介して読み出し回路5と導通状態となる。
クロックがHレベルに変化すると、ロウデコーダ9は、入力されたアドレスAD1に基づいて、ワード線WL1_1を選択し、ワード線WL1_1の電圧をHレベルに遷移させる。また、ロウデコーダ9は、入力されたアドレスAD1に基づいて、第1のブロック選択線SL1_1の電圧をLレベルに遷移させると共に、第3のブロック選択線SL3_1の電圧をHレベルに遷移させる。
データの読み出し後には、次の読み出しに備えて、主ビット線MBL1及びワード線WL1_1は、非選択状態となり、Lレベルに遷移する。また、ロウデコーダ9は、第1のブロック選択線SL1_1の電圧をHレベルに遷移させると共に、第3のブロック選択線SL3_1の電圧をLレベルに遷移させる。
以降、時刻T4で入力されたアドレスAD2に対しても、上記の時刻T1〜時刻T4の期間の動作と同様に、記憶されたデータの読み出しが行われる。なお、図9において、アドレスAD2は、サブアレイMS1_1とは列が異なるサブアレイMS1_iのメモリセルMC1を指定するアドレスであるので、時刻T5〜時刻T6のデータ読み出し期間において、第1のブロック選択線SL1_1の電圧は、Lレベルに遷移し、ワード線WL1_1及び第3のブロック選択線SL3_1の電圧は、Hレベルに遷移するが、主ビット線MBL1はHレベルに遷移し、副ビット線SBL1_1およびSBL2_1はLレベルに遷移する。
図10は、本発明の第4の実施形態に係る半導体記憶装置の構成を示したブロック図である。半導体記憶装置24は、メモリセルアレイ10、アドレスバッファ2、ロウデコーダ11、カラムデコーダ4及び読み出し回路5を備えている。なお、アドレスバッファ2、カラムデコーダ4及び読み出し回路5は、第1の実施形態と同様に構成されているため、以下では、これらの説明を省略する。
図12と図11とを併せて参照して、読み出し動作の開始前には、主ビット線MBL1はHレベルに維持されている。このとき、第2のMOSトランジスタPS1はオフ状態であり、第3のMOSトランジスタNR1はオン状態であるため、副ビット線SBL1_1の電圧は、Lレベルに維持されている。また、この期間において、ワード線WL1_1の電圧は、非選択状態であるためLレベルである。更に、ブロック選択線SL2_1の電圧がHレベルに維持されているため、第4のMOSトランジスタPS2は、オフ状態であり、第5のMOSトランジスタNR2はオン状態である。
まず、時刻T1においてアドレスAD1が入力されると、カラムデコーダ4は、主ビット線MBL1を選択する。これにより、主ビット線MBL1は、カラムデコーダ4を介して読み出し回路5と導通状態となる。
クロックがHレベルに変化すると、ロウデコーダ11は、入力されたアドレスAD1に基づいて、ワード線WL1_1を選択し、ワード線WL1_1の電圧をHレベルに遷移させる。ワード線WL1_1の電圧がHレベルに遷移すると、メモリセルMC1はオン状態となる。このとき、副ビット線SBL1_1に充電された電荷は、メモリセルMC1を介して放電されるため、副ビット線SBL1_1の電圧は、Lレベルに遷移する。更に、副ビット線SBL1_1がLレベルになると、第1のMOSトランジスタPD1がオン状態となる。また、ブロック選択線SL2_1の電圧はLレベルであるため、第4のMOSトランジスタPS2はオン状態である。
データの読み出し後には、次の読み出しに備えて、主ビット線MBL1及びワード線WL1_1はいずれも非選択状態となり、Lレベルに遷移する。
以降、時刻T4で入力されたアドレスAD2に対しても、上記の時刻T1〜時刻T4の期間の動作と同様に、記憶されたデータの読み出しが行われる。なお、図12において、アドレスAD2は、サブアレイMS1_1とは列が異なるサブアレイMS1_iのメモリセルMC1を指定するアドレスであるので、時刻T5〜時刻T6のデータ読み出し期間において、ブロック選択線SL2_1の電圧はLレベルであり、ワード線WL1_1の電圧はHレベルに遷移するが、主ビット線MBL1はHレベルに遷移し、副ビット線SBL1_1およびSBL2_1はLレベルに遷移する。
2 アドレスバッファ
3、7、9、11 ロウデコーダ
4 カラムデコーダ
5 読み出し回路
12、13、14、15 サブアレイ
21、22、23、24 半導体記憶装置
Claims (13)
- 階層的なビット線構造を有する半導体記憶装置であって、
行方向および列方向に並べて配置された複数のサブアレイと、
前記行方向に配置された前記サブアレイの各々に接続された複数のワード線と、
前記列方向に配置された前記サブアレイの各々に接続された複数の主ビット線と、
前記サブアレイに供給される電圧を制御する電圧制御部とを備え、
前記サブアレイは、
副ビット線と、
前記ワード線に接続され、前記ワード線の選択に応答して、記憶されたデータに対応して前記副ビット線の電圧を変化させる複数のメモリセルと、
ゲート電極が前記副ビット線に接続され、ドレイン電極が前記主ビット線に接続された第1のMOSトランジスタと、
ゲート電極が前記主ビット線に接続され、ドレイン電極が前記副ビット線に接続された第2のMOSトランジスタと、
ゲート電極が前記主ビット線に接続され、ソース電極が接地電圧に接続され、ドレイン電極が前記副ビット線に接続され、前記第2のMOSトランジスタとは逆特性を有する第3のMOSトランジスタとを含み、
前記電圧制御部は、前記第1のMOSトランジスタのソース電極と、前記第2のMOSトランジスタのソース電極とに電源電圧を印加することができる、半導体記憶装置。 - 前記電圧制御部は、
ブロック選択線と、
ゲート電極が前記ブロック選択線に接続され、ソース電極が電源電圧に接続され、ドレイン電極が前記第1のMOSトランジスタのソース電極に接続される第4のMOSトランジスタとを含み、
前記第2のMOSトランジスタのソース電極には、電源電圧が印加されることを特徴とする、請求項1記載の半導体記憶装置。 - 前記第2のMOSトランジスタの電流駆動能力は、1本の前記副ビット線に接続されたメモリセルの各々に含まれるMOSトランジスタのオフリーク電流の総量よりも大きく、1つの前記メモリセルに含まれるMOSトランジスタの電流駆動能力より小さいことを特徴とする、請求項2記載の半導体記憶装置。
- 前記電圧制御部は、
第1のブロック選択線と、
第2のブロック選択線と、
ゲート電極が前記第1のブロック選択線に接続され、ソース電極が電源電圧に接続され、ドレイン電極が前記第1のMOSトランジスタのソース電極に接続される第4のMOSトランジスタと、
ゲート電極が前記第2のブロック選択線に接続され、ソース電極が電源電圧に接続され、ドレイン電極が前記第2のMOSトランジスタのソース電極に接続される第5のMOSトランジスタと、
ゲート電極が前記第2のブロック選択線に接続され、ソース電極が接地電圧に接続され、ドレイン電極が前記副ビット線に接続され、前記第5のMOSトランジスタとは逆特性を有する第6のMOSトランジスタとを含むことを特徴とする、請求項1記載の半導体記憶装置。 - 前記第2のMOSトランジスタ及び前記第5のMOSトランジスタの各々の電流駆動能力は、1本の前記副ビット線に接続されたメモリセルの各々に含まれるMOSトランジスタのオフリーク電流の総量よりも大きく、1つの前記メモリセルに含まれるMOSトランジスタの電流駆動能力より小さいことを特徴とする、請求項4記載の半導体記憶装置。
- 前記電圧制御部は、
第1のブロック選択線と、
第2のブロック選択線と、
第3のブロック選択線と、
ゲート電極が前記第1のブロック選択線に接続され、ソース電極が電源電圧に接続され、ドレイン電極が前記第1のMOSトランジスタのソース電極に接続される第4のMOSトランジスタと、
ゲート電極が前記第2のブロック選択線に接続され、ソース電極が電源電圧に接続され、ドレイン電極が前記第2のMOSトランジスタのソース電極に接続される第5のMOSトランジスタと、
ゲート電極が前記第2のブロック選択線に接続され、ソース電極が接地電圧に接続され、ドレイン電極が前記副ビット線に接続され、前記第5のMOSトランジスタとは逆特性を有する第6のMOSトランジスタと、
ゲート電極が前記第3のブロック選択線に接続され、ソース電極が電源電圧に接続され、ドレイン電極が前記第2のMOSトランジスタのソース電極に接続される第7のMOSトランジスタとを含むことを特徴とする、請求項1記載の半導体記憶装置。 - 前記第2のMOSトランジスタと、前記第5のMOSトランジスタと、前記第7のMOSトランジスタとの各々の電流駆動能力は、1本の前記副ビット線に接続されたメモリセルの各々に含まれるMOSトランジスタのオフリーク電流の総量よりも大きく、前記メモリセルに含まれるMOSトランジスタの電流駆動能力より小さいことを特徴とする、請求項6記載の半導体記憶装置。
- 前記電圧制御部は、
ブロック選択線と、
ゲート電極が前記ブロック選択線に接続され、ソース電極が電源電圧に接続され、ドレイン電極が前記第1のMOSトランジスタのソース電極と、前記第2のMOSトランジスタのソース電極とに接続される第4のMOSトランジスタと、
ゲート電極が前記ブロック選択線に接続され、ソース電極が接地電圧に接続され、ドレイン電極が前記副ビット線に接続され、前記第4のMOSトランジスタとは逆特性を有する第5のMOSトランジスタとを含む、請求項1記載の半導体記憶装置。 - 前記第2のMOSトランジスタ及び前記第4のMOSトランジスタの各々の電流駆動能力は、1本の前記副ビット線に接続されたメモリセルの各々に含まれるMOSトランジスタのオフリーク電流の総量よりも大きく、1つの前記メモリセルに含まれるMOSトランジスタの電流駆動能力より小さいことを特徴とする、請求項8記載の半導体記憶装置。
- 前記メモリセルは、ゲート電極が前記ワード線に接続され、ソース電極が接地電圧に接続され、記憶されるデータに対応して、ドレイン電極と前記副ビット線とが接続されている状態と、ドレイン電極と前記副ビット線とが接続されていない状態と有するMOSトランジスタを含むことを特徴とする、請求項1記載の半導体記憶装置。
- 前記メモリセルは、ゲート電極が前記ワード線に接続され、ソース電極が接地電圧に接続され、ドレイン電極が前記副ビット線に接続され、記憶されるデータに対応した大きさの閾値電圧を有するMOSトランジスタを含むことを特徴とする、請求項1記載の半導体記憶装置。
- 前記電圧制御部は、1つの前記サブアレイに対して1つ配置されることを特徴とする、請求項1記載の半導体記憶装置。
- 前記電圧制御部は、複数の前記サブアレイに対して1つ配置されることを特徴とする、請求項1記載の半導体記憶装置。
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- 2006-04-10 US US11/400,404 patent/US7251184B2/en active Active
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