JP4602904B2

JP4602904B2 - 半導体装置

Info

Publication number: JP4602904B2
Application number: JP2005508760A
Authority: JP
Inventors: 泰示江間
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2003-08-29
Filing date: 2003-08-29
Publication date: 2010-12-22
Anticipated expiration: 2023-08-29
Also published as: WO2005024957A1; US20060091447A1; US7696555B2; JPWO2005024957A1

Description

【技術分野】
【０００１】
本発明は、半導体装置に関し、特に交差する立体配線を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置の集積度の向上と共に、配線も微細化する。特に半導体基板近傍の下層配線が集積度が高く、微細化の要求が強い。配線が微細化しても寄生抵抗、寄生容量は低くすることが望まれ、種々の提案がなされている。
【０００３】
導電性プラグは、導電層を有する下地上に絶縁膜を形成した後、導電層に対するコンタクト孔を形成し、多結晶シリコンやタングステンを化学気相堆積でコンタクト孔内に埋め込み、エッチバックや化学機械研磨（ＣＭＰ）により不要部を除去して形成される。
【０００４】
導電性プラグで、接続部を一旦上に引き出した後は、ダマシン配線がよく利用される。ダマシン配線は、絶縁膜を形成した後絶縁膜中に層間接続用ビア孔や配線用溝（トレンチ）を形成し、導電層を埋め込み、不要部をＣＭＰやエッチバックによって除去して形成される。例えば、ビア孔と配線溝を形成した後、ＴｉＮ、ＴａＮ等のバリア層と銅層をスパッタし、その上に銅層をメッキで成膜する。抵抗率の低い銅を用いて精度の高い配線を形成するのに適した方法である。
【０００５】
特にメモリなどの繰り返しパターンを有する半導体装置は集積度向上の要請が強く、配線パターンの改善について種々の提案がなされている。フラッシュメモリは、コントロールゲートの他、接地ソース配線、読み出し用ドレイン配線（ビット線）を形成する必要があり、交差する配線が必要である。
【０００６】
特開２００１−２４４３５３号公報は、フラッシュメモリ素子のソース拡散層に対してはワード線方向に延在する壁状の導電性プラグを、ドレイン拡散層に対しては孤立する柱状導電性プラグを形成することを提案している。
【０００７】
図１１Ａ、１１Ｂ、１１Ｃ、１１Ｄは特開２００１−２４４３５３号の開示する代表的配線構造を再現する。図１１Ａは平面図である。図１１Ｂ、１１Ｃ、１１Ｄは、III‐III線、ＩＶ‐IV線、Ｖ−Ｖ線に沿った断面図である。
【０００８】
図１１Ａにおいて、第１ソースラインＳＬ１は、メモリ素子のソース拡散層を接続して図中縦方向にワード線と平行に配置された壁状導電性プラグである。ドレインコンタクトプラグＤＣＰは、メモリ素子の各ドレイン拡散層の上に孤立して形成された柱状導電性プラグである。ドレインラインＤＬは図中横方向に配置されたドレイン配線であり、ドレインコンタクトプラグＤＣＰに接続されている。ドレインラインＤＬと第１ソースラインＳＬ１との間には絶縁層が介在する。第２ソースラインＳＬ２は、ドレインラインＤＬと交互に横方向に配置されている。
【０００９】
図１１Ｂに示すように、ドレインコンタクトプラグＤＣＰは、第１層間絶縁膜ＩＬ１に埋め込まれた第１ドレインコンタクトプラグＤＣＰ１と第２層間絶縁膜ＩＬ２に埋め込まれた第２ドレインコンタクトプラグＤＣＰ２とが積層された柱状プラグである。ドレインラインＤＬは第２層間絶縁膜ＩＬ２上にＡｌ等の導電体膜を成長し、パターン形成して形成される。
【００１０】
半導体基板１３０上には、トンネル絶縁膜１３２、フローティングゲート１３３、絶縁膜１３４、ワード線（コントロールゲート）ＷＬ、保護酸化膜１３６が積層され、その上に、窒化シリコン膜１３７、第１層間絶縁膜ＩＬ１が形成されている。以下、窒化シリコン層１３７を含めて第１層間絶縁膜ＩＬ１と呼ぶ。
【００１１】
図１１Ｂ、１１Ｃに示すように、第１ソースラインＳＬ１は、第１層間絶縁膜ＩＬ１に埋め込まれ、ワード線ＷＬと平行に延在する。第１層間絶縁膜ＩＬ１と同じ高さの壁状導電性プラグを形成することにより、接地線抵抗を低減している。
【００１２】
図１１Ｄに示すように、第２ソースラインＳＬ２は、ドレインラインＤＬと平行に、同様の構造で形成される。第１ソースラインＳＬ１と第２ソースラインＳＬ２の交差する位置で、第２層間絶縁膜中にソースコンタクトプラグＳＣＰが形成され、両者を電気的に接続している。
【００１３】
第１ドレインコンタクトプラグＤＣＰ１、第１ソースラインＳＬ１はワード線ＷＬに対して自己整合で形成され、集積度を向上している。但し、図１１Ｄに示すように、第２ソースラインＳＬ２の下には第２ドレインコンタクトプラグは形成できず、第２ソースラインＳＬ２下のメモリ素子はダミーとなる。フラッシュメモリ回路と周辺回路との混載についての教示はない。
【００１４】
上述の導電性プラグと同様の構成が、特開平７−７４３２６号公報、特開２００１−１１１０１３号公報、特開２００１−２０３２８６号公報にも開示されている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】
特開２００１−２４４３５３号公報
【特許文献２】
特開平７−７４３２６号公報
【特許文献３】
特開２００１−１１１０１３
【特許文献４】
特開２００１−２０３２８６号公報
メモリ回路と周辺ロジック回路とを混載する場合，メモリ回路の配線には寄生容量が低いことが要求され，周辺ロジック回路には寄生抵抗が低いことが要求される。両者は同一配線構造では実現し難い。この要求を満たすあめには、メモリ回路領域で薄く、周辺回路領域で厚い配線を形成することが有利である。
【００１６】
周辺回路領域で下層層間絶縁膜をエッチングして下げ、その上にエッチストップ層、上層層間絶縁膜を形成し、ダマシン配線を形成することにより、メモリ回路領域で薄く、周辺ロジック回路領域で厚い配線を形成できる。
【特許文献５】
特開平１０−２２３８５８号公報
【特許文献６】
特開平１０−２０００７５号公報
また、ダマシン配線形成の際、配線溝形成用エッチングをマスクを分けて２回行ない、深い溝と浅い溝を形成し、配線を埋め込むことによっても厚い配線と薄い配線を形成できる。
【特許文献７】
特開平１１−３０７７４２号公報
【特許文献８】
特開平９−３２１０４６号公報
【特許文献９】
特開２０００−７７４０７号公報
【発明の概要】
本発明の目的は、高性能で、微細化に適した交差配線を有する半導体装置を提供することである。
本発明の他の目的は、同一層で厚さの異なる配線を有する半導体装置を提供することである。
本発明のさらに他の目的は、接地線抵抗とビット線容量が低いフラッシュメモリを有する半導体装置を提供することである。
本発明の１観点によれば、
半導体基板に形成され、１方向に延在する複数のストライプ状の活性領域と、
前記半導体基板上方に形成され、前記活性領域と交差部において交差する複数のワード線と、
前記交差部において、前記活性領域と前記ワード線との間に形成されたフローティングゲートと、
前記複数のワード線間であって、前記活性領域に形成された複数の拡散領域と、
前記複数の拡散領域の内、ワード線２本分置きの拡散領域上に形成された、孤立した導電プラグと、
前記複数の拡散領域の内、前記導電プラグを有しない拡散領域上に形成され、前記ワード線と同じ方向に延在する第１導電プラグ配線と、
前記孤立した導電プラグ及び前記第１導電プラグ上方に配置され、前記孤立した導電プラグに接し、前記第１導電プラグ配線とは隔離しつつ交差する複数のビット線と、
前記複数のビット線と平行な方向に延在し、前記導電プラグ及び前記第１導電プラグ配線と同一層からなり、前記第１導電プラグ配線と交差部で接続される第２導電プラグ配線と、
前記複数のビット線と同一層からなり、前記複数のビット線と平行な方向に延在し、前記第２導電プラグ配線と上下において接するソース線と、
を有する半導体装置
が提供される。
【図面の簡単な説明】
【００１７】
図１Ａ、１Ｂ、１Ｃは、本発明の第１の実施例による半導体装置の下層構造示す平面図及び断面図である。
【００１８】
図２Ａ‐２Ｄは、本発明の第１の実施例による半導体装置の中層構造を示す平面図及び断面図である。
【００１９】
図３Ａ‐３Ｈは、本発明の第１の実施例による半導体装置を示す平面図及び断面図である。
【００２０】
図４ＸＡ−４ＸＪ、４ＹＡ−４ＹＪは、本発明の第１の実施例による半導体装置の製造方法を説明するための断面図である。
【００２１】
図５ＸＡ−５ＸＤ、５ＹＡ−５ＹＤは、本発明の第１の実施例による半導体装置の他の製造方法を説明するための断面図である。
【００２２】
図６Ａ、６Ｂ、６Ｃは、本発明の第１の実施例の変形例による半導体装置を示す平面図及び断面図である。
【００２３】
図７Ａ、７Ｂ、７Ｃは、本発明の第２の実施例による半導体装置を示す断面図である。
【００２４】
図８Ａ‐８Ｄは、本発明の第２の実施例による半導体装置を製造する主要製造工程を示す断面図である。
【００２５】
図９Ａ、９Ｂ、９Ｃは、本発明の第３の実施例による半導体装置を示す平面図及び断面図である。
【００２６】
図１０Ａ、１０Ｂ、１０Ｃは、本発明の第４の実施例による半導体装置を示す平明図及び断面図である。
【００２７】
図１１Ａ−１１Ｄは、従来技術の１例を示す平面図及び断面図である。
【発明を実施するための形態】
【００２８】
以下、図面を参照して本発明の実施例を説明する。
【００２９】
図１Ａ−３Ｈは、本発明の第１の実施例による半導体装置の構成を示す平面図及び断面図である。図１Ａ、１Ｂ、１Ｃは、半導体基板上にフラッシュメモリセルを構成するトランジスタを形成した下層構造を示す。図２Ａ−２Ｄは、下層構造上に第１の層間絶縁膜を形成し、第１の層間絶縁膜中にプラグを埋め込んだ中層構造を示す。図３Ａ−３Ｈは、中層構造上に配線を形成した半導体装置を示す。
【００３０】
図１Ａに示すように、半導体基板上に複数のストライプ状活性領域ＡＲを画定するようにシャロートレンチアイソレーションによる素子分離領域ＳＴＩを形成する。活性領域ＡＲと交差するように、フローティングゲートＦＧ、コントロールゲートＣＧを含むゲート構造（ワ−ド線構造）を形成する。
【００３１】
図１Ｂは、図１ＡのＩＢ−ＩＢ線に沿う活性領域の断面図である。半導体基板ＳＵＢ上にトンネル酸化膜ＴＮ、多結晶シリコンのフローティングゲートＦＧ、誘電体層ＤＬ、多結晶シリコンのコントロールゲートＣＧが積層され、フラッシュメモリセルのゲート構造が作成されている。ゲート構造の側壁上には、窒化シリコンのサイドウォールスペーサＳＷが形成されている。ゲート構造間の活性領域には、拡散領域ＤＩＦが形成されている。すなわち、活性領域においてはフラッシュメモリセルが直列に接続された構成が形成されている。
【００３２】
図１Ｃは、図１ＡのＩＣ‐ＩＣに沿うゲート構造の断面図である。半導体基板ＳＵＢ表面部には、素子分離領域ＳＴＩと活性領域ＡＲとが交互に配列されている。活性領域ＡＲの上方には、フローティングゲートＦＧが各活性領域ＡＲに対応して配置されている。フローティングゲートＦＧを覆うように、誘電体層ＤＬ、コントロールゲートＣＧが形成されている。図１Ａに示すように、ゲート構造は縦方向のストライプ状にパターニングされてワード線構造を形成している。
【００３３】
図１Ａ、１Ｂ、１Ｃに示す構造の上に、第１層間絶縁膜が形成され、プラグ形成用孔および溝が形成され、Ｗが埋め込まれてプラグ構造を構成する。
【００３４】
図２Ａ−２Ｄは、プラグを形成した構造を示す平面図及び断面図である。
【００３５】
図２Ａに示すように、全面に第１層間絶縁膜ＩＬ１が堆積された後、プラグ孔及びプラグ溝がエッチングされ、ＷをＣＶＤで成膜し、化学機械研磨（ＣＭＰ）で不要部を除去することにより、第１層間絶縁膜ＩＬ１に埋め込まれたビットコンタクトプラグＢＣＰ及び壁状プラグである第１ソースラインＳＬ１を形成する。
【００３６】
図２Ｂは、図２ＡのＩＩＢ‐ＩＩＢ線に沿う、ビットコンタクトプラグＢＣＰ及び第１ソースラインＳＬ１を横断する方向の断面図である。各ゲート構造間に拡散領域ＤＩＦに接続されたビットコンタクトプラグＢＣＰと第１ソースラインＳＬ１が交互に配列されている。
【００３７】
図２Ｃは、図２ＡのＩＩＣ‐ＩＩＣ線に沿うビットコンタクトプラグＢＣＰの配列に沿う断面図である。素子分離領域ＳＴＩで画定された活性領域に、拡散領域ＤＩＦが形成され、その上方にビットコンタクトプラグＢＣＰが形成されている。
【００３８】
図２Ｄは、図２ＡのＩＩＤ‐ＩＩＤに沿う断面図である。第１ソースラインＳＬ１は、第１層間絶縁膜ＩＬ１の全厚さを貫通し、壁状に形成されている。
【００３９】
柱状のビットコンタクトプラグＢＣＰ及び壁状プラグ構造の第１ソースラインＳＬ１を形成した後、第２層間絶縁膜を成膜し、途中までの深さの配線と、全厚さを貫通する配線を形成する。途中までの深さの配線には、選択的に全厚さを貫通する部分を形成し、下層導電層との接続を行なう。
【００４０】
図３Ａ−３Ｇは、配線までを形成した半導体装置を示す平面図及び断面図である。
【００４１】
図３Ａに示すように、プラグ構造を覆うように第２層間絶縁膜ＩＬ２が形成され、横方向の溝が形成され、ビット線ＢＬ及び第２ソースラインＳＬ２が埋め込まれている。
【００４２】
図３Ｄに示すように、第２層間絶縁膜ＩＬ２は、第１酸化シリコン層ＯＸ１、第１窒化シリコン層ＮＴ１、第２酸化シリコン層ＯＸ２、第２窒化シリコン層ＮＴ２の積層で形成される。
【００４３】
図３Ｂ、３Ｃは、図３ＡのＩＩＩＢ‐ＩＩＩＢ線及びＩＩＩＣ‐ＩＩＩＣ線に沿うビット線、ソースラインの断面図である。
【００４４】
図３Ｂに示すように、ビット線ＢＬは、表面から第１窒化シリコン層ＮＴ１表面までの薄い配線であり、ビットコンタクトプラグＢＣＰ上の領域においては第２の層間絶縁膜の全厚さを貫通してビットコンタクトプラグＢＣＰと電気的接続を形成している。薄いビット線ＢＬは、第１ソースラインＳＬ１と絶縁層を介して交差している。
【００４５】
図３Ｃに示すように、第２ソースラインＳＬ２は第２層間絶縁膜の全厚さを貫通して形成された厚い配線である。第２ソースラインＳＬ２は、複数の第１ソースラインＳＬ１に共通に接続する。低抵抗化された第１ソースラインが厚い第２ソースラインＳＬ２により低抵抗で接続され、ソース接地線全体が低抵抗化されている。
【００４６】
図３Ｄ、３Ｅ、３Ｆは、図３ＡにおけるＩＩＩＤ−ＩＩＩＤ線、ＩＩＩＥ‐ＩＩＩＥ線、ＩＩＩＦ‐ＩＩＩＦ線に沿う断面図である。図３Ｇは、図３ＡにおけるＩＩＩＢ線からＩＩＩＦ線に折れ曲がった線に沿う断面図である。
【００４７】
図３Ｄに示すように、ビットコンタクトプラグＢＣＰ上においては、ビット線ＢＬが第２層間絶縁膜ＩＬ２の全厚さを貫通し、第２ソースラインＳＬ２と同等の厚さとなってビットコンタクトプラグＢＣＰと接続されている。なお、配線間の領域においては、第１酸化シリコン層ＯＸ１、第１窒化シリコン層ＮＴ１、第２酸化シリコン層ＯＸ２、第２窒化シリコン層ＮＴ２で構成される第２層間絶縁膜ＩＬ２の全厚さが残されている。
【００４８】
図３Ｅに示すように、ゲート構造上においては、ゲート電極の上に第１層間絶縁膜ＩＬ１が存在し、第２ソースラインＳＬ２との絶縁を確保している。ビット線ＢＬは、さらに第２層間絶縁膜ＩＬ２の第１酸化シリコン膜ＯＸ１、第１窒化シリコン層ＮＴ１を隔てた上方に配置されている。ビット線ＢＬは、薄く形成されているため、寄生容量を低減することができる。
【００４９】
図３Ｆに示すように、第１ソースラインＳＬ１は、第１層間絶縁膜の全厚さを貫通して形成されているが、ビット線ＢＬとの間には第１酸化シリコン層ＯＸ１、第１窒化シリコン層ＮＴ１が介在し、絶縁が確保される。第２ソースラインＳＬ２は、第２層間絶縁膜の全厚さを貫通して形成され、第１ソースラインＳＬ１の表面に電気的に接続されている。
【００５０】
図３Ｇは、ビット線ＢＬに沿う方向と、ソースラインＳＬに沿う方向の配線構造を示す。ビット線ＢＬは、第２層間絶縁膜ＩＬ２の上層部に形成され、ビットコンタクトプラグＢＣＰ上方において第２層間絶縁膜ＩＬ２の全厚さを貫通し、ビットコンタクトプラグＢＣＰに電気的に接続される。中間領域においては、ビット線ＢＬは浅く形成され、第１ソースラインＳＬと交差することができる。
【００５１】
第２ソースラインＳＬ２は、第２層間絶縁膜ＩＬ２の全厚さを貫通し、第１ソースラインＳＬ１が存在する領域においては第１ソースラインＳＬ１と電気的に接続される。第２ソースラインＳＬ２は厚く形成されるため、抵抗が低くなる。
【００５２】
図３Ｈは、周辺回路領域における構成を示す。周辺回路領域においては、コントロールゲートと同一層からゲート電極Ｇが形成されている。ゲート電極両側の活性領域には、ソース／ドレイン領域を構成する拡散領域ＤＩＦが形成されている。第１層間絶縁膜ＩＬ１を貫通して、コンタクトプラグＣＰが形成され、その上に第２層間絶縁膜ＩＬ２が形成されている。第２層間絶縁膜ＩＬ２の全厚さを貫通する配線Ｃｕが形成されている。配線Ｃｕは、厚く形成されるため、抵抗を低くすることができる。配線を低抵抗化することにより、周辺回路の高速化が促進される。
【００５３】
図４ＸＡ−４ＸＪ、４ＹＡ−４ＹＪは、第１の実施例による半導体装置の主要製造工程を示す断面図である。図中左側にビット線方向に沿う断面図を示し、右側にワード線（ゲート構造）に沿う断面図を示す。
【００５４】
図４ＸＡ、４ＹＡに示すように、シリコン基板１の表面に素子分離用溝を形成し、酸化シリコンを埋め込んでシャロートレンチアイソレーションによる素子分離領域２を形成する。素子分離領域２で画定された活性領域３に対し、必要な不純物イオン注入を行ない、所望のウェルを形成する。その後活性領域表面に、例えば熱酸化によりトンネル酸化膜４を厚さ約１０ｎｍ形成する。
【００５５】
図４ＸＢ、４ＹＢに示すように、トンネル酸化膜４を覆ってＰをドープしたポリシリコン膜をＣＶＤにより厚さ９０ｎｍ成長し、ビット線に沿ったストライプ形状にパターニングする。パターニングしたポリシリコン膜６を覆うように、厚さ約５ｎｍの酸化シリコン膜、厚さ約１０ｎｍの窒化シリコン膜を堆積し、窒化シリコン膜表面を熱酸化し、ＯＮＯ膜７を形成する。その後、周辺回路領域のＯＮＯ膜を除去し、周辺トランジスタ用のゲート酸化膜を成長する。
【００５６】
図４ＸＣ、４ＹＣに示すように、ＯＮＯ膜７の上に厚さ約１８０ｎｍのポリシリコン膜をＣＶＤにより成長し、ワード線にそった方向にパターニングし、ＯＮＯ膜７、ポリシリコン膜６も同時にパターニングする。このようにしてワード線構造が形成される。このように形成されてゲート構造をマスクとし、シリコン基板１に対してＡｓイオンを加速エネルギ３０ｋｅＶ、ドーズ量１×１０^１５ｃｍ^−２でイオン注入し、拡散領域９を形成する。コントロールゲート８も同時にイオン注入される。この時、周辺回路領域のポリシリコンはパターニングしないで、全面に残存させておく。
【００５７】
図４ＸＤ、４ＹＤに示すように、ゲート構造を覆うように窒化シリコン膜を厚さ約１００ｎｍＣＶＤにより成長し、全面に対するリアクティブイオンエッチング（ＩＲＥ）を行ない、サイドウォールスペーサ１０を残す。トンネル酸化膜４も同時にパターニングされる。
【００５８】
サイドウォールスペーサ１０を形成した後、周辺回路領域のゲート電極パターンを形成し、ＮＭＯＳ，ＰＭＯＳ別々にＬＤＤ用イオン注入を行う。その後、酸化シリコン膜のサイドウォールスペーサを形成する。
【００５９】
ｎチャネル領域、ｐチャネル領域それぞれに対し高濃度イオン注入を行ない、周辺領域の高濃度ソース／ドレイン領域、メモリ領域の高濃度拡散領域を形成する。ゲート電極への不純物ドーピングも同時に行なわれる。メモリ領域においてはコントロールゲートへのドーピングも同時に行なわれる。
【００６０】
高濃度不純物ドーピングを行なった後、Ｃｏ膜を厚さ約８ｎｍスパッタリングにより形成し、熱処理を行なってシリサイド反応を生じさせ、ソース／ドレイン領域、拡散領域及びゲート電極上にコバルトシリサイド膜１１を選択的に形成する。以下、シリサイド膜１１は、図示を省略する。
【００６１】
図４ＸＥ、４ＹＥに示すように、基板表面に窒化シリコン膜１３を厚さ約２０ｎｍＣＶＤにより成長し、酸化シリコン膜１４を厚さ約１．５μｍ高密度プラズマ（ＨＤＰ）ＣＶＤにより成長し、ＣＭＰを用いて平坦化する。酸化シリコン膜１４の上にレジストマスクを形成し、コンタクトホール及び第１ソースライン用溝をエッチングで形成する。
【００６２】
例えば、ホトレジストパターンをマスクとして酸化シリコン層１４に対してエッチングを行ない、窒化シリコン層１３で一旦エッチングをストップさせる。その後、窒化シリコン膜に対するエッチングを行ない、拡散領域９を露出させる。
【００６３】
レジストマスクを除去した後、Ｔｉ膜、ＴｉＮ膜をこの順序でスパッタリングし、次ぎにＣＶＤによりＷ層を成長し、コンタクトホール及び溝内を埋め込む。酸化シリコン膜１４表面上に堆積した金属層を、ＣＭＰにより除去し、コンタクトホール及び溝内にのみＷ層１５を埋め込む。このようにして柱状プラグ及び壁状プラグが形成される。
【００６４】
図４ＸＦ、４ＹＦに示すように、酸化シリコン膜１４上に酸化シリコン膜１６を厚さ約５００ｎｍＣＶＤにより成長し、その上に窒化シリコン膜１７を厚さ約２０ｎｍ、酸化シリコン膜１８を厚さ約３００ｎｍ、窒化シリコン膜１９を厚さ約２０ｎｍ成長する。
【００６５】
酸化シリコン膜は、層間絶縁膜の機能を果たすための膜であり、酸化シリコン膜に代え弗化シリケートガラス（ＦＳＧ）膜、有機絶縁膜等の低誘電率絶縁膜を用いることもできる。窒化シリコン膜はエッチングストッパの機能を有する膜であり、窒化シリコン膜に代え、ＳｉＣ膜等他の材料膜を用いてもよい。
【００６６】
窒化シリコン膜１９の上に厚い配線を形成する領域に開口を有するホトレジストパターンＰＲ１を形成する。ホトレジストパターンＰＲ１をマスクとし、窒化シリコン膜１９、酸化シリコン膜１８、窒化シリコン膜１７のエッチングを行なう。酸化シリコン膜１８のエッチングは窒化シリコン膜１７に対してエッチング速度が速いエッチングが望ましい。窒化シリコン膜１７のエッチングは、酸化シリコン膜１６に対してエッチング速度が速いエッチングが望ましい。それぞれの層のエッチングに対して、下の層がエッチストッパとして機能する。その後ホトレジストパターンＰＲ１は除去する。
【００６７】
図４ＸＧ，４ＹＧに示すように、窒化シリコン膜１９の上に薄い配線を形成する領域に開口を有するホトレジストパターンＰＲ２を形成する。ホトレジストパターンＰＲ２をマスクとして、窒化シリコン膜１９をエッチングする。このエッチングは、酸化シリコン膜１８のエッチング速度が低いエッチングが望ましい。窒化シリコン膜１９をパターニングした後、ホトレジストパターンＰＲ２は除去する。
【００６８】
この状態で、窒化シリコン膜１９が残存する領域は、第２層間絶縁膜の全厚さが残る領域であり、窒化シリコン膜１９が除去され、酸化シリコン膜１８が残存する領域は、薄い配線が形成される領域であり、窒化シリコン膜１７も除去された領域は、厚い配線が形成される領域である。
【００６９】
図４ＸＨ、４ＹＨに示すように、窒化シリコン膜１７、１９をエッチングストッパとし、酸化シリコン膜１８、１６をエッチングし、配線溝及びビア孔を形成する。深い配線溝及びビア孔においてはタングステンプラグ表面が露出する。薄い配線を形成する領域においては、窒化シリコン膜１７がエッチングストッパとして機能し、その下の絶縁膜を保護する。従って、薄い配線と下方の導電性プラグ間には短絡は生じない。
【００７０】
なお、エッチングストッパを用いてエッチング深さを制御する場合を説明したが、コントロールエッチング等によりエッチング深さを制御し、エッスングトッパを省略することも可能である。
【００７１】
図４ＸＩ、４ＹＩに示すように、配線孔、配線溝を形成した第２層間絶縁膜上に、ＴａＮ層のバリア層及びＣｕ層のシード層をスパッタリングにより形成し、その上にＣｕ層をメッキで形成する。続いて、ＣＭＰにより窒化シリコン層１９上の金属層を除去することにより、配線溝、配線孔内にのみ配線を残し、ビット線ＢＬ、第２ソースラインＳＬ２を形成する。
【００７２】
図４ＸＪ、４ＹＪに示すように、第２ソースラインＳＬ２、ビット線ＢＬを覆って窒化シリコン層１９上に第３層間絶縁層２１を形成し、ホトレジストパターンを用いて配線溝を形成する。配線溝内に中層配線２２を埋め込む。さらに、上層層間絶縁膜２３を堆積し、配線溝、接続孔を形成する。配線溝、接続孔内に金属層を埋め込み、上層配線２４を形成する。
【００７３】
必要に応じ、中層配線、上層配層を繰り返し形成して配線層数を増加する。最後の配線層の上にパッシベーション層２５を形成する。例えば、２層目配線をワード線低抵抗化のための裏打ち配線とし、３層目配線を信号配線とすることができる。
【００７４】
先に形成した１層目のビット線を副ビット線とし、３層目配線を主ビット線とすることもできる。この場合、３層目配線として薄い配線と厚い配線を形成することが望ましい。ビット線は、寄生容量が低いことが望ましく、薄い配線で形成するのが好ましい。周辺回路領域の配線は、厚い配線で低抵抗に形成することが望ましい。
【００７５】
上記実施例において、薄い配線の配線層構造をデュアルダマシン構造と考えることが出来る。デュアルダマシン構造の配線溝と、ビア孔に対応する配線溝と接続孔を形成し、導電層を埋め込む。厚い配線も、ダマシン構造の配線と考えることも出来る。層間絶縁膜の全厚さを貫通して深い配線溝を形成し、厚い配線を埋め込む。
【００７６】
なお、デュアルダマシン構造の配線は、配線溝とビア孔とを含む凹部全体に対して、バリア層、配線層がこの順序で形成される。ビア導電体、配線を別個に製造するプラグないしシングルダマシン配線の場合は、ビア孔内の導電層がバリア層、配線層の積層で形成され、配線溝内の配線が、再びバリア層と配線層の積層で形成される。この意味において、上述の配線層はデュアルダマシン構造の配線層と考えることができる。第１実施例の半導体装置の製造方法は、上述のものに限らない。
【００７７】
図５ＸＡ−５ＸＤ、５ＹＡ‐５ＹＤは、第１実施例による半導体装置の他の製造方法を示す。まず、図４ＸＡ‐４ＸＥ、４ＹＡ−４ＹＥまでの工程を、前述の実施例同様に行なう。
【００７８】
図５ＸＡ、５ＹＡに示すように、導電性プラグ１５を覆って第１層間絶縁膜１４上に窒化シリコン層３１を厚さ約２０ｎｍ、酸化シリコン膜３２を厚さ約５００ｎｍＣＶＤにより成長する。酸化シリコン膜３２上に、厚い配線を形成する領域に開口を有するホトレジストパターンＰＲ３を形成する。
【００７９】
ホトレジストパターンＰＲ３をマスクとし、酸化シリコン層３２、窒化シリコン層３１をエッチングする。酸化シリコン膜３２に対するエッチングを、窒化シリコン膜３１で一旦ストップし、その後窒化シリコン層３１に対する選択エッチングを行うことにより、下地の酸化シリコン層１４のエッチングを防止することが好ましい。その後、ホトレジストパターンＰＲ３は除去する。
【００８０】
図５ＸＢ、図５ＹＢに示すように、パターニングした酸化シリコン層３２を覆うように、窒化シリコン膜３３を厚さ約２０ｎｍ、酸化シリコン層３４を厚さ約３００ｎｍ成長する。ＣＭＰを行なって表面を平坦化する。
【００８１】
図５ＸＣ、５ＹＣに示すように、配線を形成しない領域を覆うホトレジストパターンＰＲ４を形成し、酸化シリコン層３４を、窒化シリコン膜３３が露出するまでエッチングする。酸化シリコン層３４のエッチングは窒化シリコン膜のエッチ速度が非常に小さい条件で行う。次に窒化シリコン膜３３をエッチングする。
【００８２】
厚い配線を形成する領域においては、下層の酸化シリコン層３２、窒化シリコン膜３１が既に除去されているので、酸化シリコン層３４、窒化シリコン膜３３を除去すると、第２層間絶縁膜の全厚さが除去され、導電性プラグ１５が露出する。薄い配線を形成する領域においては、酸化シリコン層３２、窒化シリコン膜３１が残存し、その上に形成する配線と下層の導電性プラグを絶縁する。その後ホトレジストパターンＰＲ４は除去する。
【００８３】
図５ＸＤ、５ＹＤに示すように、例えばＴａＮで生成されたバリア層、Ｃｕのシード層をスパッタリングで形成し、続いてＣｕ層をメッキで形成し、ＣＰＭにより不要部を除去することをにより、配線ＢＬ，ＳＬ２を形成する。ビット線ＢＬは、下層導電性プラグと接続される領域で厚く、他の領域で薄く形成される。第２ソースラインＳＬ２は、第１ソースラインＳＬ１と交差する方向で、第２層間絶縁膜の全厚さと実質的に等しい厚い配線を形成する。
【００８４】
なお、実質的に等しい厚さとは、ディッシング、エロージョン等により厚さが変化する場合を含め、機能的に同じ厚さと見なせるものを指す。
【００８５】
図６Ａ、６Ｂ、６Ｃは、第１の実施例の変形例を示す平面図及び断面図である。図６Ａは平面図を示し、図６Ｂ，６Ｃは図６ＡにおけるＶＩＢ−ＶＩＢ線、ＶＩＣ−ＶＩＣ線に沿う断面図である。
【００８６】
図６Ａに示すように、複数のビット線ＢＬ、第２ソースラインＳＬ２に加え、これらの配線に平行に信号配線ＳＩＧが追加されている。
【００８７】
図６Ｂ、６Ｃに示すように、信号配線ＳＩＧの下方には導電性プラグは形成されない。ゲート構造は形成されても、引き出し電極がなく、単なるダミーとなる。信号配線ＳＩＧは、第２層間絶縁膜ＩＬ２と実質的に等しい厚さを有する厚い配線で形成される。
【００８８】
図７Ａ、７Ｂ、７Ｃは、第２の実施例による半導体装置の構成を概略的に示す断面図である。平面構成は、第１の実施例の平面構成（図３Ａ）と同様である。
【００８９】
図７Ａ、７Ｂは、図３ＡにおけるＩＩＩＢ‐ＩＩＩＢ線、ＩＩＩＣ‐ＩＩＩＣ線に沿う断面図である。ゲート電極構造としてコントロールゲートＣＧの上に、酸化シリコン層ＯＸ３が形成される。ゲート電極構造の側壁上にサイドウォールスペーサＳＷが形成した後、窒化シリコン層１３、酸化シリコン層１４の第１層間絶縁膜が形成される。ビットコンタクトプラグＢＣＰ、第１ソースラインＳＬ１は、ゲート電極構造に自己整合的に形成される。導電性プラグの幅を一定とした場合、導電性プラグとゲート電極構造を近づけ、あるいはオーバーラップさせ、メモリセルの面積を縮小し、集積度向上を可能とする。
【００９０】
ホトレジストマスクを用いて、プラグ形成領域の酸化シリコン層１４をエッチングシ、窒化シリコン層１３でストップさせる。露出した窒化シリコン層１３をエッチングして拡散領域を露出する。窒化シリコン層エッチングの際、配線溝、配線孔がゲート電極上方にかかっても、酸化シリコン層ＯＸ３．サイドウォールスペーサＳＷが短絡を防止する。
【００９１】
図７Ｃは、周辺ロジック回路領域における断面構成を示す。周辺ロジック回路領域においても、ゲート電極Ｇの上に酸化シリコン層ＯＸ３が形成され、ゲート電極構造を形成している。その上に窒化シリコン層１３、酸化シリコン層１４が積層され、第１層間絶縁膜ＩＬ１を形成する。周辺ロジック回路領域においては、自己整合コンタクト（ＳＡＣ）は採用されていない。この変形例によれば、低容量のビット配線と低抵抗のソースラインを高密度で集積化することができる。
【００９２】
図８Ａ‐８Ｄは、図７Ａ，７Ｂ、７Ｃに示す構成を製造する製造方法の主要工程を示す概略断面図である。ビット線に沿う方向の断面図で示す。
【００９３】
先ず、図４ＸＡ‐４ＸＢ、４ＹＡ−４ＹＢに示す工程を行い、フラッシュメモリのフローティングゲート構造を形成する。
【００９４】
図８Ａに示すように、フローティングゲート層６をパターニングした後、誘電体層７、多結晶シリコン層８、酸化シリコン層４１を積層する。酸化シリコン層４１は、例えば厚さ２００ｎｍ形成する。これらの積層構造をパターニングし、ワード線方向に沿うストライプ形状にする。なお、酸化シリコン層４１に代え、窒化シリコン層等他の絶縁層を形成してもよい。
【００９５】
図８Ｂに示すように、サイドウォールスペーサ１０を形成した後、拡散領域ＤＩＦを形成する。周辺ロジック回路のゲート電極も形成する。Ｃｏ層をスパッタリングし、シリサイド層１１を形成する。シリサイド層１１は、拡散領域ＤＩＦ及び周辺回路領域のソース／ドレイン領域上に形成される。その後、窒化シリコン層１３をＣＶＤにより厚さ約２０ｎｍ形成する。
【００９６】
図８Ｃに示すように、窒化シリコン層１３の上に、ＨＤＰ‐ＣＶＤにより、酸化シリコン層１４を厚さ約１．５μｍ堆積し、ＣＭＰにより表面を平坦化する。酸化シリコン層１４の表面に、ホトレジストパターンＰＲ１１を形成し、コンタクトホール及び第１ソースラインを形成する溝をエッチングする。
【００９７】
このエッチングは、酸化シリコン層に対するエッチングを窒化シリコン膜１３の表面で一旦ストップさせる。次に、窒化シリコン膜１３をエッチングして拡散領域ＤＩＦの表面を露出させる。酸化シリコン層４１は、コントロールゲート８の上を覆って残存する。その後ホトレジストパターンＰＲ１１を除去する。
【００９８】
図８Ｄに示すように、基板表面に対しＴｉ膜、ＴｉＮ膜をスパッタリングし、バリア層を形成した後、Ｗ層をＣＶＤ法により成長する。酸化シリコン層１４表面上の不要の金属層を除去し、コンタクトホール、溝内にのみＷ配線層１５を残す。その後、図４ＸＦ‐４ＸＪ、４ＹＦ−４ＹＪに示す工程と同様の工程を行い、半導体装置を完成させる。
【００９９】
図９Ａ、９Ｂ、９Ｃは、本発明の第３の実施例による半導体装置の構成を示す平面図及び断面図である。第１の実施例においては、第２ソースラインを第２層間絶縁膜を貫通する厚い配線で形成し、複数の第１ソースラインを相互に接続した。本実施例においては、第１層間絶縁膜を貫通する第３ソースラインをビット線と平行に形成し、複数の第１ソースラインを相互に接続する。その上の領域には、厚い第２ソースラインを形成してもよく、他の配線を形成してもよい。
【０１００】
図９Ａに示すように、前述の実施例同様に、ビット線ＢＬ、第１ソースラインＳＬ１を形成する。図中、最下行の位置に第１ソースラインと交差する第３ソースラインを第１層間絶縁膜中に形成する。その上方には、第２ソースラインＳＬ２、または信号線ＳＩＧを形成する。
【０１０１】
図９Ｂは、第２ソースラインを形成する場合を示す。多結晶シリコンのコントロールゲート電極層８の上に、酸化シリコン層４１が形成され、ゲート電極側壁上にサイドウォールスペーサ１０が形成されゲート電極構造を構成する。第２の実施例同様、このゲ−ト電極構造を覆って、第１層間絶縁膜ＩＬ１が形成されている。
【０１０２】
第１ソースライン、ビットコンタクトプラグを形成する際、同時にゲート電極構造と交差する方向に第３ソースラインＳＬ３がゲート電極構造を覆って形成されている。この第３ソースラインＳＬ３は複数の第１ソースラインを電気的に接続する。
【０１０３】
第３ソースラインＳＬ３上に、前述の実施例同様の第２ソースラインＳＬ２が形成される。第２ソースラインＳＬ２と第３ソースラインＳＬ３が一体となって複数の第１ソースラインＳＬ１を低抵抗で接続し、全体として低抵抗の接地ソースラインを提供する。
【０１０４】
第２ソースラインＳＬ２を形成した領域においては、活性領域上ゲート電極構造を形成してもこのメモリ素子はダミー構造となる。言い換えれば、第２ソースライン下の領域は何の役にも立っていなかった。この領域に第３ソースラインを形成することにより、接地ソースラインの抵抗をさらに低くすることができる。
【０１０５】
図９Ｃは、ビット線と平行に信号線ＳＩＧを形成する構成を示す。第３ソースラインは、図９Ｂの場合同様に形成する。第２層間絶縁膜は前述の実施例同様、
酸化シリコン層１６、窒化シリコン膜１７、酸化シリコン層１８、窒化シリコン膜１９の積層で形成されているとする。配線層形成の際、第２窒化シリコン膜１９、第２酸化シリコン層１８をパターニングし、導電体を埋め込んで浅い信号層ＳＩＧを形成する。信号層ＳＩＧは、介在する酸化シリコン層１６、窒化シリコン層１７によって、第３ソースラインＳＬ１とは電気的に分離されて、第３ソースラインＳＬ３上方に配置される。
【０１０６】
以上の実施例においては、ＮＯＲ型フラッシュメモリセルを説明した。同様の構成を、ＮＡＮＤ型フラッシュメモリセルに適用することもできる。
【０１０７】
図１０Ａ、１０Ｂ、１０Ｃは、ＮＡＮＤ型フラッシュメモリセルの実施例を示す。
【０１０８】
図１０Ａに示すように、複数のフラッシュメモリセルを直列に接続する活性領域の両端に、第１ソースラインＳＬ１及びビットコンタクトプラグＢＣＰを形成する。中間の領域には導電性プラグは形成しない。
【０１０９】
図１０Ｂは、ビット線に沿う方向の断面図を示す。ＮＡＮＤ型フラッシュメモリセルにおいては、複数のフラッシュメモリセルが直列に接続され、その両端に第１ソースラインＳＬ１とビットコンタクトプラグＢＣＰが接続される。ビットコンタクトプラグＢＣＰは、各活性領域に独立であり、対応するビット線ＢＬに接続される。第１ソースラインＳＬ１は、複数の活性領域に共通であり、最下行において、第２層間絶縁膜を貫通して形成された第２ソースラインに接続される。
【０１１０】
図１０Ｃに示すように、第２ソースラインＳＬ２に沿う領域においては、厚い第２ソースライン配線ＳＬ２が第１ソースラインＳＬ１に電気的に接続されている。第２ソースラインＳＬ２下のトランジスタ構造は、ダミーとなる。ビットコンタクトプラグＢＣＰと同様の工程により形成されたコンタクトプラグは、ダミーＤＭとなる。なお、これらのダミープラグ及びダミートランジスタはマスク工程により形成しないようにすることも可能である。
【０１１１】
以上、フラッシュメモリセルを例にとって説明したが、本発明はこれに制限されるものでない。実施例中の材料、数値は種々変更可能である。又作製する回路も、フラッシュメモリに限らない。種々の回路において、柱状導電性プラグ及び壁状導電性プラグにより下層配線を形成し、その上に層間絶縁膜を形成し、層間絶縁膜中に厚さの異なる配線を形成し、薄い配線を下層の壁状配線と交差させることができる。所望の位置で薄い配線を下層のプラグと接続することもできる。厚い配線で複数の導電性プラグを接続することもできる。
【０１１２】
低容量の配線が要求される領域においては薄い配線を形成して容量を低減し、低抵抗の配線が要求される領域においては厚い配線を形成して抵抗を低減することができる。
【０１１３】
その他、種々の変更、改良、組み合わせが可能なことは当業者にとって自明であろう。
【産業上の利用の可能性】
【０１１４】
多層の交差配線を有する半導体装置に適用できる。特に、フラッシュメモリ回路を有する半導体装置に適用できる。

Claims

複数の半導体素子を形成した半導体基板構造体と、
前記半導体基板構造体上方に形成され、平坦な表面を有する第１絶縁層と、
前記第１絶縁層の全厚さを貫通して形成された複数の柱状導電性プラグと、
前記第１絶縁層の全厚さを貫通して形成され、延在する複数の壁状導電性プラグと、
前記柱状導電性プラグと前記壁状導電性プラグとを覆って、前記第１絶縁層上に形成され、平坦な表面を有する第２絶縁層と、
前記第２絶縁層の全厚さを貫通して形成され、前記柱状導電性プラグの少なくとも１つと接続される第１部分と、前記第２絶縁層の中間までの深さに形成され、前記壁状導電性プラグの少なくとも１つと離間しつつ交差する第２部分とをそれぞれ有するデュアルダマシン構造の複数の第１配線と、
前記第２絶縁層の全厚さを貫通して形成され、前記壁状導電性プラグの２つ以上と接続しつつ交差するダマシン構造の第２配線と、
を有し、
前記半導体基板構造体がフラッシュメモリ部を有し、該フラッシュメモリ部は、
半導体基板と、
前記半導体基板中に並んで配置された複数のストライプ状活性領域と、
前記半導体基板上方に形成され、前記複数の活性領域と交差するように配置された複数のワード線と、
前記複数の活性領域と前記複数のワード線との交差部において、両者の中間に配置された複数のフローティングゲートと、
前記複数のワード線間の領域で、前記活性領域内に形成された複数の拡散領域と、
を有し、
前記第１絶縁層は前記複数のワード線を覆って配置され、前記複数の壁状導電性プラグは、前記複数のワード線間の１つおきの領域で、前記第１絶縁層を貫通し、対応する複数の前記拡散領域と接触しつつ、前記活性領域と交差する方向に延在する複数の第１ソースラインを含み、
前記柱状導電性プラグは、前記第１ソースラインと接続された前記拡散領域以外の拡散領域上に形成された複数のドレインコンタクトプラグを含み、前記複数の第１配線は、対応する前記ドレインコンタクトプラグと接続される前記第１部分と、前記複数の第１ソースラインと離隔しつつ交差する前記第２部分とをそれぞれ有する複数のビット線を含み、
前記第２配線は、前記第２絶縁層の全厚さを貫通して形成され、前記複数の第１ソースラインと接続された第２ソースラインを含み、
前記フラッシュメモリ部がさらに前記ワード線上に形成された第３絶縁層と、前記フローティングゲート、前記ワード線、前記第３絶縁層の側壁上に形成された側壁スペーサとを有し、前記第１絶縁層がエッチング特性の異なる複数の絶縁層を含み、前記第１ソースラインと前記ドレインコンタクトプラグとが前記ワード線に対して自己整合しており、
さらに、前記第１絶縁層の全厚さを貫通して形成され、前記複数の第１ソースライン間を接続する第３ソースラインを有し、
前記第２ソースラインが、前記第３ソースラインの上方で、前記第２絶縁層の全厚さを貫通して形成され、前記複数の第１ソースライン、前記第３ソースラインと接続されている、
半導体装置。
半導体基板に形成され、１方向に延在する複数のストライプ状の活性領域と、
前記半導体基板上方に形成され、前記活性領域と交差部において交差する複数のワード線と、
前記交差部において、前記活性領域と前記ワード線との間に形成されたフローティングゲートと、
前記複数のワード線間であって、前記活性領域に形成された複数の拡散領域と、
前記複数のワード線を覆って形成され、平坦な表面を有する第１絶縁層と、
前記複数の拡散領域の内、ワード線２本分置きの拡散領域上に前記第１絶縁層を貫通して形成された、孤立した導電プラグと、
前記複数の拡散領域の内、前記導電プラグを有しない拡散領域上に前記第１絶縁層を貫通して形成され、前記ワード線と同じ方向に延在する第１導電プラグ配線と、
前記第１絶縁層上に形成され、平坦な表面を有する第２絶縁層と、
前記孤立した導電プラグ及び前記第１導電プラグ配線上方に配置され、前記第２絶縁層を貫通して形成され、前記孤立した導電プラグに接する部分と、前記第２絶縁層表面から途中の深さまでに形成され、前記第１導電プラグ配線とは隔離しつつ交差する部分を有する複数のビット線と、
前記第１絶縁層を貫通して形成され、前記複数のビット線と平行な方向に延在し、前記導電プラグ及び前記第１導電プラグ配線と同一層からなり、前記第１導電プラグ配線と交差部で接続される第２導電プラグ配線と、
前記第２絶縁層を貫通して形成され、前記複数のビット線と平行な方向に延在し、下面が前記第２導電プラグ配線上面と接するソース線と、
を有する半導体装置。