JP4331070B2 - 半導体記憶装置 - Google Patents
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Description
(NAND型)
本発明の第1の実施の形態に係る半導体記憶装置の模式的平面パターン構成を図1に示し、図1のI−I線に沿う模式的素子断面構造を図2、II−II線に沿う模式的素子断面構造図を図3に示す。又、本発明の第1の実施の形態に係る半導体記憶装置の回路構成を図4に示し、図4に対応する平面パターン構成を図5に示す。
ソース線コンタクト形成予定領域幅L2を狭く形成するということは、例えば、ビット線コンタクトCBのための拡散領域の面積をソース線コンタクトCSのための拡散領域の面積より広くすることに相当する。換言すれば、ビット線コンタクトCBの両側に隣接する選択ゲートトランジスタの選択ゲート線SGD間の間隔を、ソース線コンタクトCSの両側に隣接する選択ゲートトランジスタ間の選択ゲート線SGSの間隔より広げることに相当する。
本発明の比較例に係る不揮発性半導体記憶装置の模式的平面パターン構成を図41に示し、図41のI−I線に沿う模式的素子断面構造を図42、II−II線に沿う模式的素子断面構造図を図43に示す。又、回路構成は図4と同様である。
図6乃至図11を用いて、本発明の第1の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
本発明の第1の実施の形態に係る半導体記憶装置の製造工程においては、高不純物密度の拡散層16を形成後、コンタクトプラグ9を形成しているが、より簡単な工程としては、図12に示すように、図6に示す工程後、絶縁膜10を全面に堆積し、リソグラフィとパターニングによって、コンタクトプラグ9(図11)と同様の導体膜によって、ビット線コンタクト(CB)11を形成しても良い。
本発明の第1の実施の形態に係る半導体記憶装置において形成されるボイド構造は、図13に示すように、例えば選択ゲート電極15と拡散層18に対して絶縁膜10及びサリサイド膜46を形成後、リフロー性のある多層絶縁膜110を形成した場合に発生することがある。選択ゲート電極15間の間隔が狭くアスペクト比が高い場合には、リフロー性の良好な多層絶縁膜110を順次堆積する過程で、ボイド50が形成される。ボイドを積極的に利用できるのは、ソース線コンタクトCSが共通に接触するソース線SLであって、ビット線コンタクトCBにおいてはビット線間のショートの原因になることは前述の通りである。
(NAND型)
本発明の第2の実施の形態に係る半導体記憶装置の模式的平面パターン構成を図14に示し、図14のI−I線に沿う模式的素子断面構造を図15、II−II線に沿う模式的素子断面構造図を図16に示す。又、本発明の第2の実施の形態に係る半導体記憶装置の回路構成及びその平面パターン構成は、図4及び図5と同様である。
ソース線コンタクト形成予定領域幅L2を狭くセルフアライン形成するということは、例えば、ビット線コンタクトCBのための拡散領域の面積をソース線コンタクトCSのための拡散領域の面積より広くすることに相当する。換言すれば、ビット線コンタクトCBの両側に隣接する選択ゲートトランジスタの選択ゲート線SGD間の間隔を、セルフアライン形成されるソース線コンタクトCSの両側に隣接する選択ゲートトランジスタの選択ゲート線SGSの間隔より広げることに相当する。
本発明の第2の実施の形態に係る半導体記憶装置の製造方法は、図6乃至図11に示した第1の実施の形態に係る製造方法と同様であるため説明は省略する。ビット線コンタクト(CB)11の形成部分においては、図6乃至図11と同様の工程を採用する。一方、ソース線コンタクト(CS)13の形成部分は、セルフアライン工程によって図17に示すように形成する。
本発明の第2の実施の形態に係る半導体記憶装置の製造工程においては、高不純物密度の拡散層16を形成後、コンタクトプラグ9を形成しているが、より簡単な工程としては、図12に示すように、図6に示す工程後、絶縁膜10を全面に堆積し、リソグラフィとパターニングによって、コンタクトプラグ9(図11)と同様の導体膜によって、ビット線コンタクト(CB)11を形成しても良い。
本発明の第2の実施の形態に係る半導体記憶装置において形成されるボイド構造は、第1の実施の形態と同様に、図13に示すように、例えば選択ゲート電極15と拡散層18に対して絶縁膜10及びサリサイド膜46を形成後、リフロー性のある多層絶縁膜110を形成した場合に発生する。選択ゲート電極15間の間隔が狭くアスペクト比が高い場合には、リフロー性の良好な多層絶縁膜110を順次堆積する過程で、ボイド50が形成される。ボイドを積極的に利用できるのは、セルフアライン形成のソース線コンタクトCSが共通に接触するソース線SLであって、ビット線コンタクトCBにおいてはビット線間のショートの原因になることは前述の通りである。
(NAND型)
本発明の第3の実施の形態に係る半導体記憶装置の模式的素子断面構造を図18に、又、本発明の第3の実施の形態に係る半導体記憶装置の回路構成を図19に示す。
ソース線コンタクト形成予定領域幅L2を狭く形成するということは、例えば、ビット線コンタクトCBのための拡散領域の面積をソース線コンタクトCSのための拡散領域の面積より広くすることに相当する。換言すれば、ビット線コンタクトCBの両側に隣接する選択ゲートトランジスタの選択ゲート線SGD間の間隔を、ソース線コンタクトCSの両側に隣接する選択ゲートトランジスタの選択ゲート線SGSの間隔より広げることに相当する。
本発明の第3の実施の形態の変形例1に係る半導体記憶装置の模式的素子断面構造を図20に示す。
本発明の第3の実施の形態の変形例2に係る半導体記憶装置の模式的素子断面構造を図21に示す。
(AND型)
本発明の第4の実施の形態に係る半導体記憶装置の模式的平面パターン構成を図22に示し、図22のIII−III線に沿う模式的素子断面構造を図23、IV−IV線に沿う模式的素子断面構造を図24に示す。又、本発明の第4の実施の形態に係る半導体記憶装置のAND型回路構成を図25に示す。
ソース線コンタクト形成予定領域幅L2を狭く形成するということは、例えば、ビット線コンタクトCBのための拡散領域の面積をソース線コンタクトCSのための拡散領域の面積より広くすることに相当する。換言すれば、ビット線コンタクトCBの両側に隣接する選択ゲートトランジスタの選択ゲート線SGD間の間隔を、ソース線コンタクトCSの両側に隣接する選択ゲートトランジスタの選択ゲート線SGSの間隔より広げることに相当する。
本発明の第4の実施の形態に係る半導体記憶装置のAND回路構成例を図26に示す。選択ゲートトランジスタのカットオフ特性を確保するためには、選択トランジスタの数は1個に限られず複数個直列接続する構成としても良いことはもちろんである。
(NOR構成)
本発明の第5の実施の形態に係る半導体記憶装置は、NOR型メモリセルアレイとして構成した例であって、回路構成を図27に示し、図27のNORセルユニット29近傍の模式的素子断面構造を図28に示す。又、本発明の第5の実施の形態に係る半導体記憶装置の模式的平面パターン構成を図29に示す。
本発明の第6の実施の形態に係る半導体記憶装置の2トランジスタ/セル方式の模式的素子断面構造を図30に示し、2トランジスタ/セル方式の回路構成を図31に示す。
本発明の第7の実施の形態に係る半導体記憶装置の3トランジスタ/セル方式の模式的素子断面構造を図32に示し、3トランジスタ/セル方式の回路構成を図33に示す。
(NAND構成)
本発明の第8の実施の形態に係る不揮発性半導体記憶装置の回路構成例として、NAND構成の例を図38に示す。図38は、本発明の第1乃至第2の実施の形態に係る半導体記憶装置をNAND型メモリセルアレイとして構成した例を示す。
(システムブロック構成例)
本発明の第1乃至第3の実施の形態に係る半導体記憶装置のシステムブロック構成例は、図39に示すように、NAND型フラッシュメモリセルアレイ303と、ビット線制御回路301と、ロウデコーダ310と、カラムデコーダ302と、昇圧回路311とから構成される。NAND型フラッシュメモリセルアレイ303には、図38において説明したNAND型メモリセルアレイを適用することができる。即ち、NAND型フラッシュメモリセルアレイ303には、積層スタックゲート型構造を基本メモリセルトランジスタとして有するのNANDセルユニット24が行方向及び列方向にマトリックス状に配置され、コントロールゲート2の接続されたワード線WL1〜WLn、ビット線BL1〜BLm、選択ゲート線SGD,SGS及びソース線SL等が配線されている。このNAND型フラッシュメモリセルアレイ303には、ビット線制御回路301及びロウデコーダ310が接続されている。ビット線制御回路301は書き込みデータのラッチ、読み出し時のセンス動作等を行う回路である。このビット線制御回路301には、カラムアドレス信号をデコードしてNANDセルユニットの列を選択するためのカラムデコーダ302が接続されている。昇圧回路311は、電源電圧から、書き込み電圧Vpgm、異なる複数の中間電圧Vpass1〜Vpassn、ビット線電圧Vbl等を発生する。ロウデコーダ310は、昇圧回路311に制御信号RDSを供給し、書き込み電圧Vpgm及び中間電圧Vpass1〜Vpassnを受ける。尚、複数の中間電圧Vpass1〜Vpassnは、本発明の実施の形態に係る不揮発性半導体記憶装置の書き込み動作、読み出し動作、消去動作において使用する電圧であって、主としてワード線WL1〜WLn等に印加する電圧である。このロウデコーダ310は、ロウアドレス信号をデコードし、昇圧回路311から供給された電圧に基づいて、上記NAND型フラッシュメモリセルアレイ303中のメモリセルトランジスタを選択するための書き込み電圧Vpgm,中間電圧Vpass1〜Vpassn、選択ゲート線SGSに印加する電圧Vsgs,選択ゲート線SGDに印加する電圧Vsgd、ソース線に印加する電圧Vsl等のデコード信号を出力する。これによって、上記NAND型フラッシュメモリセルアレイ303中のワード線、選択ゲート線が選択される。更に、ビット線制御回路301は昇圧回路311からビット線電圧Vblを受け、カラムデコーダ302で選択されたNANDセルユニットの列に供給する。尚、図29は必要な最小限の回路のみを示しており、他にもアドレスバッファ、データ入出力バッファ、及びタイミング発生回路等が必要であるが、記載を省略している。
本発明の第1乃至第9の実施の形態に係る半導体記憶装置の応用例を本発明の第10の実施の形態として図40に示す。図40は、本実施の形態に係るフラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図に示すように、フラッシュメモリシステム142はホストプラットホーム144、及びユニバーサル・シリアル・バス(USB)フラッシュ装置146より構成される。
以上の説明ではNAND型、AND型、NOR型、2トランジスタ/セル方式、3トランジスタ/セル方式等の不揮発性メモリを取り上げて説明したが、本発明の実施の形態はそれに限定するものでは無いことは自明である。すなわちメモリセルトランジスタの動作原理を問わず、メモリセルユニットがマトリクス状に配置され、一方向に並ぶソース線コンタクトCSによってソース線SLが共有されているメモリセルアレイ構造であれば、本発明は適用可能である。
3・・・スペーサ膜
4・・・側壁膜
6・・・バリア絶縁膜
7・・・ゲート間絶縁膜
8・・・フローティングゲート
9・・・コンタクトプラグ
11・・・ビット線コンタクト(CB)
12,13・・・ソース線コンタクト(CS)
15・・・選択ゲート電極
17・・・ポリシリコンコンタクト
16,18・・・拡散層
23・・・ANDセルユニット
24・・・NANDセルユニット
26・・・ウェル若しくは半導体基板
27・・・層間絶縁膜
28・・・マスク絶縁膜
29・・・NORセルユニット
30・・・ゲート絶縁膜
32・・・素子分離領域(STI)
33・・・メモリセルブロック
34・・・ページ
46・・・サリサイド膜
50・・・ボイド
90,91…導体
100…半導体チップ
110…多層絶縁膜
MT,MC,MC1.1,MC2.1,…,MCn.1,…,MC1.m,MC2.m,…,MCn.m…メモリセルトランジスタ
ST,ST1,ST2,SG1,SG1.1,SG1.m,SG2,SG2.1,SG2.m…選択ゲートトランジスタ
SGD,SGS,SGD1,SGD2…選択ゲート線
BLj-3,BLj-2,BLj-1, BLj,BLj+1, BLj+2, BLj+3…ビット線
線WL1,WL2,・・・WLn-1,WLn,WLi-2, WLi-1, WLi, WLi+1…ワード線
WLGi,WLGi+2…(一対の)ワード線群
ML1…第1の鏡映対称線
ML2…第2の鏡映対称線
SL…ソース線
L1…ビット線側選択ゲート線の間の間隔
L2…ソース線側選択ゲート線の間の間隔
Claims (3)
- 複数のビット線と、該複数のビット線に直交する複数のワード線群と該ワード線群のそれぞれに隣接して配置された該ワード線群に平行なソース線と、
前記複数のワード線群の内の一対のワード線群の間に形成され、前記ワード線群に平行に配列される一対のビット線側選択ゲート線と、
前記一対のワード線群に隣接するワード線群との間に形成され、前記ワード線群に平行に配列される一対のソース線側選択ゲート線と、
前記ビット線と前記ワード線の交差部に配置されるメモリセルトランジスタ及び前記ビット線と前記選択ゲート線の交差部に配置される選択ゲートトランジスタと、
前記一対のビット線側選択ゲート線の間に配置され、前記ワード線が延びる方向に隣接する複数のビット線コンタクトと、
前記一対のソース線側選択ゲート線の間に配置され、前記ワード線が延びる方向に隣接する複数のソース線コンタクトと、
前記ビット線コンタクト間をボイドフリーな状態に埋め込み、前記ソース線コンタクト間にボイドを有するように埋め込む層間絶縁膜と
を備え、前記一対のビット線側選択ゲート線の間の間隔が、前記一対のソース線側選択ゲート線の間の間隔よりも大きく、前記ボイドにソース線コンタクトと同じ材料が埋め込まれていることを特徴とする半導体記憶装置。 - 複数のビット線と、該複数のビット線に直交する複数のワード線群と該ワード線群のそれぞれに隣接して配置された該ワード線群に平行なソース線と、
前記複数のワード線群の内の一対のワード線の間に配置され、前記ワード線が延びる方向に隣接する複数のビット線コンタクトと、
前記一対のワード線に隣接する別の一対のワード線との間に配置され、前記ワード線が延びる方向に隣接する複数のソース線コンタクトと、
前記ビット線と前記ワード線の交差部に配置されるメモリセルトランジスタと、
前記ビット線コンタクト間をボイドフリーな状態に埋め込み、前記ソース線コンタクト間にボイドを有するように埋め込む層間絶縁膜と
を備え、前記一対のワード線の間の間隔が、前記一対のワード線と前記一対のワード線に隣接する前記別の一対のワード線との間の間隔よりも大きく、前記ボイドにソース線コンタクトと同じ材料が埋め込まれていることを特徴とする半導体記憶装置。 - 複数のビット線と、該複数のビット線に直交する複数のワード線群と該ワード線群のそれぞれに隣接して配置された該ワード線群に平行なソース線と、
前記複数のワード線群の内の一対のワード線の間に配置され、前記ワード線が延びる方向に隣接する複数のビット線コンタクトと、
前記一対のワード線に隣接するワード線群との間に形成され、前記ワード線群に平行に配列される一対のソース線側選択ゲート線と、
前記ビット線と前記ワード線の交差部に配置されるメモリセルトランジスタ及び前記ビット線と前記選択ゲート線の交差部に配置される選択ゲートトランジスタと、
前記一対のソース線側選択ゲート線の間に配置され、前記ワード線が延びる方向に隣接する複数のソース線コンタクトと、
前記ビット線コンタクト間をボイドフリーな状態に埋め込み、前記ソース線コンタクト間にボイドを有するように埋め込む層間絶縁膜と
を備え、前記一対のワード線の間の間隔が、前記一対のソース線側選択ゲート線の間の間隔よりも大きく、前記ボイドにソース線コンタクトと同じ材料が埋め込まれていることを特徴とする半導体記憶装置。
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