JP6618587B2 - 半導体装置 - Google Patents
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Description
図1に示されるように、半導体記憶装置は、ドライバ&デコーダ17と、メモリアレイMAと、制御部19と、I/O回路群2とを含む。なお、デコーダは、アドレスデコーダを簡略化したものである。
メモリアレイMAのメモリセル行にそれぞれ対応して複数のワード線WLが設けられる。
図3に示されるように、ソース線電位制御回路は、スタンバイ制御回路21と、第1および第2のスイッチトランジスタ31,32とを含む。
ドライバ41,42は、インバータの構成であり、ドライバ41は、PチャネルMOSトランジスタ44およびNチャネルMOSトランジスタ45を含む。ドライバ42は、PチャネルMOSトランジスタ46およびNチャネルMOSトランジスタ47を含む。
図4に示されるように、制御信号RSを「L」レベルから「H」レベルに立ち上げた場合、すなわちスタンバイ時の動作の動作について説明する。
図5は、実施形態の変形例1に基づくスイッチトランジスタを説明する図である。
ソース線の一端側にのみスイッチトランジスタが設けられている場合には、スイッチトランジスタから遠い場所にあるソース線ARVSSの電位を接地電圧VSSに引き下げるために時間かかるが、両側からソース線ARVSSの電位を引き下げることにより、ソース線ARVSSに溜まった電荷の放電時間に差が生じにくく、メモリセルMCの動作タイミングの設計が容易になる。
図7は、実施形態の変形例2に基づくスイッチトランジスタを説明する図である。
ソース線の一端側にのみスイッチトランジスタが設けられている場合には、スイッチトランジスタから遠い場所にあるソース線ARVSSの電位を接地電圧VSSに引き下げるために時間かかるが、両側からソース線ARVSSの電位を引き下げることにより、ソース線ARVSSに溜まった電荷の放電時間に差が生じにくく、メモリセルMCの動作タイミングの設計が容易になる。
図9に示されるように、ドライバ41は、第1のスイッチトランジスタ31が設けられた列方向の一端側に設けられ、ドライバ42は、第2のスイッチトランジスタ32が設けられた列方向の他端側に設けられる場合が示されている。
上記の実施形態においては、メモリセルMCの駆動トランジスタNT0,NT1と接続されるソース線ARVSSの電位を設定するソース線電位制御回路について説明したが、負荷トランジスタPT0,PT1のソース側と接続される電源電圧VDDが供給されるソース電源線についても上記ソース線電位制御回路を同様に適用可能である。
<変形例4>
上記の実施形態においては、スタンバイ時の動作を制御する制御信号RSに従ってソース線ARVSSの電位を設定する方式について説明した。具体的には、スタンバイ時にソース線ARVSSの電位を電源電圧VDDと接地電圧VSSとの間に中間電位に設定してデータ保持しつつリーク電流を削減する方式について説明した。
Claims (8)
- 駆動トランジスタ、転送トランジスタ、及び負荷素子からなるスタティック型メモリセルと、
複数の行と複数の列のそれぞれに配置された複数のスタティック型メモリセルからなるメモリアレイと、
前記駆動トランジスタのソース電極に接続されたソース線と、
第1電圧が供給される第1ソースと、前記ソース線に接続された第1ドレインとを有する第1スイッチングトランジスタと、
前記第1電圧が供給される第2ソースと、前記ソース線に接続された第2ドレインとを有する第2スイッチングトランジスタと、
前記第1電圧と第2電圧とが供給され、第1制御信号に応じて前記第1スイッチングトランジスタの第1ゲートを駆動する第1ドライバと、
前記第1電圧が供給され、かつ、前記ソース線に接続され、前記第1制御信号に応じて前記第2スイッチングトランジスタの第2ゲートを駆動する第2ドライバと、を有し、
前記第1スイッチングトランジスタは、前記メモリアレイの一端側に配置されており、
前記第2スイッチングトランジスタは、前記メモリアレイの前記一端側に対して反対側である他端側に配置され、
前記第1スイッチングトランジスタ及び前記第1ドライバは前記メモリアレイの前記一端側に配置され、
前記第2スイッチングトランジスタ及び前記第2ドライバは前記メモリアレイの前記一端側に対して反対側である前記他端側に配置される、半導体装置。 - 前記第1スイッチングトランジスタと、前記第2スイッチングトランジスタと、からなるスイッチングトランジスタ対を複数有し、
複数の前記ソース線を有し、
前記メモリアレイは、複数のメモリセル列を含み、
複数の前記ソース線のそれぞれは、前記複数のメモリセル列のうち少なくとも1つの前記メモリセル列に供給され、かつ、少なくとも一つの前記スイッチングトランジスタ対と接続される、請求項1に記載の半導体装置。 - 前記メモリセル列のそれぞれは、
それぞれが列方向に配置された複数の前記スタティック型メモリセルと、
第1辺と、
第2辺とを有し、
複数の前記ソース線のそれぞれは、対応する前記メモリセル列に沿って、対応する前記メモリセル列の前記第1辺及び前記第2辺との間に配置され、
前記第1スイッチングトランジスタは、対応する前記メモリセル列の前記第1辺において、対応する前記ソース線と接続され、
前記第2スイッチングトランジスタは、対応する前記メモリセル列の前記第2辺において、対応する前記ソース線と接続される、請求項2記載の半導体装置。 - 前記第2ドライバは、前記第1制御信号と第2制御信号との組み合わせに応じて前記第2スイッチングトランジスタを駆動する、請求項1記載の半導体装置。
- 前記第2ドライバは、前記第2制御信号に応じて、前記第2スイッチングトランジスタが非導通状態となるように制御する、請求項4記載の半導体装置。
- 前記第1スイッチングトランジスタは、前記第2スイッチングトランジスタよりも大きい、請求項1記載の半導体装置。
- 前記メモリアレイに対してデータの読み出しまたはデータの書き込みを行う入出力回路をさらに有し、
前記第1スイッチングトランジスタは前記メモリアレイと前記入出力回路との間に配置される、請求項1記載の半導体装置。 - ソース線電位制御回路をさらに有し、
前記ソース線電位制御回路は、
前記スタティック型メモリセルが動作モードの場合は、前記第1および第2スイッチングトランジスタが前記ソース線に前記第1電圧を供給する導通状態となるように、前記第1および第2スイッチングトランジスタを制御し、
前記スタティック型メモリセルがスタンバイモードの場合は、前記第1スイッチングトランジスタを非導通状態に設定し、かつ、前記第2スイッチングトランジスタのゲート電極を前記ソース線に接続して、前記第2スイッチングトランジスタがダイオード接続状態となるように設定する、請求項1記載の半導体装置。
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