JP2005209914A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 直接周辺回路の占有面積を縮小することによって、不揮発性半導体記憶装置の高集積化を推進する。
【解決手段】 ＡＮＤ型フラッシュメモリのメモリセルは、選択ゲート、浮遊ゲート、ワード線ＷＬとして機能する制御ゲート、ローカルビット線ＢＬとして機能するｎ型半導体領域（ソース、ドレイン）で構成されている。メモリマットＭＭ内の互いに隣接する一対のローカルビット線ＢＬは、メモリマットＭＭの列方向の一端部で１本のグローバルビット線ＧＢＬに接続される。一対のローカルビット線ＢＬのそれぞれには、１個のエンハンスメント型ＭＯＳトランジスタ（ＳＴＥ）と１個のデプレッション型ＭＯＳトランジスタ（ＳＴＤ）とからなる選択ＭＯＳトランジスタが直列に接続され、選択ＭＯＳトランジスタのオン／オフによって、いずれか一方のローカルビット線ＢＬが選択される。
【選択図】 図３

Description

本発明は、電気的書き換えが可能な不揮発性半導体記憶装置に関し、特に、不揮発性半導体記憶装置の高集積化に適用して有効な技術に関する。

携帯性に優れたデータ格納用メモリとして、半導体不揮発性メモリであるフラッシュメモリが広く用いられている。

フラッシュメモリのメモリアレイ方式には、代表的なものとしてメモリセルが直列に接続されたＮＡＮＤ型と並列に接続されたＡＮＤ型とがあり、特に後者は、ホットエレクトロン書込み方式を採用しているので、書込みが高速である。加えて、メモリアレイ構成が並列接続であり、ＮＡＮＤ型のように直列接続でないために、他のメモリセルの記憶情報の影響を受け難いという特徴を持っている。

例えば特開２００１−１２８４２８号公報（特許文献１参照）は、半導体基板のｐ型ウエルに形成したｎ型半導体領域（ソース、ドレイン）と３つのゲートによってメモリセルを構成した仮想接地型のＡＮＤ型フラッシュメモリを開示している。

特開２００１−１７６２７５号公報（特許文献２参照）は、ビット線およびソース線のそれぞれを階層化したＮＯＲ型不揮発性メモリを開示している。この特許文献２に記載された不揮発性メモリの主ビット線は、互いに隣接する２本（奇数ビット線、偶数ビット線）が対となって１つのセンスアンプに接続され、奇数ビット線に接続されたメモリセル群と偶数ビット線とに分けて読み出し動作が行われる。また、ビット線の選択は、奇数ビット線と偶数ビット線のそれぞれに接続され、選択ゲート線で制御されるトランジスタ（第１トランジスタ）によって行われる。この特許文献２の一実施態様では、上記第１トランジスタは、エンハンスメント形トランジスタとデプレッション形トランジスタとで構成されている。この構成によれば、選択ゲート線と副ビット線との交差部分に、常時オンのデプレッション形トランジスタを配置しておくことにより、選択ゲート線の電位変動によってオン／オフするような寄生トランジスタが上記交差部分に形成されるのを防ぐことができる。
特開２００１−１２８４２８号公報 特開２００１−１７６２７５号公報

本発明者らが開発中のＡＮＤ型フラッシュメモリは、半導体基板のｐ型ウエルに形成したｎ型半導体領域（ソース、ドレイン）と３つのゲートによってメモリセルを構成している。メモリセルを構成する３つのゲートは、浮遊ゲート、制御ゲートおよび選択ゲートである。選択ゲートは、第１ゲート絶縁膜（トンネル酸化膜）を介してｐ型ウエル上に形成され、浮遊ゲートは、隣接する２つの選択ゲートの間に形成され、第１ゲート絶縁膜を介してｐ型ウエルと絶縁される。浮遊ゲートと選択ゲートとは選択ゲートの側壁の絶縁膜により絶縁され、浮遊ゲートとその上部に形成される制御ゲートとは、第２ゲート絶縁膜により絶縁される。制御ゲートは行方向に延在し、ワード線を構成している。選択ゲートは、ワード線に直交する列方向に延在する。ｎ型半導体領域（ソース、ドレイン）は、選択ゲートの一方の側壁下部のｐ型ウエルに形成され、ワード線に直交する列方向に延在してローカルビット線を構成している。ｎ型半導体領域（ソース、ドレイン）は、行方向のピッチの縮小を図るために、同一ワード線に接続された隣接メモリセルによって共用されている。

上記のように構成されたメモリセルは、３つのゲート（浮遊ゲート、制御ゲートおよび選択ゲート）を有するにもかかわらず、行方向（ワード線方向）のピッチおよび列方向（ローカルビット線方向）のピッチをそれぞれ縮小することができるので、メモリセルの占有面積を大幅に縮小することができる。

上記メモリセルは、半導体基板のメモリアレイにマトリクス配置される。メモリアレイの周囲には、センスアンプ、ワードドライバ、デコーダなど、メモリセルの動作を制御する、いわゆる直接周辺回路が配置される。従って、メモリセルを上記のように構成してその占有面積を縮小しても、それに合わせて直接周辺回路の占有面積も縮小しなければ、大容量化やチップサイズの縮小といったフラッシュメモリ全体としての高集積化を実現することができない。

本発明の目的は、不揮発性半導体記憶装置の高集積化を推進する技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の不揮発性半導体記憶装置は、メモリマットの第１方向に延在する複数のワード線と、前記第１方向と交差する第２方向に延在する複数のローカルビット線とのそれぞれの交点に配置された複数のメモリセルを有し、
前記複数のメモリセルのそれぞれは、
第１導電型の半導体基板の主面上に第１絶縁膜を介して形成された選択ゲートと、
前記半導体基板に形成された第２導電型の半導体領域からなり、前記ローカルビット線を構成するソース、ドレインと、
一部が前記第１絶縁膜によって前記ソース、ドレインと絶縁され、他の一部が第２絶縁膜によって前記選択ゲートと絶縁された浮遊ゲートと、
第３絶縁膜を介して前記浮遊ゲート上に形成され、前記ワード線を構成する制御ゲートとからなり、
前記複数のローカルビット線のそれぞれは、互いに隣接する２本のローカルビット線のそれぞれの一端が前記メモリマットの一端部で１本のグローバルビット線に接続され、前記複数のローカルビット線のそれぞれに接続された第１選択ＭＯＳトランジスタによって、前記互いに隣接する２本のローカルビット線のいずれか一方が選択されるものである。

本発明の不揮発性半導体記憶装置は、前記不揮発性半導体記憶装置において、前記メモリマットと同一の構成を有するメモリマットが前記第２方向に沿って複数配置され、互いに隣接する２つのメモリマットのうち、一方のメモリマットに形成された前記互いに隣接する２本のローカルビット線と、他方のメモリマットに形成された前記互いに隣接する２本のローカルビット線とが、前記２つのメモリマットの境界部で前記１本のグローバルビット線に接続されているものである。

本発明の不揮発性半導体記憶装置は、前記不揮発性半導体記憶装置において、前記複数のローカルビット線のそれぞれに接続された選択ＭＯＳトランジスタは、互いに直列に接続された１個のエンハンスメント型ＭＯＳトランジスタと１個のデプレッション型ＭＯＳトランジスタとからなり、前記互いに隣接する２本のローカルビット線の一方と他方とは、前記エンハンスメント型ＭＯＳトランジスタと前記デプレッション型ＭＯＳトランジスタとの配置が互いに逆になっているものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

直接周辺回路の占有面積を縮小することが可能となるので、不揮発性半導体記憶装置の高集積化を推進することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本実施の形態のＡＮＤ型フラッシュメモリのメモリセルを示す半導体基板の断面図である。なお、図の左側は、ワード線の延在方向（行方向）に沿って断面図、右側はワード線の延在方向と直交する方向（列方向）に沿った断面図である。

メモリセルは、ｐ型の単結晶シリコンからなる半導体基板（以下、単に基板という）１のｐ型ウエル３に形成されている。ｐ型ウエル３の下層にはｎ型ウエル２が形成されている（三重ウエル構造）。

ｐ型ウエル３上には、絶縁膜として酸化シリコンからなる第１ゲート絶縁膜（トンネル酸化膜）４を介して選択ゲート５が形成されている。また、選択ゲート５の上部には絶縁膜として、例えば、酸化シリコン膜６が形成されている。選択ゲート５は導電性膜で形成され、例えばｎ型の多結晶シリコン膜からなる。

上記選択ゲート５の一方の側壁の下部には、メモリセルのローカルビット線（およびローカルソース線）として機能するｎ型半導体領域（ソース、ドレイン）７が形成されている。ｎ型半導体領域（ソース、ドレイン）７は、行方向のピッチの縮小を図るために、行方向の隣接メモリセルによって共用されている。ｎ型半導体領域（ソース、ドレイン）７は、斜めイオン注入法を用いて選択ゲート５の一方の側壁近傍のｐ型ウエル３にヒ素（Ａｓ）を導入することによって形成される。

互いに隣接する選択ゲート５の間には、選択ゲート５の側壁を覆うように浮遊ゲート９が形成されている。選択ゲート５の側壁には、浮遊ゲート９と選択ゲート５との間の耐圧を確保するために、絶縁膜として酸化シリコン膜からなるサイドウォールスペーサ８が形成されている。

浮遊ゲート９の上部には、第２ゲート絶縁膜１１を介して制御ゲート１２が形成されている。第２ゲート絶縁膜１１は積層の絶縁膜として、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を積層した３層の絶縁膜で構成されており、制御ゲート１２は導電性膜で形成され、ここではｎ型多結晶シリコン膜とＷ（タングステン）膜との積層膜であるポリサイド膜で構成されている。制御ゲート１２は、行方向に沿って延在し、ワード線（ＷＬ）を構成している。制御ゲート１２の上部には酸化シリコン膜１３が形成され、さらにその上部には、図示しない３層のメタル配線が形成されている。

図２に示すように、メモリセルへの情報の書き込みは、選択されたメモリセルのワード線（ＷＬ）に１５Ｖ（非選択ワード線は０Ｖ）、選択ゲート５に１．２Ｖ（他の選択ゲートは０Ｖ）、ｎ型半導体領域（ソース）７に０Ｖ、隣接メモリセルのｎ型半導体領域（ドレイン）７に４．５Ｖをそれぞれ印加し、選択ゲート５の下部のチャネル領域を流れる電流により発生したホットエレクトロンを第１ゲート絶縁膜４を通じて浮遊ゲート９に注入する。すなわち、選択ゲート５は、その下部のチャネルを制御するゲートとして機能する。

このような書き込み方式は、ＳＳＩ(Source-Side-Injection)書込み方式と呼ばれ、高効率でホットエレクトロンを発生できるために、少ないチャネル電流でメモリセルに書込みを行うことができる。従って、チップ内の電源電圧の電流供給能力を超えない範囲で、複数のメモリセルに並列で書込むことができ、書込みのスループットを上げることができる。このとき、選択メモリセルと非選択メモリセルの素子分離は、ｎ型半導体領域（ドレイン）７とオーバーラップした選択ゲート５によって行われる。

読出し時には、選択ゲート５に３.５Ｖ、ソースに１Ｖ、ドレインに０Ｖを印加してメモリセルのしきい値を判定する。選択メモリセルと非選択メモリセルの素子分離は、書込み時と同様、選択ゲート５によって行われる。

消去時には、選択ワード線（ＷＬ）に−１８Ｖ、ソースに０Ｖ、ドレインに０Ｖ、選択ゲート５に０Ｖを印加する。これにより浮遊ゲート９からｐ型ウエル３に電子が放出され、しきい値が低下する。

図３は、本実施の形態のＡＮＤ型フラッシュメモリを示す回路図である。前記図１に示したメモリセルは、基板のメモリアレイにマトリクス配置されている。メモリアレイは、例えば行方向（図の左右方向）に延在するワード線ＷＬ（ＷＬ₀、ＷＬ₁・・・ＷＬ₂₅₅）を列方向（図の上下方向）に沿って２５６本配置したメモリマットＭＭを基本単位として構成されている。メモリマットＭＭと列方向の隣接メモリマットＭＭは、互いに反転したパターンで構成され、この繰り返しパターンからなる多数のメモリマットＭＭが列方向に配置されている。

メモリセルの制御ゲート（１２）は行方向に延在し、ワード線ＷＬを構成している。上記のように、一つのメモリマットＭＭに接続されるワード線ＷＬの数は２５６本（ＷＬ₀、ＷＬ₁・・・ＷＬ₂₅₅）であるが、メモリマットＭＭの列方向の両端部に配置された２本のワード線（ＷＬ₀、ＷＬ₂₅₅）は、ダミーワード線である。一般に、メモリマットＭＭの端部のワード線は、加工時の寸法シフトが大きいので、これらをメモリセルとして用いないことにより、メモリマットＭＭの特性変動を小さくすることができる。

メモリセルの選択ゲート（５）は、ワード線ＷＬに直交する列方向に延在し、１本おきにメモリマットＭＭの上部または下部で束ねられ、メタル配線（ＡＧ₁またはＡＧ₂）に接続されている。

メモリセルのｎ型半導体領域（７）は、列方向に延在し、ローカルビット線ＢＬを構成している。ｎ型半導体領域（７）は、行方向のピッチの縮小を図るために、同一ワード線ＷＬに接続された隣接メモリセルによって共用され、ビット線またはソース線として機能する。

本実施の形態のＡＮＤ型フラッシュメモリは、上記ローカルビット線ＢＬのうち、互いに隣接する一対のローカルビット線ＢＬをメモリマットＭＭの列方向の一端部で１本のグローバルビット線ＧＢＬに接続する構成を採用している。グローバルビット線ＧＢＬは、ローカルビット線ＢＬを構成するｎ型半導体領域（７）よりも低抵抗のメタル配線によって構成されている。図中の符号２０は、ローカルビット線ＢＬとグローバルビット線ＧＢＬとを接続するコンタクトホールである。

上記一対のローカルビット線ＢＬのそれぞれには、１個のエンハンスメント型ＭＯＳトランジスタ（ＳＴＥ）と１個のデプレッション型ＭＯＳトランジスタ（ＳＴＤ）とからなる選択ＭＯＳトランジスタが直列に接続され、選択ＭＯＳトランジスタのオン／オフによって、いずれか一方のローカルビット線ＢＬが選択されるようになっている。エンハンスメント型ＭＯＳトランジスタ（ＳＴＥ）とデプレッション型ＭＯＳトランジスタ（ＳＴＤ）は、いずれもｎチャネル型ＭＯＳトランジスタで構成されている。

一方のローカルビット線ＢＬのエンハンスメント型ＭＯＳトランジスタ（ＳＴＥ）は、他方のローカルビット線ＢＬのデプレッション型ＭＯＳトランジスタ（ＳＴＤ）とゲート（Ｇ₁）が共有され、他方のローカルビット線ＢＬのエンハンスメント型ＭＯＳトランジスタ（ＳＴＥ）は、一方のローカルビット線ＢＬのデプレッション型ＭＯＳトランジスタ（ＳＴＤ）とゲート（Ｇ₂）が共有されている。それぞれのローカルビット線ＢＬに接続されたデプレッション型ＭＯＳトランジスタ（ＳＴＤ）は、常時オン状態となっているため、ゲート（Ｇ₁）、（Ｇ₂）のオン／オフを切り替えることにより、いずれか一方のローカルビット線ＢＬが選択される。ローカルビット線ＢＬのそれぞれの他端は、上記と同様の構成からなる選択ＭＯＳトランジスタを介して共通ソース線ＣＳに接続されている。

このように、一対のローカルビット線ＢＬのそれぞれに、１個のエンハンスメント型ＭＯＳトランジスタ（ＳＴＥ）と１個のデプレッション型ＭＯＳトランジスタ（ＳＴＤ）とを直列に接続してローカルビット線ＢＬの選択を行う方式を採用することにより、２個のＭＯＳトランジスタを接続する配線やコンタクトホールを形成するスペースが不要となるので、選択ＭＯＳトランジスタの占有面積を縮小することができる。

図４は、メモリマットＭＭの列方向の一端部近傍における活性領域のパターンを示す平面図である。図中の符号Ｌで示した領域が活性領域であり、この活性領域Ｌを囲む領域が素子分離領域である。素子分離領域は、基板をエッチングして形成した溝の内部に酸化シリコン膜を埋め込んで形成した、いわゆるＳＴＩ(Shallow Trench Isolation)構造で構成されている。ローカルビット線ＢＬの選択を行うエンハンスメント型ＭＯＳトランジスタ（ＳＴＥ）とデプレッション型ＭＯＳトランジスタ（ＳＴＤ）は、メモリセルが形成される活性領域Ｌの端部から列方向に延在する櫛歯状の細長い活性領域Ｌに形成される。前述したように、選択メモリセルと非選択メモリセルの素子分離は、選択ゲート５によって行われるので、メモリセルが形成される領域の基板１には、素子分離領域が設けられていない。

図５は、図４に示す領域（メモリマットＭＭの列方向の一端部近傍）にメモリセル、エンハンスメント型ＭＯＳトランジスタ（ＳＴＥ）およびデプレッション型ＭＯＳトランジスタ（ＳＴＤ）を形成した状態を簡略化して示す平面図である。

図中の符号２１は、エンハンスメント型ＭＯＳトランジスタ（ＳＴＥ）とデプレッション型ＭＯＳトランジスタ（ＳＴＤ）のゲート（Ｇ₁）、（Ｇ₂）に給電するためのメタル配線（図示せず）が接続されるコンタクトホールである。また、符号２２は、メモリマットＭＭの端部で束ねられた選択ゲート５に給電するためのメタル配線（図示せず）が接続されるコンタクトホールである。

前述したように、符号２０は、ローカルビット線ＢＬとグローバルビット線ＧＢＬとを接続するコンタクトホールである。図に示すように、コンタクトホール２０は、一つのメモリマットＭＭの活性領域Ｌと、列方向に隣接するもう一つのメモリマットＭＭの活性領域Ｌとが接続された領域に配置されている。すなわち、本実施の形態のＡＮＤ型フラッシュメモリは、一つのメモリマットＭＭ内の一対のローカルビット線ＢＬと、これに隣接するメモリマットＭＭ内の一対のローカルビット線ＢＬを合わせた４本のローカルビット線ＢＬが一つのコンタクトホール２０を通じて１本のグローバルビット線ＧＢＬに接続される構成になっている。これにより、ローカルビット線ＢＬとグローバルビット線ＧＢＬとを接続するコンタクトホール２０の占有面積を縮小することができる。

このように、本実施の形態によれば、一対のローカルビット線ＢＬの一方を選択する選択ＭＯＳトランジスタの占有面積を縮小することができると共に、ローカルビット線ＢＬとグローバルビット線ＧＢＬとを接続するコンタクトホール２０の占有面積を縮小することができるので、直接周辺回路の占有面積を縮小することが可能となり、ＡＮＤ型フラッシュメモリの高集積化を推進することができる。

図６は、エンハンスメント型ＭＯＳトランジスタ（ＳＴＥ）とデプレッション型ＭＯＳトランジスタ（ＳＴＤ）の製造工程の一部を示すメモリマットＭＭ端部の平面図である。図の中央に配置されたコンタクトホール２０（ローカルビット線ＢＬとグローバルビット線ＧＢＬとを接続するコンタクトホール）の下側部分は一つのメモリマットＭＭの選択ＭＯＳトランジスタ形成領域を示し、コンタクトホール２０の上側部分は隣接メモリマットＭＭの選択ＭＯＳトランジスタ形成領域を示している。

エンハンスメント型ＭＯＳトランジスタ（ＳＴＥ）とデプレッション型ＭＯＳトランジスタ（ＳＴＤ）とを形成するには、この領域の基板上に、デプレッション型ＭＯＳトランジスタ（ＳＴＤ）のチャネル領域が開口されたフォトレジスト膜２３を形成する。このフォトレジスト膜２３は、後の工程でゲート（Ｇ₁）が形成される領域に、ゲート（Ｇ₁）が延在する方向において、活性領域Ｌを一つおきに覆うように形成されている。同様に後の工程でゲート（Ｇ₂）が形成される領域にも、ゲート（Ｇ₂）が延在する方向において、活性領域Ｌを一つおきに覆うように形成されている。また、これらのゲート（Ｇ₁）が形成される領域とゲート（Ｇ₂）が形成される領域に形成されたフォトレジスト膜２３は、襷がけになるように形成されている。

そして、このフォトレジスト膜２３をマスクにして活性領域Ｌにｎ型の導電性を示す不純物として、例えば、ヒ素をイオン注入する。すなわち、このイオン注入は、後の工程でゲート（Ｇ₁）が形成される領域に、ゲート（Ｇ₁）が延在する方向において、一つおきの活性領域Ｌ毎に行われている。同様に後の工程でゲート（Ｇ₂）が形成される領域に、ゲート（Ｇ₂）が延在する方向において、一つおきの活性領域Ｌ毎に行われている。つまり、これらのゲート（Ｇ₁）が形成される領域とゲート（Ｇ₂）が形成される領域に、襷がけになるようにイオン注入が行われている。

これにより、ヒ素がイオン注入された領域に形成されるｎチャネルＭＯＳトランジスタは、そのしきい値電圧が０Ｖ以下に低下するのでデプレッション型ＭＯＳトランジスタ（ＳＴＤ）となる。また、フォトレジスト膜２３で覆われた領域、すなわちヒ素がイオン注入されない領域に形成されるｎチャネルＭＯＳトランジスタは、エンハンスメント型ＭＯＳトランジスタ（ＳＴＥ）となる。なお、図には、ヒ素のイオン注入領域を分かり易く示すために、エンハンスメント型ＭＯＳトランジスタ（ＳＴＥ）とデプレッション型ＭＯＳトランジスタ（ＳＴＤ）のゲート（Ｇ₁）、（Ｇ₂）およびコンタクトホール２０を示したが、実際のイオン注入は、ゲート（Ｇ₁）、（Ｇ₂）やコンタクトホール２０を形成する工程に先立って行われる。

図７は、上記イオン注入工程を示す基板１の断面図（図６のＡ−Ａ線に沿った断面図）である。図に示すように、この領域の基板１には活性領域Ｌと素子分離溝２４とが行方向に沿って狭い間隔で交互に形成されている。行方向に沿った活性領域Ｌの幅、素子分離溝２４の幅およびそれらの間隔は、いずれも０．２μｍ程度である。素子分離溝２４の内部には酸化シリコン膜２５が埋め込まれている。

ＡＮＤ型フラッシュメモリの製造工程では、まず基板１に素子分離溝２４を形成し、続いて基板１の表面にイオン注入用の酸化シリコン膜（スルー酸化膜）２６を形成した後、基板１にウエル（ｎ型ウエル２およびｐ型ウエル３）を形成するためのイオン注入を行う。次に、基板１上にフォトレジスト膜２３を形成して上記したヒ素のイオン注入を行った後、フォトレジスト膜２３を除去し、続いて基板１を熱処理して上記不純物を基板１中に拡散させることにより、ｎ型ウエル２およびｐ型ウエル３を形成する。次に、酸化シリコン膜２６をウェットエッチングで除去した後、基板１を再度熱処理することによって、その表面に第１ゲート絶縁膜４を形成し、第１ゲート絶縁膜４上に選択ゲート５を形成する。

ところで、図６、図７に示したヒ素のイオン注入工程では、ヒ素を導入する活性領域Ｌに隣接した素子分離溝２４の表面は、フォトレジスト膜２３で覆われるので、素子分離溝２４に埋め込まれた酸化シリコン膜２５の表面にヒ素が導入されることはない。しかし、選択ＭＯＳトランジスタ形成領域は、活性領域Ｌの幅、素子分離溝２４の幅およびそれらの間隔が極めて狭いために、素子分離溝２４の表面全体をフォトレジスト膜２３で被覆しようとすると、隣接するフォトレジスト膜２３とのスペースが確保できない。そのため、図７に示すように、フォトレジスト膜２３は、素子分離溝２４の端部が露出するような最小加工寸法で形成される。従って、このようなフォトレジスト膜２３をマスクにしてヒ素をイオン注入すると、素子分離溝２４の端部の酸化シリコン膜２５にもヒ素が打ち込まれ、表面にダメージ層が形成される。その結果、次の工程で酸化シリコン膜（スルー酸化膜）２６をウェットエッチングして除去した際、素子分離溝２４の端部の酸化シリコン膜２５が過剰にエッチングされ、表面に窪みが生じる。このような現象が発生すると、活性領域Ｌの基板１の表面に形成する第１ゲート絶縁膜４が活性領域Ｌの端部で局所的に薄くなり、低いゲート電圧でもドレイン電流が流れてしまう現象（キンク特性と呼ばれる）が生じて選択ＭＯＳトランジスタの特性が劣化する。また、基板１上に堆積した多結晶シリコン膜をエッチングして選択ＭＯＳトランジスタのゲート（Ｇ₁）、（Ｇ₂）を形成する際、素子分離溝２４の端部に沿って多結晶シリコン膜のエッチング残りが発生するために、ゲート（Ｇ₁）とゲート（Ｇ₂）とが短絡する不良が発生する。

その対策として、本実施の形態では、ヒ素のイオン注入マスクに用いたフォトレジスト膜２３を除去した後、酸化シリコン膜（スルー酸化膜）２６をウェットエッチングする工程に先立って、例えば窒素などの非酸化性雰囲気中で基板１を熱処理する。この熱処理を行うことにより、ヒ素のイオン注入によって生じた酸化シリコン膜２５のダメージが回復され、緻密な膜となる。その結果、次に酸化シリコン膜（スルー酸化膜）２６をウェットエッチングした際、素子分離溝２４の端部で酸化シリコン膜２５が過剰にエッチングされて窪みが生じることを抑制できるので、上記した選択ＭＯＳトランジスタの特性劣化や、ゲート（Ｇ₁）、（Ｇ₂）の短絡不良を防ぐことができる。

その後、基板１上に図１に示す選択ゲート５および選択ＭＯＳトランジスタ（エンハンスメント型ＭＯＳトランジスタ（ＳＴＥ）とデプレッション型ＭＯＳトランジスタ（ＳＴＤ））の第１ゲート絶縁膜４を形成する。この第１ゲート絶縁膜４は基板１に、例えば、熱酸化処理を行うことで形成することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、不揮発性半導体記憶装置の高集積化に適用して有用な技術である。

本発明の一実施の形態であるＡＮＤ型フラッシュメモリのメモリセルを示す半導体基板の断面図である。 図１に示すメモリセルの書き込み動作を説明する図である。 本発明の一実施の形態であるＡＮＤ型フラッシュメモリの回路図である。 メモリマッの列方向の一端部近傍における活性領域のパターンを示す平面図である。 図４に示す領域にメモリセル、エンハンスメント型ＭＯＳトランジスタおよびデプレッション型ＭＯＳトランジスタを形成した状態を簡略化して示す平面図である。 エンハンスメント型ＭＯＳトランジスタとデプレッション型ＭＯＳトランジスタの製造工程の一部を示すメモリマット端部の平面図である。 図６のＡ−Ａ線に沿った半導体基板の断面図である。

符号の説明

１ 半導体基板
２ ｎ型ウエル
３ ｐ型ウエル
４ 第１ゲート絶縁膜（トンネル酸化膜）
５ 選択ゲート（第１ゲート）
６ 酸化シリコン膜
７ ｎ型半導体領域（ソース、ドレイン）
８ サイドウォールスペーサ
９ｎ ｎ型多結晶シリコン膜
９ 浮遊ゲート（第２ゲート）
１０ 反射防止膜
１１ 第２ゲート絶縁膜
１２ 制御ゲート（第３ゲート）
１３ 酸化シリコン膜
２０、２１、２２ コンタクトホール
２３ フォトレジスト膜
２４ 素子分離溝
２５、２６ 酸化シリコン膜
ＡＧ メタル配線
ＢＬ ローカルビット線
ＣＳ 共通ソース線
Ｇ ゲート
ＧＢＬ グローバルビット線
Ｌ 活性領域
ＳＴＤ デプレッション型ＭＯＳトランジスタ
ＳＴＥ エンハンスメント型ＭＯＳトランジスタ
ＷＬ ワード線

Claims (12)

1. メモリマットの第１方向に延在する複数のワード線と、前記第１方向と交差する第２方向に延在する複数のローカルビット線とのそれぞれの交点に配置された複数のメモリセルを有し、前記複数のローカルビット線のそれぞれは、互いに隣接する２本のローカルビット線のそれぞれの一端が前記メモリマットの端部で１本のグローバルビット線に接続され、前記複数のローカルビット線のそれぞれに接続された選択ＭＯＳトランジスタによって、前記互いに隣接する２本のローカルビット線のいずれか一方が選択されることを特徴とする不揮発性半導体記憶装置。
2. 請求項１記載の不揮発性半導体記憶装置において、前記メモリマットと同一の構成を有するメモリマットが前記第２方向に沿って複数配置され、互いに隣接する２つのメモリマットのうち、一方のメモリマットに形成された前記互いに隣接する２本のローカルビット線と、他方のメモリマットに形成された前記互いに隣接する２本のローカルビット線とが、前記２つのメモリマットの境界部で前記１本のグローバルビット線に接続されていることを特徴とする不揮発性半導体記憶装置。
3. 請求項１記載の不揮発性半導体記憶装置において、前記ローカルビット線は、半導体基板に形成された拡散層によって構成され、前記グローバルビット線は、メタル配線によって構成されていることを特徴とする不揮発性半導体記憶装置。
4. 請求項１記載の不揮発性半導体記憶装置において、前記複数のローカルビット線のそれぞれに接続された前記選択ＭＯＳトランジスタは、互いに直列に接続された１個のエンハンスメント型ＭＯＳトランジスタと１個のデプレッション型ＭＯＳトランジスタとからなり、前記互いに隣接する２本のローカルビット線の一方と他方とは、前記エンハンスメント型ＭＯＳトランジスタと前記デプレッション型ＭＯＳトランジスタとの配置が互いに逆になっていることを特徴とする不揮発性半導体記憶装置。
5. メモリマットの第１方向に延在する複数のワード線と、前記第１方向と交差する第２方向に延在する複数のローカルビット線とのそれぞれの交点に配置された複数のメモリセルを有し、
   前記複数のメモリセルのそれぞれは、
   第１導電型の半導体基板の主面上に第１絶縁膜を介して形成された選択ゲートと、
   前記半導体基板に形成された第２導電型の半導体領域からなり、前記ローカルビット線を構成するソース、ドレインと、
   一部が前記第１絶縁膜によって前記ソース、ドレインと絶縁され、他の一部が第２絶縁膜によって前記選択ゲートと絶縁された浮遊ゲートと、
   第３絶縁膜を介して前記浮遊ゲート上に形成され、前記ワード線を構成する制御ゲートとからなり、
   前記複数のローカルビット線のそれぞれは、互いに隣接する２本のローカルビット線のそれぞれの一端が前記メモリマットの一端部で１本のグローバルビット線に接続され、前記複数のローカルビット線のそれぞれに接続された第１選択ＭＯＳトランジスタによって、前記互いに隣接する２本のローカルビット線のいずれか一方が選択されることを特徴とする不揮発性半導体記憶装置。
6. 請求項５記載の不揮発性半導体記憶装置において、前記メモリマットと同一の構成を有するメモリマットが前記第２方向に沿って複数配置され、互いに隣接する２つのメモリマットのうち、一方のメモリマットに形成された前記互いに隣接する２本のローカルビット線と、他方のメモリマットに形成された前記互いに隣接する２本のローカルビット線とが、前記２つのメモリマットの境界部で前記１本のグローバルビット線に接続されていることを特徴とする不揮発性半導体記憶装置。
7. 請求項５記載の不揮発性半導体記憶装置において、前記グローバルビット線は、前記ローカルビット線よりも低抵抗のメタル配線によって構成されていることを特徴とする不揮発性半導体記憶装置。
8. 請求項５記載の不揮発性半導体記憶装置において、前記複数のローカルビット線のそれぞれに接続された前記第１選択ＭＯＳトランジスタは、互いに直列に接続された１個のエンハンスメント型ＭＯＳトランジスタと１個のデプレッション型ＭＯＳトランジスタとからなり、前記互いに隣接する２本のローカルビット線の一方と他方とは、前記エンハンスメント型ＭＯＳトランジスタと前記デプレッション型ＭＯＳトランジスタとの配置が互いに逆になっていることを特徴とする不揮発性半導体記憶装置。
9. 請求項５記載の不揮発性半導体記憶装置において、前記ソース、ドレインは、前記選択ゲートの一方の側壁下部に形成され、前記ワード線の延在方向に隣接する２個のメモリセルによって共有されていることを特徴とする不揮発性半導体記憶装置。
10. 請求項５記載の不揮発性半導体記憶装置において、前記メモリセルへの情報の書き込みは、前記選択ゲートの下部のチャネル領域を流れる電流によって発生するホットエレクトロンを前記第１絶縁膜を通じて前記浮遊ゲートに注入することにより行われることを特徴とする不揮発性半導体記憶装置。
11. 請求項５記載の不揮発性半導体記憶装置において、前記複数のメモリセルのそれぞれの前記選択ゲートは、前記メモリマットの端部で互いに結束されていることを特徴とする不揮発性半導体記憶装置。
12. 請求項５記載の不揮発性半導体記憶装置において、前記複数のローカルビット線のそれぞれの他端は、前記メモリマットの他端部において、第２選択ＭＯＳトランジスタを介して共通ソース線に接続されていることを特徴とする不揮発性半導体記憶装置。

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