JP4849817B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に関し、特に、２トランジスタ型のゲインセル構成のメモリに適用して有効な技術に関する。
本発明者が検討した技術として、例えば、半導体記憶装置においては、次の技術が考えられる。
高密度、大容量の半導体メモリとして代表的な１トランジスタ−１キャパシタ型ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では、図２９（ａ）に示すように、ビット線ＢＬと共通電位線（例えば、接地電位ＧＮＤ）との間に、ワード線ＷＬの電位によりオン／オフが制御されるトランジスタＭと、メモリキャパシタＣとが直列接続されてメモリセルが構成されている。このメモリセルでは、書込み動作時におけるビット線ＢＬの電位の設定に依存して異なる電荷量がキャパシタＣに蓄えられることを利用して情報の記憶を行う。読出し動作時には、キャパシタＣに保持されている信号電荷によって直接ビット線の充放電を行い、ビット線の電位変化をセンスアンプで増幅することによって、記憶情報が“１”か“０”を判別する。このため、記憶情報の読出しに際して安定動作を確保するには、十分なキャパシタ容量を持たせる必要がある。
ところが、メモリセルの微細化が進むにつれ、キャパシタ容量に使用できる面積が低下する。このため、単純なメモリセルの微細化を行うと蓄積電荷量が減少し、読出し信号の振幅が小さくなるため、読出しに際しての安定動作を確保することができなくなる。このため、世代を進めるごとに、キャパシタＣの立体化あるいはキャパシタ絶縁膜の高誘電率化など、一定の信号電荷量を確保するための工夫がなされてきた。しかし、世代毎に新規の高誘電率材料を開発する必要があり、スケーリングがますます困難になっている。
そこで、図２９（ｂ）に示すように、信号電荷を読出しトランジスタＭ１の制御電極に保持し、読出しの際に読出しトランジスタＭ１によって信号を増幅し、ビット線ＢＬに出力する、いわゆるゲインセルが注目されている（例えば、特許文献１の図１６参照）。ゲインセル構成であれば蓄積電荷が少なくても十分な読出し信号を確保することが可能であり、微細化に適している。
図２９（ｂ）は、ゲインセルの一種である２トランジスタ−１キャパシタ型メモリセルの構成例を示す回路図である。図２９（ｂ）に示すように、このメモリセルは、書込みトランジスタＭ２、読出しトランジスタＭ１及びキャパシタＣによって構成されている。書込みトランジスタＭ２は、ゲートがワード線ＷＬに接続され、ソース、ドレインの一方がビット線ＢＬに接続されている。読出しトランジスタＭ１は、ゲートが書込みトランジスタＭ２のソース、ドレインの他方に接続され、ソースがビット線ＢＬに接続され、ドレインが基準電位（例えば、接地電位ＧＮＤ）の供給線に接続されている。キャパシタＣは、一方の電極が読出しトランジスタＭ１と書込みトランジスタＭ２の接続中点に接続され、他方の電極がワード線ＷＬに接続されている。このキャパシタＣの一方の電極、及び、これに接続された読出しトランジスタＭ１と書込みトランジスタＭ２の接続中点が、メモリセルの記憶ノードＳＮをなす。
また、ワード線を書込み用と読出し用に分割し、独立で制御をして読出し動作を行う方法がある。例えば、特許文献１の図２及びその説明には、書込み用と読出し用のワード線を有する２トランジスタ−１キャパシタ型のＤＲＡＭゲインセル技術について記載されている。このゲインセル構成のメモリセルにおいては、図２９（ｃ）に示すように、ワード線が書込み用（書込みワード線ＷＷＬ）と読出し用（読出しワード線ＲＷＬ）に別々に設けられている。
特開２００１−５３１６７号公報
ところで、前記のような技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
例えば、図２９（ｂ）に示すようなメモリセルでは、書込み用と読出し用のワード線が１本に共通化されているため、読出しトランジスタＭ１と書込みトランジスタＭ２を独立して制御することができず、このため、ワード線に印加する電圧設定の自由度が低いという課題がある。以下に具体的に述べる。
図２９（ｂ）に示すようなメモリセルでは、ワード線ＷＬは、書換え時に少なくとも３段階の電位設定が必要となる。つまり、書込みトランジスタＭ２及び読出しトランジスタＭ１を常時オフ状態とする保持電圧と、読出し動作時にｐ型書込みトランジスタＭ２は常時オフで、記憶情報に応じてｎ型読出しトランジスタＭ１がオン／オフ可能な読出し時の高い電圧と、書込み動作時に記憶情報に関係なくｎ型読出しトランジスタＭ１は常時オフで、ｐ型書込みトランジスタＭ２をオンにする書込み時の低い電圧とが、ワード線ＷＬの設定電位として必要になる。
また、記憶情報と、ワード線ＷＬとキャパシタＣ間の電圧カップリングによって読出しトランジスタのオン／オフを制御するため、寄生容量だけでは不十分な場合、記憶ノードにキャパシタを形成する追加工程が必要となる。
このように、図２９（ｂ）に示すゲインセル構成のメモリセルでは、ワード線ＷＬの電位を少なくとも３段階に設定する必要があり、キャパシタＣの容量、及び書込みトランジスタＭ２、読出しトランジスタＭ１のしきい値のばらつきも考慮すると、ワード線に印加される電圧に対するトランジスタの動作マージンが小さく、誤動作する可能性が高いという課題があった。
また、図２９（ｃ）に示すようなメモリセルでは、ワード線が書込み用と読出し用に別々に設けられるため、各ワード線の設定電位は２段階でよいが、読出しワード線ＲＷＬと記憶ノードＳＮの間に接続されるキャパシタＣによって、読出し動作時のオン／オフの制御を行うため、キャパシタ容量、及びトランジスタのしきい値電圧の関係を注意深く設計する必要があり、依然として、設計マージンが小さいという課題がある。また、メモリセルアレイを構成する配線数が増加してしまうため、メモリセルアレイの面積が増加してしまうという問題もある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明による半導体記憶装置は、書込みトランジスタと読出しトランジスタとを含むメモリセルを行列状に配置したメモリセルアレイを有し、前記書込みトランジスタの制御電極は書込みワード線に接続され、前記書込みトランジスタのソースあるいはドレイン領域の一方は書込みビット線に接続され、前記書込みトランジスタのソースあるいはドレイン領域の他方は前記読出しトランジスタの制御電極に接続され、前記読出しトランジスタのソースあるいはドレイン領域の一方は読出しワード線に接続され、前記読出しトランジスタのソースあるいはドレイン領域の他方は読出しビット線に接続され、前記読出しトランジスタのソースあるいはドレイン領域の一方は隣接メモリセルと同一の読出しワード線に接続され、前記読出しトランジスタのソースあるいはドレイン領域の他方は前記隣接メモリセルと異なる読出しビット線に接続され、前記書込みトランジスタのソースあるいはドレイン領域の一方は前記隣接メモリセルと同一の書込みビット線に接続され、前記書込みトランジスタの制御電極は前記隣接メモリセルと異なる書込みワード線に接続されていることを特徴とするものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
（１）誤動作なく安定した読出しが可能となる。
（２）メモリセルアレイの面積が小さくなる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の実施の形態１におけるメモリセルの構成及び接続関係を示す等価回路図である。なお、以下の説明において、同一の添え字（ｍ，ｎ，ｘ，ｙ：自然数）のある配線、メモリセル及びトランジスタは、それぞれ接続関係を有するものとする。また、読出しトランジスタＭ１、及び書込みトランジスタＭ２のチャネル導電型がｎ型の場合について述べているが、読出しトランジスタＭ１、及び書込みトランジスタＭ２のチャネル導電型はｐ、ｎ型共に用いることができる。この場合、電圧の大小関係や電流の方向が変わることになる。
まず、図１により、本実施の形態１によるメモリセルの構成の一例を説明する。本実施の形態１によるメモリセルＭＣｍ，ｎ，ｘ，ｙは、読出しトランジスタＭ１ｍ，ｎ、及び書込みトランジスタＭ２ｘ，ｙから構成されている。書込みトランジスタＭ２ｘ，ｙは、制御電極が書込みワード線ＷＷＬｘに接続され、ドレインが書込みビット線ＷＢＬｙに接続されている。読出しトランジスタＭ１ｍ，ｎは、制御電極が書込みトランジスタＭ２ｘ，ｙのソースに接続され、ソースが読出しワード線ＲＷＬｍに接続され、ドレインが読出しビット線ＲＢＬｎに接続されている。このメモリセルＭＣｍ，ｎ，ｘ，ｙにおいて、書込みトランジスタＭ２ｘ，ｙと読出しトランジスタＭ１ｍ，ｎの接続中点が記憶ノードＳＮｍ，ｎ，ｘ，ｙとなる。
このメモリセルＭＣｍ，ｎ，ｘ，ｙでは、記憶ノードＳＮｍ，ｎ，ｘ，ｙの蓄積電荷量を変えることにより、読出しトランジスタＭ１ｍ，ｎの制御電極の電位を変化させて情報を記憶する。例えば、記憶ノードＳＮｍ，ｎ，ｘ，ｙに電荷が蓄積されておらず、読出しトランジスタＭ１ｍ，ｎがオフのときを記憶情報の“０”に、読出しトランジスタＭ１ｍ，ｎがオンする程の電荷が蓄積されているときを記憶情報の“１”に対応させる。
上記メモリセルＭＣｍ，ｎ，ｘ，ｙは、隣接するメモリセルＭＣｍ，ｎ＋１，ｘ＋１，ｙと同一の読出しワード線ＲＷＬｍ、及び書込みビット線ＷＢＬｙに接続することで、配線数の増加によるメモリセル面積の増大を抑制している。そして、隣接するメモリセルＭＣｍ，ｎ＋１，ｘ＋１，ｙと異なる読出しビット線ＲＢＬｎ、及び書込みワード線ＷＷＬｘに接続することで、正常な読出し、及び書込み動作を行うことを可能としている。
図２は、本実施の形態１による半導体記憶装置の構成の一部を示す等価回路図である。
図２に示すように、上記メモリセルＭＣｍ，ｎ，ｘ，ｙは、上記隣接メモリセルＭＣｍ，ｎ＋１，ｘ＋１，ｙとは異なる隣接メモリセルＭＣｍ−１，ｎ，ｘ−１，ｙと同一の読出しビット線ＲＢＬｎに接続されている。また、読出しビット線ＲＢＬｎは選択トランジスタＳＬを介して、読出しビット線ＲＢＬｎ＋１は選択トランジスタＳＲを介して、書込みビット線ＷＢＬｙは直接、それぞれセンスアンプＳＡに接続されている。
図３に、当該メモリセルの読出し動作時の各配線の電位関係を示す。記憶情報の“０”に係わる電位については破線で、“１”に係わる電位と“１”及び“０”共通の動作に係わる電位については実線で記載している。
読出しトランジスタＭ１は非選択時、読出しワード線ＲＷＬの電位ＶＲＷＬと読出しビット線ＲＢＬの電位ＶＲＢＬとがハイレベル、すなわち、記憶ノードＳＮに“１”が書込まれているときの電位Ｖｓｎ１から読出しトランジスタＭ１のしきい値電圧Ｖｔｈを引いた値（Ｖｓｎ１−Ｖｔｈ）と同じか、それ以上の電位で保持されている（例えば、Ｖｓｎ１）。このため、記憶ノードＳＮの電位が記憶情報“１”もしくは“０”に対応するどちらの場合においても、読出しトランジスタＭ１のソース、及びドレインに対する制御電極電位はしきい値電圧Ｖｔｈ以下であるため、読出しトランジスタＭ１はオフしている。
すなわち、次式（１）が成り立つ。
０≧Ｖｓｎ−Ｖｔｈ−ＶＲＷＬ＝（−Ｖｔｈ）ｏｒ（Ｖｓｎ０−Ｖｔｈ−Ｖｓｎ１） ・・・（１）
読出し時には、読出しビット線ＲＢＬを、Ｖｓｎ１より高い電位Ｖｐｒｅにプリチャージし、その後、読出しワード線ＲＷＬの電位をローレベル、すなわち、記憶ノードＳＮに“０”書込みがされているときの電位Ｖｓｎ０から読出しトランジスタＭ１のしきい値電圧Ｖｔｈを引いた値（Ｖｓｎ０−Ｖｔｈ）と同じか、それ以上の電位（例えば、Ｖｓｎ０）にすることで、記憶ノードＳＮの記憶情報に応じ、読出しビット線ＲＢＬの電位を変化させる。すなわち、記憶ノードＳＮの記憶情報が“１”の場合、各電極の電位関係は、次式（２）のようになるため、読出しトランジスタＭ１はオンする。
ＶＲＢＬ−ＶＲＷＬ＝Ｖｐｒｅ−Ｖｓｎ０＞Ｖｓｎ−Ｖｔｈ−ＶＲＷＬ＝Ｖｓｎ１−Ｖｔｈ−Ｖｓｎ０＞０ ・・・（２）
この結果、読出しビット線ＲＢＬにプリチャージされた電荷が読出しワード線ＲＷＬに放電され、その電位が下がる。
一方、記憶ノードＳＮの記憶情報が“０”の場合、各電極の電位関係は、次式（３）となるため、読出しトランジスタＭ１はオフのままである。
ＶＲＢＬ−ＶＲＷＬ＝Ｖｐｒｅ−Ｖｓｎ０＞０＞Ｖｓｎ０−Ｖｔｈ−ＶＲＷＬ＝−Ｖｔｈ ・・・（３）
このため、読出しビット線ＲＢＬにプリチャージされた電荷の移動はなく、プリチャージされた電位を維持する。
上記の読出し動作は、同一の読出しワード線ＲＷＬｍに接続されているメモリセルＭＣｍ，ｎ，ｘ，ｙとＭＣｍ，ｎ＋１，ｘ＋１，ｙとで同時に行われる。
なお、上記読出し動作において、読出しワード線ＲＷＬ及び読出しビット線ＲＢＬの電位を非選択時からプリチャージ電位Ｖｐｒｅにしておいてもよい。この場合は、読出しビット線ＲＢＬの電位をＶｓｎ１からＶｐｒｅへ昇圧する必要がなくなる。
本実施の形態におけるメモリセルＭＣを構成する読出しトランジスタＭ１は、読出しワード線ＲＷＬ、読出しビット線ＲＢＬ及び記憶ノードＳＮの電位関係によってオン／オフが決定されるため、上記読出し動作における記憶情報“１”の読出し動作で読出しビット線ＲＢＬの電位が下がった場合、同一の読出しビット線ＲＢＬに接続されているメモリセルＭＣにも影響を与える。
例えば、図２において、同一の読出しビット線ＲＢＬｎに接続されている読出しトランジスタＭ１ｍ，ｎ及び読出しトランジスタＭ１ｍ−１，ｎの記憶情報が“１”であるとする。読出し動作で読出しワード線ＲＷＬｍの電位がハイレベルからローレベルに変化すると、読出しトランジスタＭ１ｍ，ｎはオンするため、読出しビット線ＲＢＬｎの電位はプリチャージ電位Ｖｐｒｅから下がりはじめる。この時、読出しビット線ＲＢＬｎの電位が読出しトランジスタＭ１ｍ−１，ｎの制御電極の電位Ｖｓｎ１からしきい値電圧Ｖｔｈを引いた電位より下回ると、次式（４）の電位関係となり読出しトランジスタ（Ｍ１ｍ−１，ｎ）はオンする。
ＶＲＷＬ−ＶＲＢＬ＝Ｖｓｎ１−ＶＲＢＬ＞Ｖｓｎ１−Ｖｔｈ−ＶＲＢＬ＞０ ・・・（４）
その後、読出しビット線ＲＢＬｎは、読出しワード線ＲＷＬのハイレベル電位とローレベル電位の中間電位Ｖ１／２まで下がり、以降読出しワード線ＲＷＬｍをハイレベルに変化させるまで、ＲＷＬｍ−１からＲＷＬｍの方向に電流が流れ続ける。また、上記式（４）の電位関係になった場合、読出しトランジスタＭ１ｍ−１，ｎのみならず、同一の読出しビット線ＲＢＬｎに接続されている、記憶情報が“１”の読出しトランジスタＭ１全てから電流が流れ込むことになる。したがって、過度の電流集中を防ぎ、読出しトランジスタＭ１ｍ，ｎが破壊されるのを防ぐため、読出し動作は上記式（４）の電位関係になる前までに終了することが好ましい。
次に、上記読出し動作で得られた読出しビット線ＲＢＬの電位をセンスアンプに入力する。この時、プリチャージ電位ＶｐｒｅとＶ１／２の間に設定した参照電位Ｖｒｅｆとの大小関係をセンスアンプＳＡで検出し、記憶情報として判別する。
図４に、メモリセルＭＣへの書込み及び書換え動作時の各配線の電位関係を示す。記憶情報の“０”に係わる電位については破線で、“１”に係わる電位と“１”及び“０”共通の動作に係わる電位については実線で記載している。
書込みトランジスタＭ２は非選択時、書込みビット線ＷＢＬの電位ＶＷＢＬが記憶ノードＳＮに“０”書込みがされているときの電位Ｖｓｎ０から“１”書込みがされているときの電位Ｖｓｎ１の間の電位で保持されており（例えば、Ｖｓｎ０）、書込みワード線ＷＷＬの電位ＶＷＷＬがローレベル、すなわち、記憶ノードＳＮに“０”書込みがされているときの電位Ｖｓｎ０に書込みトランジスタＭ２のしきい値電圧ＶｔｈＷを足した値（Ｖｓｎ０＋ＶｔｈＷ）と同じか、それ以下の電位で保持されている（例えば、Ｖｓｎ０）。このため、記憶ノードＳＮの電位が記憶情報“１”もしくは“０”に対応するどちらの場合においても、書込みトランジスタＭ２のソース及びドレインに対する制御電極電位はしきい値電圧ＶｔｈＷ以下であるため、書込みトランジスタＭ２はオフしている。したがって、次式（５）が成り立つ。
Ｖｓｎ１≧ＶＷＢＬ≧Ｖｓｎ０≧ＶＷＷＬ−ＶｔｈＷ ・・・（５）
書込み及び書換え動作時には、書込みビット線ＷＢＬの電位を書込む情報に応じた電位に設定し、その後、書込みワード線ＷＷＬの電位をハイレベル、すなわち、記憶ノードＳＮに“１”書込みがされているときの電位Ｖｓｎ１に書込みトランジスタのしきい値電圧ＶｔｈＷを足した値（Ｖｓｎ１＋ＶｔｈＷ）と同じか、それ以上の電位にすることで、記憶ノードＳＮの記憶情報に関係なく、書込みトランジスタＭ２をオンさせる。この時、次式（６）のようになる。
ＶＷＷＬ−ＶｔｈＷ≧Ｖｓｎ１≧ＶＷＢＬ ・・・（６）
この時、あらかじめ書込みビット線ＷＢＬに設定された電位により、記憶ノードＳＮの電位が変化する。この後、書込みワード線ＷＷＬの電位をローレベルにすることで、書込み及び書換え動作は終了し、記憶情報が保持される。
図５及び図６に、本実施の形態の図２における読出しワード線ＲＷＬｍに接続されているメモリセルＭＣｍ，ｎ，ｘ，ｙ及びメモリセルＭＣｍ，ｎ＋１，ｘ＋１，ｙの再書込み動作を示す。図５は、１回の読出し動作で２個のメモリセルの再書込みを行う第１の動作モード、図６は１回の読出し動作で１個のメモリセルの再書込みを行う第２の動作モードにおける各配線の電位関係及びタイミングを示す。なお、煩雑さを避けるため、各電位の大きさを記載していないが、図３、図４の該当する電位と同様とする。
第１の動作モードにおいては、１回の読出し動作で２個のメモリセルの再書込みを行うため、読出しワード線毎の再書込み時間を短くすることが可能である。しかし、読出しワード線の電位をローレベルにした状態で２個のメモリセルの再書込みを行うため、上記式（４）の電位関係となり、読出しワード線間を電流が流れる時間が長くなる可能性がある。
第２の動作モードにおいては、１回の読出し動作で１個のメモリセルの再書込みを行うため、読出しワード線をローレベルに保持する時間を短くすることができ、上記式（４）の電位関係になった際に読出しワード線間を流れる消費電流を低減することが可能である。
上記読出し及び書換え動作において、読出しワード線ＲＷＬ、読出しビット線ＲＢＬ、書込みワード線ＷＷＬ、書込みビット線ＷＢＬは独立に存在するため、各電位は任意に設定することが出来る。このため、トランジスタのしきい値電圧のばらつきがあった場合でも、十分な動作マージンを確保することが出来る。
また、本実施の形態のメモリセルは２トランジスタ型の構成であり、隣接するメモリセルと同一の読出しワード線及び書込みビット線に接続することによって面積の小さいメモリセルアレイが得られる。
本実施の形態に用いられる読出しトランジスタＭ１は、記憶ノードである制御電極に蓄積される電荷量によって、チャネルのコンダクタンスを制御できる構造であればよく、また書込みトランジスタＭ２は記憶ノードの電荷量を制御できるスイッチング特性を有すればよい。
（実施の形態２）
本実施の形態２によるメモリセルＭＣにおいて、書込みトランジスタＭ２、読出しトランジスタＭ１及び配線の接続関係は基本的に前記実施の形態１と同様である。しかし、読出しトランジスタＭ１のドレインと読出しビット線ＲＢＬ間のコンタクトをショットキー接続とすることで、前記実施の形態１の式（４）の電位関係となった場合における、読出しワード線ＲＷＬ間を電流が流れるのを防ぐ効果を得る。
図７および図８に、本実施の形態２におけるメモリセルＭＣと配線の接続関係を表す等価回路を示す。ＳＤはショットキー接続によるショットキーダイオードである。
また、図９に、本実施の形態２におけるメモリセルＭＣの読出し動作を示す。読出し動作の原理は基本的に前記実施の形態１と同様であるが、上記ショットキー接続を行った場合、読出しビット線ＲＢＬの電位が下がった場合においても、同一の読出しビット線ＲＢＬに接続されている記憶情報が“１”の読出しトランジスタＭ１から電流が流れることがないため、読出しビット線ＲＢＬはローレベル電位Ｖｓｎ０まで電位が下がる。
上記読出し動作で読出しビット線ＲＢＬｎ及び読出しビット線ＲＢＬｎ＋１に読み出された電位を、選択トランジスタＳＬ，ＳＲの制御により、順にセンスアンプＳＡに入力する。この時、プリチャージ電位ＶｐｒｅとＶｓｎ０の間に設定した参照電位Ｖｒｅｆとの大小関係をセンスアンプＳＡで検出し、記憶情報として判別する。選択トランジスタＳＲがオンし、センスアンプＳＡによって読出しトランジスタＭ１ｍ，ｎ＋１の記憶ノードに記憶されていた情報に対応する電位が書込みビット線ＷＢＬｙにラッチされた後、読出しワード線ＲＷＬｍの電位を保持電位に戻すことで、読出しワード線ＲＷＬｍの読出し動作を終了する。
本実施の形態２の読出し動作は、書込みワード線ＷＷＬの電位を変動させず、書込みトランジスタＭ２はオフのままで行うことが出来るため、記憶情報を非破壊で読み出すことが出来る。
書込み動作は前記実施の形態１と等しく、図４のようになる。
図１０及び図１１に、本実施の形態２の図８における読出しワード線ＲＷＬｍに接続されているメモリセルＭＣｍ，ｎ，ｘ，ｙ及びＭＣｍ，ｎ＋１，ｘ＋１，ｙの再書込み動作を示す。図１０は、１回の読出し動作で２個のメモリセルの再書込みを行う第１の動作モード、図１１は１回の読出し動作で１個のメモリセルの再書込みを行う第２の動作モードにおける各配線の電位関係及びタイミングを示す。なお、煩雑さを避けるため、各電位の大きさを記載していないが、図９、図４の該当する電位と同様とする。
（実施の形態３）
本実施の形態３は、前記実施の形態２において、隣接メモリセルと同一の拡散層を読出しトランジスタＭ１のドレイン領域とし、読出しビット線ＲＢＬとショットキー接続される場合の構成である。また、書込みトランジスタＭ２に、薄膜トランジスタを用いる。隣接メモリセルの読出しトランジスタＭ１とドレイン領域を同一にすることで、メモリセルの面積を縮小する効果がある。
図１２は、本実施の形態３によるメモリセルアレイの一部を示す等価回路図である。メモリセルの構成は図７と同様である。
図１３及び図１４に、本実施の形態３のメモリセルアレイを構成するメモリセルとメモリセルアレイの構造を示す。図１３（ａ）は、メモリセルの上面図、図１３（ｂ）及び図１３（ｃ）は図１３（ａ）のメモリセルのＡ−Ａ’及びＢ−Ｂ’切断面における断面図である。図１４はメモリセルアレイの上面図である。なお、見やすさのため、図１３、図１４では或る領域の輪郭の重なる部分を一部ずらして記述している。また、上記上面図及び断面図は、当該半導体記憶装置の主要部分の配置関係を示すもので、各積層の状態を正確に示す上面図ではない。
本実施の形態３において示す上面図及び断面図は、読出しワード線ＲＷＬに読出しトランジスタＭ１のソースを用いた拡散層配線としている。しかし、配線抵抗が無視できない場合、配線間のスペースをとる必要から面積が増大するが、読出しトランジスタＭ１のソースにコンタクトをとり、メタル配線を接続することも可能である。
本実施の形態のメモリセル構造は、基本的には薄膜トランジスタを用いた書込みトランジスタＭ２と、読出しトランジスタＭ１とを一体化させた構造である。
書込み用トランジスタＭ２は薄膜トランジスタである。この薄膜トランジスタのチャネル３は不純物濃度が低いが、その両端（書込みトランジスタのソース領域１と書込みトランジスタのドレイン領域２）にはｎ型の不純物が注入されている。その一端（書込みトランジスタのソース領域１）はチャネル３以外に電気伝導経路が存在せず、電荷蓄積部の役割を果たす。この端部（書込みトランジスタのソース領域１）の部分は図７に示した等価回路図のＳＮ（１ａ）の部位に対応する。他方、他端（書込みトランジスタのドレイン領域２）は書込みビット線ＷＢＬに接続されている。また、書込み用トランジスタＭ２の制御電極５は、書込みワード線ＷＷＬに接続されている。この書込みトランジスタのドレイン領域２及び書込み用トランジスタＭ２の制御電極５の部分は、図７に示した等価回路図の部位２ａ及び部位５ａに対応する。上記電荷蓄積部（書込みトランジスタのソース領域１）は読出しトランジスタＭ１の制御電極を兼ねており、蓄積されている電荷量に応じて読出しトランジスタのソース領域７と読出しトランジスタのドレイン領域８の間を流れる電流を変化させる。読出しトランジスタのソース領域７と読出しトランジスタのドレイン領域８は、ｐ型シリコン基板中に設けた高不純物濃度ｎ型領域である。
本実施の形態及び以下の実施の形態では、便宜上ソースやドレインという呼び方を用いているが、電位関係が逆になる場合もあるため、逆の呼び方も可能である。また、工程簡略化のため拡散層構造を最も簡単な構造としたが、短チャネル効果に強い、より複雑な構造を採ってもよい。さらに、キャリアを電子としているが、キャリアは正孔でも構わない。キャリアが正孔の場合、電圧の大小関係や電流の方向が変わることになる。
次に、本実施の形態３による半導体記憶装置の製造工程を説明する。図１５から図１７は、本実施の形態３のメモリセルアレイを製造する際の各工程における、配線との接続関係を示す基本の２つのメモリセル分の上面図及び断面図である。図１５から図１７において、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’切断面における断面図である。
なお、前記上面図は、煩雑さを避けるため、当該工程における主要部位の位置のみを示すもので、正確な上面図には相当しない。また、各断面図は、半導体装置の活性領域を形成する半導体層より上部の構成を例示する。この半導体層は、半導体基板あるいはＳＯＩ基板上に配置されるが、各図面でこの基板部分は、図面の簡略化の為、省略されている。
まず、ｐ型シリコン基板６に、不純物イオン打ち込み及びアニールを行って、ｎウエル及びｐウエルの通例の３重ウエル構造を作製する。
また、図１５（ａ）の上面図に示すマスクパターン１０を用いて、絶縁体で埋め込まれた通例の素子分離用の溝（素子分離領域１１）を作製する。すなわち、前記マスクパターン１０の間の領域に素子分離領域１１が形成されることになる。また、多数の素子を形成する場合、このマスクパターン１０が多数個、配列されることになる。
前記基板表面の犠牲酸化後、レジストをマスクにしてしきい値電圧調整用の不純物イオンの打ち込みを行う。洗浄後シリコン表面を酸化して、５ｎｍの厚さの周辺回路用ゲート絶縁膜を形成する。次に、ロジック回路向けのトランジスタ部分が開口するレジストパターンを、マスク領域として、ＳｉＯ２膜のエッチングを行う。
そして、前記レジスト膜を除去した後、シリコン表面を３ｎｍの厚さに酸化してロジック回路用のゲート絶縁膜を形成する。当該ゲート絶縁膜の表面を窒化してゲート絶縁膜の誘電率を上げた後、ゲート電極用の多結晶シリコンを堆積し、レジストをマスクにして多結晶シリコン中に不純物を打ち込む。この時、書込みトランジスタのチャネルとなる領域には不純物を注入しないようにマスクをかける。
さらに、図１６（ａ）に示すように、レジストパターンをマスクにして多結晶シリコンを加工し、ゲート電極（書込みトランジスタのソース領域１）、書込みトランジスタのドレイン領域２、及び書込みトランジスタのチャネル３を形成する。この時、メモリセル内の繰り返しパターンでは、ゲート電極間の距離をほぼ等間隔にすることにより、位相シフト露光のような超解像技術を用いることを可能としている。
この後、書込みトランジスタのゲート絶縁膜４、及び書込みトランジスタの制御電極５の多結晶シリコンを堆積し、図１７に示す通り、レジストパターンをマスクに多結晶シリコンを加工する。この後、周辺回路用の高耐圧トランジスタ用のインプラを行う際に、読出しビット線とのコンタクト領域に不純物を注入し、不純物濃度の低いｎ型の拡散領域とする。
さらに、図１７（ａ）に示すように、レジストパターン１３とゲート電極をマスクにして不純物注入を行い、読出しトランジスタのソース領域７、読出しトランジスタのドレイン領域８を形成する。この時、読出しビット線に接続されるコンタクト領域（読出しビット線コンタクトＣＴＲＢＬ）はレジストパターン１３で覆われるため、不純物濃度は低い。また、上記コンタクト領域に、高耐圧トランジスタ用の不純物注入を行わず、別途不純物注入を行い、不純物濃度を調整してもよい。
この不純物打ち込みの前後に、斜めに拡散層とは異なる極性の不純物打ち込みを行って、ゲート電極端のウエル濃度を上げて短チャネル効果を抑制する工程を行ってもよい。ここで、拡散層抵抗の低減の為、シリサイド化プロセスを行う。例えばチタンシリサイドやコバルトシリサイドを形成する。
この後、ＳｉＯ２膜堆積後平坦化を行い、コンタクト工程、配線工程を行う。その際、読み出しトランジスタのドレイン領域８側の、読出しビット線コンタクトＣＴＲＢＬは不純物濃度が低く、ショットキー接合となる。
次に、本実施の形態のメモリアレイにおける動作について説明する。例えば、図１２に示す等価回路において、メモリセルＭＣｍ，ｎ，ｘ，ｙの記憶情報を読み出す場合、読出しビット線ＲＢＬｎ，ＲＢＬｎ＋１をプリチャージし、読出しワード線ＲＷＬｍの電位をローレベルに変化する。この結果、メモリセルＭＣｍ，ｎ，ｘ，ｙの記憶情報に応じた電位が読出しビット線ＲＢＬｎに得られる。ここで、本実施の形態のメモリセルにおいて、読出しトランジスタＭ１ｍ，ｎのドレインは読出しトランジスタＭ１ｍ−１，ｎのドレインと共通であり、読出しビット線ＲＢＬｎに接続されているため、読出しビット線ＲＢＬｎが前記式（４）の電位関係を満たす電位まで下がると、読出しトランジスタＭ１ｍ−１，ｎはオンする。その後、前記図３と同様に、読出しビット線ＲＢＬｎの電位はＶｓｎ１とＶｓｎ０の中間の電位Ｖ１／２まで下がり、読出しワード線ＲＷＬｍの電位をハイレベルに戻すまで、読出しワード線ＲＷＬｍ−１から読出しワード線ＲＷＬｍの方向に電流が流れ続ける。このため、センスアンプＳＡの参照電位Ｖｒｅｆは、読出しビット線ＲＢＬｎのプリチャージ電位Ｖｐｒｅと保持電位Ｖｓｎ１の間に設定し、読出しビット線の電位が前記式（４）に示す電位に下がる前に読出し動作を終了するのが好ましい。
この後、読出しワード線ＲＷＬｍの電位をハイレベルに変化することによって読出し動作は終了する。
書込み動作は、前記実施の形態１と等しく、図４のようになる。
上記に示した通り、本実施の形態３の図１２における読出しワード線ＲＷＬｍに接続されているメモリセルＭＣｍ，ｎ，ｘ，ｙ、及びメモリセルＭＣｍ，ｎ＋１，ｘ＋１，ｙの再書込み動作は、前記実施の形態１の動作と等しく、図５、図６のようになる。
本実施の形態３に用いられる書込み用の薄膜トランジスタは、特に、図１２のメモリセルアレイ構成に限って用いられるわけではなく、前記実施の形態１、及び前記実施の形態２に示されるメモリセルに適用してもよい。また、書込みトランジスタＭ２及び読出しトランジスタＭ１は、特に特別な特性を持つわけではなく、配線の電位のみで読出し、書込み動作を行うことができるため、使用するトランジスタは上記薄膜トランジスタに限ったものではなく、一般的な製造工程で形成されるトランジスタを用いることができる。
（実施の形態４）
本実施の形態４は、前記実施の形態３において、書込みトランジスタＭ２に、チャネルの膜厚を５ｎｍ程度以下にし、オフリーク電流を低減する、極薄チャネルＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を用い、読出しトランジスタ上に立体的に形成した場合の構成である。このため、メモリセルアレイの構成は前記実施の形態３と同様に図１２のようになるが、メモリセル面積を縮小することができる。
図１８、図１９は本実施の形態４のメモリセルアレイを構成するメモリセル、及びメモリセルアレイの構造を示す。図１８（ａ）はメモリセルの上面図、図１８（ｂ）はメモリセルの断面図であり、図１９はメモリセルアレイの上面図である。なお、見やすさのため、図１８、図１９では、或る領域の輪郭の重なる部分を一部ずらして記述している。また、上記上面図は、当該半導体記憶装置の主要部分の配置関係を示すもので、各積層の状態を正確に示す上面図ではない。
本実施の形態４において示す上面図及び断面図は、読出しワード線ＲＷＬに読出しトランジスタＭ１のソースを用いた拡散層配線としており、また、書込みビット線ＷＢＬに書込みトランジスタＭ２のドレインを用いたポリシリコン配線としている。しかし、配線抵抗が無視できない場合、配線間のスペースをとる必要から面積が増大するが、読出しトランジスタＭ１のソース、もしくは書込みトランジスタＭ２のドレインにコンタクトをとり、メタル配線を接続することも可能である。
本実施の形態４のメモリセル構造は、基本的には情報を書き込む極薄チャネルＴＦＴを用いた書込みトランジスタＭ２と、書き込まれた情報を読み出す読出しトランジスタＭ１とを一体化させた構造であり、読出しトランジスタＭ１上に書込みトランジスタＭ２を立体的に構成させる。
書込み用トランジスタＭ２は極薄シリコンチャネルの薄膜トランジスタである。この薄膜トランジスタのチャネル３は不純物濃度が低く、実質的にイントリンシックであるが、その両端（書込みトランジスタのソース領域１、書込みトランジスタのドレイン領域２）はｎ型の不純物が導入された多結晶シリコンに接続されている。その一端（書込みトランジスタのソース領域１）はチャネル３以外に電気伝導経路が存在せず、電荷蓄積部の役割を果たす。この端部（書込みトランジスタのソース領域１）の部分は、図７に示した等価回路図の（１ａ）の部位に対応する。他方、他端（書込みトランジスタのドレイン領域２）は書込みビット線ＷＢＬに接続されている。また、書込みトランジスタＭ２の制御電極５は、書込みワード線ＷＷＬに接続されている。この書込みトランジスタのドレイン領域２及び書込みトランジスタの制御電極５の部分は、図７に示した等価回路図の（２ａ）及び（５ａ）の部位に対応する。上記電荷蓄積部（書込みトランジスタのソース領域１）は読出しトランジスタＭ１の制御電極を兼ねており、蓄積されている電荷量に応じて読出しトランジスタのソース領域７と読出しトランジスタのドレイン領域８との間を流れる電流を変化させる。読出しトランジスタのソース領域７、読出しトランジスタのドレイン領域８は、ｐ型シリコン基板中に設けた高不純物濃度ｎ型領域である。
書込みトランジスタＭ２のチャネル部の厚さは非常に薄いため、オフ時のリーク電流を通常のトランジスタに比べて極端に小さくすることができる。通常のトランジスタのオフ時のリーク電流が、１０のマイナス１０乗から１５乗アンペア程度であるのに対して、本実施の形態のようにチャネルが５ｎｍ程度以下の薄膜トランジスタでは、膜厚方向の量子力学的な閉じ込め効果のため、リーク電流を１０のマイナス１９乗程度にすることも可能である。
次に、本実施の形態４による半導体記憶装置の製造工程を説明する。図２０から図２４に、本実施の形態４のメモリセルアレイを製造する際の各工程での、配線との接続関係を示す基本の２つのメモリセル分の上面図及び断面図を示す。図２０から図２４において、（ａ）が上面図、（ｂ）が断面図である。（ａ）及び（ｂ）の図では、（ａ）のＡ−Ａ’切断面における断面図が（ｂ）に対応する。また、各断面図は、半導体記憶装置の活性領域を形成する半導体層より上部の構成を例示する。この半導体層は、半導体基板あるいはＳＯＩ基板上に配置されるが、各図面でこの基板部分は、図面の簡略化の為、省略されている。
まず、前記実施の形態３と同様の製造工程によって、ウエル、素子分離領域、周辺回路用ゲート絶縁膜、及びロジック回路向けゲート絶縁膜の順に形成し、ゲート電極用の多結晶シリコンを堆積後、レジストをマスクに多結晶シリコン中に不純物を打ち込む。さらに、Ｗ膜とＳｉＯ２膜を堆積し、図２１（ａ）に示すように、レジストパターンをマスクにゲート電極（書込みトランジスタのソース領域１）を形成する。この時、メモリセル内の繰り返しパターンでは、ゲート電極間の距離をほぼ等間隔にすることにより、位相シフト露光のような超解像技術を用いることを可能としている。この後、周辺回路用の高耐圧トランジスタ用のインプラを行う際に、読出しビット線とのコンタクト領域に不純物を注入し、不純物濃度の低いｎ型の拡散領域とする。
ここで、図２１に示すように、レジストパターン１３とゲート電極をマスクにして読出しトランジスタのソース領域７、読出しトランジスタのドレイン領域８を形成する。この時、読出しビット線に接続されるコンタクト領域（読出しビット線コンタクトＣＴＲＢＬ）は、レジストパターン１３で覆われるため、不純物濃度は低い。また、上記コンタクト領域に、高耐圧トランジスタ用の不純物注入を行わず、別途不純物注入を行い、不純物濃度を調整してもよい。
この不純物打ち込みの前後に、斜めに拡散層とは異なる極性の不純物打ち込みを行って、ゲート電極端のウエル濃度を上げて短チャネル効果を抑制する工程を行ってもよい。ここで、拡散層抵抗の低減の為、シリサイド化プロセスを行う。例えばチタンシリサイドやコバルトシリサイドを形成する。
続いて、ＳｉＯ２膜（層間ＳｉＯ２１２）を堆積し、さらにｎ型多結晶シリコン膜を堆積する。この後、図２２に示すように、レジストをマスクにして書込みトランジスタのドレイン領域２の多結晶シリコン膜とＳｉＯ２膜（層間ＳｉＯ２１２）を貫通し、電荷蓄積領域（書込みトランジスタのソース領域１）に達する孔を形成する。
さらに図２３に示すように、厚さが５ｎｍ以下のアモルファスシリコン（チャネル３）及び書込みトランジスタのゲート絶縁膜４として、厚さ１０ｎｍのＳｉＯ２膜を堆積し、アニールを行ってアモルファスシリコンを結晶化する。この後ｎ型多結晶シリコン膜（書込みトランジスタの制御電極５）を堆積し、レジストをマスクにして多結晶シリコン膜（書込みトランジスタの制御電極５）、書込みトランジスタのゲート絶縁膜４、多結晶シリコン膜（書込みトランジスタのドレイン領域２）をエッチングする。
さらに、図２４に示すように、レジストをマスクにして多結晶シリコン膜（書込みトランジスタの制御電極５）をエッチングすることによって、書込みトランジスタの制御電極５を形成する。この後、ＳｉＯ２膜堆積後平坦化を行い、コンタクト工程、配線工程を行う。その際、読み出しトランジスタのドレイン領域８側の、読出しビット線コンタクトＣＴＲＢＬは不純物濃度が低く、ショットキー接合となる。
次に、本実施の形態４のメモリアレイにおける動作について説明する。基本的な読出し、及び書込み動作は前記実施の形態３と同様であり、図３、図４のようになるが、本実施の形態４において、書込みトランジスタＭ２は、チャネル領域が極めて薄膜であることから、極めて低リーク電流を確保できるため、図５及び図６に示す記憶情報の再書込みの周期を長く設定することが可能である。この結果ビット線の充放電の回数を減らすことができ、メモリセルの消費電力を削減することができる。
本実施の形態４に用いられる書込み用の極薄チャネルの薄膜トランジスタは、特に図１２のメモリアレイ構成に限って用いられるわけではなく、前記実施の形態１、及び前記実施の形態２に示されるメモリセルに適用してもよい。
（実施の形態５）
図２５は、本発明における実施の形態５の等価回路図を示す。図２５において、メモリアレイ構成は前記実施の形態３と同様の構成であるが、センスアンプＳＡの参照電圧のとり方が異なり、結果動作が異なる。本実施の形態５では、同一の読出しワード線ＲＷＬ、及び書込みビット線ＷＢＬに接続されたメモリセルＭＣを基本単位とし、２つのセルに対となる情報を記憶させ、読出し動作時に他方の読出しビット線を参照電位とする、いわゆるツインセルの構成となっている。
図２６、図２７には、メモリセルＭＣｍ，ｎ，ｘ，ｙ及びメモリセルＭＣｍ，ｎ＋１，ｘ＋１，ｙの記憶情報が、それぞれ“１”及び“０”の場合の動作を実線で、“０”及び“１”の場合の動作を破線で示す。
また、図２８には、メモリセルＭＣｍ，ｎ，ｘ，ｙ及びメモリセルＭＣｍ，ｎ＋１，ｘ＋１，ｙの再書込み動作を示す。
２つのメモリセルで１つの情報を記憶するため、メモリセル面積は２倍になるが、センスアンプでの参照電位との電位差を十分大きくとることができ、読出しの誤動作を抑制できるため、メモリセルの低電圧動作に適している。
本実施の形態５のツインセル構成は、前記実施の形態３のメモリアレイ構成に対して行っているが、前記実施の形態１及び２に示したメモリアレイ構成に対して行っても良い。
したがって、前記実施の形態１〜５による２トランジスタ型のゲインセル構成のメモリ（半導体記憶装置）によれば、誤動作なく安定した読出しが可能となり、トランジスタのしきい値電圧の設計自由度が高くなる。また、メモリセルを、隣接するメモリセルと同一の読出しワード線、及び書込みビット線に接続することにより、配線数の増加によるメモリセルアレイ面積の増大を抑えることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、ＤＲＡＭなどの半導体記憶装置について適用可能である。
本発明の実施の形態１における半導体記憶装置を構成するメモリセルと配線の接続関係を示す等価回路図である。 本発明の実施の形態１における半導体記憶装置の一部を示す等価回路図である。 本発明の実施の形態１，３，４における半導体記憶素子の読出し動作時の信号波形を示すタイミングチャートである。 本発明の実施の形態１〜４における半導体記憶素子の書込み及び書換え動作時の信号波形を示すタイミングチャートである。 本発明の実施の形態１，３，４における半導体記憶装置の第１の動作モードにおける再書込み動作時の信号波形を示すタイミングチャートである。 本発明の実施の形態１，３，４における半導体記憶装置の第２の動作モードにおける再書込み動作時の信号波形を示すタイミングチャートである。 本発明の実施の形態２〜５における半導体記憶装置を構成するメモリセルと配線の接続関係を示す等価回路図である。 本発明の実施の形態２における半導体記憶装置の一部を示す等価回路図である。 本発明の実施の形態２における半導体記憶素子の読出し動作時の信号波形を示すタイミングチャートである。 本発明の実施の形態２による半導体記憶装置の第１の動作モードにおける再書込み動作時の信号波形を示すタイミングチャートである。 本発明の実施の形態２による半導体記憶装置の第２の動作モードにおける再書込み動作時の信号波形を示すタイミングチャートである。 本発明の実施の形態３，４における半導体記憶装置の一部を示す等価回路図である。 （ａ）は本発明の実施の形態３における半導体記憶装置の一部を示す上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’切断面における断面図である。 本発明の実施の形態３における半導体記憶装置のメモリセルアレイの構成を示す上面図である。 （ａ）は本発明の実施の形態３における半導体記憶装置の製造方法を説明する為の上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’切断面における断面図である。 （ａ）は本発明の実施の形態３における半導体記憶装置の製造方法を説明する為の上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’切断面における断面図である。 （ａ）は本発明の実施の形態３における半導体記憶装置の製造方法を説明する為の上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’切断面における断面図である。 （ａ）は本発明の実施の形態４における半導体記憶装置の一部を示す上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図である。 本発明の実施の形態４における半導体記憶装置のメモリセルアレイの構成を示す上面図である。 （ａ）は本発明の実施の形態４における半導体記憶装置の製造方法を説明する為の上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図である。 （ａ）は本発明の実施の形態４における半導体記憶装置の製造方法を説明する為の上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図である。 （ａ）は本発明の実施の形態４における半導体記憶装置の製造方法を説明する為の上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図である。 （ａ）は本発明の実施の形態４における半導体記憶装置の製造方法を説明する為の上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図である。 （ａ）は本発明の実施の形態４における半導体記憶装置の製造方法を説明する為の上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図である。 本発明の実施の形態５における半導体記憶装置の一部を示す等価回路図である。 本発明の実施の形態５における半導体記憶素子の読出し動作時の信号波形を示すタイミングチャートである。 本発明の実施の形態５における半導体記憶素子の書込み及び書換え動作時の信号波形を示すタイミングチャートである。 本発明の実施の形態５による半導体記憶装置における再書込み動作時の信号波形を示すタイミングチャートである。 本発明の前提として検討したＤＲＡＭのメモリセルを示す等価回路図である。
符号の説明
１ 書込みトランジスタのソース領域
２ 書込みトランジスタのドレイン領域
３ チャネル
４ 書込みトランジスタのゲート絶縁膜
５ 書込みトランジスタの制御電極
６ 基板
７ 読出しトランジスタのソース領域
８ 読出しトランジスタのドレイン領域
９ 読出しトランジスタのゲート絶縁膜
１０ マスクパターン
１１ 素子分離領域
１２ 層間ＳｉＯ２
１３ レジストパターン
ＢＬ ビット線
ＳＬ，ＳＲ 選択トランジスタ
ＷＬ ワード線
Ｍ トランジスタ
Ｃ キャパシタ
ＭＣ メモリセル
Ｍ１ 読出しトランジスタ
Ｍ２ 書込みトランジスタ
ＧＮＤ 接地電位
ＳＮ 記憶ノード
ＷＷＬ 書込みワード線
ＷＢＬ 書込みビット線
ＲＷＬ 読出しワード線
ＲＢＬ 読出しビット線
ＶＲＷＬ 読出しワード線電位
ＶＲＢＬ 読出しビット線電位
ＶＳＮ１ 記憶ノードに“１”が書込まれている際の電位
ＶＳＮ０ 記憶ノードに“０”が書込まれている際の電位
ＶＳＮ 記憶ノードの電位
Ｖｔｈ 読出しトランジスタのしきい値電圧
Ｖｐｒｅ 読出しビット線のプリチャージ電位
Ｖｒｅｆ センスアンプの参照電位
ＳＡ センスアンプ
Ｖ１／２ 読出しワード線のハイレベル電位とローレベル電位の中間電位
ＶｔｈＷ 書込みトランジスタのしきい値電圧
ＣＴＲＢＬ 読出しビット線コンタクト
ＣＴＲＷＬ 読出しワード線コンタクト
ＣＴＷＷＬ 書込みワード線コンタクト
ＳＤ ショットキーダイオード

Claims (11)

  1. 複数のメモリセルを行列状に配置したメモリセルアレイを有する半導体記憶装置であって、
    前記複数のメモリセルは、互いに隣接した２つのメモリセルから成る複数のメモリセル対から構成され、
    前記複数のメモリセル対の夫々は、第１書込みトランジスタと第１読出しトランジスタと第２書込みトランジスタと第２読出しトランジスタとを有し、
    前記第１読出しトランジスタと前記第１書込みトランジスタは第１メモリセルを構成し、前記第２読出しトランジスタと前記第２書込みトランジスタは第２メモリセルを構成し、
    前記第１読出しトランジスタの制御電極が前記第１書込みトランジスタのソースあるいはドレインの一方に接続され、
    前記第２読出しトランジスタの制御電極が前記第２書込みトランジスタのソースあるいはドレインの一方に接続され、
    前記第１読出しトランジスタのソースあるいはドレインの一方、及び前記第２読出しトランジスタのソースあるいはドレインの一方が、同一の読出しワード線に接続され、
    前記第１書込みトランジスタのソースあるいはドレインの他方、及び前記第２書込みトランジスタのソースあるいはドレインの他方が、同一の書込みビット線に接続され、
    前記第１読出しトランジスタのソースあるいはドレインの他方が、第１読出しビット線に接続され、
    前記第２読出しトランジスタのソースあるいはドレインの他方が、前記第１読出しビット線とは異なる第２読出しビット線に接続され、
    前記第１書込みトランジスタの制御電極が、第１書込みワード線に接続され、
    前記第２書込みトランジスタの制御電極が、前記第１書込みワード線とは異なる第２書込みワード線に接続され、
    前記第１及び第２書込みトランジスタの夫々は、前記ソースと前記ドレイン間を接続するチャネル領域がシリコン薄膜で形成されている薄膜トランジスタであり、
    前記薄膜トランジスタのソースとドレイン間を流れる電流が、基板に対して垂直な方向に流れることを特徴とする半導体記憶装置。
  2. 請求項１記載の半導体記憶装置において、
    ラッチ機能を備えたセンスアンプが前記第１読出しビット線に接続されていることを特徴とする半導体記憶装置。
  3. 請求項１記載の半導体記憶装置において、
    前記第１読出しトランジスタは、前記第１読出しトランジスタのソースあるいはドレインの他方から、前記第１読出しビット線方向には電流が流れず、前記第１読出しビット線から前記第１読出しトランジスタのソースあるいはドレインの他方の方向には電流が流れるように、前記第１読出しトランジスタのソースあるいはドレインの他方と前記第１読出しビット線との間に第１ショットキー接続を有することを特徴とする半導体記憶装置。
  4. 請求項１記載の半導体記憶装置において、
    前記第１読出しトランジスタのソースあるいはドレインの他方は、前記第１読出しトランジスタを含む前記メモリセル対に隣接する他のメモリセル対に含まれる第３読出しトランジスタのソースあるいはドレインの他方と共有し、
    前記第３読出しトランジスタのソースあるいはドレインの他方は、前記第１読出しトランジスタとは異なる読出しワード線に接続されていることを特徴とする半導体記憶装置。
  5. 請求項１記載の半導体記憶装置において、
    前記薄膜トランジスタは、前記チャネル領域を形成するシリコン薄膜の厚さが５ｎｍ以下であることを特徴とする半導体記憶装置。
  6. 請求項１記載の半導体記憶装置において、
    前記第１及び第２読出しトランジスタの制御電極の夫々を記憶ノードとし、
    書込み動作時の前記書込みビット線の電位によって異なる電荷量を前記記憶ノードに蓄積し、
    前記記憶ノードの蓄積電荷量により前記第１及び第２読出しトランジスタの夫々のチャネル領域のコンダクタンスを制御し、
    前記コンダクタンスは、前記記憶ノードがハイレベルに対応する電位のとき高く、前記記憶ノードがローレベルに対応する電位のときに低くなることを特徴とする半導体記憶装置。
  7. 請求項６記載の半導体記憶装置において、
    前記第１読出しトランジスタのチャネル導電型がｎ型の場合は、前記読出しワード線及び前記第１読出しビット線の電位を、前記記憶ノードのハイレベルに対応する電位から前記第１読出しトランジスタのしきい値電圧を引いた電位より大きい値とすることで、前記第１読出しトランジスタを非導通とし、前記読出しワード線の電位を、前記記憶ノードのハイレベルに対応する電位から前記第１読出しトランジスタのしきい値電圧を引いた電位より小さい値とし、前記記憶ノードのローレベルに対応する電位から前記第１読出しトランジスタのしきい値電圧を引いた電位より大きい値とすることで、前記第１読出しトランジスタが記憶情報に応じて導通、あるいは非導通となり、
    前記第１読出しトランジスタのチャネル導電型がｐ型の場合は、前記読出しワード線及び前記第１読出しビット線の電位を、前記記憶ノードのハイレベルに対応する電位から前記第１読出しトランジスタのしきい値電圧を引いた電位より小さい値とすることで、前記第１読出しトランジスタを非導通とし、前記読出しワード線の電位を、前記記憶ノードのハイレベルに対応する電位から前記第１読出しトランジスタのしきい値電圧を引いた電位より大きい値とし、前記記憶ノードのローレベルに対応する電位から前記第１読出しトランジスタのしきい値電圧を引いた電位より小さい値とすることで、前記第１読出しトランジスタが記憶情報に応じて導通、あるいは非導通となり、
    前記第１読出しビット線の電位が記憶情報に応じて異なる電位となることで読出し動作を行うことを特徴とする半導体記憶装置。
  8. 請求項７記載の半導体記憶装置において、
    前記メモリセル対において、前記読出し動作時に前記第１及び第２読出しビット線に現れる記憶情報に応じた電位を、前記第１及び第２読出しビット線と前記センスアンプの間に接続されている選択トランジスタによってセンスアンプに入力し、
    前記センスアンプによって記憶情報を判別し、
    前記書込みビット線に記憶情報に応じた電位を出力し、
    １回の前記読出しワード線の電位の変化で、前記メモリセル対の両方に対して前記記憶ノードに記憶情報の書き戻し動作を行うことを特徴とする半導体記憶装置。
  9. 請求項８記載の半導体記憶装置において、
    前記書き戻し動作において、前記メモリセル対の２つのメモリセルの記憶情報に対し、前記選択トランジスタによって一方のメモリセル対に対してのみ書き戻し動作を行い、
    前記書き戻し動作が終了した後、再度、前記同一の読出しワード線の電位を変化し、前記選択トランジスタによって他方のメモリセル対の書き戻し動作を行うことを特徴とする半導体記憶装置。
  10. 請求項１記載の半導体記憶装置において、
    前記第１及び第２メモリセルを１つの単位として各々背反する記憶情報を記憶し、
    前記第１あるいは第２の一方の読出しビット線の電位に対する参照電位として、前記第１あるいは第２の他方の読出しビット線の電位を用い、
    １回の前記読出しワード線の電位の変化で、前記同一の書込みビット線に接続された２つのメモリセルの記憶ノードに記憶情報の書き戻し動作を行うことを特徴とする半導体記憶装置。
  11. 請求項１記載の半導体記憶装置において、
    前記第１及び第２読出しトランジスタのソース及びドレインと前記読出しワード線とを形成する拡散領域が格子状に配置されていることを特徴とする半導体記憶装置。
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