TWI509777B - 半導體記憶裝置 - Google Patents

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Description

半導體記憶裝置
本發明關於包括半導體之記憶裝置。
有許多種包括半導體之記憶裝置。例如，可提供動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、電可抹除可編程唯讀記憶體(EEPROM)、快閃記憶體等。
在DRAM中，資料係藉由將電荷保持於配置於記憶格中之電容器中而予儲存。然而，甚至當用於切換之電晶體處於關閉狀態時，源極與汲極之間產生微量洩漏電流；因而，資料於相對短之時間內流失(最長數秒)。因此，資料需以某週期(一般為數十毫秒之週期)重寫(刷新)。
在SRAM中，資料藉由利用正反器電路之雙穩態而予保持。CMOS反相器一般用於SRAM之正反器電路中；然而，六電晶體用於一記憶格中，且SRAM之整合程度低於DRAM。此外，當未供電時資料流失。
另一方面，在EEPROM或快閃記憶體中，所謂浮動閘極係配置於通道與閘極之間，且電荷係儲存於浮動閘極中，藉此資料保持。甚至在供應予電晶體之電力停止之後，儲存於浮動閘極中之電荷保持，此即為何該些記憶體稱為非揮發性記憶體。有關快閃記憶體，例如可參照專利文獻1。
在本說明書中，具有浮動閘極之記憶體，其範例為EEPROM及快閃記憶體，稱為浮動閘極非揮發性記憶體(FGNVM)。由於多級資料可儲存於FGNVM之一記憶格中，儲存容量為大。此外，由於NAND型快閃記憶體中接觸孔之數量可顯著減少，整合程度可增加至某程度。
然而，在習知FGNVM中，在電荷注入浮動閘極或電荷移除時需高電壓。因此，無法避免閘極絕緣膜惡化，且無法無限制地重複寫入及抹除作業。
[參考文獻]
[專利文獻]
[專利文獻1]日本公開專利申請案No.S57-105889
[專利文獻2]日本公開專利申請案No.2001-53164
如上述，習知半導體記憶裝置具有優點及缺點，且無半導體裝置符合實體裝置所需之所有狀況。在記憶裝置中，需要電力消耗減少。當電力消耗高時，用於供電之裝置的尺寸需為較大，且電池操作時間縮短。再者，半導體元件可能被加熱；因而，元件之特性可能被惡化，且有時電路被毀壞。此外，較佳地對於記憶裝置之重寫次數無限制，較佳的是可執行重寫十億次或更多。不用說，亦需高整合程度。
鑒於該些觀點，因為產生洩漏電流及一直在執行刷新，DRAM難以減少電力消耗。此外，在SRAM中，存在另一問題，其中因為一記憶格中包括六電晶體，無法增加整合程度。此外，在FGNVM中，儘管電力消耗及整合程度不成問題，重寫次數為十萬或更少。
鋻於上述，本發明之一實施例第一目標為同時達成下列三種狀況：用於保持記憶體之記憶格消耗之電力低於DRAM；用於一記憶格之電晶體數量為五或更少；以及重寫次數為一百萬或更多。此外，第二目標為同時達成下列兩種狀況：無供電下資料保持10小時或更長，較佳地為100小時或更長；以及重寫次數為一百萬或更多。請注意，在本說明書中，資料保持時間為記憶格中保持之電荷量下降至最初量之90%的時間。
在本發明之一實施例中，除了上述目標以外，另一目標為提供一種新穎半導體裝置(具體為新穎半導體記憶裝置)。另一目標為提供新穎半導體裝置之驅動方法(具體為半導體記憶裝置之驅動方法)。此外，另一目標為提供新穎半導體裝置之製造方法(具體為半導體記憶裝置之製造方法)。在本發明中，達成上述目標之至少之一。
在說明本發明之實施例之前，將簡要說明本說明書中使用之用詞。電晶體之源極及汲極具有相同或實質上相同結構及功能。即使結構不同，在本說明書中，當電晶體之源極及汲極之一稱為源極時，另一者為求方便稱為汲極，因為施加於源極或汲極之電位或電位之極性並未限定，所以其未特別區分。因此，在本說明書中源極可替代地稱為汲極。
在本說明書中，「(於矩陣中)彼此垂直」並非僅指彼此以直角相交，亦指在最簡單電路圖中彼此垂直，即使物理角度並非直角。此外，「(於矩陣中)彼此平行」意即在最簡單電路圖中彼此平行，即使二佈線經配置以便彼此實際上相交。
甚至在本說明書中寫到「連接至」，存在一種狀況其中在實際電路中並無實體連接，僅為佈線延伸。例如，絕緣閘極場效電晶體(MISFET)電路中，存在一種狀況其中一佈線充當複數MISFET之閘極。在此狀況下，電路圖中一佈線可具有至閘極之複數分枝。在本說明書中，「連接至閘極之佈線」之表示亦用於說明該等狀況。
請注意，在本說明書中，在參照矩陣中特定列、行、或位置中，列、行、或位置係使用具座標之代號表示，例如：「讀取電晶體RTr(n,m) 」、「偏壓線Sm 」、「電容器C1(n,m) 」、及「位元線R2n 」。若列、行、或位置並未指定，或若係統指元件，可使用下列表示：「讀取電晶體RTr」、「偏壓線S」、「電容器C1」、及「位元線R2」，或簡單地為「讀取電晶體」、「偏壓線」、「電容器」、及「位元線」。
在本發明之第一實施例中，一記憶格包括電晶體作為寫入電晶體，其中處於關閉狀態之源極與汲極之間之洩漏電流小；另一電晶體(讀取電晶體)；以及電容器。讀取電晶體之導電類型可與寫入電晶體之導電類型相同或不同。此外，有關連接至該些元件之佈線，準備三種佈線，即寫入字線、位元線、及讀取字線。
例如，若寫入電晶體為n通道電晶體，「具有與寫入電晶體相同導電類型之讀取電晶體」亦為n通道電晶體。此外，例如若寫入電晶體為n通道電晶體，「具有與寫入電晶體不同導電類型之讀取電晶體」為p通道電晶體。
寫入電晶體之汲極連接至讀取電晶體之閘極及電容器之一電極。此外，寫入電晶體之閘極連接至寫入字線；寫入電晶體之源極及讀取電晶體之源極連接至位元線；及電容器之另一電極連接至讀取字線。
在處於關閉狀態之寫入電晶體中(若為n通道電晶體，即閘極之電位低於源極及汲極之電位之狀態)，源極與汲極之間之洩漏電流處於使用電晶體之周圍溫度(例如25℃)需為1×10-20 A或更小及較佳地為1×10-21 A或更小，或處於85℃較佳地為1×10-20 A或更小。
若為一般矽半導體，難以體現具有該等小值之洩漏電流；然而，該等值可以絕緣閘極電晶體達成，其中其帶隙大於矽且較佳地為2.5電子伏或更多之寬帶隙半導體於較佳狀況下處理並用作通道。寬帶隙半導體之範例包括氧化物半導體、硫化物半導體、及氮化物半導體。氧化物半導體較佳地作為寫入電晶體之材料。
儘管各種已知材料可用作氧化物半導體，所欲者為具大於或等於3 eV之帶隙之材料，較佳地為具大於或等於3 eV及小於3.6 eV之帶隙之材料。此外，所欲者為使用具大於或等於4 eV之電子親和性之材料，較佳地為具大於或等於4 eV及小於4.9 eV之電子親和性之材料。尤其，包括鎵及銦之氧化物較佳地用於本發明之物件。
在該等材料中，所欲者為其源自供體或受體之載子濃度為小於1×10-14 cm-3 ，較佳地為小於1×10-11 cm-3 之材料。除了氧化物半導體以外，亦可使用氧氮化物半導體(例如包括5原子%至20原子%氮之氧化鎵或氧化鎵鋅)。
有關讀取電晶體，儘管對於處於關閉狀態之源極與汲極之間之洩漏電流並無特別限制，洩漏電流愈小則愈佳，因為可減少電力消耗。此外，所欲者為以高速操作之電晶體以便增加讀取速度。具體地，較佳的是使用具10奈秒或更少之切換速度之電晶體。此外，在寫入電晶體及讀取電晶體二者中，閘極洩漏電流(閘極與源極之間或閘極與汲極之間之洩漏電流)需為極小。亦在電容器中，內部洩漏電流(電極之間之洩漏電流)需為小。每一洩漏電流處於使用電晶體或電容器之周圍溫度(例如25℃)需為1×10-20 A或更小及較佳地為1×10-21 A或更小。
讀取電晶體之閘極之電位根據讀取字線之電位而改變。結果，讀取電晶體之閘極電容改變。即，若讀取電晶體處於開啟狀態，讀取電晶體之閘極電容大於讀取電晶體處於關閉狀態之狀況。當閘極電容之改變大於電容器之電容時，造成記憶格作業之問題。
因此，電容器之電容較佳地為大於或等於讀取電晶體之閘極電容，進一步較佳地為大於或等於讀取電晶體之閘極電容的兩倍。電容器之電容較佳地為1 fF或更小，使得半導體記憶裝置以高速操作。
寫入字線、位元線、及讀取字線係以矩陣配置。寫入字線較佳地垂直於位元線，及寫入字線較佳地平行於讀取字線，使得執行矩陣驅動。
圖1A中描繪包括具有上述結構之記憶格之電路範例。此處，n及m為大於或等於二之自然數。在圖1A中，描繪包括寫入電晶體WTr(n,m) 、讀取電晶體RTr(n,m) 、及電容器C(n,m) 之記憶格。此處，寫入電晶體WTr(n,m) 之汲極連接至讀取電晶體RTr(n,m) 之閘極及電容器C(n,m) 之一電極。在本範例中，除了寫入字線Qn 、位元線Rm 、及讀取字線Pn 之外，包括偏壓線Sm 。寫入字線Qn 及讀取字線Pn 彼此平行，及位元線Rm 及偏壓線Sm 彼此平行。此外，寫入字線Qn 及位元線Rm 彼此垂直。
此外，寫入電晶體WTr(n,m) 之閘極連接至寫入字線Qn 。寫入電晶體WTr(n,m) 之源極及讀取電晶體RTr(n,m) 之源極連接至位元線Rm 。讀取電晶體RTr(n,m) 之汲極連接至偏壓線Sm 。電容器C(n,m) 之另一電極連接至讀取字線Pn 。
圖1A中所描繪之電路為與專利文獻2中所說明之增益格為相同記憶格。已開發此類記憶格，因為文中電容器之電容相較於DRAM之電容可充分地小。即，在增益格中，電容器之必要電容係相對於讀取電晶體之閘極電容而決定，反之在DRAM中，電容器之必要電容係相對於位元線之寄生電容而決定。
當電容器之電容可製成小時，電容器之充電及放電所需時間，即切換期間可縮短。在DRAM中，電容器之充電及放電為限速因素，其導致作業速度限制。另一方面，在增益格中，隨著設計規則為減少，讀取電晶體之閘極電容及電容器之電容為減少；因而，可製造可極快響應之記憶體。
具體地，當設計規則減少為十分之一，電容器之電容減少為十分之一，及電晶體之開態電阻亦減少為十分之一；結果，用於切換所需時間縮短為百分之一。相反地，甚至當電晶體之開態電阻減少為十分之一時，DRAM之電容器之電容未改變；因而，切換時間僅減少為十分之一。換言之，增益格之作業速度可為DRAM之十倍。
如上述，增益格預期具有卓越特性；然而，因為電晶體中源極與汲極之間之洩漏電流無法充分抑制，增益格並未投入實際使用。通常，甚至當設計規則減少為十分之一時，洩漏電流無法減少為十分之一，並可因非設計規則之各種因素而增加。
例如，在P-N接面用於絕緣之電晶體中，隨著電晶體微型化，因P-N接面之帶間之隧道電流的洩漏電流增加。此外，若為具小帶隙(小於2.5電子伏)之半導體，因熱激勵載子的洩漏電流亦很可觀。若無法抑制洩漏電流，仍難以減少電容器之電容。
若使用矽形成已知絕緣閘極電晶體作為增益格之寫入電晶體，便無法獲得藉由使用二電晶體產生之優點。例如，由於處於關閉狀態之使用矽之電晶體中洩漏電流最低約為10-14 A，若電容器之電容如同一般DRAM約為10 fF，儲存於電容器中之電荷流失二分之一左右。因而，刷新作業需以類似於一般DRAM之方式每秒執行十幾次。
首先，增益格中電容器之電容需減少，因為當具有相同電容之電容器用於增益格中時，其中所配置之電晶體較DRAM中多一個，成本無法抵銷。增益格具有特性其中例如甚至當電容器之電容減少為十分之一時，可讀取資料。
然而，當電容器之電容減少為十分之一時，刷新作業之間之間隔亦減少為十分之一。因而，電力消耗增加且存取記憶體受限。類似地，當電容器之電容減少為百分之一時，刷新作業之間之間隔減少為百分之一，在此狀況下增益格是不切實際的。傳統上，寫入電晶體中洩漏電流無法充分降低，因而該等增益格未曾投入實際使用。
若寫入電晶體為絕緣閘極電晶體其係使用上述寬帶隙半導體於其通道中形成，寫入電晶體WTr(n,m) 之源極與汲極之間之洩漏電流如此小，使得其無法藉由一般方法測量。利用此事實，根據本發明事實之實施例，增益格可為實際記憶格。
當電晶體中洩漏電流充分小時，增益格可為極有可為之記憶格。即，由於電容器之電容可製成如寫入電晶體或讀取電晶體之閘極電容般小，不需配置用於DRAM之特殊形狀電容器(堆疊電容器或溝渠電容器)，藉此設計之自由度增加，且程序變成更簡單。此外，可製造如上述之可以高速操作之記憶體。
例如，當洩漏電流為矽電晶體中十萬分之一(約10-20 A)時，電容器之電容為DRAM中千分之一時，刷新作業之間之間隔可為DRAM中一千倍(即每分鐘執行刷新一次)。當洩漏電流更小時，例如10-24 A或更小，僅需若干天執行刷新一次。
該等增益格中寫入意即具有如上述較DRAM中更小電容之電容器之充電；因此，甚至當寫入電晶體之特性並非如此卓越時，可如同現有DRAM中般快速或更快而執行寫入。例如，若圖1A中所描繪之電容器之電容為DRAM之電容器的千分之一，寫入電晶體中開啟狀態電流(或移動性)可為DRAM之電晶體中千分之一。
即使寫入電晶體之移動性為使用矽之電晶體的百分之一，可以正常DRAM之十倍的速度執行寫入。如上述，隨著設計規則減少，可體現更高速度。
以下將說明圖1A中所描繪之電路之作業範例。在圖1A中所描繪之記憶格中，藉由施加適當電位於寫入字線Qn ，寫入電晶體WTr(n,m )開啟。此時，藉由位元線Rm 之電位，電荷注入寫入電晶體WTr(n,m )之汲極。此時注入之電荷量係根據位元線Rm 之電位、讀取電晶體RTr(n,m) 之閘極電容、電容器C(n,m) 之電容等決定，且若狀況相同，結果因而總是幾乎相同且變化小。以此方式，資料寫入。
接著，藉由施加另一適當電位於寫入字線Qn ，寫入電晶體WTr(n,m) 關閉。此時，寫入電晶體WTr(n,m) 之汲極中電荷保持。讀取時，適當電位施加於讀取字線Pn ，並監控讀取電晶體RTr(n,m) 之改變；因而，可發現寫入資料。
圖11A中描繪具有上述結構之記憶格之另一範例。此處，n及m為大於或等於二之自然數。在圖11A中，描繪包括n通道寫入電晶體WTr(n,m) 、p通道讀取電晶體RTr(n,m) 、及電容器C(n,m) 之記憶格。此處，寫入電晶體WTr(n,m) 之汲極連接至讀取電晶體RTr(n,m) 之閘極及電容器C(n,m) 之一電極。
此外，寫入電晶體WTr(n,m) 之閘極連接至寫入字線Qn 。寫入電晶體WTr(n,m) 之源極及讀取電晶體RTr(n,m) 之源極連接至位元線Rm 。讀取電晶體RTr(n,m) 之汲極連接至偏壓線Sm 。電容器C(n,m) 之另一電極連接至讀取字線Pn 。
記憶裝置係由圖1A或圖11A中所描繪之記憶格以矩陣配置而形成。如從圖式顯而易見的，矩陣中每列需一寫入字線及一讀取字線，及矩陣中每行需一位元線及一偏壓線。因此，對於記憶裝置之N列及M行(N及M大於或等於二之自然數)之矩陣而言，需要(2N+2M)佈線。
本發明之第二實施例為半導體記憶裝置，其包括使用二或更多寫入電晶體、二或更多讀取電晶體、及二或更多電容器形成之記憶體單元，類似於第一實施例中所使用者。此處，寫入電晶體之導電類型可與讀取電晶體之導電類型相同或不同。
進一步在本實施例中，配置二字線取代本發明之第一實施例中使用之寫入字線及讀取字線。在某些場合，個別字線充當寫入字線，在其他場合，則充當讀取字線。
進一步在本實施例中，配置二位元線取代本發明之第一實施例中使用之位元線及偏壓線。在某些場合，個別位元線充當位元線，在其他場合，則充當偏壓線。
此外，第一寫入電晶體之汲極連接至第一電容器之一電極及第一讀取電晶體之閘極。第二寫入電晶體之汲極連接至第二電容器之一電極及第二讀取電晶體之閘極。
此外，第一寫入電晶體之源極、第一讀取電晶體之源極、及第二讀取電晶體之汲極連接至第一位元線。第二寫入電晶體之源極、第二讀取電晶體之源極、及第一讀取電晶體之汲極連接至第二位元線。
第一寫入電晶體之閘極及第二電容器之另一電極連接至第一字線。第二寫入電晶體之閘極及第一電容器之另一電極連接至第二字線。
第一字線及第二字線彼此平行，及第一位元線及第二位元線彼此平行。此外，第一字線及第一位元線彼此垂直。
圖2A及圖12A中描繪具有上述結構之記憶體單元範例。此處，n及m為大於或等於二之自然數。換言之，所描繪者為包括二記憶格之記憶體單元，即包括寫入電晶體WTr1(n,m) 、讀取電晶體RTr1(n,m) 、及電容器C1(n,m) 之第一記憶格，及包括寫入電晶體WTr2(n,m) 、讀取電晶體RTr2(n,m) 、及電容器C2(n,m) 之第二記憶格。
在圖2A及圖12A二者中，寫入電晶體WTr1(n,m) 及寫入電晶體WTr2(n,m) 為n通道電晶體。在圖2A中，讀取電晶體RTr1(n,m) 及讀取電晶體RTr2(n,m) 為n通道電晶體，及在圖12A中，讀取電晶體RTr1(n,m) 及讀取電晶體RTr2(n,m) 為p通道電晶體。
在每一記憶格中，寫入電晶體之汲極連接至電容器之一電極及讀取電晶體之閘極。該些電晶體及電容器彼此連接處交點之電位與讀取電晶體之閘極之電位相同，並與讀取電晶體之開啟及關閉相關。因此，以下該等交點稱為節點F1(n,m) 及節點F2(n,m) 。
此外，寫入電晶體WTr1(n,m) 之源極、讀取電晶體RTr1(n,m) 之源極、及讀取電晶體RTr2(n,m) 之汲極連接至位元線R1m 。此外，寫入電晶體WTr2(n,m) 之源極、讀取電晶體RTr2(n,m) 之源極、及讀取電晶體RTr1(n,m) 之汲極連接至位元線R2m 。
此外，寫入電晶體WTr1(n,m) 之閘極及電容器C2(n,m) 之另一電極連接至字線Q1n ，及寫入電晶體WTr2(n,m) 之閘極及電容器C1(n,m) 之另一電極連接至字線Q2n 。字線Q1n 及字線Q2n 彼此平行，及位元線R1m 及位元線R2m 彼此平行。此外，字線Q1n 及位元線R1m 彼此垂直。
如圖2B或圖12B中所描繪，記憶裝置係以圖2A或圖12A中所描繪之記憶體單元以矩陣配置而形成。如記憶體單元之圖式中所描繪，矩陣中每列需二寫入字線，及矩陣中每行需二位元線。因此，對N列及M行(N及M為大於或等於二之自然數)矩陣而言，需(2N+2M)佈線。
由於一記憶體單元包括二記憶格，事實上N列及M行矩陣包括藉由配置圖1A或圖11A中所描繪之記憶格形成之矩陣的兩倍記憶格。因此，若圖2A或圖12A之記憶體單元之矩陣及圖1A或圖11A之記憶格之矩陣包括相同數量之記憶格，圖2A或圖12A之記憶體單元之矩陣之佈線數量為圖1A或圖11A之記憶格之矩陣中的一半。因而，相較於圖1A或圖11A中所描繪之記憶格，每一記憶格之面積可減少。
為求更高整合，接觸部分(例如接觸孔)可與下一列中記憶體單元共用。圖4A中描繪範例。在圖4A中，藉由虛線框標示之記憶體單元之範圍設定大於實際範圍，以避免與佈線重疊。在圖4A中，儘管讀取電晶體為p通道電晶體，相同情形可應用於讀取電晶體為n通道電晶體之狀況。
此處，第n列中記憶體單元內電路組態與圖2A中相同，但第(n+1)列中記憶體單元內電路組態與圖2A中電路組態反向。結果，第n列及第m行中記憶體單元連接至位元線R2m 之接觸部分，及第(n+1)列及第m行中記憶體單元連接至位元線R2m 之接觸部分可為一體，且每記憶體單元或每記憶格面積可減少。
在本發明之第三實施例中，鄰近本發明之第二實施例中第二位元線之行中第一位元線用以取代第二位元線。圖4B中描繪包括具有上述結構之記憶體單元之矩陣範例。此處，n及m為大於或等於二之自然數。請注意，在圖4B中，藉由虛線框標示之記憶體單元範圍設定大於實際範圍，以避免與佈線重疊。
圖4B中藉由虛線框標示之第n列及第m行中記憶體單元包括二寫入電晶體、具有與寫入電晶體不同導電類型之二讀取電晶體、及二電容器。此處，寫入電晶體為n通道電晶體，及讀取電晶體為p通道電晶體。記憶體單元內電路組態與圖12A中所描繪者相同。
此外，第一寫入電晶體WTr1(n,m) 之汲極連接至第一電容器C1(n,m) 之一電極及第一讀取電晶體RTr1(n,m) 之閘極。第二寫入電晶體WTr2(n,m) 之汲極連接至第二電容器C2(n,m) 之一電極及第二讀取電晶體RTr2(n,m) 之閘極。
第一寫入電晶體WTr1(n,m) 之閘極及第二電容器C2(n,m) 之另一電極連接至字線Q1n ，及第二寫入電晶體WTr2(n,m) 之閘極及第一電容器C1(n,m) 之另一電極連接至字線Q2n 。
此外，第一寫入電晶體WTr1(n,m) 之源極、第一讀取電晶體RTr1(n,m) 之源極、及第二讀取電晶體RTr2(n,m) 之汲極連接至第一位元線之位元線Rm 。第二寫入電晶體WTr2(n,m) 之源極、第二讀取電晶體RTr2(n,m) 之源極、及第一讀取電晶體RTr1(n,m) 之汲極連接至第二位元線之位元線Rm+1 。
位元線Rm+1 亦充當第n列及第(m+1)行中鄰近記憶體單元之第一位元線。如從圖4B顯而易見的，矩陣中每列需二字線，及矩陣中每行需一位元線。因此，對記憶裝置之N列及M行(N及M為大於或等於二之自然數)矩陣而言，考量兩端行中佈線，需(2N+M+1)佈線。
即，相較於上述本發明之第二實施例，佈線數量可減少及每記憶格面積可減少。若如圖4A中共用接觸部分，亦可體現更高整合。
以上已說明本發明之三實施例；然而，從根據本發明之技術概念之本發明「實施方式」之實施例將顯而易見，本發明不侷限於上述實施例，並可於另一實施例中實施。
藉由採用任一上述結構，可達成上述目標之至少之一。在每一上述結構中，由於藉由正常驅動電晶體(開啟或關閉電晶體)而執行寫入作業，不會發生絕緣膜惡化之問題。因此，對於具有根據本發明之上述結構之半導體記憶裝置中重寫次數，實質上並無限制。此外，關於資料保持，由於洩漏電流極小，相較於習知DRAM可減少電力消耗。此外，在上述實施例中，用於一記憶格之電晶體數量為二。
本發明亦顯示關於資料保持期間之卓越特性。藉由使處於關閉狀態之電晶體之源極與汲極之間之洩漏電流、閘極洩漏電流、及電容器中內部洩漏電流符合上述狀況，電荷可保持10小時或更長，或較佳地為100小時或更長。再者，藉由改進狀況，電荷可保持一個月或更長，或一年或更長。
若電荷因洩漏電流而減少，可以類似於習知DRAM之方式執行刷新；刷新作業之間之間隔係根據上述可保持電荷之期間而決定。若電荷如上述保持長期間，刷新僅需例如一月一次或一年一次。不需要習知DRAM中必須之頻繁刷新，因而減少半導體記憶裝置之電力消耗。
請注意，在習知DRAM中，每當讀取資料時需再次寫入資料之作業；另一方面，於根據本發明之實施例之上述半導體記憶裝置中，不需該等作業，因為資料並未藉由讀取資料之作業而流失。該等特徵傳統上已可於SRAM中體現。在根據本發明之實施例之上述半導體記憶裝置中，用於一記憶格之電晶體數量為五或更少，典型為二，其小於習知SRAM之狀況。此外，當一種電晶體係使用薄膜形狀之氧化物半導體形成時，可增加整合程度，因為電晶體可堆疊於習知矽半導體之上。
此外，若記憶格之讀取電晶體之閘極係以交錯組態配置，且記憶格各包括包括氧化物半導體之電晶體，可進一步增加整合程度。
有關整合程度，在本發明中，記憶格必要之電容的絕對值可減少。在DRAM中，例如至少需要30 fF之電容，因為作業牴觸，除非記憶格之電容與佈線電容幾乎相同或更大。然而，電容與面積成正比。若整合程度增加，一記憶格之面積減少；因而，無法確保必要電容。為此原因，需藉由採用特殊形狀或特殊材料而於DRAM中形成具有大電容之電容器。
相反地，在本發明中可相對於讀取電晶體之閘極電容而決定電容器之電容。即，隨著整合程度增加，讀取電晶體之閘極電容減少；因此，電容器之必要電容亦以相同比例減少。因此，甚至當整合程度增加時，可使用基本上具有相同結構之電容器。
此外，在具有上述結構之半導體記憶裝置中，不需要FGNVM中寫入及抹除必要之高電壓。此外，在FGNVM中，由於寫入時電荷以非平衡狀態沿一方向注入浮動閘極，電荷量之變化大。儘管可根據保持於浮動閘極中之電荷量而儲存多級資料，但考量電荷量變化，通常為4級(2位元)資料。需使用更高電壓以儲存更大位元數之資料。
另一方面，電荷可逆地儲存於根據本發明之上述結構之電容器中，因而變化小；例如，因注入電荷而讀取電晶體之臨限電壓變化可為0.5伏或更小。因而，更多資料可保持於較窄電壓範圍之一記憶格中；因此，用於寫入或讀取之電壓可降低。例如，用於寫入或讀取4位元(16級)資料之電壓可為10伏或更低。
以下，將參照圖式說明實施例。請注意，實施例可以各種模式實施，且熟悉本技藝之人士輕易理解在不偏離本發明之精神及範圍下，可以各種方式改變模式及細節。因此，本發明不解譯為侷限於以下實施例之說明。
任一下列實施例中所揭露之結構、狀況等可適當與其他實施例中所揭露者相組合。請注意，在以下所說明之結構中，不同圖式中相同部分或具有類似功能之部分標示相同代號，有時其詳細說明未重複。
(實施例1)
在本實施例中，將參照圖1B至1E說明圖1A中所描繪之半導體記憶裝置之作業範例。請注意，為有助於理解本發明之技術概念，以下提供電位之具體值。不用說，該等值根據電晶體、電容器等之各式特性，或為業者之方便而改變。此外，圖1A中所描繪之半導體記憶裝置可使用非以下說明之方法而寫入或讀取資料。
此處，寫入電晶體WTr(n,m) 及讀取電晶體RTr(n,m) 二者為n通道電晶體。當閘極之電位變成高於源極或汲極之電位達1V或更多時，寫入電晶體WTr(n,m) 及讀取電晶體RTr(n,m) 開啟(電流流經電晶體)，且在其他狀況下寫入電晶體WTr(n,m) 及讀取電晶體RTr(n,m) 處於關閉狀態(電流未流動)。
讀取電晶體RTr(n,m) 之閘極電容部分係根據閘極偏壓而波動，相較於電容器C(n,m) 之電容為可忽略地小。此外，圖式中未描繪之寫入電晶體WTr(n,m) 之寄生電容、讀取電晶體RTr(n,m) 之寄生電容、佈線之間產生之寄生電容等假設為0。在圖1B至1E中，電晶體上圓圈標示電晶體係處於開啟狀態，電晶體上叉號標示電晶體係處於關閉狀態。有關在特定狀況下開啟之電晶體，註解附加於圖式中。
首先，將說明記憶格中寫入。寫入時，如圖1B中所描繪，讀取字線Pn 之電位設定為0V。位元線Rm 之電位根據將寫入之資料而設定為0V、+1V、+2V、及+3V之四級之一。偏壓線Sm 之電位等於位元線Rm 之電位。
為將偏壓線Sm 之電位設定為該值，較佳的是包括半導體記憶裝置必要之電路等。儘管偏壓線Sm 之電位較佳地等於位元線Rm 之電位，偏壓線Sm 之電位與位元線Rm 之電位之間可存在0.2V或更少之差異。另一方面，相位差可少於或等於脈衝寬度之10%。
換言之，較佳的是提供使偏壓線Sm 之電位與位元線Rm 之電位彼此相等之電路、信號處理單元等。另一方面，較佳的是採用信號處理方法等。即使結果偏壓線Sm 之電位與位元線Rm 之電位之間產生輕微差異，相較於未採用該等措施之狀況可減少電力消耗。為求簡單，以下假設偏壓線Sm 之電位等於位元線Rm 之電位。
其次，寫入字線Qn 之電位設定為+4V。接著，寫入電晶體WTr(n,m) 開啟且寫入電晶體WTr(n,m) 之汲極之電位變成接近寫入電晶體之源極之電位(即位元線Rm )。此處，寫入電晶體WTr(n,m) 之汲極之電位變成等於位元線Rm 之電位。
此時，讀取電晶體RTr(n,m) 之閘極之電位等於寫入電晶體WTr(n,m) 之汲極之電位，亦等於讀取電晶體RTr(n,m) 之源極之電位(即位元線Rm )。此外，讀取電晶體RTr(n,m) 之汲極之電位(即偏壓線Sm )等於位元線Rm 之電位。即，讀取電晶體RTr(n,m) 之閘極、源極、及汲極之電位彼此相等。因此，讀取電晶體RTr(n,m) 處於關閉狀態。
在此狀態下，寫入字線Qn 之電位設定為0V，使得注入寫入電晶體WTr(n,m) 之汲極之電荷保持而無任何改變。因而，資料可寫入。
其次，若非第n列之列中執行寫入，如圖1C中所描繪，寫入字線Qn 之電位及讀取字線Pn 之電位設定為0V。位元線Rm 之電位根據將寫入非第n列之列中資料而設定為0V、+1V、+2V、及+3V之四級之一。偏壓線Sm 之電位等於位元線Rm 之電位。
寫入電晶體WTr(n,m) 之汲極之電位根據寫入資料而為0V、+1V、+2V、或+3V。在此狀態下，寫入電晶體WTr(n,m) 之閘極之電位(0V)低於寫入電晶體WTr(n,m) 之源極(位元線R)之電位(0V至+3V)及寫入電晶體WTr(n,m) 之汲極之電位(0V至+3V)；因此，寫入電晶體WTr(n,m) 關閉。
同時，讀取電晶體RTr(n,m) 之閘極之電位(0V至+3V)偶爾高於源極(即位元線Rm )之電位(0V至+3V)及汲極(即偏壓線Sm )之電位(0V至+3V)，且有時讀取電晶體RTr(n,m) 可開啟。然而，由於源極(即位元線Rm )之電位及汲極(即偏壓線Sm )之電位彼此相等，源極與汲極之間電流不流動。換言之，甚至當讀取電晶體RTr(n,m) 開啟時，由於讀取電晶體RTr(n,m) 處於開啟狀態而不消耗電力。
其次，將說明讀取方法。讀取時，偏壓線Sm 之電位設定為與位元線Rm 之電位不同。即如圖1D中所描繪，寫入字線Qn 之電位及讀取字線Pn 之電位二者設定為0V。此外，位元線Rm 之電位設定為+3V，及偏壓線Sm 之電位設定為+6V。在此狀態下，讀取電晶體RTr(n,m) 之閘極之電位根據寫入資料而為0V、+1V、+2V、或+3V，並低於源極(即位元線Rm )之電位及汲極(即偏壓線Sm )之電位；因此，讀取電晶體RTr(n,m) 關閉。
其次，如圖1E中所描繪，讀取字線Pn 之電位增加至+1V。接著，由於讀取電晶體RTr(n,m) 之閘極經由電容器C(n,m) 而連接至讀取字線Pn ，讀取電晶體RTr(n,m) 之閘極之電位藉由讀取字線Pn 之電位增加量而增加。即，讀取電晶體RTr(n,m) 之閘極之電位根據寫入資料而變成+1V、+2V、+3V、或+4V。
若讀取電晶體RTr(n,m) 之閘極之電位為+4V，讀取電晶體RTr(n,m) 為開啟；在其他狀況下，讀取電晶體RTr(n,m) 關閉。此時，若寫入時位元線Rm 之電位為+3V，讀取電晶體RTr(n,m) 之閘極之電位變成+4V。換言之，當讀取字線Pn 之電位為+1V時，若讀取電晶體RTr(n,m) 開啟，可發現寫入時位元線Rm 之電位為+3V。
當讀取電晶體RTr(n,m) 開啟時，電流流經位元線Rm ；因而，藉由電流檢測可發現讀取電晶體RTr(n,m) 處於開啟狀態。若電容器配置於位元線Rm 之端部，由位元線Rm 之初始電位(+3V)變成接近偏壓線Sm 之電位(+6V)知識時，亦可發現讀取電晶體RTr(n,m) 處於開啟狀態。
以類似方式，若讀取字線Pn 之電位設定為+2V，讀取電晶體RTr(n,m) 之閘極之電位變成+2V、+3V、+4V、或+5V。僅於讀取電晶體RTr(n,m) 之閘極之電位為+4V或+5V時，讀取電晶體RTr(n,m) 開啟；在其他狀況下，讀取電晶體RTr(n,m) 關閉。
此時，若寫入時位元線Rm 之電位為+2V或+3V，讀取電晶體RTr(n,m) 之閘極之電位變成+4V或+5V。此外，若寫入時位元線Rm 之電位為+2V，讀取電晶體RTr(n,m) 處於圖1E之狀態而關閉，及於讀取字線Pn 之電位增加為+2V時開啟。
此外，若讀取字線Pn 之電位設定為+3V，讀取電晶體RTr(n,m) 之閘極之電位變成+3V、+4V、+5V、或+6V。僅於讀取電晶體RTr(n,m) 之閘極之電位為+3V時，讀取電晶體RTr(n,m) 關閉；在其他狀況下，讀取電晶體RTr(n,m) 開啟。此時，若寫入時位元線Rm 之電位為0V，讀取電晶體RTr(n,m) 之閘極之電位變成+3V。因而，可發現寫入資料。
請注意，電容器可連接至位元線Rm 及可測量電容器之電位以讀取資料。例如，若圖1E中讀取電晶體RTr(n,m) 之閘極之電位為+5V，讀取電晶體RTr(n,m) 開啟且位元線Rm 之電位變成接近偏壓線Sm 之電位；然而，當位元線Rm 之電位變成+5V時，其等於讀取電晶體RTr(n,m) 之閘極之電位，讀取電晶體RTr(n,m) 關閉。即，位元線Rm 之電位高於或等於+4V及低於+5V。
類似地，若讀取電晶體RTr(n,m) 之閘極之電位為+4V，位元線Rm 之電位為高於或等於+3V及低於+4V。此外，若讀取電晶體RTr(n,m) 之閘極之電位為+6V，位元線Rm 之電位為高於或等於+5V及低於+6V。若讀取電晶體RTr(n,m) 之閘極之電位為+3V，讀取電晶體RTr(n,m) 關閉；因此，位元線Rm 之電位未從初始值(+3V)改變。
以上述方式，可寫入及讀取四級(二位元)資料。不用說，類似地可寫入及讀取更多資料，諸如八級(三位元)資料或十六級(四位元)資料。另一方面，可寫入及讀取二級(一位元)資料。
在上述說明中，儘管寄生電容及讀取電晶體RTr(n,m) 之閘極電容遠小於電容器C(n,m) 之電容，且對於電容器C(n,m) 之電容而言可忽略，將施加之電位需鑒於實際記憶格中該些電容而予決定。
開啟狀態與關閉狀態之間讀取電晶體RTr(n,m) 之閘極電容大為波動；因此，讀取電晶體RTr(n,m) 之閘極之電位受波動影響。隨著讀取電晶體RTr(n,m) 之閘極電容相對於電容器C(n,m) 之電容愈高，影響愈大。因此，電容器C(n,m) 之電容較佳地大於或等於讀取電晶體RTr(n,m) 之閘極電容的兩倍。
請注意，為藉由將記憶格中保持之電荷量改變為複數級而儲存多級(多值)資料，電荷量中變化需保持為小。在本實施例中所說明之半導體記憶體電路及半導體記憶裝置中，電荷量中變化保持為小，此適於此目的。
(實施例2)
在本實施例中，將參照圖11B至11E說明圖11A中所描繪之半導體記憶裝置之作業範例。請注意，為有助於理解本發明之技術概念，以下提供電位之具體值。不用說，該等值根據電晶體、電容器等之各式特性，或為業者之方便而改變。此外，圖11A中所描繪之半導體記憶裝置可使用非以下說明之方法而寫入或讀取資料。
此處，寫入電晶體WTr(n,m) 為n通道電晶體，及讀取電晶體RTr(n,m) 為p通道電晶體。當閘極之電位變成高於源極或汲極之電位達1V或更多時，寫入電晶體WTr(n,m) 開啟(電流流經電晶體)，且在其他狀況下寫入電晶體WTr(n,m) 處於關閉狀態(電流未流動)。當閘極之電位變成低於源極或汲極之電位達1V或更多時，讀取電晶體RTr(n,m) 開啟(電流流經電晶體)，且在其他狀況下讀取電晶體RTr(n,m) 處於關閉狀態(電流未流動)。
讀取電晶體RTr(n,m) 之閘極電容部分係根據閘極偏壓而波動，相較於電容器C(n,m) 之電容為可忽略地小。此外，圖式中未描繪之寫入電晶體WTr(n,m) 之寄生電容、讀取電晶體RTr(n,m) 之寄生電容、佈線之間產生之寄生電容等假設為0。在圖11B至11E中，電晶體上圓圈標示電晶體係處於開啟狀態，電晶體上叉號標示電晶體係處於關閉狀態。有關在特定狀況下開啟之電晶體，註解附加於圖式中。在下列範例中，偏壓線Sm 之電位總為0V。
首先，將說明記憶格中寫入。寫入時，如圖11B中所描繪，讀取字線Pn 之電位設定為0V。位元線Rm 之電位根據將寫入之資料而設定為0V、+1V、+2V、及+3V之四級之一。其次，寫入字線Qn 之電位設定為+4V。接著，寫入電晶體WTr(n,m) 開啟，且寫入電晶體WTr(n,m) 之汲極之電位變成接近寫入電晶體(即位元線Rm )之源極之電位。此處，寫入電晶體WTr(n,m) 之汲極之電位變成等於位元線Rm 之電位。
此時，讀取電晶體RTr(n,m) 之閘極之電位等於寫入電晶體WTr(n,m) 之汲極之電位。即，讀取電晶體RTr(n,m) 之閘極之電位高於或等於0V，且亦等於讀取電晶體RTr(n,m) 之源極(即位元線Rm )之電位。
此外，讀取電晶體RTr(n,m) 之汲極(即偏壓線Sm )之電位為0V。即，讀取電晶體RTr(n,m) 之閘極之電位為高於或等於其源極或汲極之電位。因此，讀取電晶體RTr(n,m) 處於關閉狀態。因而，資料可寫入。
請注意，甚至寫入時盡可能保持讀取電晶體RTr(n,m) 處於關閉狀態可有效減少從閘極流至源極或從閘極流至汲極之讀取電晶體RTr(n,m) 之洩漏電流。通常，當電晶體處於開啟狀態時洩漏電流大，及當電晶體處於關閉狀態時為極小。
因為該等洩漏電流為保持於電容器C(n,m) 中之電荷洩漏，愈多洩漏電流流動，資料保持時間便愈減少。在本實施例中，讀取電晶體RTr(n,m) 僅於讀取時開啟，此在資料儲存方面極佳。
其次，若於非第n列之列中執行寫入，如圖11C中所描繪，寫入字線Qn 之電位設定為0V。此外，讀取字線Pn 之電位設定為+3V。位元線Rm 之電位根據將寫入非第n列之列之資料，而設定為0V、+1V、+2V、及+3V之四級之一。
由於寫入電晶體WTr(n,m) 之汲極經由電容器C(n,m) 而連接至讀取字線Pn ，寫入電晶體WTr(n,m) 之汲極之電位根據讀取字線Pn 之電位改變而增加3V(即電位從圖11B中所描繪之狀態的0V增加至圖11C中所描繪之狀態的+3V)。即，寫入電晶體WTr(n,m) 之汲極之電位根據寫入資料而變成+3V、+4V、+5V、或+6V。
在此狀態下，寫入電晶體WTr(n,m) 之閘極之電位(0V)低於寫入電晶體WTr(n,m) 之源極(位元線R)之電位(0V至+3V)及寫入電晶體WTr(n,m) 之汲極之電位(+3V至+6V)；因此，寫入電晶體WTr(n,m) 關閉。
此外，讀取電晶體RTr(n,m) 之閘極之電位(+3V至+6V)高於讀取電晶體RTr(n,m) 之源極(即位元線Rm )之電位(0V至+3V)及讀取電晶體RTr(n,m) 之汲極(即偏壓線Sm )之電位(0V)；因此，讀取電晶體RTr(n,m) 關閉。
其次，將說明讀取作業。如圖11D中所描繪，寫入字線Qn 之電位設定為0V。此外，讀取字線Pn 之電位設定為+2V，且位元線Rm 之電位設定為+3V。在此狀態下，寫入電晶體WTr(n,m) 之汲極之電位根據寫入資料而為+2V、+3V、+4V、或+5V。若讀取電晶體RTr(n,m) 之閘極之電位為+2V，讀取電晶體RTr(n,m) 開啟；在其他狀況下，讀取電晶體RTr(n,m) 關閉。
此時，若寫入時位元線Rm 之電位為0V，讀取電晶體RTr(n,m) 之閘極之電位變成+2V。換言之，若當讀取字線Pn 之電位為+2V時讀取電晶體RTr(n,m) 開啟，可發現寫入時位元線Rm 之電位為0V。
當讀取電晶體RTr(n,m) 開啟時，電流流經位元線Rm ；因而，藉由檢測電流，可發現讀取電晶體RTr(n,m) 處於開啟狀態。若電容器配置於位元線Rm 之端部，位元線Rm 之初始電位(+3V)變成接近偏壓線Sm 之電位(0V)，亦可發現讀取電晶體RTr(n,m) 處於開啟狀態。
類似地，如圖11E中所描繪，若讀取字線Pn 之電位設定為0V，讀取電晶體RTr(n,m) 之閘極之電位變成0V、+1V、+2V、或+3V。僅於讀取電晶體RTr(n,m) 之閘極之電位為+3V時，讀取電晶體RTr(n,m) 關閉；在其他狀況下，讀取電晶體RTr(n,m) 開啟。
此時，若寫入時位元線Rm 之電位為+3V，讀取電晶體RTr(n,m) 之閘極之電位變成+3V。換言之，若當讀取字線Pn 之電位為0V時讀取電晶體RTr(n,m) 關閉，可發現寫入時位元線Rm 之電位為+3V。以此方式，當讀取字線Pn 之電位改變時檢測讀取電晶體Rtr(n,m) 之狀態，使得可獲得保持於記憶格中資料之值。
請注意，電容器可連接至位元線Rm ，並可測量電容器之電位以讀取資料。例如，若圖11E中讀取電晶體RTr(n,m) 之閘極之電位為+2V，讀取電晶體RTr(n,m) 開啟，且位元線Rm 之電位變成接近偏壓線Sm 之電位；然而，當位元線Rm 之電位變成+2V時，其等於讀取電晶體RTr(n,m) 之閘極之電位，讀取電晶體RTr(n,m) 關閉。即，位元線Rm 之電位高於或等於+2V並低於+3V。
類似地，若讀取電晶體RTr(n,m) 之閘極之電位為+1V，位元線Rm 之電位高於或等於+1V及低於+2V。此外，若讀取電晶體RTr(n,m) 之閘極之電位為0V，位元線Rm 之電位高於或等於0V及低於+1V。若讀取電晶體RTr(n,m) 之閘極之電位為+3V，讀取電晶體RTr(n,m) 關閉；因此，位元線Rm 之電位未從初始值(+3V)改變。
以上述方式，可寫入及讀取四級(二位元)資料。不用說，類似地可寫入及讀取更多資料，諸如八級(三位元)資料或十六級(四位元)資料。另一方面，可寫入及讀取二級(一位元)資料。
在上述說明中，儘管寄生電容及讀取電晶體RTr(n,m) 之閘極電容遠小於電容器C(n,m) 之電容並被忽略，將施加之電位需鑒於實際記憶格中該些電容而予決定。
開啟狀態與關閉狀態之間讀取電晶體RTr(n,m) 之閘極電容大為波動；因此，讀取電晶體RTr(n,m) 之閘極之電位受波動影響。隨著讀取電晶體RTr(n,m) 之閘極電容相對於電容器C(n,m) 之電容愈高，影響愈大。因此，電容器C(n,m) 之電容較佳地大於或等於讀取電晶體RTr(n,m) 之閘極電容的兩倍。
請注意，為藉由將記憶格中保持之電荷量改變為複數級而儲存多級(多值)資料，電荷量中變化需保持為小。在本實施例中所說明之半導體記憶體電路及半導體記憶裝置中，電荷量中變化保持為小，此適於此目的。
(實施例3)
在本實施例中，將說明實施例1中所說明之半導體記憶裝置之形狀及製造方法範例。在本實施例中，包含鎵及銦之氧化物半導體用於寫入電晶體，及單晶矽半導體用於讀取電晶體。因此，寫入電晶體係堆疊於讀取電晶體之上。
即，包括配置於單晶矽基板上之單晶矽半導體之絕緣閘極電晶體用作讀取電晶體，及其中使用氧化物半導體之電晶體形成於其上作為寫入電晶體。請注意，儘管本實施例中說明其中半導體記憶裝置形成於單晶矽基板上之範例，半導體記憶裝置可配置於另一種基板之上。
圖5A至5D中描繪本實施例之半導體記憶裝置之記憶格之佈局範例。在圖5A中，描繪配置於單晶矽基板上之主要佈線、主要電極等。元件分離區102係形成於基板之上。導電區106係使用基板上之導電材料或摻雜矽形成，且其部分充當讀取電晶體之源極及汲極。存在一區域，其中毗連導電區106藉由讀取電晶體之閘極電極111而彼此分離。第一連接電極110係配置於部分導電區106之上。
如圖式中所描繪，以第一連接電極110或偏壓線S藉由記憶格及毗連記憶格共用之方式，整合程度增加。在圖5A至5D中所描繪之半導體記憶裝置中，假設最小特徵尺寸為F，每一記憶格面積為18F2 。請注意，在圖5A至5D中，藉由虛線框標示作為記憶格之範圍設定大於實際範圍，以避免與另一佈線重疊。
形成與之後沈積之氧化物半導體歐姆接觸之材料較佳地作為閘極電極111或第一連接電極110之材料。有關該等材料之範例，可提供一種材料，其功函數W與氧化物半導體之電子親和性Φ(氧化物半導體之傳導帶之最低端與真空能級之間之能隙)幾乎相同或更小。換言之，可使用一種材料，其功函數滿足W<Φ+0.3[eV]之關係。例如，可提供鈦、鉬、或氮化鈦。
圖5B中描繪集中於包括形成於圖5A中所描繪之電路上之氧化物半導體的電晶體上之主要佈線、主要電極等。形成複數島形氧化物半導體區112及複數第一佈線114。第一佈線114充當寫入字線及讀取字線。
部分第一佈線114與氧化物半導體重疊並充當寫入電晶體之閘極電極。氧化物半導體區112於下層中接觸閘極電極111。電容器係形成於部分第一佈線114與閘極電極111重疊之部分中。此外，第二連接電極118係配置於部分氧化物半導體區112之上，以便將氧化物半導體區112連接至上層(例如位元線)。
圖5C描繪一狀態，其中圖5A中結構與圖5B中結構重疊，且第二佈線119形成於包括氧化物半導體之電晶體之上。在圖5C中，結構彼此略為偏移以便觀看重疊。第二佈線119形成位元線。配置第三連接電極121以便與第二連接電極118重疊而進一步連接至上層(例如偏壓線)。
圖5D描繪一狀態，其中第三佈線122係配置於第二佈線119之上。第三佈線122形成偏壓線。在圖5A至5D中，導電區106之寬度、第一佈線114之寬度等具有最小特徵尺寸F。即，每一線寬度及線間隔為F。在此狀況下，記憶格之尺寸為18F2 。請注意，點A及點B標示圖5A至5D中相同位置。
以下，將說明具有上述結構之半導體記憶裝置之製造方法。圖6A至6D及圖7A至7C為沿圖5A至5D中點A至點B之線之截面圖。在本實施例中，p型單晶矽基板用作基板。以下將依截面圖編號順序說明製造程序。
<圖6A>
首先，使用已知半導體製造技術，元件分離區102、使用n摻雜矽形成之導電區106、閘極絕緣膜103、虛擬閘極104、及第一層際絕緣體107形成於p型單晶矽基板101之上。如圖6A中所描繪，側壁可配置於虛擬閘極104之側面。
多晶矽可用於虛擬閘極104。閘極絕緣膜103之厚度較佳地為10 nm或更多，使得抑制洩漏電流之產生。為使閘極電容小於之後形成之電容器之電容，具有低相對介電常數之材料，諸如氧化矽較佳地用作閘極絕緣膜103之電介質。矽化物區105可形成於導電區106之表面，以便增加導電率。
第一層際絕緣體107可以單層或多層形成，並可包括應力襯墊用於造成電晶體之通道變形。藉由旋塗法之最上層中平坦化膜有助於之後步驟。例如，有關第一層際絕緣體107，可使用以該等方式形成之多層膜，即藉由電漿CVD法形成氮化矽膜，並藉由旋塗法於其上形成平坦化氧化矽膜。
<圖6B>
若第一層際絕緣體107之表面充分平坦，藉由乾式蝕刻法蝕刻第一層際絕緣體107，並於虛擬閘極104之上表面暴露時乾式蝕刻停止。可使用化學機械拋光(CMP)法取代乾式蝕刻法。首先可藉由CMP法平坦化第一層際絕緣體107之表面，接著可藉由乾式蝕刻法進一步實施蝕刻。進一步另一方面，在藉由乾式蝕刻法將層際絕緣體蝕刻至某程度之後，可執行藉由CMP法之平坦化處理。藉由以上述方式處理第一層際絕緣體107，獲得具有平坦表面之第二層際絕緣體107a，並暴露虛擬閘極104之表面。
<圖6C>
其次，選擇性蝕刻虛擬閘極104並形成第一開口108。若多晶矽用作虛擬閘極104之材料，2%至40%TMAH(四甲基氫氧化銨)，較佳地為20%至25%TMAH可用於蝕刻。此外，藉由使用光刻技術選擇性蝕刻第二層際絕緣體107a而形成達到矽化物區105之第二開口109。
<圖6D>
導電材料之單層或多層膜沈積於第一開口108及第二開口109中。形成與之後沈積之氧化物半導體歐姆接觸之材料較佳地作為導電材料。此外，此導電膜亦充當讀取電晶體(此處為n通道電晶體)之閘極電極；因此，具有諸如功函數之適當物理屬性值之導電材料，在決定電晶體之臨限電壓方面較佳。當藉由一材料無法滿足該些二狀況時，形成複數膜使得滿足每一狀況。例如，可使用包括氮化鈦及氮化鉭之多層膜作為導電材料。
其次，藉由CMP法蝕刻導電材料之膜而平坦化。此步驟可於第二層際絕緣體107a暴露時，或第二層際絕緣體107a暴露之後若干時間停止。因而，如圖6D中所描繪，形成讀取電晶體之第一連接電極110及閘極電極111。之後，可執行使用包括氯之電漿的表面處理，以減少第二層際絕緣體107a之表面附近所包括之氫。當第二層際絕緣體107a之氫濃度充分低時，不一定執行處理。從第二層際絕緣體107a之表面起深100 nm之區域中氫濃度為低於1×1018 cm-3 ，較佳地為低於1×1016 cm-3 。
<圖7A>
接著，藉由濺鍍法形成具有3 nm至20 nm厚度之氧化物半導體膜。可採用非濺鍍法之方法作為形成氧化物半導體膜之方法。氧化物半導體較佳地包含鎵及銦。氧化物半導體膜中氫濃度可低於1×1018 cm-3 ，較佳地為低於1×1016 cm-3 以增加半導體記憶裝置之可靠度。組成比例(鎵/銦)可高於或等於0.5及低於2，及較佳地為高於或等於0.9及低於1.2。除了鎵及銦以外，氧化物半導體亦可包括鋅。
島形氧化物半導體區112係藉由蝕刻氧化物半導體膜而予形成。氧化物半導體區112較佳地歷經熱處理使得半導體特性改進。藉由執行氧電漿處理亦可獲得類似效果。熱處理及氧電漿處理可分別或同時執行。因而，可獲得閘極電極111及氧化物半導體區112彼此接觸且第一連接電極110及氧化物半導體區112彼此接觸之結構。
接著，閘極絕緣膜113藉由諸如濺鍍法之已知沈積法而予形成。為使洩漏電流之產生減少，閘極絕緣膜113之厚度較佳地為10 nm或更多，且閘極絕緣膜中氫濃度較佳地為低於1×1018 cm-3 ，進一步較佳地為低於1×1016 cm-3 。為此目的，可執行熱處理、氯電漿處理、或氧電漿處理。
氧化矽、氧化鋁、氧化鉿、氧化鑭、氮化鋁等可用於閘極絕緣膜。另一方面，合成氧化物具有大於或等於6 eV及小於或等於8 eV之帶隙，可使用諸如鋁及鎵之合成氧化物(鋁相對於鎵之比例較佳地為高於或等於0.5及低於或等於3)。可使用該些材料之多層膜以及其單層膜。
閘極絕緣膜113亦充當之後形成之電容器之電介質，並較佳地使用具有10或更多之相對介電常數之材料形成，使得電容器之電容大於讀取電晶體之閘極電容。亦可於閘極絕緣膜形成之後執行熱處理，以改進氧化物半導體區112之特性。
<圖7B>
使用導電材料形成複數第一佈線114。第一佈線114充當寫入字線及讀取字線。部分寫入字線充當包括氧化物半導體之電晶體之閘極電極。較佳的是第一佈線114中面對氧化物半導體之部分的材料具有較氧化物半導體之電子親和性大0.5 eV或更多之功函數。可提供鎢、金、鉑、p型矽等作為該等材料之範例。
形成電容器116其中作為電介質之閘極絕緣膜113係配置於閘極電極111與讀取字線之間。電容器116係藉由閘極電極111及讀取字線之重疊而予定義；重疊部分之面積較佳地為大於或等於100 nm2 及小於或等於0.01 μm2 。
其次，氧化之元素的離子較氧化物半導體更易於藉由已知離子注入法而注入氧化物半導體區112中。該等元素之範例為鈦、鋅、鎂、矽、磷、硼等。通常，硼及磷用於習知半導體程序，因而容易使用；尤其，有關將注入上述薄第二閘極絕緣膜113或氧化物半導體區112之離子，磷離子較佳，其原子量大於硼之原子量。
所欲的是在該些離子中盡可能少混合氫。離子中氫濃度較佳地為0.1%或更低。已知的是氫充當氧化物半導體之供體。當氫混入離子中時，注入氧化物半導體之氫於氧化物半導體中移動，且元件之可靠度降低。
在氧化物半導體中，注入之離子與氧組合並造成缺氧；因而，氧化物半導體展現n型導電率。氧化物半導體與矽半導體不同，其中許多氧化物半導體可獲得適當導電率而未經高溫熱處理，其係在矽半導體之狀況下於離子注入後恢復結晶度所必需。
以此方式，展現n型導電之區域115係形成於氧化物半導體區112中。較佳的是設定離子注入之狀況，使得區域中載子(電子)濃度為1×10-19 cm-3 或更多。展現n型導電之區域115係使用第一佈線114作為遮罩而以自我校準之方式形成。由於不需高溫熱處理，注入之離子幾乎不再次擴散，展現n型導電之區域115及第一佈線114彼此重疊之面積極小。此外，離子未注入之區域充當通道。
請注意，甚至當氧化物半導體具有載子極低濃度並幾乎固有時，電子從形成與氧化物半導體歐姆接觸之金屬材料注入與金屬材料接觸之部分氧化物半導體。因而，距金屬材料數十奈米內之部分展現有利導電率。因此，儘管圖7B中所描繪之閘極電極111上之氧化物半導體區未歷經摻雜，氧化物半導體區可被視為導體。
<圖7C>
之後，形成單層薄膜或多層薄膜之第三層際絕緣體117。第三層際絕緣體117之表面被平坦化及選擇性蝕刻，以便形成達到展現n型導電之區域115之接觸孔，且第二連接電極118嵌於其中。接著，形成第二佈線119。第二佈線119為位元線。
之後，單層薄膜或多層薄膜之第四層際絕緣體120形成於第二佈線119之上。接著，第四層際絕緣體120之表面被平坦化及選擇性蝕刻，以便形成達到部分第二連接電極118之接觸孔，且第三連接電極121嵌於其中。接著，形成第三佈線122。第三佈線122為偏壓線。可形成平行於讀取字線或寫入字線之類似於第二佈線119或第三佈線122之佈線。以此方式，可製造半導體記憶裝置之記憶格，其如圖7C中所描繪包括寫入電晶體123及讀取電晶體124，以及包括記憶格之記憶體單元。
(實施例4)
在本實施例中，將說明實施例2中所說明之半導體記憶裝置之形狀範例。在本實施例中，包含鎵及銦之氧化物半導體用於寫入電晶體，及單晶矽半導體用於讀取電晶體。因此，寫入電晶體係堆疊於讀取電晶體之上。本實施例中所描繪之半導體記憶裝置之製造方法細節，可參照實施例3。
圖17A至17D中描繪本實施例之半導體記憶裝置之記憶格之佈局範例。在圖17A中，描繪配置於單晶矽基板上之主要佈線、主要電極等。元件分離區102係形成於基板之上。導電區106係使用導電材料或摻雜矽而形成於基板之上，且其部分充當讀取電晶體之源極及汲極。部分導電區106充當部分偏壓線Sm 。存在一區域，其中毗連導電區106藉由讀取電晶體之閘極電極111而彼此分離。第一連接電極110係配置於部分導電區106之上。閘極電極111及第一連接電極110之材料，可參照實施例3。
以該等方式而增加整合程度，即如圖式中所描繪，第一連接電極110或偏壓線Sm 係藉由記憶格及毗連記憶格共用。在圖17A至17D中所描繪之半導體記憶裝置中，假設最小特徵尺寸為F，每一記憶格面積為16.5F2 。
圖17B中描繪集中於包括形成於圖17A中所描繪之電路上之氧化物半導體的電晶體上之主要佈線、主要電極等。形成複數島形氧化物半導體區112及複數第一佈線114。第一佈線114充當寫入字線Qn 及讀取字線Pn 。
部分第一佈線114與氧化物半導體重疊並充當寫入電晶體之閘極電極。氧化物半導體區112於下層中接觸閘極電極111。電容器係形成於部分第一佈線114與閘極電極111重疊之部分中。此外，第二連接電極118係配置於部分氧化物半導體區112之上，以便將氧化物半導體區112連接至上層(例如位元線Rm )。
圖17C描繪一狀態，其中圖17A中結構與圖17B中結構重疊。請注意，點A及點B標示圖17A至17C中相同位置。在圖17C中，結構彼此略為偏移以便觀看重疊。此外，圖17C中亦描繪形成於包括氧化物半導體之電晶體上之第二佈線119。第二佈線119形成位元線Rm 。
在圖17A至17D中，導電區106之寬度、第一佈線114之寬度等各具有最小特徵尺寸F。即，線寬度及線間隔為F。在此狀況下，記憶格之尺寸為16.5F2 。
(實施例5)
在本實施例中，將參照圖3A至3F說明圖2A中所描繪之半導體記憶裝置之作業範例。請注意，為有助於理解本發明之技術概念，以下提供電位之具體值。不用說，該等值根據電晶體、電容器等之各式特性，或為業者之方便而改變。此外，圖2A中所描繪之半導體記憶裝置可使用非以下說明之方法而寫入或讀取資料。
此處，寫入電晶體WTr1(n,m) 及WTr2(n,m) 及讀取電晶體RTr1(n,m) 及RTr2(n,m) 均為n通道電晶體。當其中閘極之電位變成高於其中源極或汲極之電位達1V或更多時，寫入電晶體WTr1(n,m) 及WTr2(n,m) 及讀取電晶體RTr1(n,m) 及RTr2(n,m) 開啟，且在其他狀況下，寫入電晶體WTr1(n,m) 及WTr2(n,m) 及讀取電晶體RTr1(n,m) 及RTr2(n,m) 處於關閉狀態。
相較於電容器C1(n,m) 及C2(n,m) 之電容，根據閘極偏壓而波動之部分讀取電晶體RTr1(n,m) 及RTr2(n,m) 之閘極電容為可忽略地小。此外，圖式中未描繪之寫入電晶體WTr1(n,m) 及WTr2(n,m) 之寄生電容、讀取電晶體RTr1(n,m) 及RTr2(n,m) 之寄生電容、佈線之間產生之寄生電容等，假設為0。在圖3A至3F中，電晶體上圓圈標示電晶體處於開啟狀態，及電晶體上叉號標示電晶體處於關閉狀態。有關在特定狀況下開啟之電晶體，註解附加於圖式中。
首先，將說明寫入方法。寫入時，假設位元線R1m 之電位及位元線R2m 之電位設定相等。如圖3A中所描繪，當於非記憶體單元之列的列中執行寫入時，字線Q1n 及Q2n 之電位設定為-3V。位元線R1m 及R2m 之電位根據將寫入執行寫入之記憶格中資料而設定為0V、+1V、+2V、及+3V之四級之一。
在此狀態下，節點F1(n,m) 及節點F2(n,m) 之電位設定高於或等於-3V及低於或等於0V。在此狀況下，寫入電晶體WTr1(n,m) 及WTr2(n,m) 及讀取電晶體RTr1(n,m) 及RTr2(n,m) 各處於關閉狀態。
其次，資料寫入記憶格。首先，如圖3B中所描繪，位元線R1m 之電位根據將寫入之資料而設定為0V、+1V、+2V、或+3V。位元線R2m 之電位等於位元線R1m 之電位。此外，字線Q1n 之電位及字線Q2n 之電位分別設定為+4V及0V，使得寫入電晶體WTr1(n,m) 開啟及節點F1(n,m) 之電位變成接近位元線R1m 之電位。此處，節點F1(n,m) 之電位假設變成等於位元線R1m 之電位。
此時，寫入電晶體WTr2(n,m) 處於關閉狀態。因為閘極、源極、及汲極之電位相等，讀取電晶體RTr1(n,m) 亦處於關閉狀態。同時，節點F2(n,m) 之電位增加+7V及變成高於或等於+4V及低於或等於+7V，以回應字線Q1n 之電位從-3V增加至+4V。因此，讀取電晶體RTr2(n,m) 開啟，但源極(即位元線R2m )之電位等於汲極(即位元線R1m )之電位，且源極與汲極之間之電流不流動。
其次，字線Q1n 之電位設定為0V，使得寫入電晶體WTr1(n,m) 關閉，節點F1(n,m) 之電位保持於位元線R1m 之電位，及資料之寫入完成。
其次，資料寫入其他記憶格。如圖3C中所描繪，位元線R1m 之電位根據將寫入之資料而設定為0V、+1V、+2V、或+3V。位元線R2m 之電位等於位元線R1m 之電位。此處，字線Q2n 之電位設定為+4V，使得節點F1(n,m) 之電位增加+4V及變成高於或等於+4V及低於或等於+7V。此時，寫入電晶體WTr2(n,m) 開啟，且節點F2(n,m) 之電位變成等於位元線R2m 之電位。
此時，讀取電晶體RTr1(n,m) 及寫入電晶體WTr1(n,m) 處於關閉狀態。儘管讀取電晶體RTr2(n,m) 開啟，源極(即位元線R2m )之電位等於汲極(即位元線R1m )之電位，且源極與汲極之間之電流不流動。接著，字線Q2n 之電位設定為0V。以此方式，資料寫入至其他記憶格完成。
其次，將說明讀取方法。在下列說明中，儘管從圖2A之記憶體單元中左邊記憶格讀取資料，可以類似方式從右邊記憶格讀取資料。
如圖3A中所描繪，若於非記憶體單元之列的列中執行讀取，字線Q1n 及Q2n 之電位設定為-3V。以此方式，寫入電晶體WTr1(n,m) 及WTr2(n,m) 關閉。
節點F1(n,m) 及節點F2(n,m) 之電位為高於或等於-3V及低於或等於0V。由於如之後說明，位元線R1m 及R2m 之電位為高於或等於0V及低於或等於+3V，讀取電晶體RTr1(n,m) 及RTr2(n,m) 可保持處於關閉狀態。
其次，執行記憶格之讀取。如圖3D中所描繪，字線Q1n 及Q2n 之電位分別設定為-3V及-2V。此外，位元線R1m 及R2m 之電位分別設定為0V及+3V。此時，寫入電晶體WTr1(n,m) 及WTr2(n,m) 保持處於關閉狀態。節點F2(n,m) 之電位為高於或等於-3V及低於或等於0V，且讀取電晶體RTr2(n,m) 保持處於關閉狀態。
節點F1(n,m) 之電位為高於或等於-2V及低於或等於+1V。節點F1(n,m) 之電位為讀取電晶體RTr1(n,m) 之閘極之電位，若節點F1(n,m) 之電位為+1V，讀取電晶體RTr1(n,m) 開啟。接著，電流於位元線R1m 與R2m 之間流動。
若電容器係配置於位元線R1m 之端部，若電流於位元線R1m 與R2m 之間流動，位元線R1m 之電位(初始電位：0V)變成接近位元線R2m 之電位(+3V)。位元線R1m 之電位最後根據節點F1(n,m) 之電位決定。在任一狀況下，位元線R1m 之電位於高於或等於0V及低於或等於+3V之範圍內改變。
此時，若寫入時位元線R1m 之電位為+3V，節點F1(n,m) 之電位變成+1V。換言之，當字線Q2n 之電位設定為-2V時，若讀取電晶體RTr1(n,m) 開啟，可發現寫入時位元線R1m 之電位為+3V。以此方式，可發現所保持之資料值。
此外，如圖3E中所描繪，字線Q2n 之電位增加為-1V，藉此之節點F1(n,m) 之電位根據寫入資料而變成-1V、0V、+1V、或+2V。若節點F1(n,m) 之電位為+1V或+2V，讀取電晶體RTr1(n,m) 開啟，且電流於位元線R1m 與R2m 之間流動。
藉由檢測電流可發現資料之值。此時，若寫入時位元線R1m 之電位為+2V或+3V，節點F1(n,m) 之電位為+1V或+2V。若當字線Q2n 之電位為-2V(即圖3D之狀態)時，讀取電晶體RTr1(n,m) 關閉，及當字線Q2n 之電位變成-1V時，讀取電晶體RTr1(n,m) 開啟，可發現寫入時位元線R1m 之電位為+2V。
類似地，如圖3F中所描繪，當字線Q2n 之電位增加為0V時，節點F1(n,m) 之電位根據寫入資料而變成0V、+1V、+2V、或+3V。此處，若節點F1(n ，m)之電位為+1V、+2V、或+3V，讀取電晶體RTr1(n,m) 開啟，且電流於位元線R1m 與R2m 之間流動。即，若寫入時位元線R1m 之電位為+1V、+2V、或+3V，此時讀取電晶體RTr1(n,m) 開啟。
若寫入時位元線之電位為0V，當字線Q2n 之電位設定為0V時，節點F1(n,m) 之電位為0V，且讀取電晶體RTr1(n,m) 仍處於關閉狀態。即，若甚至當字線Q2n 之電位為0V時，位元線R1m 與R2m 之間電流不流動，發現寫入時位元線R1m 之電位為0V。
上述為藉由改變各階段中字線Q2n 之電位而獲得資料值之方法；然而，亦可藉由類似於實施例1中所說明之電位測量之方式而獲得資料值。
以上述方式，可寫入及讀取四級(二位元)資料。不用說，可類似地寫入及讀取更多資料，諸如八級(三位元)資料或十六級(四位元)資料。另一方面，可寫入及讀取二級(一位元)資料。
圖4A中所描繪之半導體記憶裝置與圖2A中所描繪之半導體記憶裝置之間之差異僅為接觸位元線之部分是否共用。因此，圖4A中所描繪之半導體記憶裝置亦可使用本實施例中所說明之方法操作。不用說，圖4A中所描繪之半導體記憶裝置亦可使用非本實施例中所說明之方法操作。
在上述說明中，儘管讀取電晶體RTr1(n,m) 及RTr2(n,m) 之寄生電容及閘極電容遠小於電容器C1(n,m) 及C2(n,m) 之電容並可忽略，需鑒於實際記憶格中該些電容而決定將施加之電位。
開啟狀態與關閉狀態之間讀取電晶體RTr1(n,m) 及RTr2(n,m) 之閘極電容大為波動；因此，讀取電晶體RTr1(n,m) 及RTr2(n,m) 之閘極之電位受波動影響。隨著讀取電晶體RTr1(n,m) 及RTr2(n,m) 之閘極電容相對於電容器C1(n,m) 及C2(n,m) 之電容的比例愈高，影響愈大。因此，電容器C1(n,m) 及C2(n,m) 之電容較佳地為大於或等於讀取電晶體RTr1(n,m) 及RTr2(n,m) 之閘極電容的兩倍。
(實施例6)
將參照圖8A至8D說明本實施例中半導體記憶裝置之形狀。圖8A描繪配置於實施例3中所說明之半導體記憶裝置之單晶矽基板上之主要佈線、主要電極等。圖5A集中於一記憶格，同時圖8A描繪記憶格以使顯示記憶格之間之關係。在圖8A中，距離a為閘極電極111之間之距離，距離b為導電區106之間之距離，及長度c為閘極電極111之長度；該些距離及長度在決定記憶格之尺寸中是重要的。
存在一些決定具有矩陣結構之半導體裝置之整合程度的因子。其一為閘極電極之長度c。閘極電極111需確定穿過導電區106。由於導電區106之寬度具有最小特徵尺寸(F)，閘極電極111之長度c需為最小特徵尺寸之兩倍(2F)。此外，由於閘極電極111需與毗連閘極電極111分離，閘極電極111之間之距離a需大於或等於最小特徵尺寸(F)。因此，導電區106之間之距離b需為最小特徵尺寸的兩倍(2F)。
當閘極電極111之間之距離a、導電區106之間之距離b、及閘極電極111之長度c為最小時，整合程度最高，且如實施例3中所說明，每一記憶格之面積可為18F2 。然而，在此狀況下，如圖5A至5D及圖7A至7C中所描繪，位元線及偏壓線需使用個別佈線層(即第一佈線114及第二佈線119)而予形成。此導致步驟數量增加，及伴隨步驟數量增加之產量減少。
在本實施例中，說明一狀況其中當藉由特別設定導電區106之間之距離b至適當值而犧牲整合程度時，抑制步驟數量，而可獲得另一效果。對高整合程度而言，導電區106之間之距離b較佳地為2F，但在本實施例中設定為3F。當然，根據導電區106之間之距離b增加F，整合程度減少。在圖8B至8D中所描繪之半導體記憶裝置中，每一記憶格之面積為24F2 ，此為圖8A中之1.33倍。然而，可預期另一效果足以彌補整合程度之減少。
基於導電區106之間之距離b增加F，可改變其他長度及結構。具體地，部分導電層106延伸，且與位元線接觸之部分沿與偏壓線接觸之部分之相對方向移動長度F。此外，藉由利用導電區106之間之距離增加，閘極電極之長度c增加F。
前者改變使可使用相同佈線層形成位元線及偏壓線，後者改變可使電容器之電容為圖8A中之1.5倍。以下將說明其細節。儘管具有不同於實施例3之佈線型樣等，本實施例中所說明之半導體記憶裝置可使用實施例3中所說明之方法予以形成。
圖8B描繪配置於單晶矽基板上之主要佈線、主要電極等。佈線及電極與實施例3或圖8A中幾乎相同。一不同點在於部分導電區係沿圖式中向上方向延伸長度F。利用此點，與位元線R接觸部分係沿圖式中向上方向移動長度F。
另一不同點為閘極電極111之長度沿向上方向及向下方向各延伸0.5F。即，圖8A中閘極電極之長度為2F，及圖8B中為3F。此意即電容器之電容C變成圖8A中之1.5倍。
如實施例1中所指出，電容器之電容C較佳地為大於讀取電晶體Rtr之閘極電容。因此，電容增加適於此目的。請注意，資料保持時間基本上為藉由寫入電晶體WTr之關閉狀態電阻乘以電容器之電容C所獲得之值。因此，電容器之電容C增加具有增加資料保持時間之效果。
圖8C描繪集中於包括形成於圖8B中所描繪之電路上之氧化物半導體之電晶體上之主要佈線、主要電極等。以類似於實施例3之方式，形成複數島形氧化物半導體區112、複數第一佈線114、及複數第二連接電極118。第一佈線114經配置而與閘極電極111重疊。氧化物半導體區112、第一佈線114、及第二連接電極118之位置係根據圖8B之佈局決定。
圖8D描繪一狀態，其中圖8B中結構與圖8C中結構重疊。在圖8D中，結構彼此略為偏移以便觀看重疊。此外，圖8D中亦描繪形成於包括氧化物半導體之電晶體上之第二佈線119。第二佈線119形成位元線Rm 及Rm+1 及偏壓線Sm 及Sm+1 。換言之，位元線及偏壓線可使用相同佈線層予以形成。這是因為位元線與偏壓線之間之距離可增加，作為導電區106之間之距離b增加之結果，如上述，整合程度減少，且每一單元格面積變成1.33倍，但同時電容器之電容C變成1.5倍。此外，可使用相同佈線層形成位元線及偏壓線。
(實施例7)
在本實施例中，將說明另一半導體記憶裝置之形狀。圖9A至9D描繪本實施例之半導體記憶裝置之記憶體單元之佈局範例。儘管具有不同於實施例3之佈線型樣等，本實施例中所說明之半導體記憶裝置可使用實施例3中所說明之方法予以製造。本實施例中所說明之半導體記憶裝置具有對應於圖4A中所描繪之電路圖之電路組態。
在圖9A中，描繪配置於單晶矽基板上之主要佈線、主要電極等。元件分離區102係形成於基板之上。導電區106係使用導電材料或摻雜矽予以形成。存在一區域，其中毗連導電區106藉由讀取電晶體之閘極電極111而彼此分離。
第一連接電極110係配置於部分導電區106之上。有關閘極電極111及第一連接電極110之材料，可使用實施例3中所說明之滿足閘極電極111及第一連接電極110之狀況之材料。如同從圖9A所見，導電區106於中央各具有第一連接電極110，並藉由閘極電極111而彼此分離；因此，導電區106各具有變形之H形狀(或1形狀)。
在本實施例中，如圖式中所描繪，其上形成第一連接電極110之導電區之區域較圖5A中為寬；因此，用於第一連接電極110之部分的面積可增加。用於圖9A中第一連接電極110之面積為圖5A中之兩倍。藉由因而增加之連接電極之面積，可確實執行上層中與佈線等黏合，使得可避免因有缺陷之連接而產量減少。
如圖式中所描繪，記憶體單元係置於二第一連接電極110之間，並包括藉由導電區106及二閘極電極111圍繞之一元件分離區102。此外，每一記憶體單元包括二記憶格。
本實施例之特徵在於閘極111係以交錯組態配置。結果，相較於具有圖5A或圖8A中所描繪之結構的半導體記憶裝置之密度，閘極電極111可以更高密度配置。在具有圖8A中所描繪之結構之半導體記憶裝置中，閘極電極111係以一直線配置，因此閘極電極111之間之距離a需為最小特徵尺寸(F)。因此，毗連導電區106之間之距離b需為至少最小特徵尺寸之兩倍(2F)。
然而，由於本實施例中閘極電極111係以交錯組態配置，對應於距離a之值可為0，且對應於距離b之值(圖9A中b1及b2)可為最小特徵尺寸之一倍(F)。因此，每一記憶格之面積可為12F2 。
在本說明書中所描繪之佈局中，提供大方的調整邊限。在設計規則中，邊限為盡可能小，依據本實施例中所說明之原理之半導體記憶裝置之每一記憶格之面積可減少為8F2 。
在本實施例中，導電區106之間存在二種不同之距離：記憶體單元之間之導電區106之間之距離b1，及記憶體單元內部之導電區106之間之距離b2。藉由獨立地控制距離b1及b2，可從各距離獲得效果。為減少每一記憶格之面積，每一距離b1及b2可為最小特徵尺寸F。
圖9B描繪集中於包括形成於圖9A中所描繪之電路上之氧化物半導體之電晶體上之主要佈線、主要電極等。形成複數島形氧化物半導體區112及複數第一佈線114。第一佈線114充當字線Q1n 、Q2n 、Q1n+1 、Q2n+1 等，並經配置而與閘極電極111重疊。
部分第一佈線114與氧化物半導體重疊，並充當寫入電晶體之閘極電極。氧化物半導體區112於下層接觸閘極電極111。此外，電容器係形成於部分第一佈線114與閘極電極111重疊之部分中。連接至上層(例如位元線Rm )之第二連接電極118係配置於氧化物半導體區112之上。氧化物半導體區112之形狀如同導電區106之形狀，雙重對稱，即，當氧化物半導體區旋轉180°時，形狀與原始形狀重疊，且非線對稱。
圖9C描繪一狀態，其中圖9A中結構與圖9B中結構重疊，且第二佈線119係形成於包括氧化物半導體之電晶體之上。在圖9C中，結構彼此略微偏移以便觀看重疊。第二佈線119形成位元線R1。第三連接電極121經配置以便與第二連接電極118重疊而進一步連接至上層(例如位元線R2)。
圖9D描繪一狀態，其中第三佈線122係配置於第二佈線119之上。第三佈線122形成位元線R2。
(實施例8)
在本實施例中，將說明仍另一半導體記憶裝置之形狀。在本實施例中，將說明藉由將圖9A中所描繪之導電區106之間之距離b1及距離b2設定為彼此不同值而獲得之效果。圖10A至10C描繪本實施例之半導體記憶裝置之記憶體單元之佈局範例。儘管具有不同於實施例3之佈線型樣等，本實施例中所說明之半導體記憶裝置可使用實施例3中所說明之方法而予製造。本實施例中所說明之半導體記憶裝置具有對應於圖4A中所描繪之電路圖之電路組態。
在圖10A中，描繪配置於單晶矽基板上之主要佈線、主要電極等。元件分離區102係形成於基板之上。導電區106係使用導電材料或摻雜矽而予形成。存在一區域，其中毗連導電區106藉由讀取電晶體之閘極電極111而彼此分離。
第一連接電極110係配置於部分導電區106之上。有關閘極電極111及第一連接電極110之材料，可使用實施例3中所說明之滿足閘極電極111及第一連接電極110之狀況之材料。亦在本實施例中，以類似於實施例7之方式，記憶體單元係置於二第一連接電極110之間，並包括藉由導電區106及二閘極電極111圍繞之一元件分離區102。此外，每一記憶體單元包括二記憶格。
本實施例之特徵在於除了閘極電極111係以交錯組態配置之結構以外，記憶體單元之間之導電區106之間之距離b1設定為大於記憶體單元內部之導電區106之間之距離b2。此處，距離b1設定為最小特徵尺寸之兩倍(2F)。結果，相較於具有圖9A至9D中所描繪之結構之半導體記憶裝置，整合程度下降，同時閘極電極111之長度c可設定更長。
在圖10A至10C中所描繪之半導體記憶裝置中，每一記憶格之面積為15F2 ，其大於圖9A至9D中所描繪之半導體記憶裝置(12F2 )，但小於圖5A至5D中所描繪之半導體記憶裝置(18F2 )。
此外，閘極電極之長度為3F，藉此電容器之電容可變成圖5A至5D中所描繪之半導體記憶裝置之1.5倍。因而，本實施例中所說明之半導體記憶裝置可獲得二效果，即每一記憶格之面積減少及電容器之電容增加。
為評估有多少二相互矛盾需求被滿足，即每一記憶格之面積減少及電容器之電容增加，可比較藉由電容器之面積除以每一記憶格之面積所獲得之值(即電容器/記憶格面積比)。此值愈高愈好。
圖5A至5D中所描繪之半導體記憶裝置之值及實施例6中所說明之半導體記憶裝置之值分別為0.11及0.125，且圖9A至9D中所描繪之半導體記憶裝置之值為0.17。同時，圖10A至10C中所描繪之半導體記憶裝置之值為0.2。即，圖10A至10C中所描繪之半導體記憶裝置之整合程度低於圖9A至9D中所描繪之半導體記憶裝置，但在電容器/記憶格面積比方面優於圖9A至9D中所描繪之半導體記憶裝置。
圖10B描繪集中於包括形成於圖10A中所描繪之電路上之氧化物半導體之電晶體上之主要佈線、主要電極等。形成複數島形氧化物半導體區112及複數第一佈線114。第一佈線114充當字線Q1n 、Q2n 、Q1n+1 、Q2n+1 等。連接至上層(例如位元線)之第二連接電極118係配置於氧化物半導體區112之上。
圖10C描繪一狀態，其中圖10A中結構與圖10B中結構重疊。在圖10C中，結構彼此略微偏移以便觀看重疊。此外，圖10C中亦描繪形成於包括氧化物半導體之電晶體上之第二佈線119。第二佈線119形成位元線R1m 、R2m 、R1m+1 、R2m+1 等。
在本實施例中，相較於圖9A至9D中所描繪之半導體記憶裝置，每一記憶格之面積增加。此允許更多位元線形成於相同層中。因此，例如圖2A中所描繪之半導體記憶裝置中位元線可形成於相同層中。因此，可減少步驟數量。
此外，如圖10C中所描繪，與第二連接電極118接觸之部分第二佈線119之面積較圖8D中可變寬。此在抑制因有缺陷接觸而產量減少方面有效。
(實施例9)
在本實施例中，將參照圖13A至13F說明圖12A中所描繪之半導體記憶裝置之作業範例。請注意，為有助於理解本發明之技術概念，以下提供電位之具體值。不用說，該等值根據電晶體、電容器等之各式特性，或為業者之方便而改變。此外，圖12A中所描繪之半導體記憶裝置可使用非以下說明之方法而寫入或讀取資料。
此處，寫入電晶體WTr1(n,m) 及WTr2(n,m) 為n通道電晶體，及讀取電晶體RTr1(n,m) 及RTr2(n,m) 為p通道電晶體。當其中閘極之電位變成較其中源極或汲極之電位高1V或更多時，寫入電晶體開啟，且寫入電晶體在其他狀況下處於關閉狀態。當其中閘極之電位變成較源極或汲極之電位低1V或更多時，讀取電晶體開啟，且讀取電晶體在其他狀況下處於關閉狀態。
根據閘極偏壓而波動之部分讀取電晶體RTr1(n,m) 及RTr2(n,m) 之閘極電容，相較於電容器C1(n,m) 及C2(n,m) 之電容為可忽略地小。此外，圖式中未描繪之寫入電晶體WTr1(n,m) 及WTr2(n,m) 之寄生電容、讀取電晶體RTr1(n,m) 及RTr2(n,m) 之寄生電容、佈線之間產生之寄生電容等假設為0。在圖13A至13F中，電晶體上圓圈標示電晶體處於開啟狀態，及電晶體上叉號標示電晶體處於關閉狀態。有關在特定狀況下開啟之電晶體，註解附加於圖式中。
首先，將說明寫入方法。如圖13A中所描繪，當於非記憶體單元之列的列中執行寫入時，字線Q1n 及Q2n 之電位設定為0V。位元線R1m 及R2m 之電位根據將寫入執行寫入之記憶格中資料而設定為0V、+1V、+2V、及+3V之四級之一。在此狀態下，節點F1(n,m) 及節點F2(n,m) 之電位設定高於或等於+3V及低於或等於+6V。在此狀況下，寫入電晶體WTr1(n,m) 及WTr2(n,m) 及讀取電晶體RTr1(n,m) 及RTr2(n,m) 各處於關閉狀態。
其次，資料寫入記憶格。首先，如圖13B中所描繪，位元線R1m 之電位根據將寫入之資料而設定為0V、+1V、+2V、或+3V。位元線R2m 之電位設定為0V。此外，字線Q1n 之電位及字線Q2n 之電位分別設定為+4V及-3V，使得寫入電晶體WTr1(n,m) 開啟及節點F1(n,m) 之電位變成接近位元線R1m 之電位。此處，節點F1(n,m) 之電位假設變成等於位元線R1m 之電位。
此時，讀取電晶體RTr1(n,m) 及RTr2(n,m) 及寫入電晶體WTr2(n,m) 處於關閉狀態。同時，節點F2(n,m) 之電位增加+4V及變成高於或等於+7V及低於或等於+10V，以回應字線Q1n 之電位從0V增加至+4V。
其次，字線Q1n 之電位設定為-3V，使得寫入電晶體WTr1(n,m) 關閉，節點F1(n,m) 之電位保持於位元線R1m 之電位，及資料之寫入完成。
其次，資料寫入其他記憶格。如圖13C中所描繪，位元線R2m 之電位根據將寫入之資料而設定為0V、+1V、+2V、或+3V。位元線R1m 之電位設定為0V。此處，字線Q2n 之電位設定為+4V，使得節點F1(n,m) 之電位增加+4V及變成高於或等於+7V及低於或等於+10V。此時，寫入電晶體WTr2(n,m) 開啟，且節點F2(n,m) 之電位變成等於位元線R2m 之電位。
此時，讀取電晶體RTr1(n,m) 及RTr2(n,m) 及寫入電晶體WTr1(n,m) 處於關閉狀態。接著，字線Q2n 之電位設定為-3V。以此方式，資料寫入至其他記憶格完成。
其次，將說明讀取方法。在下列說明中，儘管從圖12A之記憶體單元中左邊記憶格讀取資料，可以類似方式從右邊記憶格讀取資料。
如圖13A中所描繪，若於非記憶體單元之列的列中執行讀取，字線Q1n 及Q2n 之電位設定為0V。以此方式，寫入電晶體WTr1(n,m) 及WTr2(n,m) 關閉。
節點F1(n,m) 及節點F2(n,m) 之電位為高於或等於+3V及低於或等於+6V。由於如之後說明，位元線R1m 及R2m 之電位為高於或等於0V及低於或等於+3V，讀取電晶體RTr1(n,m) 及RTr2(n,m) 可保持處於關閉狀態。
其次，執行記憶格之讀取。如圖13D中所描繪，字線Q1n 及Q2n 之電位分別設定為0V及-1V。此外，位元線R1m 及R2m 之電位分別設定為0V及+3V。此時，寫入電晶體WTr1(n,m) 及WTr2(n,m) 保持處於關閉狀態。節點F2(n,m) 之電位為高於或等於+3V及低於或等於+6V，且讀取電晶體RTr2(n,m) 保持處於關閉狀態。
節點F1(n,m) 之電位為高於或等於+2V及低於或等於+5V。節點F1(n,m) 之電位為讀取電晶體RTr1(n,m) 之閘極之電位，若節點F1(n,m) 之電位為+2V，讀取電晶體RTr1(n,m) 開啟。接著，電流於位元線R1m 與R2m 之間流動。
若電容器係配置於位元線R2m 之端部，若電流於位元線R1m 與R2m 之間流動，位元線R2m 之電位(初始電位：+3V)變成接近位元線R1m 之電位(0V)。位元線R2m 之電位最後根據節點F1(n,m) 之電位決定。在任一狀況下，位元線R2m 之電位於高於或等於0V及低於或等於+3V之範圍內改變。
此時，若寫入時位元線R1m 之電位為0V，節點F1(n,m) 之電位變成+2V。換言之，當字線Q2n 之電位設定為-1V時，若讀取電晶體RTr1(n,m) 開啟，可發現寫入時位元線R1m 之電位為0V。以此方式，可發現所保持之資料值。
此外，如圖13E中所描繪，字線Q2n 之電位增加為-2V，藉此之節點F1(n,m) 之電位根據寫入資料而變成+1V、+2V、+3V、或+4V。若節點F1(n,m) 之電位為+1V或+2V，讀取電晶體RTr1(n,m) 開啟，且電流於位元線R1m 與R2m 之間流動。
藉由檢測電流可發現資料之值。此時，若寫入時位元線R1m 之電位為0V或+1V，節點F1(n,m) 之電位為+1V或+2V。若當字線Q2n 之電位為-1V(即圖3D之狀態)時，讀取電晶體RTr1(n,m) 關閉，及當字線Q2n 之電位變成-2V時，讀取電晶體RTr1(n,m) 開啟，可發現寫入時位元線R1m 之電位為+1V。
類似地，如圖3F中所描繪，當字線Q2n 之電位減少為-3V時，節點F1(n,m) 之電位根據寫入資料而變成0V、+1V、+2V、或+3V。此處，若節點F1(n,m) 之電位為0V、+1V、或+2V，讀取電晶體RTr1(n,m) 開啟，且電流於位元線R1m 與R2m 之間流動。即，若寫入時位元線R1m 之電位為0V、+1V、或+2V，此時讀取電晶體RTr1(n,m) 開啟。
若寫入時位元線之電位為+3V，當字線Q2n 之電位設定為-3V時，節點F1(n,m) 之電位為+3V，且讀取電晶體RTr1(n,m) 仍處於關閉狀態。即，若甚至當字線Q2n 之電位為-3V時，位元線R1m 與R2m 之間電流不流動，發現寫入時位元線R1m 之電位為+3V。
上述為藉由改變各階段中字線Q2n 之電位而獲得資料值之方法；然而，亦可藉由類似於實施例1中所說明之電位測量之方式而獲得資料值。
以上述方式，可寫入及讀取四級(二位元)資料。不用說，可類似地寫入及讀取更多資料，諸如八級(三位元)資料或十六級(四位元)資料。另一方面，可寫入及讀取二級(一位元)資料。
圖4A中所描繪之半導體記憶裝置與圖12A中所描繪之半導體記憶裝置之間之差異僅為接觸位元線之部分是否共用。因此，圖4A中所描繪之半導體記憶裝置亦可使用本實施例中所說明之方法操作。不用說，圖4A中所描繪之半導體記憶裝置亦可使用非本實施例中所說明之方法操作。
在上述說明中，儘管讀取電晶體RTr1(n,m) 及RTr2(n,m) 之寄生電容及閘極電容遠小於電容器C1(n,m) 及C2(n,m) 之電容並可忽略，需鑒於實際記憶格中該些電容而決定將施加之電位。
開啟狀態與關閉狀態之間讀取電晶體RTr1(n,m) 及RTr2(n,m) 之閘極電容大為波動；因此，讀取電晶體RTr1(n,m) 及RTr2(n,m) 之閘極之電位受波動影響。隨著讀取電晶體RTr1(n,m) 及RTr2(n,m) 之閘極電容相對於電容器C1(n,m) 及C2(n,m) 之電容的比例愈高，影響愈大。因此，電容器C1(n,m) 及C2(n,m) 之電容較佳地為大於或等於讀取電晶體RTr1(n,m) 及RTr2(n,m) 之閘極電容的兩倍。
(實施例10)
在本實施例中，將參照圖15A至15C及圖16A至16C說明圖4B中所描繪之半導體記憶裝置之作業範例。請注意，為有助於理解本發明之技術概念，以下提供電位之具體值。不用說，該等值根據電晶體、電容器等之各式特性，或為業者之方便而改變。此外，圖4B中所描繪之半導體記憶裝置可使用非以下說明之方法而寫入或讀取資料。
此處，將說明圖4B中所描繪之半導體記憶裝置中彼此鄰近之第n列及第m行中記憶體單元及第n列及第(m+1)行中記憶體單元之寫入方法及讀取方法。亦可以類似作業於其他記憶體單元中執行寫入及讀取。
在本實施例中，寫入電晶體WTr1(n,m) 、WTr2(n,m) 、WTr1(n,m+1) 、及WTr2(n,m+1) 為n通道電晶體，及讀取電晶體RTr1(n,m) 、RTr2(n,m) 、RTr1(n,m+1) 、及RTr2(n,m+1) 為p通道電晶體。當其閘極之電位變成高於其源極或汲極之電位2V或更多時，寫入電晶體開啟，且寫入電晶體於其他狀況下處於關閉狀態。當其閘極之電位變成低於其源極或汲極之電位2V或更多時，讀取電晶體開啟，且讀取電晶體於其他狀況下處於關閉狀態。
根據閘極偏壓而波動之讀取電晶體RTr1(n,m) 、RTr2(n,m) 、RTr1(n,m+1) 、及RTr2(n,m+1) 之部分閘極電容相較於電容器C1(n,m) 、C2(n,m) 、C1(n,m+1) 、及C2(n,m+1) 之電容為可忽略地小。
此外，圖式中未描繪之寫入電晶體WTr1(n,m) 、WTr2(n,m) 、WTr1(n,m+1) 、及WTr2(n,m+1) 之寄生電容、讀取電晶體RTr1(n,m) 、RTr2(n,m) 、RTr1(n,m+1) 、及RTr2(n,m+1 )之寄生電容、佈線之間產生之寄生電容等假設為0。
在圖15A至15C及圖16A至16C中，電晶體上圓圈標示電晶體處於開啟狀態，及電晶體上叉號標示電晶體處於關閉狀態。有關在特定狀況下開啟之電晶體，註解附加於圖式中。
首先，將說明寫入方法。如圖15A中所描繪，當於非記憶體單元之列的列中執行寫入時，字線Q1n 及Q2n 之電位設定為0V。位元線Rm 、Rm+1 、及Rm+2 之電位根據將寫入執行寫入之記憶格中資料而設定為0V及+1V之二級之一。
在此狀態下，節點F1(n,m) 、節點F2(n,m) 、節點F1(n,m+1) 、及節點F2(n,m+1) 之電位設定為高於或等於+1V及低於或等於+2V。在該等狀況下，寫入電晶體WTr1(n,m) 、WTr2(n,m) 、WTr1(n,m+1) 、及WTr2(n,m+1) 及讀取電晶體RTr1(n,m) 、RTr2(n,m) 、RTr1(n,m+1) 、及RTr2(n,m+1) 各處於關閉狀態。
其次，資料寫入記憶體單元。首先，如圖15B中所描繪，位元線Rm 、Rm+1 、及Rm+2 之電位根據將寫入之資料而設定為0V或+1V。此外，字線Q1n 之電位及字線Q2n 之電位分別設定為+3V及-1V，使得寫入電晶體WTr1(n,m) 及WTr1(n,m+1) 開啟，且節點F1(n,m) 及節點F1(n,m+1 )之電位變成分別接近位元線Rm 及Rm+1 之電位。此處，假設節點F1(n,m) 及節點F1(n,m+1) 之電位變成分別等於位元線Rm 及Rm+1 之電位。
此時，讀取電晶體RTr1(n,m) 、RTr2(n,m) 、RTr1(n,m+1) 、及RTr2(n,m+1) 及寫入電晶體WTr2(n,m) 及WTr2(n,m+1) 處於關閉狀態。節點F2(n,m) 之電位增加+3V及變成高於或等於+4V及低於或等於+5V，以回應字線Q1n 之電位從0V增加為+3V。
其次，字線Q1n 之電位設定為-1V，使得寫入電晶體WTr1(n,m) 及WTr1(n,m+1) 關閉，且節點F1(n,m) 及節點F1(n,m+1) 之電位分別保持為位元線Rm 及Rm+1 之電位。因而，資料寫入。
其次，資料寫入記憶體單元之每一者中其他記憶格。如圖15C中所描繪，位元線Rm 、Rm+1 、及Rm+2 之電位根據將寫入之資料而設定為0V或+1V。
此處，字線Q2n 之電位設定為+3V，使得節點F1(n,m) 之電位增加+3V及變成高於或等於+4V及低於或等於+5V。此時，寫入電晶體WTr2(n,m) 及WTr2(n,m+1) 開啟，且節點F2(n,m) 及節點F2(n,m+1) 之電位變成分別等於位元線Rm+1 及Rm+2 之電位。
此時，讀取電晶體RTr1(n,m) 、RTr2(n,m) 、RTr1(n,m+1) 、及RTr2(n,m+1) 及寫入電晶體WTr1(n,m )及WTr1(n,m+1) 處於關閉狀態。接著，字線Q2n 之電位設定為-1V。以此方式，資料寫入其他記憶格完成。
其次，將說明讀取方法。在下列說明中，儘管從圖4B之記憶體單元中左邊記憶格讀取資料，可以類似方式從右邊記憶格讀取資料。
首先，位元線Rm+1 之電位設定為0V。換言之，每一其他線中位元線之電位設定為0V。若於非記憶體單元之列的列之狀態下執行讀取，如圖16A中所描繪，字線Q1n 及Q2n 之電位設定為0V。
以此方式，寫入電晶體WTr1(n,m) 及WTr2(n,m) 關閉。節點F1(n,m) 、節點F2(n,m) 、節點F1(n,m+1) 、及節點F2(n,m+1) 之電位為高於或等於+1V及低於或等於+2V。如之後說明，由於位元線Rm 及Rm+1 之電位為高於或等於0V及低於或等於+2V，讀取電晶體RTr1(n,m) 、RTr2(n,m) 、RTr1(n,m+1) 、RTr2(n,m+1) 可保持處於關閉狀態。
其次，執行記憶格之讀取。如圖16B中所描繪，字線Q1n 及Q2n 之電位分別設定為0V及-1V。此外，位元線Rm 及Rm+2 之電位設定為+2V。此時，寫入電晶體WTr1(n,m) 、WTr2(n,m) 、WTr1(n,m+1) 、WTr2(n,m+1) 保持處於關閉狀態。節點F2(n,m) 及節點F2(n,m+1) 之電位為高於或等於+1V及低於或等於+2V，且讀取電晶體RTr2(n,m) 及RTr2(n,m+1) 保持處於關閉狀態。
節點F1(n,m) 及節點F1(n,m+1) 之電位為高於或等於0V及低於或等於+1V。節點F1(n,m) 及節點F1(n,m+1) 之電位分別為讀取電晶體RTr1(n,m) 及RTr1(n,m+1) 之閘極之電位，且若節點F1(n,m) 之電位為0V，讀取電晶體RTr1(n,m) 開啟。類似地，若節點F1(n,m+1) 之電位為0V，讀取電晶體RTr1(n,m+1) 開啟。接著，電流於位元線Rm 與Rm+1 之間或位元線Rm+1 與Rm+2 之間流動。
若電容器配置於位元線Rm (或位元線Rm+2 )之端部，若電流於位元線Rm 與Rm+1 之間(或位元線Rm+1 與Rm+2 之間)流動，位元線Rm 之電位(初始電位：+2V)變成接近位元線Rm+1 之電位(0V)。位元線Rm 之電位最後根據節點F1(n,m) (或節點F1(n,m+1 ))之電位而決定。在任一狀況下，位元線Rm (或位元線Rm+2 )之電位在高於或等於0V及低於或等於+2V之範圍內改變。
此時，若寫入時位元線Rm (或位元線Rm+1 )之電位為0V，節點F1(n,m) (或節點F1(n,m+1) )之電位變成0V。換言之，若當字線Q2n 之電位設定為-1V時，讀取電晶體RTr1(n,m) (或讀取電晶體RTr1(n,m+1) )開啟，可發現寫入時位元線Rm (或位元線Rm+1 )之電位為0V。
另一方面，若電流未於位元線Rm 與Rm+1 之間(或位元線Rm+1 與Rm+2 之間)流動，可發現寫入時位元線Rm (或位元線Rm+1 )之電位為+1V。因而，可發現所保持之資料值。
為讀取記憶體單元之每一者中其他記憶格之資料，如圖16C中所描繪，字線Q1n 之電位減少至-1V，且字線Q2n 之電位增加至0V。因此，節點F1(n,m) 及節點F1(n,m+1) 之電位變成高於或等於+1V及低於或等於+2V。同時，節點F2(n,m) 及節點F2(n,m+1) 之電位變成高於或等於0V及低於或等於+1V。
此處，若節點F2(n,m) 之電位為0V(即，若寫入時位元線Rm+1 之電位為0V)，讀取電晶體RTr2(n,m) 開啟，且電流於位元線Rm 與Rm+1 之間流動。此外，若節點F2(n,m+1) 之電位為0V(即，若寫入時位元線Rm+2 之電位為0V)，讀取電晶體RTr2(n,m+1) 開啟，且電流於位元線Rm+1 與Rm+2 之間流動。
另一方面，若電流未於位元線Rm 與Rm+1 之間(或位元線Rm+1 與Rm+2 之間)流動，可發現寫入時位元線Rm+1 (或位元線Rm+2 )之電位為+1V。因而，可發現所保持之資料值。
上述方法為寫入及讀取二級(一位元)資料之方法。當然，可寫入及讀取更多資料，諸如四級(二位元)資料、八級(三位元)資料、或十六級(四位元)資料。
在上述說明中，儘管讀取電晶體RTr1(n,m) 及RTr2(n,m) 之寄生電容及閘極電容遠小於電容器C1(n,m) 及C2(n,m) 之電容，並可忽略，將施加之電位需鑒於實際記憶格中該些電容而予決定。
開啟狀態與關閉狀態之間之讀取電晶體RTr1(n,m) 及RTr2(n,m) 之閘極電容大為波動；因此，讀取電晶體RTr1(n,m) 及RTr2(n,m) 之閘極之電位受波動影響。隨著讀取電晶體RTr1(n,m) 及RTr2(n,m) 之閘極電容相對於電容器C1(n,m) 及C2(n,m) 之電容的比例愈高，影響愈大。因此，電容器C1(n,m) 及C2(n,m) 之電容較佳地為大於或等於讀取電晶體RTr1(n,m) 及RTr2(n,m) 之閘極電容的兩倍。
(實施例11)
在本實施例中，將說明仍另一半導體記憶裝置之形狀。圖14A至14C描繪本實施例之半導體記憶裝置之記憶體單元的佈局範例。本實施例中所說明之半導體記憶裝置具有對應於圖4B中所描繪之電路圖的電路組態。儘管具有不同於實施例3之佈線型樣等，本實施例中所說明之半導體記憶裝置可使用實施例3中所說明之方法予以製造。
在圖14A中，描繪配置於單晶矽基板上之主要佈線、主要電極等；此步驟與圖9A中實質上相同。圖14B描繪集中於包括形成於圖14A中所描繪之電路上之氧化物半導體的電晶體上之主要佈線、主要電極等；此步驟亦與圖9B中實質上相同。
換言之，到目前為止結構與實施例7相同。應注意的是為形成圖4B中所描繪之電路，寫入電晶體及讀取電晶體需具有不同導電類型。因此，例如需修改用於摻雜半導體基板等之雜質。
在本實施例中，與實施例7不同之點為形成於圖14B之結構上之第二佈線119的型樣。換言之，在實施例7中，因為需形成兩種位元線R1及R2，且無充分佈局邊限，位元線R1及R2係以二層第二佈線119及第三佈線122形成。同時在本實施例中，以圖14C中所描繪之曲折方式配置一種位元線(位元線R)及形成第二佈線119，形成了位元線Rm 、Rm+1 、Rm+2 等。因而，可以更簡單之程序製造圖4B中所描繪之電路。
(實施例12)
在本實施例中，將說明使用實施例1至11之任一項中所說明之電路或半導體記憶裝置或其驅動方法的電子設備。實施例1至11之任一項中所說明之電路或半導體記憶裝置或其驅動方法可用於個人電腦、可攜式通訊裝置、影像顯示裝置、影像再生裝置、成像裝置、遊戲機、電子書閱讀器等。
本申請案係依據2010年4月27日向日本專利處提出申請之序號2010-101571日本專利申請案及2010年4月27日向日本專利處提出申請之序號2010-102329，其整個內容係以提及方式併入本文。
101．．．單晶矽基板
102．．．元件分離區
103、113．．．閘極絕緣膜
104．．．虛擬閘極
105．．．矽化物區
106．．．導電區
107．．．第一層際絕緣體
107a．．．第二層際絕緣體
108．．．第一開口
109．．．第二開口
110．．．第一連接電極
111．．．閘極電極
112．．．氧化物半導體區
114．．．第一佈線
115．．．展現n型導電之區域
116、C．．．電容器
117．．．第三層際絕緣體
118．．．第二連接電極
119．．．第二佈線
120．．．第四層際絕緣體
121．．．第三連接電極
122．．．第三佈線
123、WTr．．．寫入電晶體
124、RTr．．．讀取電晶體
P．．．讀取字線
Q．．．寫入字線
R．．．位元線
S．．．偏壓線
在所附圖式中：
圖1A至1E描繪本發明之半導體記憶裝置之範例，及其驅動方法範例；
圖2A及2B描繪本發明之半導體記憶裝置之範例；
圖3A至3F描繪本發明之半導體記憶裝置之驅動方法範例；
圖4A及4B描繪本發明之半導體記憶裝置之範例；
圖5A至5D描繪本發明之半導體記憶裝置中佈線之佈局等之範例；
圖6A至6D描繪本發明之半導體記憶裝置之製造程序範例；
圖7A至7C描繪本發明之半導體記憶裝置之製造程序範例；
圖8A至8D描繪本發明之半導體記憶裝置中佈線之佈局等之範例；
圖9A至9D描繪本發明之半導體記憶裝置中佈線之佈局等之範例；
圖10A至10C描繪本發明之半導體記憶裝置中佈線之佈局等之範例；
圖11A至11E描繪本發明之半導體記憶裝置之範例，及其驅動方法範例；
圖12A及12B描繪本發明之半導體記憶裝置之範例；
圖13A至13F描繪本發明之半導體記憶裝置之驅動方法範例；
圖14A至14C描繪本發明之半導體記憶裝置中佈線之佈局等之範例；
圖15A至15C描繪本發明之半導體記憶裝置之驅動方法(寫入)範例；
圖16A至16C描繪本發明之半導體記憶裝置之驅動方法(讀取)範例；以及
圖17A至17D描繪本發明之半導體記憶裝置中佈線之佈局等之範例。

Claims (31)

  1. 一種半導體記憶裝置，包含第一佈線、第二佈線、第三佈線、第四佈線、以及包括第一記憶格及第二記憶格之記憶體單元，其係以矩陣配置，其中，該第一佈線平行於該第二佈線，其中，該第三佈線平行於該第四佈線，其中，該第一佈線垂直於該第三佈線，其中，該第一記憶格包括第一電晶體、第二電晶體、及第一電容器，其中，該第二記憶格包括第三電晶體、第四電晶體、及第二電容器，其中，該第一電晶體之汲極連接至該第二電晶體之閘極及該第一電容器之一電極，其中，該第三電晶體之汲極連接至該第四電晶體之閘極及該第二電容器之一電極，其中，該第一電晶體之閘極及該第二電容器之另一電極連接至該第一佈線，其中，該第三電晶體之閘極及該第一電容器之另一電極連接至該第二佈線，其中，該第一電晶體之源極、該第二電晶體之源極、及該第四電晶體之汲極連接至該第三佈線，以及其中，該第三電晶體之源極、該第四電晶體之源極、及該第二電晶體之汲極連接至該第四佈線。
  2. 如申請專利範圍第1項之半導體記憶裝置，其中， 該第一電晶體具有與該第二電晶體不同之導電類型。
  3. 如申請專利範圍第1項之半導體記憶裝置，其中，該第一電晶體之導電類型為n通道類型。
  4. 如申請專利範圍第1項之半導體記憶裝置，其中，該第二電晶體之導電類型為p通道類型。
  5. 如申請專利範圍第1項之半導體記憶裝置，其中，該第三電晶體具有與該第四電晶體不同之導電類型。
  6. 如申請專利範圍第1項之半導體記憶裝置，其中，該第三電晶體之導電類型為n通道類型。
  7. 如申請專利範圍第1項之半導體記憶裝置，其中，該第四電晶體之導電類型為p通道類型。
  8. 如申請專利範圍第1項之半導體記憶裝置，其中，該第一電晶體與該第三電晶體之至少之一包括了包括帶隙為2.5eV或更大之半導體的通道。
  9. 如申請專利範圍第8項之半導體記憶裝置，其中，該半導體為氧化物半導體。
  10. 如申請專利範圍第9項之半導體記憶裝置，其中，該氧化物半導體包含鎵、銦、及鋅之至少之一。
  11. 如申請專利範圍第1項之半導體記憶裝置，進一步包含一裝置，其於資料寫入時供應相同信號予該第三佈線及該第四佈線。
  12. 一種半導體記憶裝置，包含第一佈線、第二佈線、第三佈線、第四佈線、第五佈線、第一記憶格、第二記憶格、第三記憶格、及第四記憶格，其係以矩陣配置， 其中，該第一佈線平行於該第二佈線，其中，該第三佈線、該第四佈線、及該第五佈線彼此平行，其中，該第一佈線垂直於該第三佈線，其中，該第一記憶格包括第一電晶體、第二電晶體、及第一電容器，其中，該第二記憶格包括第三電晶體、第四電晶體、及第二電容器，其中，該第三記憶格包括第五電晶體、第六電晶體、及第三電容器，其中，該第四記憶格包括第七電晶體、第八電晶體、及第四電容器，其中，該第一電晶體之汲極連接至該第二電晶體之閘極及該第一電容器之一電極，其中，該第三電晶體之汲極連接至該第四電晶體之閘極及該第二電容器之一電極，其中，該第五電晶體之汲極連接至該第六電晶體之閘極及該第三電容器之一電極，其中，該第七電晶體之汲極連接至該第八電晶體之閘極及該第四電容器之一電極，其中，該第一電晶體之閘極、該第二電容器之另一電極、該第五電晶體之閘極、及該第四電容器之另一電極連接至該第一佈線，其中，該第三電晶體之閘極、該第一電容器之另一電 極、該第七電晶體之閘極、及該第三電容器之另一電極連接至該第二佈線，其中，該第一電晶體之源極、該第二電晶體之源極、及該第四電晶體之汲極連接至該第三佈線，其中，該第三電晶體之源極、該第四電晶體之源極、該第二電晶體之汲極、該第五電晶體之源極、該第六電晶體之源極、及該第八電晶體之汲極連接至該第四佈線，以及其中，該第七電晶體之源極、該第八電晶體之源極、及該第六電晶體之汲極連接至該第五佈線。
  13. 如申請專利範圍第12項之半導體記憶裝置，其中，該第一電晶體及該第三電晶體具有相同導電類型。
  14. 如申請專利範圍第12項之半導體記憶裝置，其中，該第二電晶體及該第四電晶體具有相同導電類型。
  15. 如申請專利範圍第12項之半導體記憶裝置，其中，該第一電晶體具有與該第二電晶體不同之導電類型。
  16. 如申請專利範圍第12項之半導體記憶裝置，其中，該第一電晶體及該第三電晶體之導電類型為n通道類型。
  17. 如申請專利範圍第12項之半導體記憶裝置，其中，該第二電晶體及該第四電晶體之導電類型為p通道類型。
  18. 如申請專利範圍第12項之半導體記憶裝置，其中，該第一電晶體、該第三電晶體、該第五電晶體、及該 第七電晶體之至少之一包括了包括帶隙為2.5eV或更大之半導體的通道。
  19. 如申請專利範圍第18項之半導體記憶裝置，其中，該半導體為氧化物半導體。
  20. 如申請專利範圍第19項之半導體記憶裝置，其中，該氧化物半導體包含鎵、銦、及鋅之至少之一。
  21. 如申請專利範圍第12項之半導體記憶裝置，進一步包含一裝置，其於資料寫入時供應相同信號予該第三佈線及該第四佈線。
  22. 一種半導體記憶裝置，包含：於一基板上之第一電極、第二電極、第三電極、及第四電極，該第一電極與該第二電極之間之第一連接電極，該第三電極與該第四電極之間之第二連接電極，分別於該第一電極、該第二電極、該第三電極、及該第四電極上之第一半導體、第二半導體、第三半導體、及第四半導體，該第一電極、該第三電極、該第一半導體、及該第三半導體上之第一佈線，以及該第二電極、該第四電極、該第二半導體、及該第四半導體上之第二佈線，其中，該第一電極、該第二電極、及該第一連接電極係沿第一方向配置成一行，其中，該第三電極、該第四電極、及該第二連接電極 係沿第二方向配置成一行，其中，該第一佈線係沿第三方向平行於該第二佈線，以及其中，該第一方向及該第二方向垂直於該第三方向。
  23. 如申請專利範圍第22項之半導體記憶裝置，其中，該第一半導體、該第二半導體、該第三半導體、及該第四半導體之至少之一包括了包括帶隙為2.5eV或更大之半導體的通道。
  24. 如申請專利範圍第22項之半導體記憶裝置，其中，該第一半導體、該第二半導體、該第三半導體、及該第四半導體之至少之一為氧化物半導體。
  25. 如申請專利範圍第24項之半導體記憶裝置，其中，該氧化物半導體包含鎵、銦、及鋅之至少之一。
  26. 如申請專利範圍第22項之半導體記憶裝置，其中，該基板為單晶矽基板。
  27. 一種半導體記憶裝置，包含：一基板上之第一電極、第二電極、第三電極、及第四電極，該第一電極、該第三電極與該第二電極、該第四電極之間之連接電極，該第一電極上之第一半導體，該第二電極、該第三電極、及該連接電極上之第二半導體，該第四電極上之第三半導體，以及 分別於該第一電極、該第二電極、該第三電極、及該第四電極上，並於該第一半導體、該第二半導體、及該第三半導體上之第一佈線、第二佈線、第三佈線、及第四佈線，其中，該第一電極及該第三電極係沿第一方向配置成一行，其中，該第二電極及該第四電極係沿第二方向配置成一行，其中，該第一方向平行於該第二方向，其中，該第一佈線、該第二佈線、該第三佈線、及該第四佈線係沿第三方向彼此平行，以及其中，該第一方向及該第二方向垂直於該第三方向。
  28. 如申請專利範圍第27項之半導體記憶裝置，其中，該第一半導體、該第二半導體、及該第三半導體之至少之一包括了包括帶隙為2.5eV或更大之半導體的通道。
  29. 如申請專利範圍第27項之半導體記憶裝置，其中，該第一半導體、該第二半導體、及該第三半導體之至少之一為氧化物半導體。
  30. 如申請專利範圍第29項之半導體記憶裝置，其中，該氧化物半導體包含鎵、銦、及鋅之至少之一。
  31. 如申請專利範圍第27項之半導體記憶裝置，其中，該基板為單晶矽基板。
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104681079B (zh) * 2009-11-06 2018-02-02 株式会社半导体能源研究所 半导体装置及用于驱动半导体装置的方法
KR101921618B1 (ko) * 2010-02-05 2018-11-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
WO2011108475A1 (en) * 2010-03-04 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and semiconductor device
WO2011125432A1 (en) * 2010-04-07 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP5923248B2 (ja) 2010-05-20 2016-05-24 株式会社半導体エネルギー研究所 半導体装置
US8582348B2 (en) 2010-08-06 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8902637B2 (en) * 2010-11-08 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device comprising inverting amplifier circuit and driving method thereof
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
WO2012153473A1 (en) 2011-05-06 2012-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8837203B2 (en) * 2011-05-19 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US8569129B2 (en) 2011-05-31 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Device-manufacturing scheme for increasing the density of metal patterns in inter-layer dielectrics
US9001564B2 (en) 2011-06-29 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a method for driving the same
US9490241B2 (en) * 2011-07-08 2016-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a first inverter and a second inverter
US8736315B2 (en) * 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6012450B2 (ja) * 2011-12-23 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
KR102097171B1 (ko) * 2012-01-20 2020-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5674832B2 (ja) * 2012-01-25 2015-02-25 富士フイルム株式会社 キャパシタ形成方法、半導体基板製品の製造方法、およびエッチング液
US9312257B2 (en) 2012-02-29 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9054678B2 (en) 2012-07-06 2015-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP6516978B2 (ja) * 2013-07-17 2019-05-22 株式会社半導体エネルギー研究所 半導体装置
JP6333580B2 (ja) * 2014-03-07 2018-05-30 株式会社半導体エネルギー研究所 半導体装置
KR102238689B1 (ko) * 2014-03-14 2021-04-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
US9887212B2 (en) * 2014-03-14 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9716100B2 (en) * 2014-03-14 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for driving semiconductor device, and electronic device
DE112014006711B4 (de) 2014-05-30 2021-01-21 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Herstellungsverfahren dafür und elektronische Vorrichtung
US9728721B2 (en) * 2014-07-25 2017-08-08 Globalfoundries Singapore Pte. Ltd. Resistive memory device
CN107167976A (zh) * 2017-07-13 2017-09-15 京东方科技集团股份有限公司 一种像素电路、显示面板、显示装置及其驱动方法
JP2019102110A (ja) * 2017-11-30 2019-06-24 植 千葉 半導体メモリ
JP7186684B2 (ja) * 2019-09-17 2022-12-09 株式会社東芝 半導体装置
US11139006B1 (en) * 2020-03-12 2021-10-05 Ememory Technology Inc. Self-biased sense amplification circuit
US11716862B2 (en) * 2020-05-28 2023-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory with dual gated control
DE102020133486A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co. Ltd. Nichtflüchtiger speicher mit doppelter ansteuerung
US11335391B1 (en) 2020-10-30 2022-05-17 Ferroelectric Memory Gmbh Memory cell arrangement and method thereof
US11380695B2 (en) * 2020-10-30 2022-07-05 Ferroelectric Memory Gmbh Memory cell arrangement and method thereof
US11527551B2 (en) 2020-10-30 2022-12-13 Ferroelectric Memory Gmbh Memory cell arrangements and methods thereof
CN113257300B (zh) * 2021-06-03 2023-06-06 清华大学 基于铁电电容的存储装置
CN116234308B (zh) * 2022-07-07 2024-02-20 北京超弦存储器研究院 存储单元、存储器及其控制方法、电子设备
CN116209247B (zh) * 2022-08-08 2024-02-20 北京超弦存储器研究院 动态存储器、其制作方法、读取方法及存储装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7505299B2 (en) * 2004-05-25 2009-03-17 Hitachi Ltd. Semiconductor memory device

Family Cites Families (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8021A (en) * 1851-04-01 Brick-press
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2001053164A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2002093178A (ja) * 2000-09-13 2002-03-29 Sony Corp 半導体記憶装置および動作方法
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
JP2006121029A (ja) * 2004-09-27 2006-05-11 Tokyo Institute Of Technology 固体電子装置
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
JP4849817B2 (ja) 2005-04-08 2012-01-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006338730A (ja) * 2005-05-31 2006-12-14 Sony Corp 半導体記憶装置
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007042172A (ja) * 2005-08-01 2007-02-15 Sony Corp 半導体メモリ装置
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577231B (zh) 2005-11-15 2013-01-02 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US7994000B2 (en) 2007-02-27 2011-08-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
JP2008269751A (ja) * 2007-04-25 2008-11-06 Semiconductor Energy Lab Co Ltd 半導体記憶装置及び当該半導体記憶装置を具備する電子機器
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
EP2519969A4 (en) 2009-12-28 2016-07-06 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT
KR101762316B1 (ko) 2009-12-28 2017-07-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101943807B1 (ko) 2010-01-15 2019-01-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011096270A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011105310A1 (en) 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011125432A1 (en) 2010-04-07 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7505299B2 (en) * 2004-05-25 2009-03-17 Hitachi Ltd. Semiconductor memory device

Also Published As

Publication number Publication date
JP5651524B2 (ja) 2015-01-14
JP2011249782A (ja) 2011-12-08
US20110260158A1 (en) 2011-10-27
US8605477B2 (en) 2013-12-10
WO2011135999A1 (en) 2011-11-03
TW201214675A (en) 2012-04-01

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