CN1845330A - 半导体存储器件 - Google Patents

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龟代典史
竹村理一郎
石井智之
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Abstract

本发明提供一种半导体存储器件，在双晶体管式的增益单元中可以进行没有误动作的稳定的读出，并且具有小面积的存储单元。在具有写入晶体管(M2)和读出晶体管(M1)的双晶体管式增益单元存储器中，分别具有写入字线(WWL)、读出字线(RWL)、写入位线(WBL)以及读出位线(RBL)，并被分别独立地设定施加电压。而且使存储单元(MC)与相邻存储单元(MC)连接在同一读出字线(RWL)以及写入位线(WBL)上。

Description

半导体存储器件
技术领域
本发明涉及一种半导体存储器件，尤其涉及应用于双晶体管式增益单元(gain cell)结构的存储器有效的技术。
背景技术
作为本发明人研究过的技术，例如在半导体存储器件方面有以下技术。
单晶体管-单电容器式DRAM(Dynamic Random Access Memory)作为有代表性的高密度、大容量半导体存储器，如图29A所示，在位线BL和公共电位线(例如接地电位GND)之间，串联连接由字线WL的电位控制导通/截止的晶体管M、和存储电容器C，构成存储单元(memory cell)。在该存储单元中，利用将电荷量蓄积到电容器C中进行信息的存储，该电荷量随写入动作时的位线BL的电位设定的不同而不同。在读出动作时，通过保持在电容器C中的信号电荷直接进行位线的充电放电，通过由读出放大器对位线的电位变化进行放大，判断存储信息是“1”还是“0”。因此，为了在读出存储信息时确保稳定动作，需要使之具有足够的电容器电容。
然而，随着存储单元的微细化，能够用于电容器电容的面积减少。因此，当单纯地进行存储单元的微细化时蓄积电荷量减少，读出信号的振幅变小，从而不能确保读出时的稳定动作。因此，每当更新换代时，为了确保一定的信号电荷量，都会在电容器C的立体化或电容器绝缘膜的高介电常数化等方面动脑筋。但是，每当更新换代时，都要开发新的高介电常数材料，按比例缩放(scaling)变得越来越困难。
因此，人们日益关注所谓的增益单元，所述增益单元如图29B所示，将信号电荷保持在读出晶体管M1的控制电极，在读出时通过读出晶体管M1放大信号，并输出到位线BL(参照例如专利文献1的图16)。如果是增益单元结构，则即使蓄积电荷变少也能确保充分的读出信号，从而适合于微细化。
图29B是表示作为增益单元的一种的双晶体管单电容器式存储单元的结构例的电路图。如图29B所示，该存储单元由写入晶体管M2、读出晶体管M1以及电容器C构成。写入晶体管M2的栅极与字线WL相连接，源极、漏极的一者与位线BL相连接。读出晶体管M1的栅极与写入晶体管M2的源极、漏极的另一者相连接，源极与位线BL相连接，漏极与基准电位(例如接地电位GND)的供给线相连接。电容器C的一个电极连接在读出晶体管M1和写入晶体管M2的连接中点，另一个电极与字线WL相连接。该电容器C的一个电极及与该电极相连接的读出晶体管M1与写入晶体管M2的连接中点，构成存储单元的存储节点(node)SN。
此外，还存在将字线分成写入用和读出用，并分别独立地进行控制来进行读出动作的方法。例如，在专利文献1的图2及对其的说明中，记载了具有写入用和读出用的字线的双晶体管-单电容器式DRAM增益单元技术。如图29C所示，在该增益单元结构的存储单元中，将字线分别设置成写入用(写入字线WWL)和读出用(读出字线RWL)。
[专利文献1]日本特开2001-53167号公报
发明内容
本发明人经过研究发现，上述技术存在以下课题。
例如，在图29B所示的存储单元中，由于写入用和读出用的字线共用1条，因此，不能独立地控制读出晶体管M1和写入晶体管M2，因此，存在对字线施加的电压的设定自由度低这样的课题。以下进行具体的阐述。
在图29B所示的存储单元中，字线WL在改写时需要进行至少3个等级的电位设定。也就是说，需要将使写入晶体管M2和读出晶体管M1总是处于截止状态的保持电压，在读出动作时p型写入晶体管M2总是截止、n型读出晶体管M1可以根据存储信息导通/截止的读出时的高电压，以及在写入动作时n型读出晶体管M1总是截止而与存储信息无关、p型写入晶体管M2导通的写入时的低电压，作为字线WL的设定电位。
此外，为了通过存储信息、字线WL与电容器C之间的电压耦合来控制读出晶体管的导通/截止，在仅靠寄生电容不充分的情况下，需要增加在存储节点形成电容器的追加工序。
这样，在图29B所示的增益单元结构的存储单元中，需要将字线WL的电位设定成至少3个等级，考虑到电容器C的电容、以及写入晶体管M2和读出晶体管M1的阈值的差异，则会存在这样的课题：相对于施加给字线的电压，晶体管的动作裕度(margin)小，误动作的可能性高：
此外，在图29B所示的存储单元中，由于将字线分别设置成写入用和读出用，因此各字线的电位设定为2个等级即可，但为了通过连接在读出字线RWL和存储节点SN之间的电容器C控制读出动作时的导通/截止，需要高度注意电容器电容和晶体管的阈值电压的关系地进行设计，依然存在设计裕度小这样的课题。此外，还存在以下课题：由于构成存储单元阵列的布线数量增加了，因此，存储单元阵列的面积也增加了。
本发明的上述及其它的目的和新的特征，将通过本说明书的描述和附图得以明确。
以下，简单地说明本申请所公开的发明中有代表性的发明的概要。
即，本发明的半导体存储器件具有将包括写入晶体管和读出晶体管的存储单元配置成矩阵状的存储单元阵列，上述写入晶体管的控制电极与写入字线连接，上述写入晶体管的源极和漏极区域的一者与写入位线连接，上述写入晶体管的源极和漏极区域的另一者与上述读出晶体管的控制电极连接，上述读出晶体管的源极和漏极区域的一者与读出字线连接，上述读出晶体管的源极和漏极区域的另一者与读出位线连接，上述读出晶体管的源极和漏极区域的一者与相邻存储单元连接在同一读出字线上，上述读出晶体管的源极和漏极区域的另一者与上述相邻存储单元连接在不同的读出位线上，上述写入晶体管的源极和漏极区域的一者与上述相邻存储单元连接在同一写入位线上，上述写入晶体管的控制电极与上述相邻存储单元连接在不同的写入字线上。
以下，简单地说明由本申请所公开的发明中有代表性的发明所取得的效果。
(1)可以进行没有误动作的稳定的读出。
(2)存储单元阵列的面积变小。
附图说明
图1是表示构成本发明的实施例1的半导体存储器件的存储单元和布线的连接关系的等效电路图。
图2是表示本发明的实施例1的半导体存储器件的一部分的等效电路图。
图3是表示本发明的实施例1、3、4的半导体存储元件的读出动作时的信号波形的时序图。
图4是表示本发明的实施例1～4的半导体存储元件的写入和改写动作时的信号波形的时序图。
图5是表示本发明的实施例1、3、4的半导体存储器件的第1动作模式下的更新写入动作时的信号波形的时序图。
图6是表示本发明的实施例1、3、4的半导体存储器件的第2动作模式下的更新写入动作时的信号波形的时序图。
图7是表示构成本发明的实施例2～5的半导体存储器件的存储单元和布线的连接关系的等效电路图。
图8是表示本发明的实施例2的半导体存储器件的一部分的等效电路图。
图9是表示本发明的实施例2的半导体存储元件的读出动作时的信号波形的时序图。
图10是表示本发明的实施例2的半导体存储器件的第1动作模式下的更新写入动作时的信号波形的时序图。
图11是表示本发明的实施例2的半导体存储器件的第2动作模式下的更新写入动作时的信号波形的时序图。
图12是表示本发明的实施例3、4的半导体存储器件的一部分的等效电路图。
图13A是表示本发明的实施例3的半导体存储器件的一部分的俯视图，图13B是图13A的A-A′剖面的剖视图，图13C是图13A的B-B′剖面的剖视图。
图14是表示本发明的实施例3的半导体存储器件的存储单元阵列的结构的俯视图。
图15A是用于说明本发明的实施例3的半导体存储器件的制造方法的俯视图，图15B是图15A的A-A′剖面的剖视图，图15C是图15A的B-B′剖面的剖视图。
图16A是用于说明本发明的实施例3的半导体存储器件的制造方法的俯视图，图16B是图16A的A-A′剖面的剖视图，图16C是图16A的B-B′剖面的剖视图。
图17A是用于说明本发明的实施例3的半导体存储器件的制造方法的俯视图，图17B是图17A的A-A′剖面的剖视图，图17C是图17A的B-B′剖面的剖视图。
图18A是表示本发明的实施例4的半导体存储器件的一部分的俯视图，图18B是图18A的A-A′剖面的剖视图。
图19是表示本发明的实施例4的半导体存储器件的存储单元阵列的结构的俯视图。
图20A是用于说明本发明的实施例4的半导体存储器件的制造方法的俯视图，图20B是图20A的A-A′剖面的剖视图。
图21A是用于说明本发明的实施例4的半导体存储器件的制造方法的俯视图，图21B是图21A的A-A′剖面的剖视图。
图22A是用于说明本发明的实施例4的半导体存储器件的制造方法的俯视图，图22B是图22A的A-A′剖面的剖视图。
图23A是用于说明本发明的实施例4的半导体存储器件的制造方法的俯视图，图23B是图23A的A-A′剖面的剖视图。
图24A是用于说明本发明的实施例4的半导体存储器件的制造方法的俯视图，图24B是图24A的A-A′剖面的剖视图。
图25是表示本发明的实施例5的半导体存储器件的一部分的等效电路图。
图26是表示本发明的实施例5的半导体存储元件的读出动作时的信号波形的时序图。
图27是表示本发明的实施例5的半导体存储元件的写入和改写动作时的信号波形的时序图。
图28是表示本发明的实施例5的半导体存储器件的更新写入动作时的信号波形的时序图。
图29A～图29C是表示作为本发明的前提来研究的DRAM的存储单元的等效电路图。
具体实施方式
以下，基于附图详细说明本发明的实施例。在用于说明实施例的所有附图中，对同一部件原则上标注相同的标记，省略其反复的说明。
<实施例1>
图1是表示本发明的实施例1的存储单元的结构和连接关系的等效电路图。在以下的说明中，具有相同下标的布线、存储单元以及晶体管，彼此具有连接关系。此外，对读出晶体管M1和写入晶体管M2的沟道导电型为n型的情况进行阐述，但读出晶体管M1和写入晶体管M2的沟道导电型，p型、n型都可以使用。此时，电压的大小关系和电流的方向发生改变。
首先，参照图1说明本实施例1的存储单元的结构的一个例子。本实施例1的存储单元MCm，n，x，y，由读出晶体管M1m，n和写入晶体管M2x，y构成。写入晶体管M2x，y的控制电极与写入字线WWLx连接，漏极与写入位线WBLy连接。读出晶体管M1m，n的控制电极与写入晶体管M2x，y的源极连接，源极与读出字线RWLm连接，漏极与读出位线RBLn连接。在该存储单元MCm，n，x，y中，写入晶体管M2x，y和读出晶体管M1m，n的连接中点成为存储节点SNm，n，x，y。
在该存储单元MCm，n，x，y中，通过改变存储节点SNm，n，x，y的蓄积电荷量，改变读出晶体管M1m，n的控制电极的电位，存储信息。例如，使在存储节点SNm，n，x，y未蓄积电荷、读出晶体管M1m，n截止时对应于存储信息的“0”，使蓄积了使读出晶体管M1m，n足以导通的电荷时对应于存储信息的“1”。
通过使上述存储单元MCm，n，x，y与相邻存储单元MCm，n+1，x+1，y连接在同一读出字线RWLm和写入位线WBLy上，抑制了由布线数量增加引起的存储单元面积的增大。通过使之与相邻存储单元MCm，n+1，x+1，y连接在不同的读出位线RBLn和写入字线WWLx上，可以进行正常的读出和写入动作。
图2是表示本实施例1的半导体存储器件的结构的一部分的等效电路图。
如图2所示，上述存储单元MCm，n，x，y与相邻存储单元MCm-1，n，x-1，y连接在同一读出位线RBLn上，所述存储单元MCm-1，n，x-1，y与上述相邻存储单元MCm，n+1，x+1，y不同。此外，读出位线RBLn经由选择晶体管SL与读出放大器SA连接，读出位线RBLn+1经由选择晶体管SR与读出放大器SA连接，写入位线WBLy直接与读出放大器SA连接。
图3表示该存储单元的读出动作时的各布线的电位关系。关于存储信息为“0”的电位，用虚线表示，关于存储信息为“1”的电位以及为“1”和“0”时共同的动作的电位，用实线表示。
读出晶体管M1，在未选择时，读出字线RWL的电位VRWL和读出位线RBL的电位VRBL以高电平，即以与值(Vsn1-Vth)相同或大于该值的电位进行保持(例如Vsn1)，所述(Vsn1-Vth)是从在存储节点SN写入了“1”时的电位Vsn1中减去读出晶体管M1的阈值电压Vth后得到的。由此，不管存储节点SN的电位对应于存储信息“1”还是对应于存储信息“0”，读出晶体管M1的相对于源极和漏极的控制电极电位小于等于阈值电压Vth，因此，读出晶体管M1截止。
即，以下的式(1)成立。
0≥Vsn-Vth-VRWL＝(-Vth)或(Vsn0-Vth-Vsn1)    ...(1)
在读出时，将读出位线RBL预充电为比Vsn1高的电位Vpre，之后，通过使读出字线RWL的电位为低电平，即、使读出字线RWL的电位为与值(Vsn0-Vth)相同或大于该值的电位(例如Vsn0)，使读出位线RBL的电位按照存储节点SN的存储信息来变化，其中，所述(Vsn0-Vth)是从在存储节点SN写入了“0”时的电位Vsn0中减去读出晶体管M1的阈值电压Vth后得到的。即，在存储节点SN的存储信息为“1”时，各电极的电位关系如以下的式(2)所示，因此，读出晶体管M1导通。
VRBL-VRWL＝Vpre-Vsn0＞Vsn-Vth-VRWL＝Vsn1-Vth-Vsn0＞0    ...(2)
结果，预充电到读出位线RBL上的电荷对读出字线RWL放电，其电位下降。
另一方面，在存储节点SN的存储信息为“0”时，各电极的电位关系如以下的式(3)所示，因此，读出晶体管M1依旧截止。
VRBL-VRWL＝Vpre-Vsn0＞0＞Vsn0-Vth-VRWL＝-Vth    ...(3)
因此，预充电到读出位线RBL上的电荷没有移动，维持预充电后的电位。
与同一读出字线RWLm连接的存储单元MCm，n，x，y和存储单元MCm，n+1，x+1，y同时进行上述读出动作。
在上述读出动作中，也可以预先使读出字线RWL和读出位线RBL的电位从未选择时的电位成为预充电电位Vpre。此时，不必将读出位线RBL的电位从Vsn1升压成Vpre。
构成本实施例的存储单元MC的读出晶体管M1，根据读出字线RWL、读出位线RBL以及存储节点SN的电位关系确定导通/截止，因此，在读出位线RBL的电位因上述读出动作的存储信息“1”的读出动作而下降了时，对与同一读出位线RBL连接的存储单元MC也带来影响。
例如，在图2中，设与同一读出位线RBLn连接的读出晶体管M1m，n和读出晶体管M1m-1，n的存储信息为“1”。当读出字线RWLm的电位因读出动作而从高电平变成低电平时，读出晶体管M1m，n导通，因此，读出位线RBLn的电位从预充电电位Vpre开始下降。此时，当读出位线RBLn的电位小于从读出晶体管M1m-1，n的控制电极的电位Vsn1中减去阈值电压Vth后的电位时，以下的式(4)的电位关系成立，读出晶体管M1m-1，n导通。
VRWL-VRBL＝Vsn1-VRBL＞Vsn1-Vth-VRBL＞0    ...(4)
之后，读出位线RBLn，下降到读出字线RWL的高电平电位和低电平电位的中间电位V1/2，以后电流从RWLm-1持续流向RWLm，直到读出字线RWLm变成高电平为止。此外，当上述式(4)的电位关系成立时，不仅从读出晶体管M1m-1，n，而且从与同一读出位线RBLn连接的、存储信息为“1”的所有读出晶体管M1流入电流。因此，为了防止过度的电流集中、防止读出晶体管M1m，n被击穿，优选在上述式(4)的电位关系成立之前结束读出动作。
接着，将在上述读出动作中所得到的读出位线RBL的电位输入到读出放大器。此时，由读出放大器SA检测其与在预充电电位Vpre和V1/2之间设定的参考电位Vref的大小关系，并作为存储信息进行判断。
图4表示对存储单元MC的写入和改写动作时的各布线的电位关系。关于存储信息为“0”的电位，用虚线表示，关于存储信息为“1”的电位以及为“1”和“0”时共同的动作的电位，用实线表示。
写入晶体管M2，在未选择时，以对存储节点SN写入了“0”时的电位Vsn0到写入了“1”时的电位Vsn1之间的电位，保持写入位线WBL的电位VWBL(例如Vsn0)。使写入字线WWL的电位VWWL以高电平、即以与值(Vsn0+VthW)相同或大于该值的电位进行保持(例如Vsn0)，所述(Vsn0+VthW)是在对存储节点SN写入了“0”时的电位Vsn0上加上写入晶体管M2的阈值电压VthW后得到的。
因此，不管存储节点SN的电位是对应于存储信息“1”或“0”的哪一个，写入晶体管M2的相对于源极和漏极的控制电极电位都小于等于阈值电压VthW，因此，写入晶体管M2截止。所以，以下的式(5)成立。
Vsn1≥VWBL≥Vsn0≥VWWL-VthW    ...(5)
在写入和改写动作时，将写入位线WBL的电位设定为与要写入的信息相对应的电位，然后，通过使写入字线WWL的电位为高电平、即与值(Vsn1+VthW)相同或大于该值的电位，使写入晶体管M2导通，而与存储节点SN的存储信息无关，其中，所述(Vsn1+VthW)是在对存储节点SN写入了“1”时的电位Vsn1上加上写入晶体管的阈值电压VthW后得到的。此时，以下的式(6)成立。
VWWL-VthW≥Vsn1≥VWBL    ...(6)
此时，存储节点SN的电位随预先对写入位线WBL所设定的电位而改变。然后，通过使写入字线WWL的电位为低电平，结束写入和改写动作，保持存储信息。
图5和图6表示本实施例的图2中与读出字线RWLm相连接的存储单元MCm，n，x，y和存储单元MCm，n+1，x+1，y的更新写入动作。图5表示以1次读出动作进行2个存储单元的更新写入的第1动作模式下的各布线的电位关系和时序，图6表示以1次读出动作进行1个存储单元的更新写入的第2动作模式下的各布线的电位关系和时序。为了避免烦杂，没有记载各电位的大小，但与图3、图4相应的电位相同。
在第1动作模式下，由于以1次读出动作进行2个存储单元的更新写入，因此，可以缩短每条读出字线的更新写入时间。但是，因为在使读出字线的电位为低电平的状态下进行2个存储单元的更新写入，因此，上述式(4)的电位关系成立，电流在读出字线之间流动的时间有可能加长。
在第2动作模式下，由于以1次读出动作进行1个存储单元的更新写入，因此，可以缩短将读出字线保持在低电平的时间，可以在上述式(4)的电位关系成立时降低在读出字线之间流过的消耗电流。
在上述读出和改写动作中，由于读出字线RWL、读出位线RBL、写入字线WWL、写入位线WBL独立地存在，因此，各电位能够任意地设定。由此，即使在晶体管的阈值电压存在差异时，也能够确保充分的动作裕度。
此外，本实施例的存储单元是双晶体管式的结构，通过与相邻存储单元连接在同一读出字线和写入位线上，能够得到面积较小的存储单元阵列。
用于本实施例的读出晶体管M1，只要是能够通过蓄积在作为存储节点的控制电极中的电荷量控制沟道的电导的构造即可，此外，写入晶体管M2只要具有能够控制存储节点的电荷量的开关特性即可。
<实施例2>
在本实施例2的存储单元MC中，写入晶体管M2、读出晶体管M1及布线的连接关系基本上与上述实施例1相同。但是，通过使读出晶体管M1的漏极和读出位线RBL间的接触(contact)为肖特基连接，能取得在上述实施例1的式(4)的电位关系成立时防止在读出字线RWL之间流过电流的效果。
图7和图8是表示本实施例2的存储单元MC和布线的连接关系的等效电路图。SD是基于肖特基连接的肖特基二极管。
此外，图9表示本实施例2的存储单元MC的读出动作。读出动作的原理基本上与上述实施例1相同，但在进行了上述肖特基连接时，即使读出位线RBL的电位下降了，电流也不会从连接在同一读出位线RBL的存储信息为“1”的读出晶体管M1流出，因此，读出位线RBL的电位将一直下降到低电平电位Vsn0。
通过选择晶体管SL、SR的控制，将在上述读出动作中读出到读出位线RBLn和读出位线RBLn+1的电位依次输入到读出放大器SA。此时，由读出放大器SA检测它们与在预充电电位Vpre和Vsn0之间设定的参考电位Vref的大小关系，并作为存储信息进行判断。选择晶体管SR导通，由读出放大器SA将与存储在读出晶体管M1m，n+1的存储节点上的信息对应的电位锁存(latch)到写入位线WBLy，之后，使读出字线RWLm的电位返回到保持电位，由此，结束读出字线RWLm的读出动作。
由于能够在写入晶体管M2截止的状态下进行本实施例2的读出动作，而不使写入字线WWL的电位发生变动，因此，能够非破坏性地读出存储信息。
写入动作与上述实施例1相同，如图4所示。
图10和图11表示本实施例2的图8中、与读出字线RWLm相连接的存储单元MCm，n，x，y和存储单元MCm，n+1，x+1，y的更新写入动作。图10表示以1次读出动作进行2个存储单元的更新写入的第1动作模式下的各布线的电位关系和时序，图11表示以1次读出动作进行1个存储单元的更新写入的第2动作模式下的各布线的电位关系和时序。为了避免烦杂，没有记载各电位的大小，但与图9、图4相应的电位相同。
<实施例3>
本实施例3，是在上述实施例2中与相邻存储单元将同一扩散层作为读出晶体管M1的漏极区域，并与读出位线RBL进行肖特基连接时的结构。此外，写入晶体管M2采用薄膜晶体管。通过使其漏极区域与相邻存储单元的读出晶体管M1为同一区域，获得缩小存储单元的面积的效果。
图12是表示本实施例3的存储单元阵列的一部分的等效电路图。存储单元的结构与图7相同。
图13A、图13B、图13C以及图14表示本实施例3的构成存储单元阵列的存储单元和存储单元阵列的结构。图13A是存储单元的俯视图，图13B是图13A的存储单元的A-A′剖面的剖视图，图13C是图13A的存储单元的B-B′剖面的剖视图。图14是存储单元阵列的俯视图。为了便于观察，在图13A、图13B、图13C以及图14中，将某个区域的轮廓重叠的部分错开一些进行记述。此外，上述俯视图和剖视图用于表示该半导体存储器件的主要部分的配置关系，而不是准确表示各叠层的状态的俯视图。
本实施例3所示的俯视图和剖视图，示出了将读出晶体管M1的源极用于读出字线RWL的扩散层布线。但是，在不能忽视布线电阻时，需要设置布线间的间隔，因此面积增大，但也可以在读出晶体管M1的源极上设置接触部，连接金属布线。
本实施例的存储单元构造，基本上是使采用薄膜晶体管的写入晶体管M2和读出晶体管M1成为一体的构造。
写入晶体管M2是薄膜晶体管。该薄膜晶体管的沟道3的杂质浓度低，在其两端(写入晶体管的源极区域1和写入晶体管的漏极区域2)注入了n型的杂质。其中的一端(写入晶体管的源极区域1)，除沟道3以外不存在电传导通路，起到电荷蓄积部的作用。该端部(写入晶体管的源极区域1)的部分与图7所示的等效电路图的SN(1a)的部位相对应。另一端(写入晶体管的漏极区域2)与写入位线WBL相连接。此外，写入晶体管M2的控制电极5与写入字线WWL相连接。该写入晶体管的漏极区域2和写入晶体管M2的控制电极5的部分，与图7所示的等效电路图的部位2a和部位5a相对应。上述电荷蓄积部(写入晶体管的源极区域1)兼做读出晶体管M1的控制电极，按照所蓄积的电荷量使流经读出晶体管的源极区域7和读出晶体管的漏极区域8之间的电流发生变化。读出晶体管的源极区域7和读出晶体管的漏极区域8，是设置在p型硅衬底中的高杂质浓度n型区域。
在本实施例和以下的实施例中，为了方便，采用源极、漏极这样的叫法，但由于有时电位关系会相反，因此也可以采用相反的叫法。此外，为了简化工序而将扩散层构造制作成最简单的构造，但也可以采用短沟道效应强、更复杂的构造。另外，使载流子(carrier)为电子，但载流子也可以是空穴，在载流子为空穴时，电压的大小关系和电流的方向发生改变。
接着，说明本实施例3的半导体存储器件的制造工序。图15A～图17C是制造本实施例3的存储单元阵列时的各步骤中的、表示与布线的连接关系的基本的2个存储单元的俯视图和剖视图。图15A、图16A、图17A是俯视图，图15B、图16B、图17B是图15A、图16A、图17A的A-A′剖面的剖视图，图15C、图16C、图17C是图15A、图16A、图17A的B-B′剖面的剖视图。
为了避免烦杂，上述俯视图仅表示出该工序中的主要部位的位置，不是准确的俯视图。此外，各剖视图表示半导体器件的形成有源区域的半导体层的上部的结构。该半导体层被配置在半导体衬底或SOI衬底上，为了简化附图，在各附图中省略了衬底部分。
首先，对p型硅衬底6进行杂质离子注入和退火，制作通常的n阱和p阱的三重阱构造。
此外，用图15A的俯视图所示的掩模图形10，制作通常的用绝缘体填埋的元件隔离用的沟(元件隔离区域11)。即，在上述掩模图形10之间的区域形成元件隔离区域11。此外，当要形成多个元件时，排列多个该掩模图形10。
对上述衬底表面进行牺牲氧化之后，以抗蚀剂为掩模，注入阈值电压调整用的杂质离子。在清洗后，对硅表面进行氧化，形成5nm厚的***电路用栅极绝缘膜。接着，将面向逻辑电路的晶体管部分形成了开口的抗蚀剂图形作为掩模区域，进行SiO2膜的蚀刻。
然后，在除去了上述抗蚀剂膜之后，将硅表面氧化3nm厚，形成逻辑电路用的栅极绝缘膜。在对该栅极绝缘膜的表面进行氮化、提高了栅极绝缘膜的介电常数后，淀积栅极电极用的多晶硅，以抗蚀剂为掩模向多晶硅中注入杂质。此时，盖上掩模，以便不将杂质注入到成为写入晶体管的沟道的区域。
进而，如图16A所示，以抗蚀剂图形为掩模对多晶硅进行加工，形成栅极电极(写入晶体管的源极区域1)、写入晶体管的漏极区域2以及写入晶体管的沟道3。此时，关于存储单元内的反复形成的图形，通过使栅极电极间的距离为大体相等的间隔，可以使用相移曝光那样的超分辨率技术。
然后，淀积写入晶体管的栅极绝缘膜4和写入晶体管的控制电极5的多晶硅，如图17所示，以抗蚀剂图形为掩模对多晶硅进行加工。然后，在进行***电路用的高耐压晶体管用的注入时，在与读出位线的接触区域注入杂质，形成杂质浓度低的n型扩散区域。
进而，如图17A所示，以抗蚀剂图形13和栅极电极为掩模进行杂质注入，形成读出晶体管的源极区域7和读出晶体管的漏极区域8。此时，与读出位线相连接的接触区域(读出位线接触CTRBL)由抗蚀剂图形13覆盖，因此，杂质浓度低。此外，在上述接触区域也可以不进行高耐压晶体管用的杂质注入，而进行其它的杂质注入来调整杂质浓度。
在该杂质注入的前后，也可以进行以下工序：倾斜地进行极性与扩散层不同的杂质的注入，提高栅极电极端的阱浓度，从而抑制短沟道效应。在此，为了降低扩散层电阻，进行硅化物化处理。形成例如钛硅化物或钴硅化物。
然后，在淀积SiO2膜后进行平坦化，进行接触工序、布线工序。此时，读出晶体管的漏极区域8侧的读出位线接触CTRBL的杂质浓度低，成为肖特基接合。
接着，说明本实施例的存储器阵列的动作。例如，在图12所示的等效电路中，当读出存储单元MCm，n，x，y的存储信息时，对读出位线RBLn、RBLn+1进行预充电，使读出字线RWLm的电位变化成低电平。结果，在读出位线RBLn上得到与存储单元MCm，n，x，y的存储信息相对应的电位。在此，在本实施例的存储单元中，读出晶体管M1m，n的漏极与读出晶体管M1m-1，n的漏极是公用的，与读出位线RBLn相连接，因此，当读出位线RBLn下降到满足上述式(4)的电位关系的电位后，读出晶体管M1m-1，n导通。然后，与上述图3一样，读出位线RBLn的电位下降到Vsn1和Vsn0的中间电位V1/2，从读出字线RWLm-1向读出字线RWLm的方向持续流过电流，直到读出字线RWLm的电位返回到高电平为止。因此，优选将读出传感器SA的参考电位Vref设定在读出位线RBLn的预充电电位Vpre和保持电位Vsn1之间，在读出位线的电位下降到上述式(4)所示的电位之前结束读出动作。
然后，通过使读出字线RWLm的电位变化成高电平结束读出动作。
写入动作与上述实施例1相同，如图4所示。
如上所述，本实施例3的图12中的与读出字线RWLm相连接的存储单元MCm，n，x，y和存储单元MCm，n+1，x+1，y的更新写入动作，与上述实施例1的动作相同，如图5、图6所示。
用于本实施例3的写入用的薄膜晶体管，并不特别限于图12的存储单元阵列结构，还可以用于上述实施例1和上述实施例2所示的存储单元。此外，写入晶体管M2和读出晶体管M1不用具有特别的特性，就能够仅以布线的电位进行读出、写入动作，因此，所使用的晶体管并不限于上述薄膜晶体管，还可以使用以普通制造工艺形成的晶体管。
<实施例4>
本实施例4是在上述实施例3中，将使沟道厚度小于等于5nm来降低截止漏电流的极薄沟道TFT(Thin Film Transistor)用于写入晶体管M2，在读出晶体管上立体地形成时的结构。因此，存储单元阵列的结构与上述实施例3相同，成为图12那样，能够缩小存储单元的面积。
图18A、图18B、图19表示本实施例4的构成存储单元阵列的存储单元、以及存储单元阵列的构造。图18A是存储单元的俯视图，图18B是存储单元的剖视图，图19是存储单元阵列的俯视图。为了便于观察，在图18A、18B以及图19中，将某个区域的轮廓重叠的部分错开一些进行记述。此外，上述俯视图用于表示该半导体存储器件的主要部分的配置关系，而不是准确地表示各叠层的状态的俯视图。
本实施例4所示的俯视图和剖视图，示出了将读出晶体管M1的源极用于读出字线RWL的扩散层布线，此外，还示出了将写入晶体管M2的漏极用于写入位线WBL的多晶硅布线。但是，在不能忽视布线电阻时，需要设置布线间的间隔，因此面积增大，但也可以在读出晶体管M1的源极或写入晶体管M2的漏极设置接触部，连接金属布线。
本实施例4的存储单元构造，基本上是使采用了要写入信息的薄膜晶体管TFT的写入晶体管M2和读出所写入的信息的读出晶体管M1成为一体的构造，使写入晶体管M2立体地构成在读出晶体管M1上。
写入晶体管M2是极薄硅沟道的薄膜晶体管。该薄膜晶体管的沟道3的杂质浓度低，实质上是本征(intrinsic)硅。其两端(写入晶体管的源极区域1和写入晶体管的漏极区域2)与导入了n型杂质的多晶硅相连接。其中的一端(写入晶体管的源极区域1)，除沟道3以外不存在电传导通路，起到电荷蓄积部的作用。该端部(写入晶体管的源极区域1)的部分与图7所示的等效电路图1a的部位相对应。另一端(写入晶体管的漏极区域2)与写入位线WBL相连接。此外，写入晶体管M2的控制电极5与写入字线WWL相连接。该写入晶体管的漏极区域2和写入晶体管的控制电极5的部分，与图7所示的等效电路图的2a和5a的部位相对应。上述电荷蓄积部(写入晶体管的源极区域1)兼做读出晶体管M1的控制电极，按照所蓄积的电荷量，改变流经读出晶体管的源极区域7和读出晶体管的漏极区域8之间的电流。读出晶体管的源极区域7和读出晶体管的漏极区域8，是设置在p型硅衬底中的高杂质浓度n型区域。
写入晶体管M2的沟道部的厚度非常薄，因此，能够使截止时的漏电流比通常的晶体管小很多。通常的晶体管的截止时的漏电流，为10-10到10-15安培左右，而在本实施例的沟道约5nm以下的薄膜晶体管中，由于膜厚方向的量子限制效应(quantum-confinement effect)，可以使漏电流为10-19安培左右。
接着，说明本实施例4的半导体存储器件的制造工序。图20A～图24B是制造本实施例4的存储单元阵列时的各步骤中的、表示与布线的连接关系的基本的2个存储单元的俯视图和剖视图。图20A、图21A、图22A、图23A、图24A是俯视图，图20B、图21B、图22B、图23B、图24B是剖视图。在图20A～图24B中，图20A、图21A、图22A、图23A、图24A的A-A′剖面的剖视图与图20B、图21B、图22B、图23B、图24B相对应。此外，各剖视图表示半导体器件的形成有源区域的半导体层的上部的结构。该半导体层被配置在半导体衬底或SOI衬底上，为了简化附图，在各附图中省略了衬底部分。
首先，通过与上述实施例3相同的制造工序，按顺序形成阱、元件隔离区域、***电路用栅极绝缘膜、以及面向逻辑电路的栅极绝缘膜，在淀积了栅极电极用的多晶硅后，以抗蚀剂为掩模将杂质注入多晶硅中。进而，淀积W膜和SiO2膜，如图21A所示，以抗蚀剂图形为掩模形成栅极电极(写入晶体管的源极区域1)。此时，关于存储单元内的反复形成的图形，通过使栅极电极间的距离为大体相等的间隔，能够使用相移曝光那样的超分辨率技术。然后，在进行***电路用的高耐压晶体管用的注入时，在与读出位线的接触区域注入杂质，形成杂质浓度低的n型扩散区域。
在此，如图21所示，以抗蚀剂图形13和栅极电极为掩模形成读出晶体管的源极区域7和读出晶体管的漏极区域8。此时，与读出位线相连接的接触区域(读出位线接触CTRBL)由抗蚀剂图形13覆盖，因此，杂质浓度低。此外，在上述接触区域也可以不进行高耐压晶体管用的杂质注入，而进行其它的杂质注入来调整杂质浓度。
在该杂质注入的前后，也可以进行以下工序：倾斜地进行极性与扩散层不同的杂质的注入，提高栅极电极端的阱浓度，从而抑制短沟道效应。在此，为了降低扩散层电阻，进行硅化物化工序。例如形成钛硅化物或钴硅化物。
接着，淀积SiO2膜(层间SiO212)，进而淀积n型多晶硅膜。然后，如图22所示，以抗蚀剂为掩模形成贯穿写入晶体管的漏极区域2的多晶硅膜和SiO2膜(层间SiO212)、直达电荷蓄积区域(写入晶体管的源极区域1)的孔。
进而，如图23所示，作为厚度小于等于5nm的非晶硅(沟道3)和写入晶体管的栅极绝缘膜4，淀积厚度为10nm的SiO2膜，进行退火使非晶硅结晶。然后，淀积n型多晶硅膜(写入晶体管的控制电极5)，以抗蚀剂为掩模对多晶硅膜(写入晶体管的控制电极5)、写入晶体管的栅极绝缘膜4、多晶硅膜(写入晶体管的漏极区域2)进行蚀刻。
进而，如图24所示，通过以抗蚀剂为掩模对多晶硅膜(写入晶体管的控制电极5)进行蚀刻，形成写入晶体管的控制电极5。然后，在淀积SiO2膜后进行平坦化，进行接触工序、布线工序。此时，读出晶体管的漏极区域8侧的读出位线接触CTRBL的杂质浓度低，成为肖特基接合。
接着，说明本实施例4的存储器阵列的动作。基本的读出和写入动作与上述实施例3相同，如图3、图4所示，但在本实施例4中，由于写入晶体管M2的沟道区域是极薄的薄膜，因此，能够确保极低的漏电流，由此，可以将图5和图6所示的存储信息的更新写入的周期设定得较长。结果，能够减少位线的充放电次数，能够减少存储单元的消耗功率。
用于本实施例4的写入用的沟道极薄的薄膜晶体管，并不特别限于图12的存储器阵列结构，还可以用于上述实施例1和上述实施例2所示的存储单元。
<实施例5>
图25表示本发明的实施例5的等效电路图。在图25中，存储器阵列结构是与上述实施例3相同的结构，但读出传感器SA的参考电压的取法不同，结果动作也不同。在本实施例5中，成为所谓的双单元结构，即、以与同一读出字线RWL和写入位线WBL相连接的存储单元MC为基本单位，使2个单元存储成为1对的信息，并在读出动作时使另一读出位线为参考电位。
在图26、图27中，分别以实线表示存储单元MCm，n，x，y和存储单元MCm，n+1，x+1，y的存储信息为“1”和“0”时的动作，以虚线表示存储单元MCm，n，x，y和存储单元MCm，n+1，x+1，y的存储信息为“0”和“1”时的动作。
此外，图28表示存储单元MCm，n，x，y和存储单元MCm，n+1，x+1，y的更新写入动作。
由于用2个存储单元存储1个信息，因此，存储单元面积增加一倍，但是能够使与读出传感器的参考电位的电位差足够大，能够抑制读出的误动作，由此，适用于存储单元的低电压动作。
本实施例5的双单元结构，是对上述实施例3的存储器阵列结构施行的，但也可以对上述实施例1和2所示的存储器阵列结构施行。
因此，根据上述实施例1～5的双晶体管式的增益单元结构的存储器(半导体存储器件)，可以进行没有误动作的稳定的读出，晶体管的阈值电压的设计自由度增大。此外，通过使存储单元与相邻存储单元连接在同一读出字线以及写入位线上，能够抑制由布线数量增加引起的存储单元阵列面积的增加。
以上，基于上述实施例具体地说明了本发明人所完成的发明，但本发明不限于上述实施例，在不脱离其主旨的范围内还可以进行各种变更。
(工业可利用性)
本发明能够适用于DRAM等半导体存储器件。

Claims (13)

1.一种半导体存储器件，具有将存储单元配置成矩阵状的存储单元阵列，所述存储单元包括写入晶体管和读出晶体管；所述半导体存储器件的特征在于：
上述写入晶体管的控制电极与写入字线连接，
上述写入晶体管的源极和漏极区域的一者与写入位线连接，
上述写入晶体管的源极和漏极区域的另一者与上述读出晶体管的控制电极连接，
上述读出晶体管的源极和漏极区域的一者与读出字线连接，
上述读出晶体管的源极和漏极区域的另一者与读出位线连接，
上述读出晶体管的源极和漏极区域的一者与相邻存储单元连接在同一读出字线上，
上述读出晶体管的源极和漏极区域的另一者与上述相邻存储单元连接在不同的读出位线上，
上述写入晶体管的源极和漏极区域的一者与上述相邻存储单元连接在同一写入位线上，
上述写入晶体管的控制电极与上述相邻存储单元连接在不同的写入字线上。
2.根据权利要求1所述的半导体存储器件，其特征在于：
具有锁存功能的读出放大器与上述读出位线连接。
3.根据权利要求1所述的半导体存储器件，其特征在于：
上述读出晶体管，其源极和漏极区域的一者与上述读出位线之间进行肖特基连接，使得电流从上述读出位线流向上述读出晶体管的源极和漏极区域的一者的方向，而不从上述读出晶体管的源极和漏极区域的一者流向上述读出位线方向。
4.根据权利要求1所述的半导体存储器件，其特征在于：
与上述读出位线相连接的上述读出晶体管的源极和漏极区域的一者，和与不同的读出字线相连接的相邻读出晶体管的源极和漏极区域的一者为同一杂质区域。
5.根据权利要求1所述的半导体存储器件，其特征在于：
上述写入晶体管是薄膜晶体管，该薄膜晶体管的连接在源极和漏极之间的沟道区域是由硅薄膜形成的。
6.根据权利要求5所述的半导体存储器件，其特征在于：
在上述薄膜晶体管的源极和漏极之间流过的电流，在与衬底垂直的方向流过。
7.根据权利要求5所述的半导体存储器件，其特征在于：
上述薄膜晶体管，其形成上述沟道区域的硅薄膜的厚度小于等于5nm。
8.根据权利要求1所述的半导体存储器件，其特征在于：
以上述读出晶体管的控制电极为存储节点，
在上述存储节点蓄积因写入动作时的上述写入位线的电位不同而不同的电荷量，
由上述存储节点的蓄积电荷量控制上述读出晶体管的沟道区域的电导，
上述电导，在上述存储节点为与高电平相对应的电位时高，在上述存储节点为与低电平相对应的电位时低。
9.根据权利要求8所述的半导体存储器件，其特征在于：
在上述读出晶体管的沟道导电型是n型时，通过使上述读出字线和上述读出位线的电位为大于从上述存储节点的与高电平相对应的电位减去上述读出晶体管的阈值电压后的电位的值，使上述读出晶体管不导通，
通过使上述读出字线的电位为小于从上述存储节点的与高电平相对应的电位减去上述读出晶体管的阈值电压后的电位的值，且大于从上述存储节点的与低电平相对应的电位减去上述读出晶体管的阈值电压后的电位的值，使上述读出晶体管根据存储信息导通或不导通，
在上述读出晶体管的沟道导电类型是p型时，通过使上述读出字线和上述读出位线的电位为小于从上述存储节点的与高电平相对应的电位减去上述读出晶体管的阈值电压后的电位的值，使上述读出晶体管不导通，
通过使上述读出字线的电位为大于从上述存储节点的与高电平相对应的电位减去上述读出晶体管的阈值电压后的电位的值，且小于从上述存储节点的与低电平相对应的电位减去上述读出晶体管的阈值电压后的电位的值，使上述读出晶体管根据存储信息导通或不导通，
通过使上述读出位线的电位为随存储信息的不同而不同的电位，进行读出动作。
10.根据权利要求9所述的半导体存储器件，其特征在于：
在与上述同一读出字线和上述同一写入位线相连接的2个存储单元中，
由连接在上述读出位线和上述读出放大器之间的选择晶体管，将对应于在上述读出动作时在上述读出位线上出现的存储信息的电位输入到读出放大器，
由上述读出放大器判断存储信息，
将对应于存储信息的电位输出到上述写入位线，
通过1次上述读出字线的电位变化，对与上述同一写入位线相连接的2个存储单元，在上述存储节点进行存储信息的更新写入动作。
11.根据权利要求10所述的半导体存储器件，其特征在于：
在上述更新写入动作中，
对于通过改变1次上述读出字线的电位而得到的、与上述同一写入位线相连接的2个存储单元的存储信息，通过上述选择晶体管仅对一个存储单元进行更新写入动作，
在上述更新写入动作结束之后，再次改变上述同一读出字线的电位，通过上述选择晶体管进行另一个存储单元的更新写入动作。
12.根据权利要求1所述的半导体存储器件，其特征在于：
将与上述同一读出字线和上述同一写入位线相连接的2个存储单元作为1个单位，分别存储相反的存储信息，作为相对于一个读出位线的电位的参考电位，使用另一个读出位线的电位，通过1次上述读出字线的电位变化，在与上述同一写入位线相连接的2个存储单元的存储节点进行存储信息的更新写入动作。
13.根据权利要求1所述的半导体存储器件，其特征在于：
形成上述读出晶体管的源极和漏极区域以及上述读出字线的扩散区域，被配置成网格状。
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