JP2006338729A - 半導体記憶装置 - Google Patents
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Abstract
【課題】ストレージノード電圧が低下した場合でも、確実な読み出しを可能にする。
【解決手段】メモリセル１Ａごとに可変容量キャパシタＣを有する。可変容量キャパシタＣは、ストレージノードＳＮに一方電極が接続され、データ出力時にハイレベル電圧が印加される制御線（読み出しワード線ＲＷＬ）に他方電極が接続されている。可変容量キャパシタＣは、データ保持時のストレージノードＳＮの電圧レベルに応じて容量値が変化し、読み出しワード線ＲＷＬへのハイレベル電圧の印加によりストレージノードの電圧を昇圧する。
【選択図】図１
【解決手段】メモリセル１Ａごとに可変容量キャパシタＣを有する。可変容量キャパシタＣは、ストレージノードＳＮに一方電極が接続され、データ出力時にハイレベル電圧が印加される制御線（読み出しワード線ＲＷＬ）に他方電極が接続されている。可変容量キャパシタＣは、データ保持時のストレージノードＳＮの電圧レベルに応じて容量値が変化し、読み出しワード線ＲＷＬへのハイレベル電圧の印加によりストレージノードの電圧を昇圧する。
【選択図】図１
Description
本発明は、メモリセルアレイを構成する各メモリセルが、書き込みトランジスタと、読み出しトランジスタと、ストレージノードとを備える半導体記憶装置に関する。
図１２に、ＤＲＡＭセルの一種である、３トランジスタ型のゲインセルを示す。
図示のゲインセル１００は、１つの書き込みトランジスタＴｗと、２つの読み出しトランジスタ、すなわち選択トランジスタＴｓおよびアンプトランジスタＴａとを有する。
図示のゲインセル１００は、１つの書き込みトランジスタＴｗと、２つの読み出しトランジスタ、すなわち選択トランジスタＴｓおよびアンプトランジスタＴａとを有する。
書き込みトランジスタＴｗのソースとドレインの一方が書き込みビット線ＷＢＬに接続され、他方がストレージノードＳＮに接続され、ゲートが書き込みワード線ＷＷＬに接続されている。選択トランジスタＴｓのソースとドレインの一方が読み出しビット線ＲＢＬに接続され、他方がアンプトランジスタＴａに接続され、ゲートが読み出しワード線ＲＷＬに接続されている。アンプトランジスタＴａのソースとドレインの一方が接地電圧（コモンソース線ＣＳＬ）に接続され、他方が選択トランジスタＴｓに接続され、ゲートがストレージノードＳＮに接続されている。
このようなゲインセル１００が、図１３（Ａ）に示すようにマトリックス状に配置されメモリセルアレイが形成されている。書き込みビット線ＷＢＬ１〜ＷＢＬ４および読み出しビット線ＲＢＬ１〜ＲＢＬ４は、列（カラム）方向に並ぶ複数のゲインセル１００で共有され、書き込みワード線ＷＷＬ１〜ＷＷＬ４および読み出しワード線ＲＷＬ１〜ＲＷＬ４は、行（ロウ）方向に並ぶ複数のゲインセル１００で共有されている。
このようなゲインセル１００が、図１３（Ａ）に示すようにマトリックス状に配置されメモリセルアレイが形成されている。書き込みビット線ＷＢＬ１〜ＷＢＬ４および読み出しビット線ＲＢＬ１〜ＲＢＬ４は、列（カラム）方向に並ぶ複数のゲインセル１００で共有され、書き込みワード線ＷＷＬ１〜ＷＷＬ４および読み出しワード線ＲＷＬ１〜ＲＷＬ４は、行（ロウ）方向に並ぶ複数のゲインセル１００で共有されている。
つぎに、図１３（Ａ）の２行目のセル群を選択して、そのメモリセルの１つ置きに、“１”データまたは“０”データを書き込む動作を説明する。
図１３（Ｂ）〜図１３（Ｆ）は、ワード線およびビット線等の各種制御線について、その電圧変化を示すタイミングチャートである。
任意の一の書き込みワード線（本例ではＷＷＬ２）を選択し、それに直交して配置された書き込みビット線ＷＢＬ１〜ＷＢＬ２を選択する。
任意の一の書き込みワード線（本例ではＷＷＬ２）を選択し、それに直交して配置された書き込みビット線ＷＢＬ１〜ＷＢＬ２を選択する。
書き込み対象のメモリセルに“１”データを格納する場合は、図１３（Ｃ）に示すように、該当するメモリセルが接続された書き込みビット線ＷＢＬ１およびＷＢＬ３に電源電圧Ｖddを印加する。また、書き込み対象メモリセルに“０”データを格納する場合は、図１３（Ｄ）に示すように、当該メモリセルに接続された書き込みビット線ＷＢＬ２およびＷＢＬ４を０[Ｖ]で維持する。
これらビット線電圧の制御とほぼ同じタイミングで、選択された書き込みワード線ＷＷＬ２の電圧を立ち上げる。ここで、図１２に示すゲインセル１００は、その書き込みトランジスタＴｗにＮＭＯＳトランジスタを用いていることから、それがオンしたときにドレイン電圧から閾値電圧だけ下がった電圧がソースに伝達される。したがって、“１”データ書き込みの際に、ストレージノードＳＮに電源電圧Ｖddを設定するためには、図１３（Ｂ）に示すように、選択された書き込みワード線ＷＷＬに電源電圧Ｖddを、閾値電圧Ｖthだけ昇圧した電圧を印加する必要がある。なお、“１”データに対応する電圧として、ストレージノードＳＮに電源電圧Ｖdd以下の電圧を書き込む場合は、選択された書き込みワード線ＷＷＬ２に電源電圧Ｖddを印加してもよい。
図１３（Ｅ）および図１３（Ｆ）に示す非選択の書き込みワード線ＷＷＬ１,ＷＷＬ３,ＷＷＬ４および読み出しワード線ＲＷＬ１〜ＲＷＬ４、ならびに、コモンソース線ＣＳＬは０[Ｖ]で維持する。
これらビット線電圧の制御とほぼ同じタイミングで、選択された書き込みワード線ＷＷＬ２の電圧を立ち上げる。ここで、図１２に示すゲインセル１００は、その書き込みトランジスタＴｗにＮＭＯＳトランジスタを用いていることから、それがオンしたときにドレイン電圧から閾値電圧だけ下がった電圧がソースに伝達される。したがって、“１”データ書き込みの際に、ストレージノードＳＮに電源電圧Ｖddを設定するためには、図１３（Ｂ）に示すように、選択された書き込みワード線ＷＷＬに電源電圧Ｖddを、閾値電圧Ｖthだけ昇圧した電圧を印加する必要がある。なお、“１”データに対応する電圧として、ストレージノードＳＮに電源電圧Ｖdd以下の電圧を書き込む場合は、選択された書き込みワード線ＷＷＬ２に電源電圧Ｖddを印加してもよい。
図１３（Ｅ）および図１３（Ｆ）に示す非選択の書き込みワード線ＷＷＬ１,ＷＷＬ３,ＷＷＬ４および読み出しワード線ＲＷＬ１〜ＲＷＬ４、ならびに、コモンソース線ＣＳＬは０[Ｖ]で維持する。
このような書き込みワード線と書き込みビット線の電圧制御により、所望のメモリセルに“０”または“１”のデータを任意に書き込むことが可能となる。
一方、非選択の書き込みワード線ＷＷＬ１,ＷＷＬ３,ＷＷＬ４に接続されたメモリセル（非選択セル）の書き込みトランジスタＴｗは、そのドレインに電源電圧Ｖdd相当の高い電圧が印加される。ところが、非選択セルの書き込みトランジスタＴｗは、そのゲートが閉じていることから、格納されたデータが変化しない。
一方、非選択の書き込みワード線ＷＷＬ１,ＷＷＬ３,ＷＷＬ４に接続されたメモリセル（非選択セル）の書き込みトランジスタＴｗは、そのドレインに電源電圧Ｖdd相当の高い電圧が印加される。ところが、非選択セルの書き込みトランジスタＴｗは、そのゲートが閉じていることから、格納されたデータが変化しない。
３トランジスタ型のメモリセル１００のデータ保持時に、メモリセルアレイ内の制御線（ビット線およびワード線）全てを０[Ｖ]にする。このとき、書き込みトランジスタＴｗがオフし、全てのメモリセル１００のストレージノードＳＮが電気的にフローティングになることから、格納されたデータが保持される。
とくに、ストレージノードＳＮに“０”（たとえば、ローレベル）データが格納されている場合、メモリアレイ内の制御線（ビット線およびワード線）が全て０[Ｖ]（ローレベル）になっていることから、この“０”データは安定的に保持される。
これに対し、ストレージノードＳＮに“１”（たとえば、ハイレベル）データが格納されている場合、メモリアレイ内の制御線（ビット線およびワード線）が全て０[Ｖ]（ローレベル）になっていると、ストレージノードＳＮに溜められた電荷がリークにより各制御線に抜ける。そのため“１”データは、ストレージノードＳＮのハイレベル電圧が読み出し不能なレベルに減衰するまでの期間だけ保持される。
とくに、ストレージノードＳＮに“０”（たとえば、ローレベル）データが格納されている場合、メモリアレイ内の制御線（ビット線およびワード線）が全て０[Ｖ]（ローレベル）になっていることから、この“０”データは安定的に保持される。
これに対し、ストレージノードＳＮに“１”（たとえば、ハイレベル）データが格納されている場合、メモリアレイ内の制御線（ビット線およびワード線）が全て０[Ｖ]（ローレベル）になっていると、ストレージノードＳＮに溜められた電荷がリークにより各制御線に抜ける。そのため“１”データは、ストレージノードＳＮのハイレベル電圧が読み出し不能なレベルに減衰するまでの期間だけ保持される。
図１４に、ストレージノードＳＮに格納された“１”データのリークパスを示す。
第１に、ストレージノードＳＮから、オフ状態の書き込みトランジスタＴｗを介して書き込みビット線ＷＢＬにオフリーク電流が流れるパスＰ１が存在する。
第２に、ストレージノードＳＮである書き込みトランジスタＴｗのＮ＋領域から基板（Ｐ型ウェル）に接合リーク電流が流れるパスＬＰ２が存在する。
第３に、ストレージノードＳＮから、アンプトランジスタＴａのゲート電極、ゲート絶縁膜を通って基板（Ｐウェル）にゲートリーク電流が流れるパスＰ３が存在する。
第１に、ストレージノードＳＮから、オフ状態の書き込みトランジスタＴｗを介して書き込みビット線ＷＢＬにオフリーク電流が流れるパスＰ１が存在する。
第２に、ストレージノードＳＮである書き込みトランジスタＴｗのＮ＋領域から基板（Ｐ型ウェル）に接合リーク電流が流れるパスＬＰ２が存在する。
第３に、ストレージノードＳＮから、アンプトランジスタＴａのゲート電極、ゲート絶縁膜を通って基板（Ｐウェル）にゲートリーク電流が流れるパスＰ３が存在する。
図１５に、上記３つのパスＰ１〜Ｐ３を流れる電流の合計が１[pA]と仮定した場合に、“１”データのリークによる経時変化を計算した結果を示す。この計算では、ストレージノードＳＮの負荷容量を２[fF]、“１”データを書き込み直後のストレージノード電圧を１[Ｖ]としている。
この計算結果によれば、ストレージノードＳＮに格納されていた１[Ｖ]の電圧が、約１[msec]で０.５[Ｖ]に減衰し、約２[msec]で接地電圧に到達する。
この計算結果によれば、ストレージノードＳＮに格納されていた１[Ｖ]の電圧が、約１[msec]で０.５[Ｖ]に減衰し、約２[msec]で接地電圧に到達する。
図１６は、図１３に示す方法によって書き込まれたデータを読み出す動作を示す図である。図１６（Ａ）は、メモリセルアレイの等価回路図であり、図１６（Ｂ）〜図１６（Ｆ）は、ワード線およびビット線等の各種制御線について、その電圧変化を示すタイミングチャートである。
読み出しワード線ＲＷＬ２を選択し、それに直交して配置された読み出しビット線ＲＢＬ１〜ＲＢＬ４を選択する。この選択時に、以下の電圧設定を行う。
読み出しワード線ＲＷＬ２を選択し、それに直交して配置された読み出しビット線ＲＢＬ１〜ＲＢＬ４を選択する。この選択時に、以下の電圧設定を行う。
図１６（Ｃ）および図１６（Ｄ）に示すように、時間Ｔ１にて、選択した全ての読み出しビット線ＲＢＬ１〜ＲＢＬ４を電源電圧Ｖddにプリチャージし、ハイインピーダンス（電気的フローティング状態）で保持する。
つぎに、図１６（Ｂ）に示すように、時間Ｔ２にて、選択した読み出しワード線ＲＷＬ２に電源電圧Ｖddを印加する。
図１６（Ｅ）および図１６（Ｆ）に示す非選択の書き込みワード線ＷＷＬ１〜ＷＷＬ４、非選択の読み出しワード線ＲＷＬ１,ＲＷＬ３,ＲＷＬ４、ならびに、コモンソース線ＣＳＬは０[Ｖ]で維持する。
つぎに、図１６（Ｂ）に示すように、時間Ｔ２にて、選択した読み出しワード線ＲＷＬ２に電源電圧Ｖddを印加する。
図１６（Ｅ）および図１６（Ｆ）に示す非選択の書き込みワード線ＷＷＬ１〜ＷＷＬ４、非選択の読み出しワード線ＲＷＬ１,ＲＷＬ３,ＲＷＬ４、ならびに、コモンソース線ＣＳＬは０[Ｖ]で維持する。
読み出し対象のメモリセルのストレージノードＳＮに“１”が格納されている場合、アンプトランジスタＴａがオン可能な状態になっている。このため、図１６（Ｃ）の時間Ｔ２にて当該メモリセルの選択トランジスタＴｓがオンすると、図１６（Ａ）に示すように、選択された読み出しビット線ＲＢＬ１,ＲＢＬ３から読み出し電流Ｉｒが流れ出す。読み出し電流Ｉｒは、当該メモリセルの選択トランジスタＴｓとアンプトランジスタＴａを介して、コモンソース線ＣＳＬに流れる。その結果、図１６（Ｃ）に示すように、選択された読み出しビット線ＲＢＬ１,ＲＢＬ３の電圧が時間Ｔ２を境にプリチャージレベル（Vddレベル）から低下する。このとき読み出しビット線の負荷容量が大きいと、それをディスチャージするのにある程度の時間がかかる。
一方、読み出し対象メモリセルのストレージノードＳＮに“０”データが格納されている場合、アンプトランジスタＴａがオン可能な状態にならないことから、読み出し電流Ｉｒが流れず、図１６（Ｄ）に示すように、選択された読み出しビット線ＲＢＬ２Ｒ,ＢＬ４はプリチャージレベルに保たれたままとなる。
なお、非選択のメモリセルは、図１６（Ｅ）に示すように、その読み出しワード線ＲＷＬ１,ＲＷＬ３,ＲＷＬ４が０[Ｖ]のままで、選択トランジスタＴｓのゲートが閉じていることから、読み出し電流Ｉｒが流れない。
なお、非選択のメモリセルは、図１６（Ｅ）に示すように、その読み出しワード線ＲＷＬ１,ＲＷＬ３,ＲＷＬ４が０[Ｖ]のままで、選択トランジスタＴｓのゲートが閉じていることから、読み出し電流Ｉｒが流れない。
図１６（Ｃ）および図１６（Ｄ）の時間Ｔ３にて、読み出しビット線ＲＢＬ１〜ＲＢＬ４の各々に接続されている不図示のセンスアンプを起動し、上記読み出し電流Ｉｒが流れる／流れないに応じた電圧変化を増幅して、読み出し信号として外部に出力する。
このような読み出しワード線と読み出しビット線の電圧制御により、所望のメモリセルに格納されている“０”または“１”のデータに応じた読み出し信号を得ることができる。
図１７に、ストレージノード電圧Ｖsnと読み出し電流Ｉｒの関係を例示する。
電源電圧Ｖddを１.８[Ｖ]とすると、“１”データを書き込み直後のストレージノード電圧Ｖsnは１[Ｖ]程度である。この場合、図１７から、読み出し電流Ｉｒは２５[μA]程度流れることが分かる。
ところが、前述したようにリークによりストレージノード電圧Ｖsnがデータ保持中に低下する。したがって、データ保持時間が長いほど、読み出し電流Ｉｒが小さくなる。
電源電圧Ｖddを１.８[Ｖ]とすると、“１”データを書き込み直後のストレージノード電圧Ｖsnは１[Ｖ]程度である。この場合、図１７から、読み出し電流Ｉｒは２５[μA]程度流れることが分かる。
ところが、前述したようにリークによりストレージノード電圧Ｖsnがデータ保持中に低下する。したがって、データ保持時間が長いほど、読み出し電流Ｉｒが小さくなる。
上記読み出し信号の“０”と“１”を判定するために、“１”データに対応した読み出し電流Ｉｒが１０[μA]以上必要と仮定する。このとき、読み出し電流Ｉｒ≧１０[μA]を満たすストレージノード電圧Ｖsnは０.８[Ｖ]以上となる。
また、図１５より、ストレージノード電圧Ｖsnが１[Ｖ]から０.８[Ｖ]に低下する時間は０.４[msec]と見積もられる。
このため、確実なデータ読み出しのためには、“１”データを書き込んでから０.４[msec]以内にメモリセルをリフレッシュ（再書き込み）する必要がある。
また、図１５より、ストレージノード電圧Ｖsnが１[Ｖ]から０.８[Ｖ]に低下する時間は０.４[msec]と見積もられる。
このため、確実なデータ読み出しのためには、“１”データを書き込んでから０.４[msec]以内にメモリセルをリフレッシュ（再書き込み）する必要がある。
３トランジスタ型メモリセル（ゲインセル）は、前述したように、リーク電流によりストレージノード電圧の低下が避けられない。このため、確実なデータ読み出しのためには、ストレージノードＳＮに“１”が格納されている場合の保持電圧（ストレージノード電圧Ｖsn）を予め大きくしなければならない。
また、高速読み出しのためには読み出し電流Ｉｒを大きくする必要がある。
また、高速読み出しのためには読み出し電流Ｉｒを大きくする必要がある。
ところが、メモリセルの微細化と電源電圧の低電圧化が進展しており、そのためストレージノード電圧を大きくすることは困難である。
また、高速読み出しのためには読み出し時のプリチャージ電圧を上げる必要があるが、上記電源電圧の低電圧化により、プリチャージ電圧を上げることは困難である。
また、高速読み出しのためには読み出し時のプリチャージ電圧を上げる必要があるが、上記電源電圧の低電圧化により、プリチャージ電圧を上げることは困難である。
これに対処するために、メモリセルアレイを駆動する周辺回路に、電源電圧を昇圧する昇圧回路を設けることがある。しかし、この場合は高耐圧トランジスタが必要となり製造プロセスが複雑となる。また、面積的な不利益も被る。
したがって、電源電圧を大きな電圧値まで昇圧する回路を設けることは微細化の効果をコスト面で打ち消してしまう。
したがって、電源電圧を大きな電圧値まで昇圧する回路を設けることは微細化の効果をコスト面で打ち消してしまう。
本発明が解決しようとする課題は、ストレージノード電圧が低下しても確実な読み出しが可能なメモリセルを有する半導体記憶装置を実現することである。
本発明に係る半導体記憶装置は、メモリセルアレイを構成する各メモリセルが、データ入力用の書き込みトランジスタと、データ出力用の読み出しトランジスタと、前記書き込みトランジスタから入力したデータを電気的フローティング状態で保持するストレージノードと、を備える半導体記憶装置であって、前記ストレージノードに一方電極が接続され、データ出力時にハイレベル電圧が印加される制御線に他方電極が接続され、データ保持時の前記ストレージノードの電圧レベルに応じて容量値が変化し、前記制御線への前記ハイレベル電圧の印加により前記ストレージノードの電圧を昇圧する可変容量キャパシタを、前記メモリセルごとに有する。
本発明では好適に、前記可変容量キャパシタの容量値は、前記データ保持時のストレージノード電圧がハイレベルのときは、ローレベルのときより大きい。
本発明では好適に、前記読み出しトランジスタは、前記ストレージノードの電圧に応じて導通状態が変化する第１読み出しトランジスタと、前記第１読み出しトランジスタとともにデータ出力線と所定電圧線との間に縦続接続され、前記第１読み出しトランジスタの導通状態と読み出し制御線の電圧とに応じて導通状態が変化し、前記ストレージノードの電圧として記憶されているデータを、前記データ出力線の電圧変化に変換して出力する第２読み出しトランジスタと、を含み、前記可変容量キャパシタの前記他方電極が、前記読み出し制御線に接続されている。
本発明では好適に、前記可変容量キャパシタの容量値は、前記データ保持時のストレージノード電圧がハイレベルのときは、ローレベルのときより大きい。
本発明では好適に、前記読み出しトランジスタは、前記ストレージノードの電圧に応じて導通状態が変化する第１読み出しトランジスタと、前記第１読み出しトランジスタとともにデータ出力線と所定電圧線との間に縦続接続され、前記第１読み出しトランジスタの導通状態と読み出し制御線の電圧とに応じて導通状態が変化し、前記ストレージノードの電圧として記憶されているデータを、前記データ出力線の電圧変化に変換して出力する第２読み出しトランジスタと、を含み、前記可変容量キャパシタの前記他方電極が、前記読み出し制御線に接続されている。
本発明では好適に、前記可変容量キャパシタは絶縁ゲート電界効果トランジスタからなる。
更に好適に、前記可変容量キャパシタは、ゲートが前記ストレージノードに接続され、２つのソース・ドレイン領域の少なくとも一方が前記制御線に接続されているＮチャネル型ＭＯＳトランジスタからなる。
更に好適に、前記可変容量キャパシタは、ゲートが前記ストレージノードに接続され、２つのソース・ドレイン領域の少なくとも一方が前記制御線に接続されているＮチャネル型ＭＯＳトランジスタからなる。
上記構成によれば、データ入力時に書き込みトランジスタを介してデータが入力される。このときハイレベルの入力電圧によりストレージノードに接続されている負荷容量が充電される。本発明ではストレージノードに可変容量キャパシタの一方電極が接続され、その他方電極は、データ出力時にハイレベル電圧が印加される制御線に接続されている。
可変容量キャパシタは、その一方電極側のストレージノードに保持されている電圧値に応じて、キャパシタ自身がもつ容量値が変化する。たとえばＭＯＳトランジスタからなる場合、ストレージノード側のゲート電極がハイレベル電圧で保持されているときはチャネルが形成され、その容量が寄与するため容量値が大きくなり、ゲート電極がローレベル電圧で保持されているときはチャネル容量の寄与がなく容量値は小さい。
この状態で、可変容量キャパシタの他方電極に接続された制御線にハイレベル電圧を設定する。すると、可変容量キャパシタは、その容量値をカップリング容量としてストレージノード電圧を昇圧する。このときカップリング容量が大きいほど高い電圧までストレージノード電圧が上昇する。したがって、ハイレベルのストレージノード電圧の昇圧量は、ローレベルのストレージノード電圧の昇圧量より大きくなる。
この状態で、可変容量キャパシタの他方電極に接続された制御線にハイレベル電圧を設定する。すると、可変容量キャパシタは、その容量値をカップリング容量としてストレージノード電圧を昇圧する。このときカップリング容量が大きいほど高い電圧までストレージノード電圧が上昇する。したがって、ハイレベルのストレージノード電圧の昇圧量は、ローレベルのストレージノード電圧の昇圧量より大きくなる。
以上より、データ出力時に、ストレージノードの電圧差が増幅される。
読み出しトランジスタが第１および第２トランジスタから構成されている場合、この増幅後の電圧差で第１読み出しトランジスタの導通状態（オン可能な状態か否か）が決まる。ストレージノード電圧がハイレベルのときは第１読み出しトランジスタがオン可能な状態であり、このとき第２読み出しトランジスタがオンすると、これら２つの読み出しトランジスタを介して読み出し電流がデータ出力線から所定電圧線へ、または逆に、所定電圧線からデータ出力線に流れる。
読み出しトランジスタが第１および第２トランジスタから構成されている場合、この増幅後の電圧差で第１読み出しトランジスタの導通状態（オン可能な状態か否か）が決まる。ストレージノード電圧がハイレベルのときは第１読み出しトランジスタがオン可能な状態であり、このとき第２読み出しトランジスタがオンすると、これら２つの読み出しトランジスタを介して読み出し電流がデータ出力線から所定電圧線へ、または逆に、所定電圧線からデータ出力線に流れる。
本発明によれば、ストレージノード電圧が低下しても確実な読み出しが可能であるという利点がある。
以下、本発明を３トランジスタ型のゲインセル（増幅型メモリセル）に適用した場合を例として、本発明の実施形態を説明する。
［第１実施形態］
図１に、本実施形態のメモリセルの等価回路を示す。また、図２に、メモリセルアレイの基本構成を４×４セルで示す。
図１に示すメモリセル１Ａは、１つの書き込みトランジスタＴｗと、２つの読み出しトランジスタ、すなわち「第１読み出しトランジスタ」としてのアンプトランジスタＴａおよび「第２読み出しトランジスタ」としての選択トランジスタＴｓと、可変容量キャパシタＣとを有する。このメモリセル１Ａは、図１２に示す３トランジスタ型のメモリセル１００に、可変容量キャパシタＣを追加したものである。
図１に、本実施形態のメモリセルの等価回路を示す。また、図２に、メモリセルアレイの基本構成を４×４セルで示す。
図１に示すメモリセル１Ａは、１つの書き込みトランジスタＴｗと、２つの読み出しトランジスタ、すなわち「第１読み出しトランジスタ」としてのアンプトランジスタＴａおよび「第２読み出しトランジスタ」としての選択トランジスタＴｓと、可変容量キャパシタＣとを有する。このメモリセル１Ａは、図１２に示す３トランジスタ型のメモリセル１００に、可変容量キャパシタＣを追加したものである。
書き込みトランジスタＴｗのソースとドレインの一方が書き込みビット線ＷＢＬに接続され、他方がストレージノードＳＮに接続され、ゲートが書き込みワード線ＷＷＬに接続されている。選択トランジスタＴｓのソースとドレインの一方が読み出しビット線ＲＢＬに接続され、他方がアンプトランジスタＴａに接続され、ゲートが読み出しワード線ＲＷＬに接続されている。アンプトランジスタＴａのソースとドレインの一方が接地電圧（コモンソース線ＣＳＬ）に接続され、他方が選択トランジスタＴｓに接続され、ゲートがストレージノードＳＮに接続されている。
可変容量キャパシタＣは、図示例のものに限定されないが、ここでは絶縁ゲート電界効果トランジスタ（ＦＥＴ）の一種であるＮ型チャネルのＭＯＳトランジスタから構成されている。
このＭＯＳトランジスタのゲートがストレージノードＳＮに接続され、２つのソース・ドレイン領域の一方が、読み出し時（データ出力時）にハイレベル電圧が印加される制御線、たとえば読み出しワード線ＲＷＬに接続されている。なお、この制御線としては、読み出し昇圧線として読み出しワード線ＲＷＬと別に設けてもよい。ただし、この制御線を読み出しワード線ＲＷＬと兼用すると配線面積の縮小、ひいてはセル面積縮小が図りやすいことから、望ましい。
可変容量キャパシタＣを構成するＭＯＳトランジスタの他方のソース・ドレイン領域は、ここではオープンとなっている。
このＭＯＳトランジスタのゲートがストレージノードＳＮに接続され、２つのソース・ドレイン領域の一方が、読み出し時（データ出力時）にハイレベル電圧が印加される制御線、たとえば読み出しワード線ＲＷＬに接続されている。なお、この制御線としては、読み出し昇圧線として読み出しワード線ＲＷＬと別に設けてもよい。ただし、この制御線を読み出しワード線ＲＷＬと兼用すると配線面積の縮小、ひいてはセル面積縮小が図りやすいことから、望ましい。
可変容量キャパシタＣを構成するＭＯＳトランジスタの他方のソース・ドレイン領域は、ここではオープンとなっている。
このようなメモリセル１Ａが、図２に示すようにマトリックス状に配置され、メモリセルアレイが形成されている。
書き込みビット線ＷＢＬ１〜ＷＢＬ４および読み出しビット線ＲＢＬ１〜ＲＢＬ４は、列（カラム）方向に並ぶ複数のメモリセル１Ａで共有され、書き込みワード線ＷＷＬ１〜ＷＷＬ４および読み出しワード線ＲＷＬ１〜ＲＷＬ４は、行（ロウ）方向に並ぶ複数のメモリセル１Ａで共有されている。なお、コモンソース線ＣＳＬは図示を省略しているが、これを同様にして複数のメモリセル１Ａで共有させるとよい。
書き込みビット線ＷＢＬ１〜ＷＢＬ４および読み出しビット線ＲＢＬ１〜ＲＢＬ４は、列（カラム）方向に並ぶ複数のメモリセル１Ａで共有され、書き込みワード線ＷＷＬ１〜ＷＷＬ４および読み出しワード線ＲＷＬ１〜ＲＷＬ４は、行（ロウ）方向に並ぶ複数のメモリセル１Ａで共有されている。なお、コモンソース線ＣＳＬは図示を省略しているが、これを同様にして複数のメモリセル１Ａで共有させるとよい。
図３に、メモリセル１Ａのレイアウト例を示す。
周囲を素子分離絶縁層により囲まれたＰウェルのアクティブ領域２Ａ,２Ｂ,２Ｃが図示のように配置されている。アクティブ領域２Ａは書き込みトランジスタＴｗの形成用で、不図示の隣接セルと共用されている。アクティブ領域２Ｂは、選択トランジスタＴｓとアンプトランジスタＴａの形成用である。アクティブ領域２Ｃは可変容量キャパシタＣとなるＭＯＳトランジスタの形成用である。
周囲を素子分離絶縁層により囲まれたＰウェルのアクティブ領域２Ａ,２Ｂ,２Ｃが図示のように配置されている。アクティブ領域２Ａは書き込みトランジスタＴｗの形成用で、不図示の隣接セルと共用されている。アクティブ領域２Ｂは、選択トランジスタＴｓとアンプトランジスタＴａの形成用である。アクティブ領域２Ｃは可変容量キャパシタＣとなるＭＯＳトランジスタの形成用である。
ポリシリコンからなる選択トランジスタＴｓのゲート配線３Ｂが、アクティブ領域２Ｂを横切って配置されている。ポリシリコンからなるアンプトランジスタＴａのゲート配線３Ｃがアクティブ領域２Ｂおよび２Ｃを横切って配置されている。同様に、ポリシリコンからなる書き込みトランジスタＴｗのゲート配線、すなわち書き込みワード線ＷＷＬがアクティブ領域２Ａを横切って配置されている。
これらのポリシリコンと重なっていないアクティブ領域２Ａ,２Ｂ,２Ｃの部分にＮ型不純物がイオン注入され、各トランジスタのソース・ドレイン領域が形成せれている（符号省略）。ただし、可変容量キャパシタＣとなるＭＯＳトランジスタは、そのゲート配線３Ｃの片側にのみソース・ドレイン領域を有し、もう片側には素子分離絶縁層が位置している。したがって、このＭＯＳトランジスタは、ソースとドレインの片側がオープンの構造を有する。
選択トランジスタＴｓのゲート配線３Ｂは、コンタクトを介して第２メタル層（２Ｍ）からなる読み出しワード線ＲＷＬに接続されている。可変容量キャパシタＣのソース・ドレイン領域は、コンタクトを介して読み出しワード線ＲＷＬの第２メタル層（２Ｍ）に接続されている。
選択トランジスタＴｓの一方のソース・ドレイン領域は、多層コンタクトを介して更に上層の第３メタル層（３Ｍ）からなる読み出しビット線ＲＢＬに接続されている。また、他方のソース・ドレイン領域は、アンプトランジスタＴａの一方のソース・ドレイン領域と共用されている。
アンプトランジスタＴａの他方のソース・ドレイン領域は、コンタクトを介して第２メタル層（２Ｍ）からなるコモンソース線ＣＳＬに接続されている。
選択トランジスタＴｓの一方のソース・ドレイン領域は、多層コンタクトを介して更に上層の第３メタル層（３Ｍ）からなる読み出しビット線ＲＢＬに接続されている。また、他方のソース・ドレイン領域は、アンプトランジスタＴａの一方のソース・ドレイン領域と共用されている。
アンプトランジスタＴａの他方のソース・ドレイン領域は、コンタクトを介して第２メタル層（２Ｍ）からなるコモンソース線ＣＳＬに接続されている。
書き込みトランジスタＴｗの一方のソース・ドレイン領域は、コンタクトを介して第１メタル層（１Ｍ）からなるノード配線４に接続されている。ノード配線４はアンプトランジスタＴａのゲート配線３Ｃの上方に延び、両者がコンタクトを介して接続されている。
書き込みトランジスタＴｗの他方のソース・ドレイン領域は、多層コンタクトを介して第３メタル層（３Ｍ）からなる書き込みビット線ＷＢＬに接続されている。
書き込みトランジスタＴｗの他方のソース・ドレイン領域は、多層コンタクトを介して第３メタル層（３Ｍ）からなる書き込みビット線ＷＢＬに接続されている。
つぎに、図４に示すメモリセルアレイにおいて、２行目のセル群を選択して、そのメモリセルの１つ置きに、“１”データまたは“０”データを書き込む動作を説明する。
図４（Ｂ）〜図４（Ｆ）は、ワード線およびビット線等の各種制御線について、その電圧変化を示すタイミングチャートである。
任意の一の書き込みワード線（本例ではＷＷＬ２）を選択し、それに直交して配置された書き込みビット線ＷＢＬ１〜ＷＢＬ２を選択する。
任意の一の書き込みワード線（本例ではＷＷＬ２）を選択し、それに直交して配置された書き込みビット線ＷＢＬ１〜ＷＢＬ２を選択する。
書き込み対象のメモリセルに“１”データを格納する場合は、図４（Ｃ）に示すように、該当するメモリセルが接続された書き込みビット線ＷＢＬ１およびＷＢＬ３に電源電圧Ｖddを印加する。また、書き込み対象メモリセルに“０”データを格納する場合は、図４（Ｄ）に示すように、当該メモリセルに接続された書き込みビット線ＷＢＬ２およびＷＢＬ４を０[Ｖ]で維持する。
図４（Ｂ）に示すように、これらビット線電圧の制御とほぼ同じタイミングで、選択された書き込みワード線ＷＷＬ２の電圧を立ち上げる。ここで、図１に示すメモリセル１Ａは、その書き込みトランジスタＴｗにＮＭＯＳトランジスタを用いていることから、それがオンしたときにドレイン電圧から閾値電圧だけ下がった電圧がソースに伝達される。したがって、“１”データ書き込みの際に、ストレージノードＳＮに電源電圧Ｖddを設定するためには、図４（Ｂ）に示すように、選択された書き込みワード線ＷＷＬに電源電圧Ｖddを、閾値電圧Ｖthだけ昇圧（ブースト）した電圧を印加する必要がある。なお、“１”データに対応する電圧として、ストレージノードＳＮに電源電圧Ｖdd以下の電圧を書き込む場合は、選択された書き込みワード線ＷＷＬ２に電源電圧Ｖddを印加してもよい。
図４（Ｅ）および図４（Ｆ）に示す非選択の書き込みワード線ＷＷＬ１,ＷＷＬ３,ＷＷＬ４および読み出しワード線ＲＷＬ１〜ＲＷＬ４、ならびに、コモンソース線ＣＳＬは０[Ｖ]で維持する。
図４（Ｂ）に示すように、これらビット線電圧の制御とほぼ同じタイミングで、選択された書き込みワード線ＷＷＬ２の電圧を立ち上げる。ここで、図１に示すメモリセル１Ａは、その書き込みトランジスタＴｗにＮＭＯＳトランジスタを用いていることから、それがオンしたときにドレイン電圧から閾値電圧だけ下がった電圧がソースに伝達される。したがって、“１”データ書き込みの際に、ストレージノードＳＮに電源電圧Ｖddを設定するためには、図４（Ｂ）に示すように、選択された書き込みワード線ＷＷＬに電源電圧Ｖddを、閾値電圧Ｖthだけ昇圧（ブースト）した電圧を印加する必要がある。なお、“１”データに対応する電圧として、ストレージノードＳＮに電源電圧Ｖdd以下の電圧を書き込む場合は、選択された書き込みワード線ＷＷＬ２に電源電圧Ｖddを印加してもよい。
図４（Ｅ）および図４（Ｆ）に示す非選択の書き込みワード線ＷＷＬ１,ＷＷＬ３,ＷＷＬ４および読み出しワード線ＲＷＬ１〜ＲＷＬ４、ならびに、コモンソース線ＣＳＬは０[Ｖ]で維持する。
このような書き込みワード線と書き込みビット線の電圧制御により、所望のメモリセルに“０”または“１”のデータを任意に書き込むことが可能となる。
一方、非選択の書き込みワード線ＷＷＬ１,ＷＷＬ３,ＷＷＬ４に接続されたメモリセル（非選択セル）の書き込みトランジスタＴｗは、そのドレインに電源電圧Ｖdd相当の高い電圧が印加される。ところが、非選択セルの書き込みトランジスタＴｗは、そのゲートが閉じていることから、格納されたデータが変化しない。
一方、非選択の書き込みワード線ＷＷＬ１,ＷＷＬ３,ＷＷＬ４に接続されたメモリセル（非選択セル）の書き込みトランジスタＴｗは、そのドレインに電源電圧Ｖdd相当の高い電圧が印加される。ところが、非選択セルの書き込みトランジスタＴｗは、そのゲートが閉じていることから、格納されたデータが変化しない。
メモリセル１Ａのデータ保持時に、メモリセルアレイ内の制御線（ビット線およびワード線）全てを０[Ｖ]にする。このとき、書き込みトランジスタＴｗがオフし、全てのメモリセル１００のストレージノードＳＮが電気的にフローティングになることから、格納されたデータが保持される。
とくに、ストレージノードＳＮに“０”（たとえば、ローレベル）データが格納されている場合、メモリアレイ内の制御線（ビット線およびワード線）が全て０[Ｖ]（ローレベル）になっていることから、この“０”データは安定的に保持される。
これに対し、ストレージノードＳＮに“１”（たとえば、ハイレベル）データが格納されている場合、メモリアレイ内の制御線（ビット線およびワード線）が全て０[Ｖ]（ローレベル）になっていると、ストレージノードＳＮに溜められた電荷がリークにより各制御線に抜ける。そのため“１”データは、ストレージノードＳＮのハイレベル電圧が読み出し不能なレベルに減衰するまでの期間だけ保持される。
とくに、ストレージノードＳＮに“０”（たとえば、ローレベル）データが格納されている場合、メモリアレイ内の制御線（ビット線およびワード線）が全て０[Ｖ]（ローレベル）になっていることから、この“０”データは安定的に保持される。
これに対し、ストレージノードＳＮに“１”（たとえば、ハイレベル）データが格納されている場合、メモリアレイ内の制御線（ビット線およびワード線）が全て０[Ｖ]（ローレベル）になっていると、ストレージノードＳＮに溜められた電荷がリークにより各制御線に抜ける。そのため“１”データは、ストレージノードＳＮのハイレベル電圧が読み出し不能なレベルに減衰するまでの期間だけ保持される。
図５は、図４に示す方法によって書き込まれたデータを読み出す動作を示す図である。図５（Ａ）は、メモリセルアレイの等価回路図であり、図５（Ｂ１）〜図５（Ｆ）は、ワード線およびビット線等の各種制御線、ならびにストレージノードＳＮについて、その電圧変化を示すタイミングチャートである。
ここで図５（Ｂ２）に、“１”書き込みのストレージノードＳＮの電圧Ｖsn（ハイレベル電圧）を示し、図５（Ｃ２）に、“０”書き込みのストレージノードＳＮの電圧Ｖsn（ローレベル電圧）を示す。このうちハイレベル電圧は、図５（Ｂ２）に示すように、書き込み直後の電圧値（電源電圧Ｖdd）からリークによって徐々に低下する。
ここで図５（Ｂ２）に、“１”書き込みのストレージノードＳＮの電圧Ｖsn（ハイレベル電圧）を示し、図５（Ｃ２）に、“０”書き込みのストレージノードＳＮの電圧Ｖsn（ローレベル電圧）を示す。このうちハイレベル電圧は、図５（Ｂ２）に示すように、書き込み直後の電圧値（電源電圧Ｖdd）からリークによって徐々に低下する。
読み出しワード線ＲＷＬ２を選択し、それに直交して配置された読み出しビット線ＲＢＬ１〜ＲＢＬ４を選択する。この選択時に、以下の電圧設定を行う。
図５（Ｃ１）および図５（Ｄ）に示すように、時間Ｔ１にて、選択した全ての読み出しビット線ＲＢＬ１〜ＲＢＬ４を電源電圧Ｖddにプリチャージし、ハイインピーダンス（電気的フローティング状態）で保持する。
つぎに、図５（Ｂ１）に示すように、時間Ｔ２にて、選択した読み出しワード線ＲＷＬ２に電源電圧Ｖddを印加する。
図５（Ｅ）および図５（Ｆ）に示す非選択の書き込みワード線ＷＷＬ１〜ＷＷＬ４、非選択の読み出しワード線ＲＷＬ１,ＲＷＬ３,ＲＷＬ４、ならびに、コモンソース線ＣＳＬは０[Ｖ]で維持する。
つぎに、図５（Ｂ１）に示すように、時間Ｔ２にて、選択した読み出しワード線ＲＷＬ２に電源電圧Ｖddを印加する。
図５（Ｅ）および図５（Ｆ）に示す非選択の書き込みワード線ＷＷＬ１〜ＷＷＬ４、非選択の読み出しワード線ＲＷＬ１,ＲＷＬ３,ＲＷＬ４、ならびに、コモンソース線ＣＳＬは０[Ｖ]で維持する。
選択した読み出しワード線ＲＷＬ２に電源電圧Ｖddを印加すると、可変容量キャパシタＣをカップリング容量としてストレージノードＳＮの昇圧が行われる。
図６（Ａ）および図６（Ｂ）に、図３に示すＡ−Ａ線の略断面図を示す。
Ｐウェル７の表面部に素子分離絶縁層５が形成され、これによりアクティブ領域２Ｃが規定される。アクティブ領域２Ｃの上方には、不図示のゲート絶縁膜を介してアンプトランジスタのゲート配線３Ｃが形成されている。ゲート配線３Ｃを自己整合マスクとするＮ型不純物のイオン注入により、アクティブ領域２Ｃの表面部に、可変容量キャパシタとなるＭＯＳトランジスタのソース・ドレイン領域６が形成されている。ソース・ドレイン領域６は読み出しワード線ＲＷＬに接続されている。
Ｐウェル７の表面部に素子分離絶縁層５が形成され、これによりアクティブ領域２Ｃが規定される。アクティブ領域２Ｃの上方には、不図示のゲート絶縁膜を介してアンプトランジスタのゲート配線３Ｃが形成されている。ゲート配線３Ｃを自己整合マスクとするＮ型不純物のイオン注入により、アクティブ領域２Ｃの表面部に、可変容量キャパシタとなるＭＯＳトランジスタのソース・ドレイン領域６が形成されている。ソース・ドレイン領域６は読み出しワード線ＲＷＬに接続されている。
ソース・ドレイン領域６は、そのＮ型不純物がゲート配線３Ｃのエッジ部下方に熱拡散し、この部分とゲート配線３Ｃとがゲート絶縁膜を介して容量結合する。この容量成分を「オーバーラップ容量Ｃov.」という。また、ゲート配線３Ｃは周囲の導電層、とくにソース・ドレイン領域６の本体と容量結合する。この容量成分を「フリンジング容量Ｃfr.」という。
この２つの容量成分、すなわちオーバーラップ容量Ｃov.とフリンジング容量Ｃfr.は、ストレージノードＳＮ（ゲート配線３Ｃ）に保持された電圧の大小に無関係に常に生じる。
この２つの容量成分、すなわちオーバーラップ容量Ｃov.とフリンジング容量Ｃfr.は、ストレージノードＳＮ（ゲート配線３Ｃ）に保持された電圧の大小に無関係に常に生じる。
一方、当該ＭＯＳトランジスタは、そのソース（ソース・ドレイン領域６）を基準として、ゲート電圧が閾値電圧を越えると、図６（Ｂ）に示すようにチャネルＣＨが形成され、チャネルＣＨとゲート電極、すなわちゲート配線３Ｃとが強く容量結合する。この容量成分を「チャネル容量Ｃch.」という。
以上より、当該ＭＯＳトランジスタは、その自身が持つ容量値がゲート電圧、すなわちストレージノードＳＮの電圧に応じて変化する可変容量キャパシタとして機能する。具体的には、ストレージノードＳＮの電圧がローレベル“Ｌ（＝０[Ｖ]）”である“０”データ記憶のときは、ＭＯＳトランジスタの容量値は、オーバーラップ容量Ｃov.とフリンジング容量Ｃfr.との和（Ｃov.＋Ｃfr.）となり、ストレージノードＳＮの電圧がハイレベル“Ｈ（たとえば電源電圧Ｖdd）”のときは、（Ｃov.＋Ｃfr.）にチャネル容量Ｃch.が付加される。
以上より、当該ＭＯＳトランジスタは、その自身が持つ容量値がゲート電圧、すなわちストレージノードＳＮの電圧に応じて変化する可変容量キャパシタとして機能する。具体的には、ストレージノードＳＮの電圧がローレベル“Ｌ（＝０[Ｖ]）”である“０”データ記憶のときは、ＭＯＳトランジスタの容量値は、オーバーラップ容量Ｃov.とフリンジング容量Ｃfr.との和（Ｃov.＋Ｃfr.）となり、ストレージノードＳＮの電圧がハイレベル“Ｈ（たとえば電源電圧Ｖdd）”のときは、（Ｃov.＋Ｃfr.）にチャネル容量Ｃch.が付加される。
このチャネル容量Ｃch.の形成されるストレージノード電圧の臨界点は閾値電圧で調整でき、最適化されている。
望ましくは、この閾値電圧を０[Ｖ]から若干高い程度に設定しておくと、ストレージノードＳＮの電圧がハイレベル“Ｈ”（データからリークにより減少しても、比較的長い時間チャネル容量Ｃch.が形成された状態を維持できる。
望ましくは、この閾値電圧を０[Ｖ]から若干高い程度に設定しておくと、ストレージノードＳＮの電圧がハイレベル“Ｈ”（データからリークにより減少しても、比較的長い時間チャネル容量Ｃch.が形成された状態を維持できる。
ここで図５の説明に戻る。
図５（Ｂ１）の時間Ｔ２にて、選択された読み出しワード線ＲＷＬ２に電源電圧Ｖddが印加されると、図５（Ｂ２）に示すように、ストレージノードＳＮに“１”データが格納されているメモリセルでは、もともとハイレベルのストレージノード電圧Ｖsnがさらに高い電圧まで昇圧される。これに対し、図５（Ｃ２）に示すように、“０”データが格納されているメモリセルでは、余り昇圧されない。この結果、データ“１”と“０”に応じた保持電圧差が増幅される。
これは、“１”書き込みでは可変容量キャパシタの容量値が大きく、昇圧ドライブ能力が高いのに対し、“０”書き込みでは可変容量キャパシタの容量値が小さく、昇圧ドライブ能力が低いからである。
図５（Ｂ１）の時間Ｔ２にて、選択された読み出しワード線ＲＷＬ２に電源電圧Ｖddが印加されると、図５（Ｂ２）に示すように、ストレージノードＳＮに“１”データが格納されているメモリセルでは、もともとハイレベルのストレージノード電圧Ｖsnがさらに高い電圧まで昇圧される。これに対し、図５（Ｃ２）に示すように、“０”データが格納されているメモリセルでは、余り昇圧されない。この結果、データ“１”と“０”に応じた保持電圧差が増幅される。
これは、“１”書き込みでは可変容量キャパシタの容量値が大きく、昇圧ドライブ能力が高いのに対し、“０”書き込みでは可変容量キャパシタの容量値が小さく、昇圧ドライブ能力が低いからである。
このような動作は、図５（Ｂ２）に時間Ｔ２にて、ハイレベルのストレージノード電圧Ｖsnが、可変容量キャパシタとしてのＭＯＳトランジスタの閾値電圧以上であれば可能である。
したがって、閾値電圧の設定にも依存するが、従来では読み出し不可能なまでハイレベルが低下したストレージノード電圧Ｖsnであっても昇圧によって、読み出し可能なレベルまで回復することができる。
したがって、閾値電圧の設定にも依存するが、従来では読み出し不可能なまでハイレベルが低下したストレージノード電圧Ｖsnであっても昇圧によって、読み出し可能なレベルまで回復することができる。
ストレージノードＳＮに“１”データが格納されているメモリセルでは、アンプトランジスタＴａがオン可能な状態になる。このため、図５（Ｃ１）に示す時間Ｔ２にて当該メモリセルの選択トランジスタＴｓがオンすると、図５（Ａ）に示すように、選択された読み出しビット線ＲＢＬ１,ＲＢＬ３から読み出し電流Ｉｒが流れ出す。読み出し電流Ｉｒは、対象メモリセルの選択トランジスタＴｓとアンプトランジスタＴａを介して、コモンソース線ＣＳＬに流れる。その結果、図５（Ｃ１）に示すように、選択された読み出しビット線ＲＢＬ１,ＲＢＬ３の電圧が時間Ｔ２を境にプリチャージレベル（Vddレベル）から低下する。このとき読み出しビット線の負荷容量が大きいと、それをディスチャージするのにある程度の時間がかかる。
一方、読み出し対象メモリセルのストレージノードＳＮに“０”データが格納されている場合、アンプトランジスタＴａがオン可能な状態にならないことから、読み出し電流Ｉｒが流れず、図５（Ｄ）に示すように、選択された読み出しビット線ＲＢＬ２Ｒ,ＢＬ４はプリチャージレベルに保たれたままとなる。
なお、非選択のメモリセルは、図５（Ｅ）に示すように、その読み出しワード線ＲＷＬ１,ＲＷＬ３,ＲＷＬ４が０[Ｖ]のままで、選択トランジスタＴｓのゲートが閉じていることから、読み出し電流Ｉｒが流れない。
なお、非選択のメモリセルは、図５（Ｅ）に示すように、その読み出しワード線ＲＷＬ１,ＲＷＬ３,ＲＷＬ４が０[Ｖ]のままで、選択トランジスタＴｓのゲートが閉じていることから、読み出し電流Ｉｒが流れない。
図５（Ｃ１）および図５（Ｄ）の時間Ｔ３にて、読み出しビット線ＲＢＬ１〜ＲＢＬ４の各々に接続されている不図示のセンスアンプを起動し、その電圧変化を増幅して、読み出し信号として外部に出力する。
このような読み出しワード線と読み出しビット線の電圧制御により、所望のメモリセルに格納されている“０”または“１”のデータに応じた読み出し信号を得ることができる。
図７は、読み出し前と読み出し中のストレージノード電圧の変化を示すグラフである。横軸に読み出し前のストレージノード電圧Ｖsn、縦軸に読み出し中のストレージノード電圧Ｖsn、つまりＭＯＳキャパシタによる昇圧後の電圧を示す。
ストレージノードＳＮに“０”データが格納されている場合、読み出し前に０[Ｖ]であったストレージノード電圧Ｖsnの値が、読み出し時のＭＯＳキャパシタによる昇圧により０.４[Ｖ]まで上昇する。
また、ストレージノードＳＮに“１”データが格納され、その電圧がリークにより０.５[Ｖ]まで低下している場合は、この読み出し前のストレージノード電圧Ｖsnが、読み出し時のＭＯＳキャパシタによる昇圧により１.３[Ｖ]まで上昇する。
ストレージノードＳＮに“０”データが格納されている場合、読み出し前に０[Ｖ]であったストレージノード電圧Ｖsnの値が、読み出し時のＭＯＳキャパシタによる昇圧により０.４[Ｖ]まで上昇する。
また、ストレージノードＳＮに“１”データが格納され、その電圧がリークにより０.５[Ｖ]まで低下している場合は、この読み出し前のストレージノード電圧Ｖsnが、読み出し時のＭＯＳキャパシタによる昇圧により１.３[Ｖ]まで上昇する。
つぎに、ＭＯＳキャパシタによる昇圧の効果を、図１７および図１５を用いて説明する。
図１７はストレージノード電圧Ｖsnと読み出し電流Ｉｒの関係を示すグラフである。データ読み出しを行うためには読み出し電流Ｉｒが１０[μA]以上必要であるとする。図１７から、その条件を満たす読み出し時ストレージノード電圧Ｖsnは０.８[Ｖ]以上であることが分かる。
また、図７からは、読み出し時ストレージノード電圧Ｖsnが０.８[Ｖ]以上となる読み出し前ストレージノード電圧Ｖsnは０.２５[Ｖ]以上であることが分かる。
また、図７からは、読み出し時ストレージノード電圧Ｖsnが０.８[Ｖ]以上となる読み出し前ストレージノード電圧Ｖsnは０.２５[Ｖ]以上であることが分かる。
以上より、データ保持中に、書き込み直後の電圧１[Ｖ]が０.２５[Ｖ]になるまでは、読み出し可能であることになる。
つまり、本発明の適用前は読み出し直前の“１”書き込みのストレージノード電圧Ｖsnは最低でも０.８[Ｖ]必要であったのに対し、本発明の適用によって、その電圧範囲が約０.５５（＝０.８−０.２５）[Ｖ]拡大されている。
つまり、本発明の適用前は読み出し直前の“１”書き込みのストレージノード電圧Ｖsnは最低でも０.８[Ｖ]必要であったのに対し、本発明の適用によって、その電圧範囲が約０.５５（＝０.８−０.２５）[Ｖ]拡大されている。
このことは、データ保持時間に換算すると、つぎの如くである。
図１５より、本発明の適用前には、ストレージノード電圧が書き込み直後の１[Ｖ]から低下し、読み出し可能な最低電圧０.８[Ｖ]になるまでの時間が０.４[msec]であった。
これに対し、本発明の適用によって読み出し可能な最低電圧が０.２５[Ｖ]と低くなることから、この場合、読み出し可能なデータ保持時間は１.５[msec]と見積もられる。
つまり、本実施形態では、本発明の適用によって、データ保持時間が０.４[msec]から１.５[msec]と、約３.７５倍に長時間化する。
図１５より、本発明の適用前には、ストレージノード電圧が書き込み直後の１[Ｖ]から低下し、読み出し可能な最低電圧０.８[Ｖ]になるまでの時間が０.４[msec]であった。
これに対し、本発明の適用によって読み出し可能な最低電圧が０.２５[Ｖ]と低くなることから、この場合、読み出し可能なデータ保持時間は１.５[msec]と見積もられる。
つまり、本実施形態では、本発明の適用によって、データ保持時間が０.４[msec]から１.５[msec]と、約３.７５倍に長時間化する。
一方、“０”データ書き込みのストレージノード電圧は、読み出し中に０[Ｖ]から０.４[Ｖ]と上昇する。ただし、このとき図１７に示すように、読み出し電流Ｉｒはほぼゼロ（厳密には１[μA]以下）であり、これは“１”データの読み出し電流Ｉｒ（≧１０[μA]）に比べ無視できるほど小さい。
また、“０”データ書き込みのストレージノード電圧が０.４[Ｖ]と上昇したときに、“０”データ書き込みのストレージノード電圧は０.８[Ｖ]であり、その電圧差は最低でも０.４[Ｖ]ある。この電圧差に応じてアンプトランジスタＴａがオンまたはオフする閾値電圧の設定は容易である。
以上より、ストレージノード電圧のローレベル側昇圧は、正確なデータ読み出しを阻害する要因とならない。
また、“０”データ書き込みのストレージノード電圧が０.４[Ｖ]と上昇したときに、“０”データ書き込みのストレージノード電圧は０.８[Ｖ]であり、その電圧差は最低でも０.４[Ｖ]ある。この電圧差に応じてアンプトランジスタＴａがオンまたはオフする閾値電圧の設定は容易である。
以上より、ストレージノード電圧のローレベル側昇圧は、正確なデータ読み出しを阻害する要因とならない。
［第２実施形態］
図８に、本実施形態のメモリセルの等価回路を示す。図９に、メモリセルのレイアウト例を示す。
図８に、本実施形態のメモリセルの等価回路を示す。図９に、メモリセルのレイアウト例を示す。
この図示したメモリセル１Ｂは、可変容量キャパシタＣとなるＭＯＳトランジスタに、２つのソース・ドレイン領域が形成され、その使用していない片側をオープンとする。
第１実施形態では、ゲート配線３Ｃと素子分離絶縁層５がアライメントずれで重なると、チャネル容量Ｃch.の値がばらつくが、第２実施形態では、そのようなことがないという利点が得られる。このときセル面積の増大（エリアペナルティ）はない。
［第３実施形態］
図１０に、本実施形態のメモリセルの等価回路を示す。図１１に、メモリセルのレイアウト例を示す。
図１０に、本実施形態のメモリセルの等価回路を示す。図１１に、メモリセルのレイアウト例を示す。
この図示したメモリセル１Ｃは、可変容量キャパシタＣとなるＭＯＳトランジスタに、２つのソース・ドレイン領域が形成され、それらを２つのコンタクトを介して第１メタル層（１Ｍ）のショート線１０で接続している。
第１および第２実施形態では、ソース・ドレイン領域の片側がオープンまたは存在しないと、チャネルの電荷分布が不均一になり、チャネル形成が安定しないことがある。
第３実施形態では、２つのソース・ドレイン領域をショートしていることから、チャネルが安定に形成されるという利点がある。
なお、第３実施形態では、図６の場合よりオーバーラップ容量Ｃov.とフリンジング容量Ｃfr.が更に付加され、その結果、容量値の変化率が低下する。ただし、この変化率は、詳細は後述するが、アクティブ領域幅Ｗ１及び／又はキャパシタ部のゲート配線幅Ｗ２を大きくすると上がるので、実質的な不都合はない。
また、セル面積の増大（エリアペナルティ）はない。
なお、第３実施形態では、図６の場合よりオーバーラップ容量Ｃov.とフリンジング容量Ｃfr.が更に付加され、その結果、容量値の変化率が低下する。ただし、この変化率は、詳細は後述するが、アクティブ領域幅Ｗ１及び／又はキャパシタ部のゲート配線幅Ｗ２を大きくすると上がるので、実質的な不都合はない。
また、セル面積の増大（エリアペナルティ）はない。
上述した第１〜第３実施形態によれば、ストレージノードＳＮのハイレベル側の保持電圧値が、より低くてもデータ読み出し可能となる。上記例では、その保持電圧範囲の拡大（低下）幅は約０.５５[Ｖ]であり、その分、書き込み電圧および電源電圧Ｖddの低電圧化が可能である。
電源電圧Ｖddを書き込む場合の閾値電圧Vth分の昇圧も不要となる。そのため、メモリセルアレイの構成が簡略化できる。
読み出し可能なデータ保持時間が大幅に（上記例では約３.７５倍に）長くでき、結果として、リフレッシュの頻度を削減でき、結果として、低消費電力化を実現することが可能となる。
また、読み出し時には、とくに“１”データの保持電圧を大きく昇圧することから、読み出し電流Ｉｒを大きくとることができる。これにより、たとえば図５（Ｃ１）に示すように、時間Ｔ２から始まる読み出しビット線の電圧低下が、本発明適用前（破線）より急速になり、その結果として、読み出し開始時間Ｔ２からセンシング時間Ｔ３までの時間を短くして高速読み出しが可能となる。
さらに、３トランジスタを有するメモリセルでは、１トランジスタ−１キャパシタ型のＤＲＡＭセルとは異なり、保持データを破壊せずに読み出すことができる。
なお、ＭＯＳキャパシタによるストレージノード電圧の昇圧、データ保持時間の増大は、図６に示すチャネル容量Ｃch.の比率を大きくすれば、それだけ変化幅を大きくできる。具体的には、図３の平面図において、アクティブ領域幅Ｗ１及び／又は可変容量キャパシタ（ＭＯＳキャパシタ）Ｃ部分のゲート配線幅Ｗ２を変えることにより、これらのストレージノード電圧の昇圧幅、データ保持時間の増大幅を調整することができる。また、ＭＯＳキャパシタの閾値電圧の調整を、他のＭＯＳトランジスタと別に行うことにより、その最適化が可能である。
また、メモリセル内の書き込みトランジスタＴｗ、選択トランジスタＴｓとアンプトランジスタＴａ、及び／又は、可変容量キャパシタＣのＭＯＳトランジスタを、Ｐチャネル型とすることもできる。その場合、これに合わせてワード線およびビット線のアクティブな電圧レベルを適宜、変更する必要がある。
ただし、メモリセル内にＰチャネル型とＮチャネル型のトランジスタを混在させると、つぎの不利益が生じやすい。
第１に、ＰウェルとＮウェルの形成が必要で、その分セル面積が大きくなる。
第２に、Ｐチャネル型トランジスタを用いると、データ保持時にハイレベル（たとえば電源電圧Ｖdd）で保持する制御線が必要となり、その制御線に接続されたトランジスタを介したリーク電流が増大し、消費電力の点で不利となる。
第３に、ストレージノードＳＮに流れ込むリーク電流と流れ出すリーク電流とが存在し、その比率がばらつくと、アンプトランジスタＴａの動作点の設定、ＭＯＳキャパシタのサイズ設計等が難しく、誤動作防止のために無駄な電圧マージンをとる必要が生じやすい。
メモリセル内のトランジスタを全てＮチャネル型とすると、これらの不利益がないことが、逆に利点となる。
第１に、ＰウェルとＮウェルの形成が必要で、その分セル面積が大きくなる。
第２に、Ｐチャネル型トランジスタを用いると、データ保持時にハイレベル（たとえば電源電圧Ｖdd）で保持する制御線が必要となり、その制御線に接続されたトランジスタを介したリーク電流が増大し、消費電力の点で不利となる。
第３に、ストレージノードＳＮに流れ込むリーク電流と流れ出すリーク電流とが存在し、その比率がばらつくと、アンプトランジスタＴａの動作点の設定、ＭＯＳキャパシタのサイズ設計等が難しく、誤動作防止のために無駄な電圧マージンをとる必要が生じやすい。
メモリセル内のトランジスタを全てＮチャネル型とすると、これらの不利益がないことが、逆に利点となる。
１Ａ,１Ｂ,１Ｃ…メモリセル、２Ａ,２Ｂ,２Ｃ…アクティブ領域、３Ｂ,３Ｃ…ゲート配線、４…ノード配線、５…素子分離絶縁層、６…ソース・ドレイン領域、７…Ｐウェル、１０…ショート線、Ｔｗ…書き込みトランジスタ、Ｔｓ…選択トランジスタ、Ｔａ…アンプトランジスタ、Ｃ…可変容量キャパシタ、ＳＮ…ストレージノード、ＷＢＬ…書き込みビット線、ＲＢＬ…読み出しビット線、ＷＷＬ…書き込みワード線、ＲＷＬ…読み出しワード線、ＣＳＬ…コモンソース線、Ｖsn…ストレージノード電圧、Ｉｒ…読み出し電流、Ｃov.…オーバーラップ容量、Ｃfr.…フリンジング容量、Ｃch.…チャネル容量
Claims (6)
- メモリセルアレイを構成する各メモリセルが、データ入力用の書き込みトランジスタと、データ出力用の読み出しトランジスタと、前記書き込みトランジスタから入力したデータを電気的フローティング状態で保持するストレージノードと、を備える半導体記憶装置であって、
前記ストレージノードに一方電極が接続され、データ出力時にハイレベル電圧が印加される制御線に他方電極が接続され、データ保持時の前記ストレージノードの電圧レベルに応じて容量値が変化し、前記制御線への前記ハイレベル電圧の印加により前記ストレージノードの電圧を昇圧する可変容量キャパシタを、前記メモリセルごとに有する
半導体記憶装置。 - 前記可変容量キャパシタの容量値は、前記データ保持時のストレージノード電圧がハイレベルのときは、ローレベルのときより大きい
請求項１に記載の半導体記憶装置。 - 前記読み出しトランジスタは、
前記ストレージノードの電圧に応じて導通状態が変化する第１読み出しトランジスタと、
前記第１読み出しトランジスタとともにデータ出力線と所定電圧線との間に縦続接続され、前記第１読み出しトランジスタの導通状態と読み出し制御線の電圧とに応じて導通状態が変化し、前記ストレージノードの電圧として記憶されているデータを、前記データ出力線の電圧変化に変換して出力する第２読み出しトランジスタと、を含み、
前記可変容量キャパシタの前記他方電極が、前記読み出し制御線に接続されている
請求項１に記載の半導体記憶装置。 - 前記可変容量キャパシタは絶縁ゲート電界効果トランジスタからなる
請求項１に記載の半導体記憶装置。 - 前記可変容量キャパシタは、ゲートが前記ストレージノードに接続され、２つのソース・ドレイン領域の少なくとも一方が前記制御線に接続されているＮチャネル型ＭＯＳトランジスタからなる
請求項４に記載の半導体記憶装置。 - 前記メモリセル内の全てのトランジスタがＮチャネル型トランジスタである
請求項１に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005159712A JP2006338729A (ja) | 2005-05-31 | 2005-05-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005159712A JP2006338729A (ja) | 2005-05-31 | 2005-05-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006338729A true JP2006338729A (ja) | 2006-12-14 |
Family
ID=37559162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005159712A Pending JP2006338729A (ja) | 2005-05-31 | 2005-05-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006338729A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011099360A1 (en) * | 2010-02-12 | 2011-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving the same |
| JP2011199047A (ja) * | 2010-03-19 | 2011-10-06 | Fujitsu Semiconductor Ltd | 半導体装置 |
| JP2014010878A (ja) * | 2012-07-03 | 2014-01-20 | Renesas Electronics Corp | 半導体装置 |
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-
2005
- 2005-05-31 JP JP2005159712A patent/JP2006338729A/ja active Pending
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