JP4339766B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に低い待機電力と高い集積度を持ち、リフレッシュ動作が不要な半導体記憶装置に適用して有効な技術に関するものである。

例えば、本発明者が検討した技術として、半導体記憶装置の一種であるランダムアクセスメモリ（ＲＡＭ）として、スタティックメモリ（ＳＲＡＭ）が広く使われている。ＳＲＡＭは、ダイナミックメモリ（ＤＲＡＭ）と比較すると、メモリセルを構成する素子の数が多いので集積度の点で不利であるが、リフレッシュが不要で使いやすい。

ＳＲＡＭのメモリセルとしては、６つのトランジスタから構成されているものが一般的であるが、４つのトランジスタで構成した例が、特許文献１〜３に開示されている。
特開２０００−１２４３３３号公報 特開２００１−１６７５７３号公報 特開２００３−３０３４９１号公報

ところで、前記のようなＳＲＡＭメモリセルの技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

４つのトランジスタでＳＲＡＭセルを構成する場合の課題は２つある。

第１の課題は、情報保持の条件と読み出し時に情報が破壊されない条件の両立が困難になることである。特許文献１、２には、４つのトランジスタから構成されるセルにおいて、リフレッシュを伴わずに情報を保持する手段が開示されているが、この課題が解決されていない。

第２の課題は、情報保持の条件を満たした上で待機電流を削減することが困難なことである。この課題の解決方法は特許文献１〜３には開示されていない。

特許文献３には、６つのトランジスタからなるＳＲＡＭセルにおいて、破壊読み出しを行い、再書き込み動作により情報を復活させる方法が開示されており、４つのトランジスタからなる実施の形態も記載されている。しかし、４つのトランジスタからなる実施の形態については、情報保持や読み出しに必要な設計条件、低待機電力にするための設計条件や手段について十分な記載がなされていない。また、製造プロセスを簡単にするためのキャパシタの構成方法について具体的な手段が十分に述べられていない。

そこで、本発明の目的は、４つのトランジスタからなるメモリセルを有する半導体装置について、安定的な情報保持と読み出し／書き込みを行い、かつ、低い待機電力を実現することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

４つのトランジスタからなるメモリセルにおいて、情報を保持するキャパシタを設けて、書き込みは、ビット線からキャパシタへの電荷の出し入れで行い、読み出しは、あらかじめプリチャージしたビット線と前記キャパシタを電気的に導通させることによるビット線電位の変化をセンスアンプで検知増幅することで行い、読み出しで変化したキャパシタの電位を読み出しサイクル内に再書き込みすることで回復させる。情報の保持は、読み出し時のプリチャージと同電位にプリチャージしたビット線と電源の間にソースドレイン経路が接続されたトランジスタのインピーダンスの差でキャパシタの電位を保つことにより行う。

また、情報保持は、ビット線・蓄積ノード間のトランジスタのオフ状態でのインピーダンスを蓄積ノード・電源間のトランジスタのオフ状態でのインピーダンスよりも小さくすることにより安定する。

さらに、キャパシタとして電界効果型トランジスタや周辺回路の配線に用いる金属層を利用した平面型のＭＩＭ（Metal Insulator Metal）キャパシタを利用し、キャパシタと電源の間にソースドレイン経路が接続されたトランジスタとして、チャネル領域の膜厚が８ｎｍ以下、好ましくは５ｎｍ程度以下の膜で形成されたトランジスタを用いる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

本発明によれば、低電力動作の半導体装置が実現できる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１（ａ），（ｂ）は本発明の一実施の形態によるメモリセルの等価回路とその動作を示す図である。

まず、図１により、本実施の形態によるメモリセルの構成の一例を説明する。本実施の形態のメモリセルＭＣは、４つの電界効果型トランジスタＭＰ１（第１トランジスタ），ＭＰ２（第２トランジスタ），ＭＮ１（第３トランジスタ），ＭＮ２（第４トランジスタ）と、２つのキャパシタＣ１（第１キャパシタ），Ｃ２（第２キャパシタ）で構成されている。トランジスタのうち、ＭＰ１，ＭＰ２はｐチャネル型トランジスタ、ＭＮ１，ＭＮ２はｎチャネル型トランジスタである。ＷＬはワード線、ＢＬ，／ＢＬはビット線である。ＰＬはプレート電極であり、例えば、Ｖｄｄ，Ｖｓｓなどの一定電位に保たれている。

トランジスタＭＰ１は、ビット線／ＢＬ（第１ビット線）と記憶ノードＮ１（第１キャパシタＣ１の第１電極）とにソースドレイン経路が接続され、ゲート電極がワード線ＷＬに接続されている。トランジスタＭＰ２は、ビット線ＢＬ（第２ビット線）と記憶ノードＮ２（第２キャパシタＣ２の第１電極）とにソースドレイン経路が接続され、ゲート電極がワード線ＷＬに接続されている。トランジスタＭＮ１は、記憶ノードＮ１と電源ＧＮＤ（第１電源）とにソースドレイン経路が接続され、ゲート電極が記憶ノードＮ２に接続されている。トランジスタＭＮ２は、記憶ノードＮ２と電源ＧＮＤとにソースドレイン経路が接続され、ゲート電極が記憶ノードＮ１に接続されている。キャパシタＣ１およびキャパシタＣ２の第２電極は、プレート電極ＰＬに接続されている。

このメモリセルＭＣに蓄積される情報は、記憶ノードＮ１，Ｎ２の電位を、一方を高電位、他方を低電位に設定することにより記憶される。すなわち、キャパシタＣ１の第１電極が高電位でキャパシタＣ２の第１電極が低電位の場合と、キャパシタＣ１の第１電極が低電位でキャパシタＣ２の第１電極が高電位の場合の２通りの状態により、１ビットの情報を記憶することができる。

図１（ｂ）を用いて、読み出し動作（read）、書き込み動作（write）および情報保持動作（retention）を説明する。以下、メモリセルの動作の基準となる電位のうち高電位をＶｄｄ、低い電位を０Ｖ、電源ＧＮＤを０Ｖとして説明する。

読み出しは、ビット線ＢＬ，／ＢＬをＶｄｄにプリチャージした状態でワード線ＷＬを低電位にする。このときｐチャネルトランジスタＭＰ１，ＭＰ２が十分にオンして後述の再書き込みが十分に行われるように、ワード線ＷＬの電位を０Ｖより下げる。これにより、キャパシタＣ１，Ｃ２とビット線ＢＬ，／ＢＬの容量の間で電荷の再配分が起こり、記憶された情報によってビット線のどちらかの電位が低下する。このビット線ＢＬ，／ＢＬに生じた電位差をセンスアンプＳＡ（図示していない）で検知増幅し、メモリから情報を読み出すとともに、高電位側をＶｄｄにしたまま、低電位側を０Ｖ とする。この結果、キャパシタＣ１，Ｃ２の第１電極の電位が回復する。その後、ワード線ＷＬの電位をＶｄｄに戻し、再びビット線ＢＬ，／ＢＬをＶｄｄにプリチャージする。

書き込み動作は以下の通りである。まず、読み出し動作と同様にワード線ＷＬを０Ｖ以下に立ち下げ、センスアンプＳＡによる増幅を開始した後に、ビット線ＢＬ，／ＢＬを新しく記憶したい電位に設定する。図１（ｂ）では、記憶情報と異なる電位を書き込む様子を示した。その後、ワード線ＷＬの電位をＶｄｄに戻し、再びビット線ＢＬ，／ＢＬをＶｄｄにプリチャージする。

このように、一旦情報を読み出して増幅を始めてから書き込むのは下記の理由からである。後述のように（図３参照）、メモリセルＭＣはアレイ状に並べて、一本のワード線ＷＬに多数のメモリセルＭＣが接続される。したがって、ワード線ＷＬを０Ｖ以下に立ち下げると同時に複数のメモリセルＭＣが選択される。書き込みするセルの数が、選択されたメモリセル数より少ない場合でも、同一ワード線上の非選択セルでは再書き込みが行われるので原理的には問題はない。しかし、センスアンプＳＡによる増幅を始める前に選択セルの書き込みを行うと、選択セルに近接した同一ワード線上の非選択セルのビット線の電位がノイズで変動し、非選択セル側のセンスアンプＳＡが誤動作する可能性があるためである。上記のようにすれば、センスアンプＳＡが動作しているので、ノイズの影響を受けにくく安定した動作が期待できる。

次に情報保持動作を説明する。情報保持動作は単純である。図１（ｂ）に示すように、ワード線ＷＬをＶｄｄとしたまま、後述のプリチャージ回路ＰＲＧ（図３参照）をオンさせて、ビット線ＢＬ，／ＢＬをＶｄｄにしておくだけでよい。通常のＤＲＡＭのようなリフレッシュ動作は不要である。

図２（ａ），（ｂ）は、本実施の形態によるメモリセルの情報保持の原理と条件を示す図である。図２（ａ），（ｂ）を用いて情報保持の原理を説明する。図２（ａ）は、キャパシタＣ１側の記憶ノードＮ１が高電位ＶＨ、キャパシタＣ２側の記憶ノードＮ２が低電位ＶＬの場合について示したものである。この場合、トランジスタＭＰ１，ＭＰ２，ＭＮ１はオフ、トランジスタＭＮ２はオンしている。この結果、キャパシタＣ２側の記憶ノードＮ２は、トランジスタＭＮ２によって０Ｖに保たれる。一方、トランジスタＭＰ１，ＭＮ１は、ともにオフしているので、両者のインピーダンスの違いにより、ビット線／ＢＬの電位ＶｄｄとＧＮＤの電位０Ｖの間の電位となる。これを利用して、トランジスタＭＰ１のオフ状態のインピーダンスを、トランジスタＭＮ１のオフ状態でのインピーダンスより低くなるように、トランジスタＭＰ１，ＭＮ１の定数や閾値電圧を設定することにより、キャパシタＣ１側の記憶ノードＮ１の電位をＶｄｄに近い電位に保持する。

上記では、キャパシタＣ１側の記憶ノードＮ１が高電位ＶＨの場合を説明したが、記憶ノードＮ２が高電位ＶＨの場合も同様な原理で情報を保持する。その場合は、トランジスタＭＰ２のオフ状態でのインピーダンスが、トランジスタＭＮ２がオフ状態でのインピーダンスより低く設定すればよい。つまり、図２（ａ）のメモリセルにおいて情報保持を行うには、トランジスタＭＰ１，ＭＰ２のオフ状態でのインピーダンスを、トランジスタＭＮ１，ＭＮ２のオフ状態でのインピーダンスより低くなるように定数（チャネル幅Ｗ、チャネル長Ｌ、閾値電圧Ｖｔｈなど）を設定すればよい。両者のインピーダンスの比率を１対１０程度にすれば、高電位側の記憶ノードを十分な電位に保持できる。例えば、トランジスタＭＰ１，ＭＰ２のチャネル長Ｌとチャネル幅Ｗとの比Ｌ／Ｗを、トランジスタＭＮ１，ＭＮ２のチャネル長Ｌとチャネル幅Ｗとの比Ｌ／Ｗより小さくしたり、トランジスタＭＰ１，ＭＰ２の閾値電圧を、トランジスタＭＮ１，ＭＮ２の閾値電圧より小さくしたりする。

図２（ｂ）の上段に、上記の情報保持（データリテンション）の条件をまとめた。高電位ＶＨの保持条件は、
Ｚ（ＭＰ−off） ＜ Ｚ（ＭＮ−off） （１）
低電位ＶＬの保持条件は、
Ｚ（ＭＰ−off） ＞ Ｚ（ＭＮ−on） （２）
と表すことができる。ここで、Ｚはインピーダンスを示し、その後ろの括弧内のＭＰはｐチャネルトランジスタ、ＭＮはｎチャネルトランジスタを示し、onはそれらがオン状態、offはそれらがオフ状態にあることを示している。なお、ここでは、分かりやすくするため、オン状態、オフ状態の区別で示したが、式（１）では記憶ノードが高電位、式（２）では低電位であるので、例えば、式（１）のＺ（ＭＰ−off）と式（２）のＺ（ＭＰ−off）とでは、ｐチャネルトランジスタのドレイン電位は異なる。

なお、図２（ｂ）の下段に示したのは、特許文献１などにあるような非破壊読み出しの条件である。非破壊読み出しのためには、読出し時に低電位側の記憶ノードの電位が上がらないようにｐチャネルトランジスタのインピーダンスをｎチャネルトランジスタのインピーダンスよりも高くする必要があり、図２（ｂ）の下段に示したように、
Ｚ（ＭＰ−on）＞ Ｚ（ＭＮ−on） （３）
と表すことができる。

式（１）〜（３）より、
Ｚ（ＭＮ−off）＞ Ｚ（ＭＰ−off）＞ Ｚ（ＭＰ−on）＞ Ｚ（ＭＮ−on） （４）
と表すことができる。

したがって、非破壊読み出しと高電位の保持条件を両立させるには、ｎチャネルトランジスタにおけるオンオフ時のインピーダンスの差は、ｐチャネルトランジスタにおけるオンオフ時のインピーダンスの差よりも大きい必要があることが分かる。この条件をトランジスタのばらつきや広い動作温度の範囲で満たすのは困難な場合が多い。

本実施の形態では、読み出しを非破壊で行わずに、再書き込みを行うので式（３）の条件が不要となり、十分にマージンをもった安定な動作が期待できる。なお、式（２）の条件は、ｎチャネルトランジスタのオン状態のインピーダンスをｐチャネルトランジスタのオフ状態のインピーダンスより低くすればよいため、容易に満足することが可能である。

以上述べたような本実施の形態による回路と設計条件のさらなる利点として、待機電力を低減することが容易であることが挙げられる。図２（ａ）からも分かるように、待機時間の消費電流の主要な成分は、オフ状態のトランジスタＭＰ１，ＭＮ１を流れるリーク電流と、オフ状態のトランジスタＭＰ２とオン状態のトランジスタＭＮ２を流れるリーク電流である。前者は両方のトランジスタがオフしているので後者に較べて無視でき、後者はトランジスタＭＰ２のリーク電流に支配される。

したがって、待機電流は、ｐチャネルトランジスタのリーク電流で決まり、それを低減させるには、ｐチャネルトランジスタのオフ状態でのインピーダンスＺ（ＭＰ−off）を高くする必要がある。したがって、式（１）の条件から、待機電流を低減させるには、ｎチャネルトランジスタのオフ状態でのインピーダンスＺ（ＭＮ−off）をさらに高くする必要がある。

もしも、式（３）の非破壊読み出しの条件を満足した上で、待機電力を下げようとすると、ｎチャネルトランジスタのオンオフ時のインピーダンスの差を非常に広くする必要があることが分かる。このことから、図１に示した本実施の形態では、式（３）の条件が不要なので、低い待機電力にすることが容易であると言える。

図３は、図１のメモリセルを用いたメモリアレイの構成を示す図である。図３では、アドレスバッファ、デコーダおよびドライバ回路、読み出しおよび書き込み回路、タイミング生成回路、電源回路などは省略している。これらは通常のメモリの設計知識の範囲で構成することが可能である。図３では、前記図１に示したメモリセルＭＣを２次元状に配置し、一対のビット線ＢＬ，／ＢＬごとにプリチャージ回路ＰＲＧ、センスアンプＳＡを設けている。

プリチャージ回路ＰＲＧは、ｐチャネルトランジスタＭＰ３，ＭＰ４，ＭＰ５から構成されている。トランジスタＭＰ３は、ソースドレイン経路がビット線ＢＬ，／ＢＬに接続され、ゲートが信号線ＰＲに接続されている。トランジスタＭＰ４，ＭＰ５は、ソースがＶｄｄに接続され、ドレインがビット線ＢＬ，／ＢＬに接続され、ゲートが信号線ＰＲに接続されている。

センスアンプＳＡは、ｐチャネルトランジスタＭＰ６，ＭＰ７、ｎチャネルトランジスタＭＮ３，ＭＮ４から構成されている。トランジスタＭＰ６，ＭＰ７は、ソースが信号線ＰＳＡに接続され、ゲートが一方のビット線ＢＬ，／ＢＬに接続され、ドレインが他方のビット線／ＢＬ，ＢＬに接続されている。トランジスタＭＮ３，ＭＮ４は、ソースが信号線ＮＳＡに接続され、ゲートが一方のビット線ＢＬ，／ＢＬに接続され、ドレインが他方のビット線／ＢＬ，ＢＬに接続されている。

プリチャージ回路ＰＲＧを起動するには、信号線ＰＲの電位を０Ｖにすればよい。これにより、信号線ＰＲに接続されたｐチャネルトランジスタＭＰ３，ＭＰ４，ＭＰ５がオンして、対を成すビット線ＢＬ，／ＢＬがトランジスタＭＰ３により短絡され、トランジスタＭＰ４，ＭＰ５によりＶｄｄにプリチャージされる。プリチャージ後は、信号線ＰＲの電位をＶｄｄにすれば、ビット線ＢＬ，／ＢＬは、Ｖｄｄの電位でフローティング状態となり、読み出しや書き込み動作を開始できる。情報保持状態においては、ＰＲを０Ｖとしてメモリセルに情報保持電流を供給できるようにする。なお、プリチャージ回路ＰＲＧをｐチャネルトランジスタＭＰ４，ＭＰ５で構成したのは、ビット線ＢＬ，／ＢＬを高電位Ｖｄｄでプリチャージするからである。ｎチャネルトランジスタで構成する場合は、信号線ＰＲの電位をＶｄｄより高い電位にする必要がある。

センスアンプＳＡは、ＤＲＡＭなどで使われている４トランジスタのものを使うことができる。動作させるには、信号線ＰＳＡの電位をＶｄｄに、信号線ＮＳＡの電位を０Ｖに落とす。待機時などでセンスアンプＳＡをオフするときには、信号線ＰＳＡ，ＮＳＡをともにＶｄｄとしておけばよい。

本実施の形態では、プリチャージ回路ＰＲＧとセンスアンプＳＡを少ないトランジスタ数で構成することができるので面積が小さく、ビット線ごとにこれらの回路を設けることができる。通常のＳＲＡＭでは非破壊読み出しなので、センスアンプを複数のビット線で共有することも可能であるが、前記図１に示したメモリセルでは再書き込みを行うので、ビット線対ごとに設ける必要があるので、図３に示した本実施の形態による構成が効果的である。

これまで述べた実施の形態を低い製造コストで集積回路上に実現するには、メモリセルＭＣのキャパシタＣ１，Ｃ２を単純な工程で形成することが効果的である。その例として、周辺回路の配線層を電極に利用したＭＩＭ（Metal Insulator Metal:金属・絶縁体・金属）構造の平面型キャパシタが有効である。この場合、メモリセルを構成するトランジスタの上方にキャパシタを配置することができるので、メモリセル面積も小さくなり、面積低減による製造コストのさらなる低減が期待できる。

このようなキャパシタの製造プロセスおよび断面構造については、本出願人先願の特許出願ＪＰ０１／０１０９９１（ＰＣＴ）および特開２００３−２６４２３６号公報に記載されているものを用いることができる。この例では、絶縁膜として五酸化タンタルを利用しており、小さい面積で十分な容量がとれるので、本実施の形態に適している。このようなキャパシタは論理ＬＳＩのプロセスとの互換性がよいので、通常のプロセッサなど論理ＬＳＩのオンチップメモリとして本実施の形態のメモリを利用する場合に適している。

なお、通常、図３のような差動型のセンスアンプでは、トランジスタの閾値電圧のばらつきなどを考慮すると、読み出し時のビット線対の電位差、すなわち信号電圧を５０ｍＶ程度以上にする必要がある。図１に示したメモリセルでは、信号電圧は、ほぼＶｄｄ・Ｃｓ／（Ｃｓ＋Ｃｄ）に比例する。ここで、ＣｓはキャパシタＣ１，Ｃ２の容量、Ｃｄはビット線ＢＬ，／ＢＬの容量である。

したがって、電圧Ｖｄｄとビット線ＢＬ，／ＢＬの容量Ｃｄに応じて上記の最低信号量以上の値が得られるようにキャパシタＣ１，Ｃ２の容量を設計すればよい。

場合によっては、キャパシタのために製造プロセスを追加することが困難な場合もあり得る。そのような場合は、トランジスタのゲート容量でキャパシタを形成することも可能である。そのような実施の形態を図４に示す。

図４（ａ），（ｂ）は、メモリセルのキャパシタを電界効果型トランジスタで構成した場合の等価回路とその動作を示す図である。 図４（ａ）に示すメモリセルは、キャパシタＣ１，Ｃ２をトランジスタＭＮ５，ＭＮ６で構成したものであり、トランジスタＭＮ５，ＭＮ６のゲート電極を記憶ノードＮ１，Ｎ２に、ドレインおよびソースをプレート電極ＰＬに接続している。本実施の形態では、上記のようなプロセス工程増加をなくす効果に加えて、図４（ｂ）のような動作をさせることで信号量を大きくすることもできる。

図４（ｂ）を用いてその原理を説明する。なお、図４（ｂ）には読み出し動作のみを示したが、前記図１（ｂ）のような書込み動作でも、まず読み出し動作をするので同様な効果がある。情報保持については前記図１に示した実施の形態と同様である。図４（ｂ）では、ワード線ＷＬの電位を下げたときにプレート電極ＰＬの電位をＶｄｄに上げる。このとき、高電位側の記憶ノード（Ｎ１またはＮ２）に接続されたトランジスタ（ＭＮ５またはＭＮ６）では容量が十分形成されているが、低電位側のキャパシタ（Ｃ１またはＣ２）はトランジスタ（ＭＮ５またはＭＮ６）がオフしているので容量が少ない。したがって、プレート電極ＰＬの電位を立ち上げると高電位側の記憶ノードの電位が上昇し、低電位側はあまり変わらない。この結果、高電位側のビット線の電位をＶｄｄより高くすることができ、信号量を増加させることができる。

なお、ワード線ＷＬをＶｄｄに立ち上げてからプレート電極ＰＬの電位を下げると、記憶ノードＮ１，Ｎ２の電位が下がってしまうので、センスアンプＳＡが動作しているうちに、プレート電極ＰＬの電位を０Ｖに戻しておく。

以上のように、図４（ｂ）の読み出し動作によれば、プレート電極ＰＬを駆動することで信号量を増加させることができる。

また、待機電力を低減させるために、ゲートリーク電流が問題にならないように、ゲート絶縁膜膜厚の比較的厚い（例えば４ｎｍ以上の）トランジスタをメモリセルに用いる場合に、キャパシタの容量不足が問題になる可能性もある。そのような場合には、図４（ｂ）に示した実施の形態が有効となる。

上記は、トランジスタをキャパシタとして使用した場合に信号量を増加させる方法であったが、前記したようなＭＩＭキャパシタのような通常のキャパシタでも信号量を増加させることが可能である。図５に示すメモリセルは、そのために効果的な実施の形態である。

図５は、キャパシタを一つにした場合のメモリセルの等価回路を示す図である。図５に示すメモリセルの特長は、キャパシタを一つ（図５ではＣ０）にして、一方の電極を記憶ノードＮ１（キャパシタＣ０の第１電極）に、他方の電極を記憶ノードＮ２（キャパシタＣ０の第２電極）に接続したことである。このようにすると、キャパシタＣ０の電極間の一種のカップリング作用により信号量が増加する。信号量に関する式は、本出願人先願の特許出願ＪＰ０１／０１０９９１（ＰＣＴ）に記載されている。本実施の形態によれば、ＭＩＭキャパシタの場合でも信号量を増加できるので、面積が小さく、低電圧でも十分な動作マージンを持つメモリセルが実現可能である。

これまでの実施の形態では、キャパシタＣ０，Ｃ１，Ｃ２とビット線ＢＬ，／ＢＬを接続するトランジスタをｐチャネルトランジスタＭＰ１，ＭＰ２で構成し、記憶ノードＮ１，Ｎ２と電源ＧＮＤを接続するトランジスタにｎチャネルトランジスタＭＮ１，ＭＮ２を用いた。読み出しおよび書き込み速度を決定するのは、ビット線ＢＬ，／ＢＬと記憶ノードＮ１，Ｎ２を接続するトランジスタであるので、場合によっては、大きな電流を得やすいｎチャネルトランジスタをビット線ＢＬ，／ＢＬとの接続に使う方が有利な場合もあり得る。そのような場合には、図６に示す実施の形態が有効である。

図６は、図１のメモリセルに対して、ｎチャネルトランジスタとｐチャネルトランジスタを置き換えた場合の等価回路を示す図である。図６に示すメモリセルは、図１の回路において、ｎチャネルトランジスタＭＮ１，ＭＮ２とｐチャネルトランジスタＭＰ１，ＭＰ２を入れ替え、ｐチャネルトランジスタＭＰ１，ＭＰ２に接続する電源をＶｄｄとした例である。ここでは、図１のメモリセルに対する実施の形態を示したが、図４や図５のメモリセルにおいても、トランジスタＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２の役割を同様に変更できることはもちろんである。

なお、ｎチャネルトランジスタとｐチャネルトランジスタでは、ゲート、ソース間電圧に対するオンオフ特性が逆になるので、図６の実施の形態において、ワード線ＷＬは、ビット線ＢＬ，／ＢＬのプリチャージ期間とリテンション期間は０Ｖであり、読み出し、書き込み時には高電位（例えばＶｄｄにｎチャネルトランジスタのしきい電圧の２倍程度を加算した電位）にすることはもちろんである。

また、図６の実施の形態では、トランジスタＭＰ１，ＭＰ２の電源がＶｄｄであるので、ビット線ＢＬ，／ＢＬのプリチャージ電圧は０Ｖとすることももちろんである。図６における情報保持条件については、前記の実施の形態での説明から容易に分かるように、高電位ＶＨの保持条件は、
Ｚ（ＭＮ−off） ＞ Ｚ（ＭＰ−on） （５）
低電位ＶＬの保持条件は、
Ｚ（ＭＮ−off） ＜ Ｚ（ＭＰ−off） （６）
と表すことができる。

これまで述べてきた実施の形態においては、待機電流は、ビット線に接続された方のトランジスタのオフ時のインピーダンスで決まり、そのインピーダンスを高く（リーク電流を少なく）するほど待機電流は下がる。一方、情報保持（リテンション）の条件から分かるように、電源と接続されたトランジスタのオフ時のインピーダンスは、ビット線に接続されたトランジスタのオフ時のインピーダンスよりさらに上げる必要がある。したがって、目標とする待機電流が小さい場合には、電源に接続するトランジスタを、通常のバルクトランジスタだけではなく、図７（ａ），（ｂ）のようなチャネル部が非常に薄いＴＦＴトランジスタを用いるとよい。

図７（ａ），（ｂ）は、前述のメモリセルに使用される好適なチャネル部がごく薄いトランジスタの構造を示す断面図である。図７（ａ）に示す実施の形態では、トランジスタを半導体基板ＳＵＢ内に形成された素子分離領域ＩＳＯの上に平面的に形成している。図７（ａ）では、図１、図４および図５の実施の形態におけるトランジスタＭＮ１を例にとり、それに合わせた記号で説明するが、図１、図４および図５のトランジスタＭＮ２や、図６のトランジスタＭＰ１，ＭＰ２なども同様にして構成できる。

また、本実施の形態のトランジスタはチャネル部ＣＨの膜厚を厚くすれば電流が増えるので、前記した設計条件を満たすようにチャネル部ＣＨの膜厚を調整することにより、ビット線に接続するトランジスタにも適用することが可能であり、さらに、図４のキャパシタＣ１，Ｃ２にも適用することも可能である。

図７（ａ）において、チャネル部ＣＨは、厚さが８ｎｍ以下、好ましくは５ｎｍ程度以下の薄膜ポリシリコンで形成したチャネル部であり、これにより、リーク電流を非常に少なくして待機電流を低減できる。ＯＸは絶縁膜である。Ｎ１，Ｎ２は記憶ノード、ＧＮＤと記したのは電位が０Ｖの電源端子に接続することを表している。ＳＵＢは半導体基板である。本実施の形態では、通常のトランジスタと同じように、基板上に平面的に形成されている。このため、大きな段差がなく、配線、コンタクトなどの工程が容易になるというメリットがある。

図７（ｂ）に示したのは、同様なトランジスタを高集積に実現するために好適な実施の形態であり、上記平面型の構造では面積の増加が問題となる場合に特に有効である。本実施の形態は、バルクトランジスタのゲート層に使うポリシリコン上に開けた孔の内部に、たて型の構造をもつトランジスタを形成したものである。ＣＨはトランジスタのチャネル部であり、８ｎｍ好ましくは５ｎｍ程度以下の厚みをもつ多結晶シリコンなどの薄膜により形成されている。トランジスタのゲート電極は円筒状で、その周囲を酸化絶縁膜ＯＸとチャネル部ＣＨが取り囲んでいる。トランジスタのソースドレイン領域の一方は、バルクトランジスタのゲート電極に使用するポリシリコンと接続し、その電位を電源ＧＮＤの電位０Ｖとしている。

図７（ａ），（ｂ）いずれの場合も、ゲート電極の電位が高電位となるとチャネル部ＣＨが導通し、低電位になると非導通状態となる。チャネル部ＣＨの厚さは８ｎｍ以下または５ｎｍ程度以下と非常に薄いため、オフ時のリーク電流を通常のトランジスタに比べて極端に小さくすることができる。通常のトランジスタのオフ時のリーク電流が、１０のマイナス１０乗から１２乗アンペア程度であるのに対して、本実施の形態のようにチャネルが５ｎｍ程度以下の薄膜トランジスタでは、膜厚方向の量子力学的な閉じ込め効果のため、リーク電流を１０のマイナス１９乗程度にすることも可能である。このような構造の薄膜チャネルを持つ電界効果型トランジスタについては、例えば、米国特許ＵＳＰ６５７６９４３に記載されている。

以上述べたように、図７（ａ），（ｂ）のようなトランジスタを用いることで、本実施の形態のメモリセルを用いた半導体装置の待機電流を非常に小さくできる。また、このようなトランジスタを使えば、オフ時のインピーダンスを大きく保つことが容易なので、情報保持条件を満たすことが容易となり、動作マージンが増える。例えば、動作電源電圧や動作温度の範囲を大きくする必要のある場合には、情報保持時のワード線の電圧を制御することが必要となってくる。ワード線の電圧を制御することにより、ビット線に接続したトランジスタのオフ時のインピーダンスを温度や電圧に応じて変化させることができ、情報保持条件を満足させることに有効である。しかし、図７（ａ），（ｂ）に示した形態のトランジスタを用いた場合には、その必要がないか、必要があっても簡単な制御で済ませることが可能となる。

したがって、以上述べてきた本実施の形態の半導体装置によれば、上記の読み出し書き込みと情報保持の方式によって、リフレッシュ動作が不要となり、使いやすいメモリが実現できる。また、読み出し時に再書き込みを行うので、読み出し時の情報の非破壊のためのトランジスタの設計制約がなくなり、動作マージンが増加する。さらに、情報の破壊を前提にした設計により情報の保持電流を少なくすることが容易となるので、上記のようなチャネル部が薄く、リークが非常に少ないトランジスタを用いることによって待機電流を非常に小さくすることが可能となる。また、キャパシタとして上記のような素子を用いることで低コストが実現される。

図８〜図１０に、これまで述べてきたメモリセルを半導体基板上に実現する場合のその平面構造の一例を、また、図１１に、対応する断面構造の一例を示す。ここでは、図５に示したメモリセルの回路構成を仮定し、また、キャパシタＣ０として、前述のＭＩＭキャパシタを適用した場合を仮定している。層の数が多いので、平面構造を示すために下の（基板に近い）ものから順に、図８から図１０へと分けて示した。なお、図８（ａ）、図９（ａ）、図１０（ａ）はメモリセルの平面構造を、図８（ｂ）、図９（ｂ）、図１０（ｂ）は、各層の名称（符号）と平面図に用いた記号との対応を示している。また、図８（ａ）、図９（ａ）、図１０（ａ）には、図５の回路との電気的な対応が分かるように、主なところに、図５の回路に対応する部分の符号を示している。なお、層が重なった場合は、下の層も見えるように表示しているが、図８のＦＧ，ＳＧ，Ｌのように斜線の模様をつけた層が重なる場合は分かりにくいので、下の層は輪郭のみ示し、上の層の模様のみを示した。図８（ａ）、図９（ａ）、図１０（ａ）の平面図において、外周部に粗い破線で示したのはメモリセルＭＣの境界領域である。メモリアレイを形成する場合には、この境界線を重ねて並べればよい。なお、層間のスペース、層の幅などの制約は、製造プロセスに依存するが、ここでは、図を見やすくするために，各パターンの寸法・比率等を変えて描いている。

図８には、第１ポリシリコン層ＦＧ、第２ポリシリコン層ＳＧ、拡散層Ｌ、第１金属層Ｍ１、コンタクト層ＣＯＮＴを示してある。コンタクト層ＣＯＮＴは、第１ポリシリコン層ＦＧ、第２ポリシリコン層ＳＧ、あるいは拡散層Ｌと、それらの上部にある第１金属層Ｍ１を接続するための層である。図５のトランジスタＭＰ１は、図８（ａ）の上部左にある拡散層部分に、トランジスタＭＰ２は上部右にある拡散層部分に形成されている。また、図５のトランジスタＭＮ１，ＭＮ２は、図８（ａ）の下部に形成されている。これらは、図７（ａ）に示した構造のチャネル部分が非常に薄いＴＦＴトランジスタである。図８（ａ）の下部に第１ポリシリコン層ＦＧと第２ポリシリコン層ＳＧが並んでいるが、ここの第２ポリシリコン層ＳＧがトランジスタＭＮ１，ＭＮ２のゲート電極である。トランジスタのチャネル層は、第２ポリシリコン層ＳＧの下に、第１ポリシリコン層ＦＧを繋ぐように形成されている。

図９には、図８に示した層より上方の層が示してある。Ｍ２、Ｍ３、ＶＩＡ１、ＶＩＡ２は、それぞれ第２金属層、第３金属層、第１ビア層、第２ビア層である。第１ビア層ＶＩＡ１は第１金属層Ｍ１と第２金属層Ｍ２とを接続するためのものであり、第２ビア層ＶＩＡ２は、第２金属層Ｍ２と第３金属層Ｍ３を接続するための層である。ビット線対ＢＬ，／ＢＬは、図９（ａ）に示したように第２金属層Ｍ２でメモリセル領域の上下方向に配線されている。図９（ａ）には、２つの第３金属層Ｍ３があるが、大きい方は、図５のキャパシタＣ０の下部電極となるもので、電気的には記憶ノードＮ２に接続されている。もう一方の第３金属層Ｍ３は、電気的には記憶ノードＮ１に接続されており、後述するようにキャパシタＣ０の上部電極に接続される。

図１０には、第４金属層Ｍ４、キャパシタＣ０の上部電極層ＭＵ、第３ビア層ＶＩＡ３が示してある。第３ビア層ＶＩＡ３は、第３金属層Ｍ３もしくはキャパシタＣ０の上部電極層ＭＵを第４金属層Ｍ４に接続するための層である。図９と較べると分かるように、記憶ノードＮ１は、いったん第４金属層Ｍ４に上げてから第３ビア層ＶＩＡ３によりキャパシタＣ０の上部電極層ＭＵに接続されている。

なお、前記したように、メモリアレイを形成する場合には上記メモリセルをセル境界に重ねて並べればよいが、その場合、図８に示したように、ワード線ＷＬは第１ポリシリコン層ＦＧで構成されているので、ワード線ＷＬの方向に多くのメモリセルを接続するとワード線の抵抗による信号遅延が問題となる場合がある。そのような場合には、新たに、ワード線ＷＬの上方に平行に第４金属層Ｍ４を配置して、適当な数のメモリセルごとに隙間を空け、ワード線ＷＬに相当する第１ポリシリコン層ＦＧと、上方に設けた第４金属層Ｍ４とをシャントするか、あるいはワード線ＷＬを階層構造として、第１ポリシリコン層ＦＧ層で形成されるローカルワード線の長さを短くすればよい。

図１１は、図８〜図１０のＡ−Ａ切断面における断面図である。なお、実際の半導体装置では、層の断面は、図のように真四角にはならないが、ここでは、層の上下関係を分かりやすくするために真四角で表現してある。半導体基板ＳＵＢ、素子分離領域ＩＳＯの酸化膜の上部に、図８に示した第１ポリシリコン層ＦＧ、第２ポリシリコン層ＳＧがあるが、この部分に、図５のトランジスタＭＮ１，ＭＮ２が形成されている。また、図の上部にキャパシタＣ０の上部電極層ＭＵと、下部電極に相当する第３金属層Ｍ３とが示してある。このキャパシタＣ０の上部電極層ＭＵと下部電極の間には層間膜ＩＬがある。この層間膜ＩＬは、実際には、ＭＩＭキャパシタに関する前述の文献にあるように、例えばバリア金属層や、五酸化タンタル層など複数の層から構成されるが、図１１では省略している。

以上のように、図８〜図１１に示したメモリセル構造によれば、図５のメモリセルにおいて、キャパシタＣ０をトランジスタの上部に配置できるので、メモリセルを高集積に実現できる。したがって、本実施の形態によれば、平面型のＭＩＭキャパシタの形成によるプロセス工程の増加が少ないことと、高集積であることから、低コストなメモリが実現できる 。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本願において開示される発明は、ＳＲＡＭなどのメモリを含む半導体装置について適用可能である。

（ａ），（ｂ）は、本発明の一実施の形態による半導体装置において、メモリセルの等価回路とその動作を示す図である。 （ａ），（ｂ）は、本発明の一実施の形態による半導体装置において、メモリセルの情報保持の原理と条件を示す図である。 本発明の一実施の形態による半導体装置において、メモリアレイの構成を示す図である。 （ａ），（ｂ）は、本発明の一実施の形態による半導体装置において、キャパシタをトランジスタで構成した場合のメモリセルの等価回路とその動作を示す図である。 本発明の一実施の形態による半導体装置において、キャパシタを一つにした場合のメモリセルの等価回路を示す図である。 本発明の一実施の形態による半導体装置において、図１のメモリセルに対して、ｎチャネルトランジスタとｐチャネルトランジスタを置き換えた場合のメモリセルの等価回路を示す図である。 （ａ），（ｂ）は、本発明の一実施の形態による半導体装置において、チャネル部がごく薄いトランジスタの構造を示す断面図である。 （ａ），（ｂ）は、図５のメモリセルを半導体基板上に形成する場合の第１金属層までの平面構造を示す図である。 （ａ），（ｂ）は、図５のメモリセルを半導体基板上に形成する場合の第３金属層までの平面構造を示す図である。 （ａ），（ｂ）は、図５のメモリセルを半導体基板上に形成する場合の第４金属層までの平面構造を示す図である。 図８〜図１０のＡ−Ａ切断面における断面図である。

符号の説明

ＭＮ１〜ＭＮ６，ＭＰ１〜ＭＰ７ トランジスタ
Ｃ０〜Ｃ２ キャパシタ
Ｎ１，Ｎ２ 記憶ノード
ＷＬ，ＷＬ１，ＷＬｎ ワード線
ＢＬ，／ＢＬ，ＢＬ１，／ＢＬ１，ＢＬｍ，／ＢＬｍ ビット線
ＰＬ プレート電極
ＰＲＧ プリチャージ回路
ＰＲ，ＰＳＡ，ＮＳＡ 信号線
ＳＡ センスアンプ
ＭＣ メモリセル
ＳＵＢ 半導体基板
ＣＨ チャネル部
ＩＳＯ 素子分離領域
ＯＸ 絶縁膜
ＧＮＤ 電源
ＶＨ 高電位
ＶＬ 低電位
Ｍ１ 第１金属層
Ｍ２ 第２金属層
Ｍ３ 第３金属層
Ｍ４ 第４金属層
ＭＵ キャパシタＣ０の上部電極層
ＩＬ 層間膜
ＦＧ 第１ポリシリコン層
ＳＧ 第２ポリシリコン層
Ｌ 拡散層
ＣＯＮＴ コンタクト層
ＶＩＡ１ 第１ビア層
ＶＩＡ２ 第２ビア層
ＶＩＡ３ 第３ビア層

Claims (7)

1. キャパシタに情報を蓄積するメモリセルを含む半導体装置であって、
   前記メモリセルは、
   第１ビット線と前記キャパシタの第１電極とにソースドレイン経路が接続され、ゲート電極がワード線に接続された第１トランジスタと、
   第２ビット線と前記キャパシタの第２電極とにソースドレイン経路が接続され、ゲート電極が前記ワード線に接続された第２トランジスタと、
   前記キャパシタの第１電極と第１電源とにソースドレイン経路が接続され、ゲート電極が前記キャパシタの第２電極に接続された第３トランジスタと、
   前記キャパシタの第２電極と前記第１電源とにソースドレイン経路が接続され、ゲート電極が前記キャパシタの第１電極に接続された第４トランジスタとを含んで構成され、
   前記第１、第２トランジスタのオフ状態でのインピーダンスは、前記第３、第４トランジスタのオフ状態でのインピーダンスよりも小さいことを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１、第２トランジスタのチャネル長Ｌとチャネル幅Ｗとの比Ｌ／Ｗは、前記第３、第４トランジスタのチャネル長Ｌとチャネル幅Ｗとの比Ｌ／Ｗよりも小さいことを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記第１、第２トランジスタの閾値電圧は、前記第３、第４トランジスタの閾値電圧よりも小さいことを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記キャパシタは電界効果型トランジスタで構成されていることを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記第３、第４トランジスタは、チャネル部の厚さが８ｎｍ以下である電界効果型トランジスタであることを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、
   前記第３、第４トランジスタは、チャネル部の厚さが５ｎｍ以下である電界効果型トランジスタであることを特徴とする半導体装置。
7. 請求項１記載の半導体装置において、
   前記キャパシタの第１電極と第２電極がいずれも金属であることを特徴とする半導体装置。