JP4807894B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、特に、多層配線構造を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
図４０は、多層配線構造を有する従来の半導体装置の構造、およびその製造方法を説明するための図を示す。図４０（Ａ）において、符号０はシリコン基板、符号１はトレンチ分離、符号２はゲート酸化膜、符合３は減圧ＣＶＤ法で堆積されたゲートシリコン膜を示す。ゲートシリコン膜３は、リン（Ｐ）やヒ素（Ａｓ）等の不純物が注入された多結晶シリコン、或いは非結晶シリコンにより構成されている。
【０００３】
符合４は減圧ＣＶＤ法で堆積されたシリコン酸化膜、符合５は減圧ＣＶＤ法で形成されたシリコン窒化膜を示す。上述したゲートシリコン膜３、シリコン酸化膜４、およびシリコン窒化膜５はを形成している。符合６はトレンチ分離１とゲート電極３〜５とで囲まれた所定の場所に形成されたソースドレイン領域を示す。ソースドレイン領域６は、上記のゲート電極３〜５と共にトランジスタを構成する要素であり、Ｎ型トランジスタの場合はリンやヒ素等の不純物が、またＰ型トランジスタの場合はボロン（Ｂ）等の不純物がシリコン基板０に注入されることにより形成される。
【０００４】
シリコン基板０の上部には、ゲート電極３〜５やソースドレイン領域６が覆われるようにシリコン酸化膜３００が堆積される（図４０（Ｂ））。
【０００５】
シリコン酸化膜３００は、ゲート電極３〜５の側面を覆う側壁３０１が形成されるようにエッチングされる。側壁３０１が形成された後、シリコン基板０の上部には、ゲート電極３〜５や側壁３０１が覆われるように、不純物の注入された多結晶或いは非結晶のドープトシリコン膜３０２が堆積される（図４０（Ｃ））。ドープトシリコン膜３０２は、トランジスタがＮ型である場合はリンやヒ素の注入されたシリコン膜により、また、トランジスタがＰ型である場合はボロンの注入されたシリコン膜により形成される。
【０００６】
ドープトシリコン膜３０２は、ゲート電極３〜５の両側に、それぞれソースドレイン領域と導通するパッド層３０３が形成されるようにエッチングされる（図４０（Ｄ））。
【０００７】
パッド層３０３の上部には、ＣＶＤ法によりシリコン酸化膜３０４が堆積される。また、シリコン酸化膜３０４の上部には写真製版によりレジスト膜３０５が形成される。次いで、レジスト膜３０５をマスクとしてエッチングが行われることによりパッド層３０３に通じるコンタクトホール３０６が形成される（図４０（Ｅ））。
【０００８】
コンタクトホール３０６の内部には、多結晶または非結晶のシリコンがパッド層３０３と導通するように充填されることにより配線層３０７が形成される（図４０（Ｆ））。配線層３０７には、トランジスタがＮ型である場合はリンやヒ素などの不純物が、また、トランジスタがＰ型である場合はボロンなどの不純物が注入される。
【０００９】
近年、半導体装置に対する微細化の要求が厳しくなるに連れて、コンタクトホール３０６と、ゲート電極３〜５との間に確保できる寸法上のマージンが減少している。このような状況下でも、上述したパッド層３０３を用いることによれば、配線層３０７とゲートシリコン膜３との短絡を防止しつつ、配線層３０７とソースドレイン領域６との導通を確保することができる。
【００１０】
図４１は、従来の半導体装置の第２の例の構造を表す断面図である。尚、図４１において、図４０に示す構成部分と同一の部分については、同一の符合を付してその説明を省略する。
【００１１】
図４１において、符合３０８はＴｉやＴｉＮ等から成る高融点金属膜、符合３０９はＷ等からなる低抵抗金属膜３０９を示す。また、符合３１０は、パッド層３０３（ドープトポリシリコン）と高融点金属膜３０８とが高温化で反応することで生成されたシリサイド膜を示す。
【００１２】
高融点金属膜３０８および低抵抗金属膜３０９によれば、十分に抵抗の小さな配線層を形成することができる。また、その配線層とパッド層３０３との間に介在するシリサイド膜３１０によれば、それらの接触界面における接触抵抗を十分に抑制し、かつ、良好なオーミック特性を確保することができる。このため、図４１に示す半導体装置によれば、ソースドレイン領域６と配線層との間の抵抗を十分に抑制することができる。
【００１３】
図４２および図４３は、パッド層を用いてソースドレイン領域との導通を得る構造（以下、「パッド構造」と称す）をＤＲＡＭに適用する場合の製造方法、およびその方法で製造されるＤＲＡＭの構造を説明するための断面図である。尚、図４２および図４３において、図４０または図４１に示す構成要素と同一の部分については、同一の符合を付してその説明を省略する。
【００１４】
パッド構造をＤＲＡＭに適用する場合、図４２（Ａ）に示すようにシリコン窒化膜５の成膜が終了した後、ゲートシリコン膜３の側面に酸化層を形成するための酸化処理が行われる。その結果、ゲートシリコン膜３が、その上部および側部においてシリコン酸化膜４に覆われる状態が形成される。次に、シリコン基板０の全面が覆われるようにシリコン窒化膜３２０がＣＶＤ法により堆積される。レジスト膜３２１をマスクとするエッチングが行われることにより、ゲート電極の間に、ソースドレイン領域６に開口するコンタクトホール３２２が設けられる（図４２（Ｂ））。
【００１５】
コンタクトホール３２２の内部には、不純物を含有する多結晶または非結晶のシリコンによりパッド層３２３が形成される（図４２（Ｃ））。尚、図４２（Ｃ）において、２つのパッド層３２３のうち左側に表示されるパッド層３２３は、ＤＲＡＭの配線層（ビット線）に導通させるためのものである。また、右側に表示されるパッド層３２３は、ＤＲＡＭのストレージノード（キャパシタ）に導通させるためのものである。
【００１６】
パッド層３２３の上部には、シリコン基板０の全面が覆われるようにシリコン酸化膜３２４が堆積される（図４２（Ｄ））。
【００１７】
レジスト膜３３０をマスクとするエッチングが行われることにより、配線層に導通させるべきパッド層３２３に開口するコンタクトホール３３１が形成される（図４２（Ｅ））。
【００１８】
シリコン酸化膜３３２の表面、コンタクトホール３３１の側面、およびパッド層３２３の表面を覆うように、ＴｉやＴｉＮ等から成る高融点金属膜３３３が成膜される。次いで、高融点金属膜３３３の上部に、Ｗ等からなる低抵抗金属膜３３４が成膜される（図４２（Ｆ））。
【００１９】
高融点金属膜３３３および低抵抗金属膜３３４が所望の形状にエッチングされることにより、それら２層の金属膜３３３，３３４から成る配線層が形成される。その後、所定の熱処理が施されることにより、高融点金属膜３３３とパッド層３２３との境界付近にシリサイド膜３３５が形成される（図４３）。
【００２０】
以後、キャパシタ側のパッド層３２３に導通するようにキャパシタの第１電極が形成され、その上に絶縁膜、および第２電極が形成される。その結果、ＤＲＡＭのメモリセル構造が実現される。上記の如くパッド構造をＤＲＡＭに適用すると、寸法上のマージンが小さい場合でも、配線層やキャパシタを、ゲートシリコン膜３に短絡させることなく、確実にソースドレイン領域６に導通させることができる。また、上記の構造によれば、ソースドレイン領域６と配線層との間の抵抗を十分に抑制することができる。このため、パッド構造を用いることによれば、高い集積度を有し、かつ、優れた電気特性を示すＤＲＡＭを実現することができる。
【００２１】
【発明が解決しようとする課題】
しかしながら、図４０（Ｆ）、または図４１に示すパッド構造において、パッド層３０３には大きな段差が設けられている。同様に、図４３に示すパッド構造においてもパッド層３２３には大きな段差が設けられている。パッド層３０３，３２３がこのように大きな段差を有していると、その形成のための写真製版やエッチング、更には、パッド層３０３，３２３に開口するコンタクトホール３０６，３２２を形成するためのエッチング等が難易度の高い処理となる。このため、上記のパッド構造においては、エッチング残渣によってパッド層同士が短絡する等の不具合が生ずることがある。
【００２２】
また、パッド層３０３，３２３が上記の如く大きな段差を有していると、それらの上層に堆積される層間膜（シリコン酸化膜３０４，３２４）の平坦性が悪化する。このため、パッド層３０３，３２３の段差は、層間膜の上層に形成される配線層などの加工精度を確保するうえでも問題となる。
【００２３】
図４２および図４３に示すパッド構造では、パッド層３２３を２本のゲート電極３〜５の間に設け、かつ、パッド層３２３の中央付近に大きな窪みを設けることにより、ゲート電極３〜５の間隔をコンタクトホール３３１の幅に比して十分に小さな値としている。しかしながら、このようなパッド構造では、パッド層３２３の中央付近におけるアスペクト比が高くなるため、パッド層３２３上部に成膜される導電層（高融点金属膜３３３またはキャパシタの第１電極）のカバレッジがその部分で悪化する。このため、パッド層３２３を２本のゲート電極３〜５の間に設けるパッド構造では、パッド層３２３付近のコンタクト抵抗が増大してデバイスの特性が悪化するという問題が生じ易い。
【００２４】
更に、図４１または図４３に示すように、パッド層３０３，３２３の上部に高融点金属が形成されるパッド構造では、パッド層３０３，３２３の段差部分において高融点金属のカバレッジが悪化し易い。高融点金属のカバレッジが悪いと、パッド層３０３，３２３付近のコンタクト抵抗が増加する。特に、高融点金属膜３０８，３３３のカバレッジが悪いと、局部的にパッド層３０３，３２３と低抵抗金属膜３０９，３３４とが接する部分が形成される。低抵抗金属膜３０９，３３４として一般に用いられるＷは、ドープトシリコン中から不純物を吸い上げる特性を有している。このため、パッド層３０３，３２３と低抵抗金属膜３０９，３３４とが局部的に接する場合、その不純物の吸い上げに起因してコンタクト不良等の不具合が発生する。
【００２５】
このように、上述したパッド構造においては、パッド層３０３，３２３の段差に起因して種々の不都合が発生する。このため、上述したパッド構造は、デバイスの歩留まりを悪化させ、また、デバイスの信頼性を悪化させるという問題を有していた。
【００２６】
本発明は、上記のような課題を解決するためになされたもので、高い集積度が要求される場合に優れた歩留まりと高い信頼性とを確保することのできる半導体装置を提供することを目的とする。
【００２８】
請求項１記載の発明は、シリコン基板表面に設けられたトランジスタのゲート電極と、前記ゲート電極を挟んで前記シリコン基板表面に設けられたソースまたはドレイン領域と、
前記ゲート電極と交差する方向に延在する配線層が所定間隔を空けて配置される半導体装置であって、
前記ゲート電極の上層に形成される第１の絶縁膜と、
一端面が前記ソースまたはドレイン領域に導通し、かつ、他端面が前記第１の絶縁膜に隣接して設けられる導電性のパッドと、
前記第１の絶縁膜および前記パッドの上層に形成される第２の絶縁膜と、
前記第２の絶縁膜内に形成され、前記パッドの上面を露出させるコンタクトホールと、
前記コンタクトホールを通って前記パッドと導通するように、前記第２の絶縁膜上と前記コンタクトホール内に形成される前記配線層と、を備え、
前記パッドの他端面は、前記第１の絶縁膜の表面と平坦な平面を形成し、
前記配線層は、前記コンタクトホールに埋め込まれたコンタクト部と前記コンタクト部から上方に突出した配線部を含み、前記ゲート電極が延在する方向の断面において、前記配線部は前記コンタクトホールの幅に比して狭い線幅を有していることを特徴とするものである。
【００２９】
請求項２記載の発明は、請求項１記載の半導体装置であって、
前記コンタクトホールは、前記シリコン基板表面に垂直な断面において、前記パッドに比して小さい幅を有し、前記パッドの中央部近傍に接触していることを特徴とするものである。
【００３０】
請求項３記載の発明は、請求項１または２記載の半導体装置であって、
前記配線層は、高融点金属膜と、前記高融点金属膜の上層に形成される低抵抗金属膜との積層構造であり、
前記コンタクトホールの内部においては、前記高融点金属膜が、前記パッドと接触することを特徴とするものである。
【００３１】
請求項４記載の発明は、請求項３記載の半導体装置であって、
前記パッドと前記高融点金属膜との境界近傍にシリサイド膜を備えることを特徴とするものである。
【００３２】
請求項５記載の発明は、ビット線の上層にキャパシタを備えるキャパシタ・オーバー・ビットライン構造の半導体装置であって、
シリコン基板上に形成された、ソースまたはドレイン領域とそれらに挟まれるゲート電極とを含むトランジスタと、
前記ゲート電極の上層に形成される第１の絶縁膜と、
一端面が前記ソースまたはドレイン領域の一方に導通し、かつ、他端面が前記第１の絶縁膜の表面と平滑な同一平面を形成するように設けられる配線側パッドと、
一端面が前記ソースまたはドレイン領域の他方に導通し、かつ、他端面が前記第１の絶縁膜に隣接して設けられるキャパシタ側パッドと、
前記第１の絶縁膜および前記２つのパッドの上層に形成される第２の絶縁膜と、
前記第２の絶縁膜内に形成され、前記配線側パッドの上面を露出させるコンタクトホールと、
前記コンタクトホールを通って前記配線側パッドと導通するように、前記第２の絶縁膜の上層と前記コンタクトホール内に形成されるビット線と、
前記ビット線および前記第２の絶縁膜の上層に形成される第３の絶縁膜と、
前記第３の絶縁膜の上層に形成されるキャパシタの第１電極と、
一端面が前記キャパシタ側パッドに接触し、かつ、他端面が前記第１電極と導通するように、前記第２および第３の絶縁膜の内部に設けられるキャパシタ側プラグと、を備え、
前記２つのパッドの他端面は、前記第１の絶縁膜の表面と平坦な平面を形成し、
前記ビット線は、前記コンタクトホールに埋め込まれたコンタクト部と前記コンタクト部から上方に突出した配線部を含み、前記ゲート電極が延在する方向の断面において、前記配線部は前記コンタクトホールの幅に比して狭い線幅を有していることを特徴とするものである。
【００３３】
請求項６記載の発明は、請求項５記載の半導体装置であって、
前記ビット線は、第１の高融点金属膜と、前記第１の高融点金属膜の上層に形成される低抵抗金属膜との積層構造であり、
前記コンタクトホールの内部においては、前記第１の高融点金属膜が、前記配線側パッドと接触することを特徴とするものである。
【００３４】
請求項７記載の発明は請求項５または６記載の半導体装置であって、
前記第１電極は、導電性の筒状部を備えることを特徴とするものである。
【００３５】
請求項８記載の発明は、請求項７記載の半導体装置であって、前記第１電極の表面に粗面処理が施されていることを特徴とするものである。
【００３６】
請求項９記載の発明は、請求項７記載の半導体装置であって、
前記第１電極の上層に形成され、キャパシタの絶縁膜として機能する高誘電体膜と、
前記高誘電体膜の上層に形成されるキャパシタの第２電極と、
を備えることを特徴とするものである。
【００３７】
請求項１０記載の発明は、請求項５乃至９の何れか１項記載の半導体装置であって、
前記ビット線は、前記第２の絶縁膜上と、前記コンタクト上の前記配線部において均一な線幅を有していることを特徴とするものである。
【００３８】
請求項１１記載の発明は、請求項５乃至１０の何れか１項記載の半導体装置であって、
前記第３の絶縁膜の上層に形成されるシリコン窒化膜と、
前記シリコン窒化膜の上層に形成されるシリコン酸化膜と、を備え、
前記第１電極は、前記シリコン酸化膜およびシリコン窒化膜に設けられた開口部の中に形成される筒状電極であり、
前記第１電極、前記キャパシタ側プラグ、および前記キャパシタ側パッドは、それぞれ任意の濃度で不純物を含有するドープトシリコンで構成されていることを特徴とするものである。
【００３９】
請求項１２記載の発明は、請求項６乃至１１の何れか１項記載の半導体装置であって、
前記低抵抗金属膜は、タングステンの単層膜であり、
前記第２の絶縁膜と前記第３の絶縁膜との間に、前記第２の絶縁膜および前記ビット線を覆うシリコン窒化膜を備えることを特徴とするものである。
【００４０】
請求項１３記載の発明は、請求項１２記載の半導体装置であって、
前記第２の絶縁膜および前記ビット線を覆う前記シリコン窒化膜は、前記ビット線の側面において、前記ビット線の上部および前記第２の絶縁膜の上部に比して大きな膜厚を有していることを特徴とするものである。
【００４１】
請求項１４記載の発明は、請求項１２記載の半導体装置であって、
前記第２の絶縁膜の表面は、前記ビット線と重ならない部分において、前記ビット線の底面に比して降下していることを特徴とするものである。
【００４２】
請求項１５記載の発明は、請求項５乃至１４の何れか１項記載の半導体装置であって、
前記キャパシタ側プラグの周囲を取り囲むように前記第２および第３の絶縁膜の内部に形成されるシリコン窒化膜の側壁を備えることを特徴とするものである。
【００４３】
請求項１６記載の発明は、請求項５乃至１５の何れか１項記載の半導体装置であって、
前記第３の絶縁膜の上層に形成されるシリコン酸化膜を備え、
前記第１電極は、前記シリコン酸化膜に設けられた開口部の中に、前記キャパシタ側プラグと導通するように形成される筒状電極であり、
前記キャパシタ側プラグは、前記第３の絶縁膜の表面から突出していることを特徴とするものである。
【００４４】
請求項１７記載の発明は、請求項１乃至４の何れか１項記載の半導体装置であって、
前記コンタクト部の上面は、前記第２の絶縁膜の上面と、前記コンタクトホールの底面との間に位置していることを特徴とするものである。
【００４５】
請求項１８記載の発明は、請求項１７記載の半導体装置であって、
前記コンタクト部の上面には、前記高融点金属膜の断面が露出していることを特徴とするものである。
【００４６】
請求項１９記載の発明は、請求項１乃至４、１７及び１８の何れか１項記載の半導体装置であって、
前記配線層は、前記第２の絶縁膜上と、前記コンタクト上の前記配線部において均一な線幅を有していることを特徴とするものである。
【００４７】
請求項２０記載の発明は、請求項５乃至１６記載の半導体装置であって、
前記コンタクトホールは、前記シリコン基板表面に垂直な断面において、前記配線側パッドに比して小さい幅を有し、かつ、前記配線側パッドの中央部近傍に接触しており、
前記キャパシタ側プラグは、前記シリコン基板表面に垂直な断面において、前記キャパシタ側パッドに比して小さい幅を有し、かつ、前記キャパシタ側パッドの中央部近傍に接触していることを特徴とするものである。
【００４８】
請求項２１記載の発明は、請求項５記載の半導体装置であって、
前記配線側パッドと前記第１の高融点金属膜との境界近傍にシリサイド膜を備え、
前記シリサイド膜は、前記第１の高融点金属膜とは異なる第２の高融点金属膜と前記配線側パッドとの反応物であることを特徴とするものである。
【００４９】
請求項２２記載の発明は、請求項５乃至１６、２０及び２１の何れか１項記載の半導体装置であって、
前記コンタクト部の上面は、前記第２の絶縁膜の上面と、前記コンタクトホールの底面との間に位置していることを特徴とするものである。
【００５０】
請求項２３記載の発明は、請求項２２記載の半導体装置であって、
前記コンタクト部の上面には、前記高融点金属膜の断面が露出していることを特徴とするものである。
【００５１】
請求項２４記載の発明は、請求項２０記載の半導体装置の製造方法であって、
前記第１電極を形成するステップは、
前記第３層間膜の上層にシリコン窒化膜を形成するステップと、
前記シリコン窒化膜の上層にシリコン酸化膜を形成するステップと、
シリコン酸化物を高い選択比で除去し得る条件で前記シリコン酸化膜をエッチングした後、シリコン窒化物を高い選択比で除去し得る条件で前記シリコン窒化膜をエッチングすることにより、前記シリコン酸化膜および前記シリコン窒化膜に、前記キャパシタ側プラグに開口する開口部を設けるステップと、
前記開口部の中に筒状の第１電極を形成するステップとを含み、
前記第１電極、前記キャパシタ側プラグ、および前記キャパシタ側パッドは、それぞれ任意の濃度で不純物を含有するドープトシリコンで形成されることを特徴とするものである。
【００５２】
請求項２５記載の発明は、請求項２０または２４記載の半導体装置の製造方法であって、
前記ビット線は、前記第２の高融点金属膜と、前記低抵抗金属膜との積層構造であり、
前記低抵抗金属膜は、タングステンの単層膜であり、
前記第２層間膜と前記第３層間膜との間に、前記第２層間膜および前記ビット線を覆うシリコン窒化膜を形成するステップを備え、
前記キャパシタ側プラグを設けるステップは、前記第３層間膜に、前記キャパシタ側パッドに開口するキャパシタ側コンタクトホールを形成するステップを備え、
前記キャパシタ側コンタクトホールを形成するステップは、シリコン酸化物に対して高い選択比を示す条件で前記シリコン窒化膜が露出するまで前記第３層間膜をエッチングするステップと、シリコン窒化膜を除去した後に、再びシリコン酸化物に対して高い選択比を示す条件で前記第２層間膜をエッチングするステップとを備えることを特徴とするものである。
【００５３】
請求項２６記載の発明は、請求項２０記載の半導体装置の製造方法であって、
前記キャパシタ側プラグを形成するステップは、
前記第３層間膜に形成されたコンタクトホールの内部に一端が前記キャパシタ側パッドと導通するプラグを形成するステップと、
前記キャパシタ側プラグの端面が前記第３層間膜から突出するように、前記第２層間膜の表面を除去するステップと、を含み、
前記第１電極を形成するステップは、前記第３層間膜の上層に第４層間膜を形成するステップと、
前記キャパシタ側プラグが前記第３層間膜から突出した状態で露出するまで、前記第４層間膜に開口部を形成するステップと、
前記開口部の中に、前記プラグと導通するように第１電極を形成するステップと、を含むことを特徴とする。
【００５４】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。尚、各図において共通する要素には、同一の符号を付して重複する説明を省略する。
【００５５】
実施の形態１．
図１および図２は、本発明の実施の形態１である半導体装置の構造、およびその製造方法を説明するための断面図である。図１（Ａ）において、符号０はシリコン基板、符号１はトレンチ分離、符号２はゲート酸化膜、符合３は減圧ＣＶＤ法で堆積されたゲートシリコン膜を示す。ゲートシリコン膜３は、リンやヒ素等の不純物が注入された多結晶シリコン、或いは非結晶シリコンにより構成されている。
【００５６】
符合４は減圧ＣＶＤ法で堆積されたシリコン酸化膜、符合５は減圧ＣＶＤ法で形成されたシリコン窒化膜を示す。上述したゲートシリコン膜３、シリコン酸化膜４、およびシリコン窒化膜５はを形成している。符合６はトレンチ分離１とゲート電極３〜５とで囲まれた所定の場所に形成されたソースドレイン領域を示す。ソースドレイン領域６は、上記のゲート電極３〜５と共にトランジスタを構成する要素であり、Ｎ型トランジスタの場合はリンやヒ素等の不純物が、またＰ型トランジスタの場合はボロン等の不純物がシリコン基板０に注入されることにより形成される。
【００５７】
シリコン基板０の上部には、減圧または常圧ＣＶＤ法により、ゲート電極３〜５やソースドレイン領域６が覆われるようにシリコン酸化膜７が堆積される（図１（Ｂ））。シリコン酸化膜７は、不純物を含有しないシリコン酸化物、或いはリンやボロンを含有するシリコン酸化物で構成される。シリコン酸化膜７がリンやボロンを含有している場合は、シリコン酸化膜７の段差部分の平坦性を向上させるために、リフロー法による熱処理、より具体的には、Ｈ2Ｏ2、Ｏ2、Ｎ2等の雰囲気中でシリコン基板０を７００℃から９００℃程度に加熱するアニール処理が行われる。
【００５８】
シリコン酸化膜７の上部にはレジスト膜９が形成される。レジスト膜９をマスクとして、ＲＩＥ（Reactive Ion Etching）法などによるドライエッチングが行われることによりソースドレイン領域６に開口するコンタクトホール８が形成される（図１（Ｃ））。コンタクトホール８は、その内部に充填される層の埋め込み性を高めるため、開口部分からその底面に向けて徐々に径を減少させるテーパ状に設けられる。
【００５９】
コンタクトホール８の内部が充填されるように、シリコン基板０の全面に、不純物を含有する多結晶または非結晶のシリコンがＣＶＤ法により堆積される。上記の不純物には、トランジスタがＮ型である場合はリンやヒ素等が、また、トランジスタがＰ型である場合はボロン等が用いられる。次いで、ＲＩＥ法などによるドライエッチングにより、シリコン基板０の全面がエッチバックされる。その結果、コンタクトホール８の内部に、ドープトシリコンで構成されたパッド１０が形成される（図１（Ｄ））。
【００６０】
シリコン酸化膜７の表面とパッド１０の表面とが平滑な同一面となるように、ＣＭＰによる研磨が行われる。その結果、一端面がソースドレイン領域６と導通し、かつ、他端面がシリコン酸化膜７の表面と同一平面を成すパッド１０が形成される（図１（Ｅ））。
【００６１】
本実施形態において、上記のＣＭＰは、ウェハ上の突出部分の研磨に適した条件で行われる。このため、そのＣＭＰによれば、シリコン酸化膜７の不要部分を短時間で除去することができる、ウェハ上のパターンのエッジ部分等を過剰に削り落とすことなく、所望の構造を精度良く形成することができる。
【００６２】
シリコン酸化膜７およびパッド１０の上部には、更に、シリコン酸化膜１１が堆積される。このシリコン酸化膜１１は、上記のシリコン酸化膜７と同様に、不純物を含まないシリコン酸化物、或いはリンやボロンなどの不純物を含有するシリコン酸化物により形成される。シリコン酸化膜１１の上部には、レジスト膜１２が成膜される。レジスト膜１２をマスクとして、ＲＩＥ法などによるドライエッチングが行われることにより、パッド１０に比して小さく、かつ、パッド１０の中央部近傍の領域に開口するコンタクトホール１３が形成される（図１（Ｆ））。
【００６３】
上記の製造工程において、シリコン酸化膜１１は、シリコン酸化膜７とパッド１０とで構成される平坦な平面上に堆積される。このため、上述した一連の処理によれば、シリコン酸化膜１１に容易に均一な膜厚を与えることができると共に、シリコン酸化膜１１の表面を容易に平坦化することができる。また、上記の製造方法によれば、パッド１０が平坦であるため、コンタクトホール１３の開口時における写真製版の際に容易に高い精度を得ることができる。更に、パッド１０が平坦であることに起因してコンタクトホール１３のアスペクト比が十分に小さく抑制されているため、上記の製造方法によれば、コンタクトホール１３の開口のためのエッチングが精度良く実行できると共に、エッチング残渣を容易に除去することができる。
【００６４】
レジスト膜１２が除去された後、コンタクトホール１３の内部が充填されるように、不純物を含有する多結晶または非結晶のシリコンがＣＶＤ法により堆積される。上記の不純物には、トランジスタがＮ型である場合はリンやヒ素等が、また、トランジスタがＰ型である場合はボロン等が用いられる。次いで、ＲＩＥ法などによるドライエッチングが行われることにより、コンタクトホール１３を通ってソースドレイン領域６に通じる配線層１４が形成される（図２）。
【００６５】
本実施形態において、配線層１４の下層に存在する各層の表面は上記の如く十分に平坦化されている。このため、上記の製造方法によれば、配線層１４を形成するためのエッチングを精度良く実行することができると共に、そのエッチングに伴うエッチング残渣を容易に除去することができる。
【００６６】
上述の如く、本実施形態の半導体装置において、配線層１４のためのコンタクトホール１３はパッド１０に比して小さく形成される。パッド１０の形成は、その幅が大きいほど容易である。特に、パッド１０を格納するコンタクトホール８が公知のセルフアラインの手法で形成される場合は、その開口不良を防止するために、コンタクトホール８の径を十分に確保することが重要である。
【００６７】
一方、配線層１４のコンタクトホール１３は、半導体装置の集積度を高めるために可能な限り小さいことが望ましい。本実施形態の構造によれば、コンタクトホール１３のアスペクト比が小さく、シリコン酸化膜１１が平坦であり、かつ、その膜厚が均一であることから、コンタクトホール１３を微少化しても十分に高い寸法精度を実現することができる。このため、本実施形態において、コンタクトホール１３は、上記の如くパッド１０に比して小さく形成されている。従って、本実施形態の構造によれば、集積度が高く、かつ、高い歩留まりで製造することのできる半導体装置を実現することができる。
【００６８】
更に、本実施形態において、配線層１４のためのコンタクトホール１３は、パッド１０の中央近傍の部分に開口するように設けられている。パッド１０は、その周縁部分に比して、その中央近傍の部分に良好な平坦性を有している。従って、本実施形態の構造によれば、配線層１４を、パッド１０上の特に平坦な部分に接触させることができる。また、このような構造によれば、パッド１０とコンタクトホール１３との重ね合わせ精度に誤差が重畳しても、両者間に安定して所望の接触面積を確保することができる。このため、本実施形態の構造によれば、安定した電気特性を示す半導体装置を高い歩留まりで製造することができる。
【００６９】
実施の形態２．
次に、図３を参照して、本発明の実施の形態２について説明する。図３（Ａ）および図３（Ｂ）は、本実施形態の半導体装置の製造方法の主要部を説明するための断面図である。
【００７０】
実施の形態１の製造方法では、パッド１０を形成するためのドープトシリコンがシリコン基板０の全面に堆積された後、先ず、ドライエッチングが実行されることにより図１（Ｄ）に示す状態が形成される。次いで、ＣＭＰによりシリコン酸化膜７の不要部分を除去することで、パッド１０の表面と、シリコン酸化膜７の表面とが平坦化される。
【００７１】
これに対して、本実施形態の製造方法では、図３（Ａ）に示す如くシリコン基板０の全面にドープトシリコン１５が堆積された後、図３（Ｂ）に示す如く、エッチバックが行われることなくＣＭＰが実行される。本実施形態において、上記のＣＭＰは、ドープトシリコン１５とシリコン酸化膜７とがほぼ等しい速度で研磨される条件で実行される。このような製造方法によれば、実施の形態１において必要とされたエッチバックが省略できるので、製造工程の簡略化を図ることができる。
【００７２】
実施の形態３．
次に、図４を参照して、本発明の実施の形態３について説明する。図４（Ａ）乃至図４（Ｃ）は、本実施形態の半導体装置の製造方法の主要部を説明するための断面図である。
【００７３】
本実施形態の製造方法では、実施の形態１の場合と同様の手法でパッド１０に開口するコンタクトホール１３が形成される（図１（Ｆ）参照）。コンタクトホール１３が形成された後、その内壁、パッド１０の露出部分、およびシリコン酸化膜１１の表面が覆われるように、スパッタ法、或いはＣＶＤ法により、Ｔｉ、ＴｉＮ、ＷＮなどの高融点金属膜、またはそれらの積層膜（以下、「高融点金属膜１６」と称す）が成膜される（図４（Ａ））。
【００７４】
シリコン酸化膜１１は、実施の形態１の場合と同様の手法により、その表面が平坦となり、かつ、均一な膜厚を有するように形成されている。パッド１０は、その中央近傍の平坦な部分のみが高融点金属膜１６の下地として用いられる。また、コンタクトホール１３のアスペクト比が小さいため、その側面やその底面（パッド１０の表面）に対するスパッタやＣＶＤ法による成膜は比較的容易である。このため、本実施形態の製造方法によれば、コンタクトホール１３の内外において、高融点金属膜１６に対して、良好なカバレッジと、均一な膜厚とを付与することができる。
【００７５】
高融点金属膜１６が成膜された後、Ｎ２やＯ２雰囲気中で、９００℃から６００℃程度の温度範囲で、ＲＴＡ(Rapid Thermal Annealing)法によるアニールが行われる。その結果、高融点金属膜１６とパッド１０との界面付近にシリサイド膜１８が生成される（図４（Ｂ））。高融点金属膜１６には上記の如く均一な膜厚が与えられているため、シリサイド膜１８の膜厚も均一となる。このため、高融点金属膜１６とパッド１０との間には、優れたオーミック性を示し、かつ、抵抗の小さなコンタクト特性が確保される。
【００７６】
図４（Ｂ）に示す如く、高融点金属膜１６の上層には、高融点金属膜１６に比して更に抵抗の小さな低抵抗金属膜１７が成膜される。低抵抗金属膜１７は、具体的には、スパッタ法やＣＶＤ法により、Ｗや銅（Ｃｕ）、或いはアルミニウム（Ａｌ）などが高融点金属膜１６の上部に堆積されることにより成膜される。
【００７７】
高融点金属膜１６および低抵抗金属膜１７は、ＲＩＥ法等によるドライエッチングによって所望の配線パターンに成形される（図４（Ｃ））。その結果、パッド１０を介してソースドレイン領域６と導通する２層構造の配線層（１６，１７）が形成される。
【００７８】
低抵抗金属膜１７として用いられるＷ等の金属は、不純物を含有するシリコンと接触すると、シリコン中に含まれている不純物を吸い上げる特性を有している。高融点金属膜１６は、低抵抗金属膜１７がこのような特性を有する場合に、低抵抗金属膜１７とパッド１０との間に介在して、パッド１０中の不純物が低抵抗金属膜１７に吸い上げられるのを防止する膜としても、すなわち、バリア層としても機能する。
【００７９】
高融点金属膜１６は、上記の如くコンタクトホール１３の内部全域において均一な膜厚を有している。従って、高融点金属膜１６は、コンタクトホール１３の内部全域において、適正にバリア膜として機能する。このため、本実施形態の構造によれば、パッド１０内の不純物が低抵抗金属膜１７に吸い上げられることに起因するコンタクト不良等を確実に防止することができる。
【００８０】
実施の形態４．
次に、図５を参照して、本発明の実施の形態４について説明する。図５（Ａ）乃至図５（Ｅ）は、本実施形態の半導体装置の製造方法の主要部を説明するための断面図である。
【００８１】
本実施形態の製造方法では、実施の形態１の場合と同様の手法でパッド１０に開口するコンタクトホール１３が形成される（図１（Ｆ）参照）。コンタクトホール１３が形成された後、コンタクトホール１３の内壁、パッド１０の露出部分、およびシリコン酸化膜１１の表面が覆われるように第１の高融点金属膜１９が成膜される（図５（Ａ））。第１の高融点金属膜１９は、実施の形態３における高融点金属膜１６と同様の手順で成膜される。
【００８２】
次に、ＲＴＡ(Rapid Thermal Annealing)法によるアニール処理が実行されることにより、第１の高融点金属膜１９とパッド１０との界面付近にシリサイド膜２０が生成される（図５（Ｂ））。第１の高融点金属膜１９には、実施の形態３の場合と同様に、良好なカバレッジと、均一な膜厚とが付与されている。このため、シリサイド膜１８の膜厚も均一となり、第１の高融点金属膜１９とパッド１０との間には、優れたオーミック性を示し、かつ、抵抗の小さなコンタクト特性が確保される。
【００８３】
本実施形態の製造方法では、シリサイド膜２０が形成された後、コンタクトホール１３の内外に残存する第１の高融点金属膜１９が除去される（図５（Ｃ））。上記の処理は、硫酸や硝酸に過酸化水素等を混合することで調製された酸化性溶液にウェハを浸せきさせることにより行われる。
【００８４】
次に、スパッタ法ＣＶＤ法によりＴｉやＴｉＮ等を堆積させることにより、シリサイド膜２０の表面、コンタクトホール１３の側面、およびシリコン酸化膜１１の表面を覆う第２の高融点金属膜２１が形成される。ＲＴＡによるアニール処理の後、第２の高融点金属膜２１の上層に、ＷやＣｕ、或いはＡｌ等の低抵抗金属膜２２が成膜される（図５（Ｄ））。
【００８５】
第２の高融点金属膜２１および低抵抗金属膜２２は、ＲＩＥ法等によるドライエッチングによって所望の配線パターンに成形される（図５（Ｃ））。その結果、パッド１０を介してソースドレイン領域６と導通する２層構造の配線層（２１，２２）が形成される。
【００８６】
低抵抗金属膜を含む配線層をパッド１０の上部に形成する場合、パッド１０と低抵抗金属膜との反応を防止するために、両者の間にバリア層として機能する高融点金属膜を介在させることが必要である。また、パッド１０と高融点金属膜との間に十分な膜厚を有するシリサイド膜２０を形成するためには、高融点金属膜の膜厚をある程度確保することが必要である。しかし、配線層の抵抗を下げるためには、低抵抗金属膜２１がコンタクトホール１３の内部に占める割合ができる限り大いことが望ましい。これら２つの要求は、コンタクトホール１３が微細であるほど両立が困難となる。
【００８７】
本実施形態の製造方法によれば、第２の高融点金属膜２１の膜厚に関わらずシリサイド膜２０に十分な膜厚を付与することができる。このため、本実施形態の製造方法によれば、コンタクトホール１３が十分に微細化された状況下でも、コンタクトホール１３内の低抵抗金属膜２２の割合を十分に大きな値としつつ、シリサイド膜２０の膜厚を十分に確保することができる。
【００８８】
また、本実施形態の製造方法においては、第１および第２の高融点金属膜１９，２１の種類や、アニールの際の条件などを適当に選択することにより、シリサイド膜２０やバリア層の膜厚および性質を自由に設定することができる。例えば、第１の高融点金属膜１９をコバルト（Ｃｏ）とし、第２の高融点金属膜２１をＴｉまたはＴｉＮとすると、シリサイド膜２０をコバルトシリサイドとし、バリア層をＴｉまたはＴｉＮとすることができる。
【００８９】
ＴｉやＴｉＮは、不純物を含むシリコンと、Ｗ等の低抵抗金属との反応を阻止するうえで優れた特性を有している反面、シリコン内の不純物をＣｏに比して吸い上げ易い性質を有している。ＴｉやＴｉＮの下層にコバルトシリサイドを形成すると、シリコンに含まれる不純物がＴｉやＴｉＮに吸い上げられるのを有効に防止することができる。このため、上記の如く、第１の高融点金属膜１９をＣｏとし、第２の高融点金属膜２１をＴｉやＴｉＮとすると、パッド１０と配線層との接触部に極めて安定したコンタクト特性を付与することができる。
【００９０】
尚、第１の高融点金属１９はＣｏに限定されるものではなく、ＴｉやＴｉＮ、或いはそれらとＣｏとを重ね合わせた膜としてもよい。また、第２の高融点金属膜２１は、ＴｉやＴｉＮの単一膜に限られるものではなく、それらを重ね合わせた膜としてもよい。
【００９１】
実施の形態５．
次に、図６および図７を参照して、本発明の実施の形態５について説明する。図６（Ａ）乃至図７（Ｃ）は、本実施形態の半導体装置の構造、およびその製造方法を説明するための断面図である。本実施形態の半導体装置は、ＤＲＡＭのキャパシタ部分に、実施の形態１で用いられたものと同様の構造を有している。
【００９２】
本実施形態の製造方法では、先ず、実施の形態１の場合と同様の手法でシリコン基板０上にトランジスタが形成される（図６（Ａ））。
【００９３】
シリコン基板０に対して酸化処理が施されることにより、ゲートシリコン膜３の側面にシリコン酸化膜２３が形成される。ゲートシリコン膜３の側面がシリコン酸化膜２３で覆われた後、基板０の全面にシリコン窒化膜２４が堆積される。トランジスタのホットキャリア特性を良好に維持するためには、シリコン窒化膜がゲートシリコン膜３に直接接触するのを避けることが必要である。本実施形態の構造においては、シリコン窒化膜２４とゲートシリコン膜３との間にシリコン酸化膜２３が介在することにより上記の要求が満たされている。
【００９４】
ＤＲＡＭの周辺回路を形成すべきウェハ領域（図示せず）に所定の処理が施された後、シリコン窒化膜２４の上部に、不純物を含有しないシリコン酸化膜２６、および不純物を含有するシリコン酸化膜２５がその順で堆積される（図６（Ｂ））。周辺回路を形成するための処理には、シリコン窒化膜２４の一部を除去してシリコンを露出させる処理が含まれる。不純物を含むシリコン酸化膜２５の下層に、上記の如く不純物を含まないシリコン酸化膜２６を介在させることによれば、シリコン酸化膜２６中の不純物がシリコンの露出部に拡散するのを防止することができる。
【００９５】
シリコン酸化膜２６の上部にはレジスト膜２７が形成される。レジスト膜２７をマスクとするエッチングが行われることにより、ソースドレイン領域６に開口するコンタクトホール２８が形成される（図６（Ｃ））。コンタクトホール２８の開口過程では、先ず、シリコン酸化物に対して高い選択比を示す条件でエッチングが行われる。その結果、シリコン酸化膜２５，２６が優先的に除去され、セルフアラインの手法でコンタクトホール２８の加工が進められる。コンタクトホール２８の内部にシリコン窒化膜２４が露出した段階で、エッチングの条件をシリコン窒化物に対して高い選択比を示す条件に変更する。その結果、図６（Ｃ）に示すようなコンタクトホール２８が精度良く形成される。
【００９６】
ソースドレイン領域６に開口するコンタクトホールを、セルフアラインの手法で形成する方法としては、例えば、ゲート電極３〜５の側壁のみをシリコン窒化物で形成する方法、すなわち、側壁と側壁との間にはシリコン窒化物を堆積させない方法が知られている。この方法（以下、「比較方法」と称す）によれば、シリコン酸化物に対して高い選択比を示す条件でエッチングを行うだけで、コンタクトホールを開口することができる。
【００９７】
しかしながら、上述した側壁と側壁との間の領域は、トレンチ分離１等と重複することがある。このような場合には、コンタクトホールの形成に伴うトレンチ分離１に対するオーバーエッチ量を十分に抑制する必要がある。比較方法では、コンタクトホールを形成するためのエッチングが途中で停止されないため、オーバーエッチ量を抑制することが必ずしも容易ではない。一方、本実施形態の方法によれば、そのエッチングの進行が途中で停止されるため、オーバーエッチ量の抑制が容易である。従って、本実施形態の製造方法によれば、半導体装置内の構成要素に不要な損傷を与えることなく、精度良くコンタクトホール２８を形成することができる。
【００９８】
コンタクトホール２８が形成されると、次に、その内部が充填されるように、シリコン基板０の全面に、不純物を含有するシリコン膜２９が堆積される（図６（Ｄ））。
【００９９】
ＲＩＥなどによりシリコン膜２９の全面がエッチバックされることにより、コンタクトホール２８の内部に、ドープトシリコンで構成されたパッド２９ａが形成される（図６（Ｅ））。
【０１００】
シリコン酸化膜２５の表面とパッド２９ａの表面とが平滑な同一面となるようにＣＭＰによる研磨が行われる。その結果、一端面がソースドレイン領域６と導通し、かつ、他端面がシリコン酸化膜２５の表面と同一平面を成すパッド２９ａが形成される（図６（Ｆ））。
【０１０１】
シリコン酸化膜２５およびパッド２９ａの上部には、シリコン酸化膜３０が堆積される。また、シリコン酸化膜３０の上部には、レジスト膜３２が成膜される。レジスト膜３２をマスクとして、ＲＩＥ法などによるドライエッチングが行われることにより、パッド１０に比して小さく、かつ、パッド２９ａの中央部近傍に開口するコンタクトホール３１が形成される（図７（Ａ））。
【０１０２】
レジスト膜３２が除去された後、コンタクトホール３１の内部が充填されるように、不純物を含有する多結晶または非結晶のシリコン膜３３がＣＶＤ法により成膜される。シリコン膜３３の上部には、キャパシタの第１電極と同じ形状にパターニングされたレジスト膜３４が成膜される（図７（Ｂ））。
【０１０３】
レジスト膜３４をマスクとして、ＲＩＥ法などによるドライエッチングが行われることにより、コンタクトホール３１を通ってパッド２９と導通する第１電極３５が形成される（図７（Ｃ））。本実施形態において、第１電極の下層に存在する各層の表面は十分に平坦化されている。このため、上記の製造方法によれば、第１電極３５を形成するためのエッチングを精度良く行うことができる。以後、第１電極３５の上部に、絶縁膜および第２電極が形成されることによりＤＲＡＭのメモリセルとして機能するキャパシタが設けられる。
【０１０４】
本実施形態において、パッド２９を格納するコンタクトホール２８はセルフアラインの手法で形成される。すなわち、コンタクトホール２８の開口過程では、先ず、シリコン酸化膜２５がシリコン窒化膜２４に優先して除去される条件でエッチングが行われる。セルフアラインの手法に起因する効果は、そのエッチングの際のシリコン酸化膜２５に対する選択比が大きいほど顕著となる。シリコン酸化膜２５に対する選択比は、シリコン窒化膜２４に対するエッチングガスの堆積性（デポ性）が良好であるほど高くなる。
【０１０５】
本実施形態において、コンタクトホール２８の底部付近の幅は、シリコン窒化膜２４が厚いほど小さくなる。従って、コンタクトホール２８の底部付近の幅は、コンタクトホール２８を開口させるためのエッチングガスがシリコン窒化膜２４に対して高い堆積性を示すほど、すなわち、そのエッチングガスがシリコン酸化膜２５に対して高い選択比を示すほど小さくなる。
【０１０６】
コンタクトホール２８は、その底部付近の幅が小さくなるほど抜け難くなる。このため、セルフアラインの手法に起因する効果を十分に得るためには、シリコン酸化膜２５に対する選択比の高いエッチングガスを用いても、開口不良が生じない程度の大きさをコンタクトホール２８に与えてことが有効である。
【０１０７】
上述の如く、本実施形態においては、半導体装置の集積度を高める観点より第１電極３５用のコンタクトホール３１が小さく設けられる一方、パッド２９用のコンタクトホール２８には大きな幅が与えられる。このため、本実施形態の構造によれば、集積度が高く、かつ、高い歩留まりで製造することのできるＤＲＡＭを実現することができる。
【０１０８】
実施の形態６．
次に、図８を参照して、本発明の実施の形態６について説明する。図８は、本実施形態の半導体装置の構造を表す断面図である。本実施形態の半導体装置は、実施の形態５の半導体装置の変形例であり、第１電極３５の表面に粒状結晶３６を備えている。上記の構造によれば、第１電極３５の表面積が増大するため、キャパシタの容量を増大させることができる。
【０１０９】
実施の形態７．
次に、図９を参照して、本発明の実施の形態７について説明する。図９は、本実施形態の半導体装置の構造、およびその製造方法を説明するための断面図である。本実施形態の半導体装置は、実施の形態５の半導体装置の変形例であり、キャパシタの電極として筒状の第１電極を備えている。
【０１１０】
本実施形態の半導体装置の製造過程では、実施の形態５の場合と同様の手順でシリコン酸化膜３０にコンタクトホール３１が設けられる（図７（Ａ）参照）。次に、コンタクトホール３１の内部が充填されるように、不純物を含有する多結晶または非結晶のシリコン膜３７がＣＶＤ法により成膜される。シリコン膜３７の上部にはシリコン酸化膜３８が堆積され、更にその上部にレジスト膜３９が成膜される（図９（Ａ））。
【０１１１】
レジスト膜３９をマスクとするドライエッチングが行われることにより、シリコン酸化膜３８とシリコン膜３７とが所定形状にパターニングされる。それらのシリコン膜３７およびシリコン酸化膜３８が覆われるように、シリコン基板０の全面に、不純物を含むシリコン膜４０が堆積される（図９（Ｂ））。
【０１１２】
シリコン酸化膜３０および３８が露出するまでシリコン膜４０がエッチバックされる。その結果、シリコン膜４０はシリコン膜３７を取り囲む筒形状に成形される。シリコン膜４０の内部に残存するシリコン酸化膜３８が除去されることにより筒状の第１電極（３７，４０）が形成される（図９（Ｃ））。筒状の第１電極によれば、厚膜型の第１電極３５に比して大きな表面積を確保することができる。このため、本実施形態の構造によれば、実施の形態５のＤＲＡＭに比してキャパシタに大きな容量を与えることができる。
【０１１３】
実施の形態８．
次に、図１０を参照して、本発明の実施の形態８について説明する。図１０は、本実施形態の半導体装置の構造を表す断面図である。本実施形態の半導体装置は、実施の形態７の半導体装置の変形例であり、第１電極を構成するシリコン酸化膜３７，４０の表面に粒状結晶４１を備えている。上記の構造によれば、第１電極の表面積が増大するため、キャパシタの容量を増大させることができる。
【０１１４】
実施の形態９．
次に、図１１を参照して、本発明の実施の形態９について説明する。図１１は、本実施形態の半導体装置の構造、およびその製造方法を説明するための断面図である。本実施形態の半導体装置は、実施の形態５の半導体装置の変形例であり、キャパシタの電極として内壁のみを利用する筒状の第１電極４５ａを備えている。
【０１１５】
本実施形態の半導体装置の製造過程では、実施の形態５の場合と同様の手順でパッド２９ａが形成された後（図６（Ｆ）参照）、その上部にシリコン酸化膜４２が堆積される。次いで、レジスト膜４２をマスクとするエッチングが行われることにより、第１電極４５ａを格納するためのコンタクトホール４４が形成される（図１１（Ａ））。
【０１１６】
コンタクトホール４４の内部が覆われるように、不純物を含有するシリコン膜４５がＣＶＤ法により成膜される（図１１（Ｂ）。
【０１１７】
コンタクトホール４４の内部に、シリコン膜４５が覆われるようにレジスト膜４６が充填される（図１１（Ｃ））。
【０１１８】
シリコン酸化膜４２が露出するまで、レジスト膜４６をマスクとするドライエッチングが行われる。その結果、コンタクトホール４４の内部に、筒状の第１電極４５ａが形成される（図１１（Ｄ））。以後、第１電極４５ａの上部に、絶縁膜および第２電極が形成されることによりメモリセルとして機能するキャパシタが設けられる。
【０１１９】
実施の形態１０．
次に、図１２を参照して、本発明の実施の形態１０について説明する。図１２は、本実施形態の半導体装置の構造、およびその製造方法を説明するための断面図である。本実施形態の半導体装置は、実施の形態９の半導体装置の変形例であり、内壁のみを利用する筒状の第１電極の表面に粒状結晶４８を備えている。
【０１２０】
本実施形態の半導体装置の製造過程では、実施の形態９の場合と同様の手順でコンタクトホール４４が形成される（図１１（Ａ）参照）。次に、コンタクトホール４４の内部が覆われるように、不純物を含むシリコン膜４７がシリコン酸化膜４２の上部に堆積され、その表面に粒状結晶４８が設けられる。コンタクトホール４４の内部にはレジスト膜４６が充填される（図１２（Ａ））。
【０１２１】
レジスト膜４６をマスクとするエッチングが行われることにより、内壁の表面に粒状結晶４８を備える筒状の第１電極４７ａが形成される。上記の構造によれば、実施の形態９の場合に比して第１電極の表面積が増大するため、キャパシタの容量を増大させることができる。
【０１２２】
実施の形態１１．
次に、図１３を参照して、本発明の実施の形態１１について説明する。図１３は、本実施形態の半導体装置の構造、およびその製造方法を説明するための断面図である。本実施形態の半導体装置は、実施の形態５の半導体装置の変形例であり、キャパシタの絶縁膜として、ＢＳＴ（チタン酸ストロンチウムバリウム）またはＰＺＴ（チタン酸ジルコン鉛）などで構成された高誘電体膜５４を備えている。
【０１２３】
本実施形態の半導体装置の製造過程では、実施の形態５の場合と同様の手順でシリコン酸化膜３０にコンタクトホール３１が形成される（図７（Ａ）参照）。コンタクトホール３１の内部が充填されるように、ＴｉやＴｉＮ等から成る高融点金属膜５０がスパッタまたはＣＶＤ法により成膜される。高融点金属膜５０の上部には、キャパシタの第１電極となる導電膜５１が成膜される。導電膜５１は、プラチナ（Ｐｔ）、金（Ａｕ）、ルテニウム（Ｒｕ）等の金属、またはそれらの金属に、Ｔｉ等の高融点金属、或いは高融点金属シリサイド膜および高融点窒化膜を重ねたものにより構成される。本実施形態において、上述した高融点金属膜５０は、パッド２９とその導電膜５１との反応を防止するバリア層として機能する。導電膜５１の上部には、キャパシタの第１電極と同じ形状にパターニングされたレジスト膜５２が成膜される（図１３（Ａ））。
【０１２４】
レジスト膜５２をマスクとするエッチングが行われることにより、高融点金属膜５０および導電膜５１が所定形状にパターニングされる。その結果、キャパシタの第１電極が形成される。第１電極が覆われるように、シリコン基板０の全面にシリコン酸化膜５３が堆積される（図１３（Ｂ））。
【０１２５】
第１電極を構成する導電膜５１の表面が露出するまで、ＣＭＰまたはエッチバックによってシリコン酸化膜５３が除去される（図１３（Ｃ））。その結果、第１電極の表面（導電層５１の表面）と、シリコン酸化膜５３の表面とが同一平面を成す状態が形成される。
【０１２６】
導電層５１およびシリコン酸化膜５３の上部には、キャパシタの絶縁膜として、ＢＳＴやＰＺＴなどから成る高誘電体膜５４が成膜される。高誘電体膜５４の上層にはキャパシタの第２電極５５が形成される（図１３（Ｄ））。第２電極５５は、Ｐｔ、Ａｕ、Ｒｕ等の金属、またはそれらの金属にＴｉ等の高融点金属、或いは高融点金属シリサイド膜および高融点窒化膜を重ねたものにより構成される。
【０１２７】
本実施形態においてキャパシタの絶縁膜として用いられる高誘電体膜５４は、その下地となる導電層５１とシリコン酸化膜５３との境界部分に段差が存在する状況下では、安定した特性を示さないことが知られている。本実施形態においては、導電層５１とシリコン酸化膜５３とが同一面を形成しているため、高誘電体膜５４は安定した特性を示す。このため、本実施形態の構造によれば、絶縁膜が通常の誘電体膜で構成される場合に比して、キャパシタの容量を大きく確保することができる。
【０１２８】
実施の形態１２．
次に、図１４を参照して、本発明の実施の形態１２について説明する。図１４は、本実施形態の半導体装置の構造、およびその製造方法を説明するための断面図である。本実施形態の半導体装置は、実施の形態１１の半導体装置の変形例であり、キャパシタの絶縁膜として高誘電体膜６３を備えると共に、キャパシタの第１電極として内壁のみを利用する筒状の電極を備えている。
【０１２９】
本実施形態の半導体装置の製造過程では、実施の形態９の場合と同様の手順でシリコン酸化膜４２にコンタクトホール４４が設けられる（図１１（Ａ）参照）。次に、コンタクトホール４４の内部が充填されるように、ＴｉやＴｉＮ等から成る高融点金属膜６０と、キャパシタの第１電極となる導電膜６１とが順次成膜される。導電膜６１は、実施の形態１１の導電膜５１と同様の材質で構成される。コンタクトホール４４の内部には、導電膜６１が覆われるようにレジスト膜６２が成膜される（図１４（Ａ））。
【０１３０】
シリコン酸化膜４２が露出するまで、レジスト膜６２をマスクとするドライエッチングが行われる。その結果、コンタクトホール４４の内部に、高融点金属膜６０と導電膜６１とによって筒状の第１電極が形成される（図１４（Ｂ））。
【０１３１】
第１電極の構成要素である導電膜６１の表面、およびシリコン酸化膜４２の表面が覆われるように、ＢＳＴやＰＺＴなどからなる高誘電体膜６３が形成される。更に、高誘電体膜６３の上層に、キャパシタの第２電極６４が形成される（図１４（Ｃ））。第２電極６４は、実施の形態１１の第２電極５５と同様にＰｔ、Ａｕ、Ｒｕ等の金属、またはそれらの金属にＴｉ等の高融点金属、或いは高融点金属シリサイド膜および高融点窒化膜を重ねたものにより構成される。
【０１３２】
本実施形態の構造において、高誘電体膜６３の下地となる導電層６１、高融点金属膜６０、およびシリコン酸化膜４２は、それらの境界に段差が生じないように構成されているため、高誘電体膜６３は安定した特性を示す。このため、本実施形態の構造によれば、絶縁膜が通常の誘電体膜で構成される場合に比して、キャパシタの容量を大きく確保することができる。
【０１３３】
実施の形態１３．
次に、図１５を参照して、本発明の実施の形態１３について説明する。図１５は、本実施形態の半導体装置の構造、およびその製造方法を説明するための断面図である。本実施形態の半導体装置は、実施の形態１２の半導体装置の変形例である。
【０１３４】
本実施形態の半導体装置の製造過程では、実施の形態１２の場合と同様の手順でシリコン酸化膜４２にコンタクトホール４４が設けられた後、コンタクトホール４４の内部が充填されるように、ＴｉやＴｉＮ等から成る高融点金属膜６５が成膜される。所定の熱処理が施されることにより、パッド２９と高融点金属膜６５との界面近傍にシリサイド膜６６が形成される（図１５（Ａ））。
【０１３５】
コンタクトホール４４の内部、およびシリコン酸化膜４２の上部に残存する高融点金属膜６５が除去された後、キャパシタの第１電極となる導電膜６７が成膜される。導電膜６７は、実施の形態１２の導電膜６１と同様の材質で構成される。コンタクトホール４４の内部には、導電膜６７が覆われるようにレジスト膜６８が成膜される（図１５（Ｂ））。
【０１３６】
シリコン酸化膜４２が露出するまで、レジスト膜６８をマスクとするドライエッチングが行われる。その結果、コンタクトホール４４の内部に、導電膜６７から成る筒状の第１電極が形成される。第１電極を構成する導電膜６７の表面、およびシリコン酸化膜４２の表面が覆われるように高誘電体膜６３が形成される。更に、高誘電体膜６３の上層に、キャパシタの第２電極６４が形成される（図１５（Ｃ））。
【０１３７】
本実施形態において、コンタクトホール４４の内部空間は、実施の形態１２の場合に比して高い割合で導電膜６７によって占められている。キャパシタの容量は、導電膜６７の占有割合が増すほど大きくなる。このため、本実施形態の構造によれば、実施の形態１２の場合に比して更に大きな容量をキャパシタに付与することができる。
【０１３８】
実施の形態１４．
次に、図１６乃至図１８を参照して、本発明の実施の形態１４について説明する。図１６乃至図１８は、本実施形態の半導体装置の構造、およびその製造方法を説明するための断面図である。本実施形態の半導体装置は、ＣＯＢ（Capacitor Over Bit Line)構造のＤＲＡＭ、すなわち、ビット線がキャパシタの下層に存在する構造のＤＲＡＭである。
【０１３９】
図１６（Ａ）および図１６（Ｂ）に示す如く、本実施形態の半導体装置の製造過程では、実施の形態５の場合と同様の手順でゲート電極３〜５、シリコン窒化膜２４、およびシリコン酸化膜２５等が形成される（図６（Ａ）および図６（Ｂ）参照）。
【０１４０】
シリコン窒化膜２５の上部にはレジスト膜７０が形成される。レジスト膜７０をマスクとしてエッチングが行われることにより、セルフアラインの手法でコンタクトホール７１ａ，７１ｂが形成される（図１６（Ｃ））。図１６（Ｃ）において、右側に示されるコンタクトホール７１ａはキャパシタ側のパッドを格納するためのホールであり、一方、図中左側に示されるコンタクトホール７１ｂはビット線側のパッドを格納するためのホールである。
【０１４１】
コンタクトホール７１ａ，７１ｂの内部が充填されるように、シリコン基板０の全面に、不純物を含有するシリコン膜７２が堆積される（図１６（Ｄ））。
【０１４２】
ＲＩＥなどによりシリコン膜７２の全面がエッチバックされることにより、コンタクトホール７１ａ，７１ｂの内部に、ドープトシリコンで構成されたパッド７２ａ、７２ｂが形成される（図１６（Ｅ））。
【０１４３】
シリコン酸化膜２５の表面とパッド７２ａ，７２ｂの表面とが平滑な同一面となるようにＣＭＰによる研磨が行われる。その結果、一端面がソースドレイン領域６と導通し、かつ、他端面がシリコン酸化膜２５の表面と同一平面を成すパッド７２ａ，７２ｂが形成される（図１６（Ｆ））。
【０１４４】
シリコン酸化膜２５およびパッド７２ａ，７２ｂの上部にシリコン酸化膜７３が堆積される。また、シリコン酸化膜７３の上部には、ビット線用のコンタクトホールを開口するためのレジスト膜７５ａが成膜される。レジスト膜７５ａをマスクとしてドライエッチングが行われることにより、パッド７２ｂに比して小さく、かつ、パッド７２ｂの中央部近傍に開口するコンタクトホール７４が形成される（図１７（Ａ））。
【０１４５】
コンタクトホール７４が開口された後、実施の形態４の場合と同様の処理（図５（Ａ）乃至図５（Ｄ）参照）が実行されることにより、２層構造の配線層（ビット線）が形成される。すなわち、シリコン酸化膜７３の上に残存するレジスト膜７３が除去された後（図１７（Ｂ））、コンタクトホール７４の内壁を覆う第１の高融点金属膜７５が成膜される（図１７（Ｃ））。所定の熱処理によりシリサイド膜７６が形成された後、第１の高融点金属膜７５が除去され（図１７（Ｄ））、第２の高融点金属７７と低抵抗金属膜７８とが順次成膜される（図１７（Ｅ））。尚、第１の高融点金属膜７５、第２の高融点金属膜７７、および低抵抗金属膜７８は、それぞれ、実施の形態４における第１の高融点金属膜１９、第２の高融点金属膜２１、および低抵抗金属膜２２に相当している。
【０１４６】
第２の高融点金属膜７７および低抵抗金属膜７８が所定形状にパターニングされることによりビット線が形成される。本実施形態の構造では、ビット線の上層にシリコン酸化膜８０が成膜される（図１７（Ｆ））。
【０１４７】
シリコン酸化膜８０が堆積された後、実施の形態５の場合と同様の処理（図７（Ａ）乃至図７（Ｃ）参照）が実行されることにより、キャパシタの第１電極８３ａが形成される。すなわち、シリコン酸化膜８０の上部にはレジスト膜８１が成膜される。レジスト膜８１をマスクとするエッチングが行われることにより、パッド７２ａに比して小さく、かつ、パッド７２ａの中央部近傍に開口するコンタクトホール８２が形成される（図１８（Ａ））。
【０１４８】
次に、コンタクトホール８３の内部が充填されるように不純物を含有するシリコン膜８３が堆積される（図１８（Ｂ））。シリコン膜８３の上部に、キャパシタの第１電極と同じ形状にパターニングされたレジスト膜８５が成膜される（図１８（Ｃ））。レジスト膜８５をマスクとしてシリコン膜８３がエッチングされることによりキャパシタの第１電極８３ａが形成される。第１電極８３ａの上層に、絶縁膜８６、および第２電極８７が形成されることによりメモリセルとして機能するキャパシタが形成される（図１８（Ｄ））。
【０１４９】
上述の如く、本実施形態の半導体装置では、ＣＯＢ構造が採用されている。このため、ビット線用のコンタクトホール７４のアスペクト比は十分に小さく抑制されている。第１および第２の高融点金属膜７５，７７のカバレッジは、コンタクトホール７４のアスペクト比が小さいほど良好となる。このため、本実施形態の構造によれば、ビット線とパッド７２ｂとの間に良好なコンタクト特性を確保することができる。
【０１５０】
本実施形態の半導体装置において、キャパシタ側のコンタクトホール８２のアスペクト比は、ＣＯＢ構造が採用されているため、他方のコンタクトホール７４のアスペクト比に比較して大きな値である。しかし、そのコンタクトホール８２に充填されるドープトシリコンは、高融点金属に比して優れたカバレッジ特性を有している。このため、本実施形態の構造によれば、ビット線側に良好なコンタクト特性を確保し得ると共に、キャパシタ側にも優れたコンタクト特性を確保することができる。
【０１５１】
ところで、実施の形態１４の構造においては、キャパシタの第１電極８３ａが平坦な表面を有しているが、第１電極の構造はこれに限定されるものではなく、その表面に粒状結晶を成長させることとしてもよい。
【０１５２】
実施の形態１５．
次に、図１９を参照して、本発明の実施の形態１５について説明する。図１９は、本実施形態の半導体装置の構造、およびその製造方法を説明するための断面図である。本実施形態の半導体装置は、実施の形態１４の半導体装置の変形例であり、キャパシタの電極として内壁のみを利用する筒状の第１電極９２ａを備えている。
【０１５３】
本実施形態の半導体装置の製造過程では、実施の形態１４の場合と同様の手順でビット線の上層にシリコン酸化膜８０が堆積された後（図１７（Ｆ）参照）、実施の形態９の場合と類似する手順により第１電極９２ａが形成される。すなわち、シリコン酸化膜８０の上部にはレジスト膜９０が成膜される。レジスト膜９０をマスクとするエッチングが行われることにより、第１電極９２ａを格納するためのコンタクトホール９１が形成される（図１９（Ａ））。
【０１５４】
コンタクトホール９１の内部が覆われるように、不純物を含有するシリコン膜９２が成膜される。次いで、コンタクトホール９１の内部に、シリコン膜９２が覆われるようにレジスト膜９３が充填される（図１９（Ｂ））。
【０１５５】
シリコン酸化膜８０が露出するまで、レジスト膜９３をマスクとするドライエッチングが行われる。その結果、コンタクトホール９１の内部に、筒状の第１電極９２ａが形成される（図１９（Ｃ））。以後、第１電極９２ａの上部に、絶縁膜９５、および第２電極９４が形成されることによりメモリセルとして機能するキャパシタが設けられる。
【０１５６】
実施の形態１６．
次に、図２０を参照して、本発明の実施の形態１６について説明する。図２０は、本実施形態の半導体装置の構造、およびその製造方法を説明するための断面図である。本実施形態の半導体装置は、実施の形態１５の半導体装置の変形例であり、内壁のみを利用する筒状の第１電極の表面に粒状結晶１０１を備えている。
【０１５７】
本実施形態の半導体装置の製造過程では、実施の形態１５の場合と同様の手順でコンタクトホール９１が形成される（図１９（Ａ）参照）。次に、コンタクトホール９１の内部が覆われるように、不純物を含むシリコン膜１００がシリコン酸化膜８０の上部に堆積され、その表面に粒状結晶１０１が設けられる。コンタクトホール９１の内部にはレジスト膜１０２が充填される（図２０（Ａ））。
【０１５８】
レジスト膜１０２をマスクとするエッチングが行われることにより、内壁の表面に粒状結晶１０１を備える筒状の第１電極１００ａが形成される。以後、第１電極１００ａの上部に、絶縁膜９５、および第２電極９４が形成されることによりメモリセルとして機能するキャパシタが設けられる（図２０（Ｂ））。上記の構造によれば、実施の形態１５の場合に比して第１電極の表面積が増大するため、キャパシタの容量を増大させることができる。
【０１５９】
実施の形態１７．
次に、図２１を参照して、本発明の実施の形態１７について説明する。図２１は、本実施形態の半導体装置の構造を説明するための断面図である。本実施形態の半導体装置は、実施の形態１４の半導体装置の変形例であり、高融点金属膜１０３と導電膜１０４とで構成された第１電極、ＢＳＴやＰＺＴなどで構成された高誘電体膜１０５、および高誘電体膜１０５の上層に形成される第２電極を備えている。
【０１６０】
本実施形態の半導体装置は、実施の形態１４の場合と同様の手順でビット線上にシリコン酸化膜８０を堆積させた後、実施の形態１１の場合と同様の手順（図１３参照）でキャパシタを形成することで実現できる。本実施形態の構造によれば、キャパシタの絶縁膜を高誘電体膜１０５とすることができるため、大きなキャパシタ容量を確保することができる。
【０１６１】
実施の形態１８．
次に、図２２を参照して、本発明の実施の形態１８について説明する。図２２は、本実施形態の半導体装置の構造を説明するための断面図である。本実施形態の半導体装置は、実施の形態１７の半導体装置の変形例であり、内壁のみを利用する筒状の第１電極１１１、第１電極１１１を覆う高誘電体膜１１２、および高誘電体膜１１２の上層に形成される第２電極１１３を備えている。本実施形態において、第１電極１１１は高融点金属で構成されている。また、第１電極１１１とパッド７２ａとの境界近傍にはシリサイド膜１１０が形成されている。
【０１６２】
本実施形態の半導体装置は、実施の形態１４の場合と同様の手順でビット線上にシリコン酸化膜８０を堆積させた後、実施の形態１３の場合と同様の手順（図１５参照）でキャパシタを形成することで実現できる。本実施形態の構造によれば、キャパシタの絶縁膜を高誘電体膜１１２とすることができるため、大きなキャパシタ容量を確保することができる。
【０１６３】
実施の形態１９．
次に、図２３乃至２５を参照して本発明の実施の形態１９について説明する。図２３は本実施形態の半導体装置の平面図を示す。図２４は、図２３に示すB-B’直線に沿って得られる断面と、図２３に示すA-A’直線に沿って得られる断面とを、便宜上同一平面に表した断面図を示す。尚、図２４は、その左半分がB-B’断面を、また、その右半分がA-A’断面を表している。図２５は、一般的に用いられているビット線の構造を表す平面図である。
【０１６４】
図２３に示す如く、シリコン基板０上には、平行に延在する複数のゲート電極３〜５が設けられていると共に、ゲート電極３〜５と直交する方向に延在する複数のビット線１２５が設けられている。ビット線１２５と重なる所定の位置には、ビット線１２５用のコンタクトホール７４およびパッド７２ｂが形成されている。
【０１６５】
図２４に示す如く、コンタクトホール７４の内部には、バリア層として機能する高融点金属膜１２６が形成されている。ビット線１２５は、コンタクトホール７４を通ってパッド７２ｂと導通していると共に、パッド７２ｂを介してソースドレイン領域６に導通している。
【０１６６】
図２３に示す如く、シリコン基板０上にはビット線１２５と干渉しない位置に、キャパシタ用のコンタクトホール８２およびパッド７２ａが設けられている。キャパシタの第１電極８５は、コンタクトホール８２やパッド７２ａと重なる位置に配置される。
【０１６７】
図２４に示す如く、コンタクトホール８２は、パッド７２ａの中央近傍に開口している。また、パッド７２ａはソースドレイン領域６と導通している。従って、キャパシタの第１電極８５は、コンタクトホール８２およびパッド７２ａを介して、ビット線１２５と干渉することなくソースドレイン領域６と導通することができる。
【０１６８】
図２５に示す如く、一般的なビット線構造には、パッド１２１、ビット線コンタクト１２２、ビット線１２０、およびビット線コンタクトカバー１２０ａが含まれている。ビット線コンタクト１２２は、コンタクトホールを貫通してパッド１２１とビット線１２０とを導通させる部材であり、ビット線１２０に比して大きな幅を有している。ビット線コンタクトカバー１２０ａは、ビット線１２０と一体を成す部材であり、ビット線コンタクト１２２の全面を覆うことができるようにビット線１２０に比して大きな幅を有している。
【０１６９】
図２５に示す一般的なビット線構造では、ビット線コンタクト１２２がビット線コンタクトカバー１２０ａに覆われているため、ビット線１２０およびビット線コンタクトカバー１０２ａを成形するためのエッチングの際に、ビット線コンタクト１２２とコンタクトホールとの境界付近がエッチャーに晒されることはない。このため、ビット線コンタクト１２２のカバレッジが不十分である場合でも、上記のエッチャーの影響からパッド１２１を確実に保護することができる。
【０１７０】
しかしながら、ビット線１２０にビット線コンタクトカバー１２０ａを加えたパターンは、ライン／スペースのパターン、すなわち、線と空間とが単純に繰り返されるパターンではない。写真製版による転写精度は、転写すべきパターンがライン／スペースのパターンである場合に比べて、そのパターンがライン／スペースのパターンでない場合に悪化する。このため、ビット線１２０にビット線コンタクトカバー１２０ａを加えたパターンが転写される場合は、ビット線１２０の直線部分にも、必然的にある程度の転写誤差が重畳する。このような転写誤差は、ビット線の微細化が要求される場合に問題となる。
【０１７１】
図２３および図２４に示す如く、本実施形態の半導体装置では、ビット線１２５が単純な直線パターンのみで構成されている。つまり、本実施形態の半導体装置においては、ビット線１２５のパターンが単純なライン／スペースのパターンを形成している。このため、ビット線１２５は、例えば超解像等の転写技術を利用することにより、０．２μｍ以下のライン／スペースに対処することができる。
【０１７２】
また、ビット線１２５が上記の如く微細加工に対応できることから、本実施形態において、ビット線１２５の幅は、コンタクトホール７４の幅に比して十分に小さく設定されている。この結果、ビット線１２５とキャパシタ用のコンタクトホール８２との間に、大きな寸法マージンが確保されている。
【０１７３】
ビット線１２５の幅がコンタクトホール７４の幅に比して小さい構造では、ビット線１２５を成形するためのエッチングの際に、コンタクトホール７４に格納されているビット線コンタクトにエッチングの効果が及ぶ。本実施形態の構造においては、コンタクトホール７４のアスペクト比が小さいことや、パッド７２ｂ上の特に平坦な部分が接続部分とされること等に起因して、高融点金属膜１２６が極めて良好なカバレッジを示す。このため、本実施形態の構造によれば、コンタクトホール７４の内部がエッチャーに晒されても、パッド７２ｂに損傷が生ずることはない。
【０１７４】
実施の形態２０．
次に、図２６および図２７を参照して、本発明の実施の形態２０について説明する。図２６および図２７は、本実施形態の半導体装置の構造、およびその製造方法を説明するための断面図である。本実施形態の半導体装置は、実施の形態１４の半導体装置の変形例であり、キャパシタの電極として内壁のみを利用する筒状の第１電極１３４ａを備えていると共に、第１電極１３４ａの底面を取り囲む位置にシリコン窒化膜１３１を備えている。
【０１７５】
本実施形態の半導体装置の製造過程では、実施の形態１４の場合と同様の手順でキャパシタ用のコンタクトホール８２が形成される（図１８（Ａ）参照）。次に、コンタクトホール８２の内部が充填されるように、不純物を含むシリコン膜１３０が堆積される（図２６（Ａ））。
【０１７６】
ＣＭＰやＲＩＥによるエッチバックにより、シリコン酸化膜８０が露出するまでシリコン膜１３０が除去される。その結果、コンタクトホール８２の内部に、一端面がパッド７２ａに接触し、他端面がシリコン酸化膜８２の表面と同一面を成すプラグ１３０ａが形成される。シリコン酸化膜８０およびプラグ１３０ａの上層に、シリコン窒化膜１３１、およびシリコン酸化膜１３２が順次堆積される（図２６（Ｂ））。
【０１７７】
シリコン酸化膜１３２の上部にレジスト膜１３３が成膜される。レジスト１３３をマスクとして、キャパシタの第１電極を格納する開口部１３９を形成するためのエッチングが行われる。上記のエッチングは、シリコン酸化物に対して高い選択比を示す条件で行われる。従って、そのエッチングの進行は、シリコン窒化膜１３１によって停止される（図２６（Ｃ））。
【０１７８】
シリコン窒化物の除去に適した条件でエッチングが行われることにより、開口部１３９に露出したシリコン膜１３１が除去される。上記の手順によれば、シリコン酸化膜８０のエッチング量を十分に小さく抑制しつつ、プラグ１３０ａの上端面を露出させることができる。この場合、ビット線の露出を防止するためにシリコン酸化膜８０に付与すべきマージンが十分に小さく抑制できるため、プラグ１３０ａを格納するコンタクトホール８２のアスペクト比を小さくすることができる。
【０１７９】
露出したプラグ１３０ａの上端面と共に開口部１３９の内壁が覆われるように、不純物を含有する多結晶または非結晶のシリコン膜１３４が堆積される。次いで、開口部１３９の内部に、シリコン膜１３４が覆われるようにレジスト膜１３５が成膜される（図２６（Ｄ））。
【０１８０】
シリコン酸化膜１３２が露出するまで、レジスト膜１３５をマスクとするドライエッチングが行われる。その結果、開口部１３９の内部に、筒状の第１電極１３４ａが形成される。以後、第１電極１３４ａの上部に、絶縁膜１３６、および第２電極１３７が形成されることによりメモリセルとして機能するキャパシタが設けられる。（図２７）
【０１８１】
本実施形態の構造によれば、ソースドレイン領域６の上層に、３つのドープトシリコン部材（パッド７２ａ，プラグ１３０ａおよび第１電極１３４ａ）からなる配線電極構造を形成することができる。このような配線電極構造の特性は、それぞれのドープトシリコン部材の不純物濃度を制御することで自由に変更することができる。このため、本実施形態の構造によれば、デバイスに要求される所得性に応じて、上記の配線電極構造の特性を最適化することができる。
【０１８２】
また、本実施形態の構造によれば、上記の如く、キャパシタ側のコンタクトホール８２のアスペクト比を抑制することができる。このため、本実施形態の構造は、デバイスの製造プロセスの容易化を図り、また、デバイスの歩留まりや信頼性の向上を図るうえで有利である。
【０１８３】
実施の形態２１．
次に、図２８を参照して、本発明の実施の形態２１について説明する。図２８は、本実施形態の半導体装置の構造を説明するための断面図である。本実施形態の半導体装置は、実施の形態２０の半導体装置の変形例であり、内壁のみを利用する筒状の第１電極１３４ａの表面に粒状結晶１４０を備えている。
【０１８４】
粒状結晶１４０は、第１電極１３４ａに含まれるリン濃度が低いほど成長し易いという特性を有している。本実施形態の半導体装置においては、第１電極１３４ａ、プラグ１３０ａおよびパッド７２ａの不純物濃度が自由に調整できるため、デバイスの要求特性を損なわずに第１電極１３４ａのリン濃度を下げることもできる。このため、本実施形態の構造によれば、第１電極１３４ａの表面積を十分に大きく確保して、大きなキャパシタ容量を得ることができる。
【０１８５】
実施の形態２２．
次に、図２９を参照して、本発明の実施の形態２２について説明する。図２９は、本実施形態の半導体装置の構造を説明するための断面図である。本実施形態の半導体装置は、実施の形態２０の半導体装置の変形例であり、内壁のみを利用する筒状の第１電極１５０を備えている。
【０１８６】
本実施形態の半導体装置の製造過程では、実施の形態２０の場合と同様の手順で、シリコン窒化膜１３１が露出するまで開口部１３９のエッチングがおこなわれる（図２６（Ｃ）参照）。その結果、図２９（Ａ）中に破線で示す大きさの開口部１３９が形成される。
【０１８７】
シリコン酸化膜１３２の上に残存しているレジスト膜が除去された後、開口部１３９の開口径を拡大するためにＨＦ処理が行われる。その結果、図２９（Ｂ）に示す大きさの開口部１３９が形成される。ＨＦ処理の際に、シリコン酸化膜８０およびプラグ１３０ａはシリコン窒化膜１３１によって保護されている。このため、上記の処理によれば、ビット線の露出を確実に防止しつつ、開口部１３９の径を拡大することができる。
【０１８８】
以後、実施の形態２０の場合に類似した処理が実行されることにより、開口部１３９の中に第１電極１５０および粒状結晶１５１が形成される（図２９（Ｃ））。次いで、それらの上層に第２電極１５２等が形成されることにより、メモリセルとして機能するキャパシタが製造される（図２９（Ｄ））。
【０１８９】
本実施形態の構造によれば、開口部１３９がＨＦ処理により拡大されているため、第１電極１５１に大きな表面積が確保されている。このため、本実施形態の構造によれば、実施の形態２０または２１の場合に比して、更に大きなキャパシタ容量を確保することができる。
【０１９０】
実施の形態２３．
次に、図３０を参照して、本発明の実施の形態２３について説明する。図３０は、本実施形態の半導体装置の構造、およびその製造方法を説明するための断面図である。本実施形態の半導体装置は、実施の形態２０の半導体装置の変形例であり、ビット線およびシリコン酸化膜７３の上層にシリコン窒化膜１５３を備えている。
【０１９１】
本実施形態の半導体装置の製造過程では、実施の形態１４の場合と同様の手順で、第２の高融点金属膜７７と低抵抗金属膜７８とを含む２層構造のビット線が形成される（図１７（Ｆ）参照）。本実施形態においては、ビット線が形成された後に、ビット線およびシリコン酸化膜７３の全面が覆われるように、シリコン窒化膜１５３が堆積され、その上層にシリコン酸化膜１５４が積層される（図３０（Ａ））。
【０１９２】
シリコン酸化膜１５４の上部にレジスト膜１５５が成膜される。レジスト１５５をマスクとして、シリコン酸化物に対して高い選択比を示す条件でエッチングが行われる。上記のエッチングの進行は、シリコン窒化膜１５３によって停止される。その結果、シリコン窒化膜１５３の上部に開口部１５６が形成される（図３０（Ｂ））。
【０１９３】
シリコン酸化膜１５４のエッチングが、シリコン窒化膜１５３を介在する状況下で行われるため、そのエッチングの際にビット線に酸素が混入することがない。このため、上記の処理によれば、シリコン酸化膜１５４のエッチング過程におけるビット線の酸化を確実に防止することができる。
【０１９４】
シリコン酸化膜１５４のエッチングが終了した後、異物除去のために、硫酸や硝酸等の酸性溶液、或いはそれらにＨ２Ｏ２を混ぜた混合液、または、その混合液に更にアンモニアを加えた混合液などを用いた洗浄が行われる。本実施形態においては、その洗浄もシリコン窒化膜１５４がビット線上に介在する状況下で行われる。このため、洗浄液中へのビット線の溶出を確実に防止することができる。
【０１９５】
開口部１５６の底部に残存するシリコン窒化膜１５３が除去された後、シリコン酸化膜７３のエッチングが行われる。その結果、パッド７２ａに開口するコンタクトホール１６０が形成される（図３０（Ｃ））。
以後、実施の形態２０の場合と同様の手順で、コンタクトホール１６０の内部にプラグが形成され、実施の形態２２と同様の手順でキャパシタの構造が形成される（図３０（Ｄ））。
【０１９６】
本実施形態の半導体装置において、シリコン窒化膜１５３の底面からパッド７２ｃまでの距離、すなわち、シリコン酸化膜７３の当初の膜厚は、極めて高精度に制御されている。このため、上記の製造過程において、開口部１５６を延長してコンタクトホール１６０を形成するエッチングの際には、パッド７２ｃに対するオーバーエッチ量を高精度に制御することができる。このため、本実施形態の構造によれば、パッド７２ｃとプラグ１３０ａとの間に良好なコンタクト特性を確保することができる。
【０１９７】
実施の形態２４．
次に、図３１および図３２を参照して、本発明の実施の形態２４について説明する。図３１は、本実施形態の半導体装置が備えるキャパシタ側のパッド７２ａの近傍を表す平面図を示す。また、図３２は、本実施形態の半導体装置の構造、およびその製造方法を説明するための断面図である。尚、図３２（Ａ）および図３２（Ｂ）において、図中右側半分は、図３１に示すC-C’直線に沿って得られる断面構造が示されている。
【０１９８】
本実施形態の半導体装置は、実施の形態２３の半導体装置の変形例である。図３１に示す如く、本実施形態の半導体装置は、キャパシタ側のパッド７２ａと重なる位置にプラグ１６６を備えている。プラグ１６６は、実施の形態２３のプラグ１３０ａに比して、ビット線（低抵抗金属膜７８）の長手方向に拡大されている。プラグ１６６をこのような形状とすると、写真製版や加工に伴う誤差に対するマージンを大きく確保することができる。このため、本実施形態の半導体装置によれば良好な生産性を実現することができる。
【０１９９】
図３２は、プラグ１６６を格納するコンタクトホール１６２が、パッド７２ａから外れた位置に開口された状態を示す。プラグ１６６が上記の如くビット線の長手方向に拡大されていると、図３２に示すようにコンタクトホール１６２がパッド７２ａから外れる事態が生じ易い。
【０２００】
しかし、コンタクトホール１６２を開口するためのエッチングは、実施の形態２３の場合と同様にシリコン窒化膜１５３によって一旦停止される。このため、コンタクトホール１６２の開口に伴うオーバーエッチ量は、本実施形態においても高精度に制御することが可能である。従って、本実施形態の構造によれば、コンタクトホール１６２とパッド７２ａとの位置関係に関わらず、ゲート電極の露出を確実に防止することができる。
【０２０１】
実施の形態２５．
次に、図３３を参照して、本発明の実施の形態２５について説明する。図３３は、本実施形態の半導体装置の構造、およびその製造方法を説明するための断面図である。本実施形態の半導体装置は、実施の形態２３の半導体装置の変形例であり、キャパシタ側のプラグ１３０ａの周囲にシリコン窒化膜で構成された側壁１８２を備えている。
【０２０２】
本実施形態の半導体装置の製造過程では、実施の形態２３の場合と同様の手順でキャパシタ側のコンタクトホール１６０が形成される（図３３（Ａ））。コンタクトホール１６０の内部にプラグ１３０ａが形成される前には、例えばパッド７２ａの表面を清浄とするために、アルカリ溶液などでウェハが洗浄されることがある。
【０２０３】
このような洗浄が行われると、コンタクトホール１６０の内壁が浸食され、その径が徐々に拡大されることがある。本実施形態の構造において、ビット線（低抵抗金属膜７８）の上層にはシリコン窒化膜１５３が形成されている。このため、上記の洗浄の影響が、上層側からビット線に及ぶことはない。しかしながら、ビット線（高融点金属膜７７）の下層はシリコン酸化膜７３である。このため、上記の洗浄の影響は、下層側からビット線におよぶ可能性がある。
【０２０４】
本実施形態においては、コンタクトホール１６０が開口された後、その内部およびシリコン酸化膜１５４の表面が覆われるようにシリコン窒化膜１８０が堆積される（図３３（Ｂ））。
【０２０５】
シリコン酸化膜１５４の表面に堆積されたシリコン窒化膜１８０は、エッチングによって除去される。その結果、シリコン窒化膜によって、コンタクトホール１６０の内壁を覆う側壁１８２が形成される（図３３（Ｃ））。以後、実施の形態２３の場合と同様の手順で、キャパシタが形成される（図３３（Ｄ））。
【０２０６】
本実施形態において、上述した洗浄は、側壁１８２が形成された後に実行される。この場合、洗浄の影響が側壁１８２により遮断されるため、ビット線に損傷が生ずることがない。従って、本実施形態の構造によれば、半導体装置に対して、常に安定した特性を付与することができる。
【０２０７】
実施の形態２６．
次に、図３４を参照して、本発明の実施の形態２６について説明する。図３４は、本実施形態の半導体装置の構造、およびその製造方法を説明するための断面図である。本実施形態の半導体装置は、実施の形態２３の半導体装置の変形例である。
【０２０８】
本実施形態の半導体装置の製造過程では、実施の形態２３の場合と同様の手順でコンタクトホール１６０の内部にプラグ１３０ａが形成された後、シリコン酸化膜１５４が、所定厚だけエッチングされる（図３４（Ａ））。その結果、シリコン酸化膜１５４の表面から、プラグ１３０ａが所定長だけ突出する状態が形成される。
【０２０９】
以後、実施の形態２３の場合と同様の手順で、シリコン窒化膜１９０が形成され（図３４（Ｂ））、キャパシタが形成される（図３４（Ｃ））。本実施形態の構造によれば、プラグ１３０ａがシリコン酸化膜１５４の表面から突出しているため、プラグ１３０ａと第１電極１５０との接触面積を大きく確保することができる。このため、本実施形態の構造によれば、プラグ１３０ａと第１電極１５０との接触抵抗小さくすることができる。
【０２１０】
実施の形態２７．
次に、図３５を参照して、本発明の実施の形態２７について説明する。図３５は、本実施形態の半導体装置の構造を説明するための断面図である。本実施形態の半導体装置は、実施の形態２５と実施の形態２６との組み合わせである。本実施形態の構造によれば、上述した２つの実施の形態の効果を合わせて享受することができる。
【０２１１】
実施の形態２８．
次に、図３６を参照して、本発明の実施の形態２８について説明する。図３６は、本実施形態の半導体装置の構造を説明するための断面図である。本実施形態の半導体装置は、実施の形態２３の変形例であり、高融点金属で構成された第１電極２００と、その上層に形成される高誘電体膜２０１、および第２電極２０２を備えている。また、本実施形態において、第１電極２００とプラグ１３０ａとの境界付近にはシリサイド膜２０３ａが形成されている。
【０２１２】
本実施形態の半導体装置において、高誘電体膜２０１の下地となる第１電極とシリコン酸化膜１３２とは、それらの境界が平滑面となるように構成されている。このため、本実施形態の構造によれば、キャパシタの絶縁膜が通常の誘電体で構成されている場合に比して、大きなキャパシタ容量を確保することができる。
【０２１３】
実施の形態２９．
次に、図３７を参照して、本発明の実施の形態２９について説明する。図３７は、本実施形態の半導体装置の構造、およびその製造方法を説明するための断面図である。本実施形態の半導体装置は、実施の形態２３の変形例であり、ビット線（低抵抗金属膜７８）の側面を、その上面に比して厚い膜厚で覆うシリコン窒化膜を備えている。
【０２１４】
本実施形態の半導体装置の製造過程では、実施の形態２３の場合と同様の手順でビット線が形成された後、ビット線およびシリコン酸化膜７３が覆われるようにシリコン窒化膜２０３が堆積される（図３７（Ａ））。
【０２１５】
シリコン窒化膜２０３は、ビット線（低抵抗金属膜７８）の側面を覆う部分を除いてエッチングにより除去される。次に、ビット線、シリコン酸化膜７３、および残存するシリコン窒化膜２０３が覆われるように、再びシリコン窒化膜２０６が堆積される（図３７（Ｂ））。以後、実施の形態２３の場合と同様の手順で、キャパシタが形成される（図３７（Ｄ））。
【０２１６】
キャパシタ側のコンタクトホール１６０を形成した後に行われる洗浄の影響からビット線を保護するためには、ビット線の側面を覆うシリコン窒化膜が大きな膜厚を有していることが望ましい。しかしながら、ビット線およびシリコン酸化膜７３を覆うシリコン窒化膜がその全ての領域で大きな膜厚を有していると、コンタクトホール１６０を開口するためのエッチング時間が長期化する等の不都合が生ずる。このため、ビット線の上面およびシリコン酸化膜７３の表面を覆うシリコン窒化膜には、不必要に大きな膜厚を与えるべきではない。
【０２１７】
上述の如く、本実施形態の半導体装置は、ビット線の側面を覆う部分においてのみ、シリコン窒化膜が大きな膜厚を有している。このため、本実施形態の構造によれば、何ら不都合を生ずることなく、ビット線に対する保護を強めることができる。
【０２１８】
実施の形態３０．
次に、図３８を参照して、本発明の実施の形態３０について説明する。図３８は、本実施形態の半導体装置の構造、およびその製造方法を説明するための断面図である。本実施形態の半導体装置は、実施の形態２３の変形例である。
【０２１９】
本実施形態の半導体装置の製造過程では、実施の形態２３の場合と同様の手順でビット線が形成された後、ビット線の上部にレジスト膜２１０が形成される。次いで、レジスト膜２１０をマスクとしてシリコン酸化膜７３が所定厚だめエッチングされることにより、ビット線が所定長だけシリコン酸化膜７３の表面から突出する状態が形成される（図３８（Ａ））。
【０２２０】
以後、実施の形態２３の場合と同様の手順で、シリコン窒化膜１９０が形成され（図３８（Ｂ））、キャパシタが形成される（図３８（Ｃ））。本実施形態の構造によれば、ビット線がシリコン酸化膜７３の表面から突出しているため、シリコン窒化膜１９０によって、ビット線を、その下地となる部分（シリコン酸化膜７３の部分）を含めて保護することができる。この場合、シリコン窒化膜１９０によって、実施の形態２９（図３７参照）の場合と同程度にビット線を保護することができる。
【０２２１】
実施の形態３１．
次に、図３９を参照して、本発明の実施の形態３１について説明する。図３９は、本実施形態の半導体装置の構造を説明するための断面図である。本実施形態の半導体装置は、実施の形態２５（図３３参照）と実施の形態３０との組み合わせである。本実施形態の構造によれば、上述した２つの実施の形態の効果を合わせて享受することができる。
【０２２２】
【発明の効果】
この発明は以上説明したように構成されているので、以下に示すような効果を奏する。
本発明の第１の態様によれば、第１の回路要素の上層に形成されるパッドと第１層間膜とが平坦な平面を形成している。このため、その上層に精度良く第２層間膜とプラグとを形成することができる。また、上記の構造によれば、プラグのアスペクト比が抑制できるため、プラグの微細化が可能となる。また、本発明においては、パッドをプラグに比して大きくしているため、パッドの形成が容易であると共に、パッドの表面のうち、特に平坦性に優れた部分をプラグとの接触部とすることができる。このため、本発明によれば、第１の回路要素と第２の回路要素との間に良好なコンタクト特性を付与することができる。
【０２２３】
本発明の第２の態様によれば、プラグが高融点金属膜と低抵抗金属膜とで構成されるため、配線抵抗を十分に小さくすることができる。また、本発明によれば、プラグのアスペクト比が小さく、かつ、平坦性の良いパッドの中央部がプラグとの接触部とされるため、高融点金属膜が良好なカバレッジを示す。このため、本発明によれば、パッドと低抵抗金属膜との反応を確実に抑制して安定した特性を維持することができる。
【０２２４】
本発明の第３の態様によれば、第１の高融点金属膜を用いてシリサイド膜を形成すると共に、第２の高融点金属膜によりバリア層を構成することができる。また、本発明において、第１の高融点金属膜および第２の高融点金属膜には、それぞれが果たすべき役割に適した金属膜が用いられる。このため、本発明によれば、プラグ内に占める低抵抗金属膜の割合を大きく確保しつつ、高融点金属膜の効果を十分に享受することができる。
【０２２５】
本発明の第４の態様によれば、キャパシタの第１電極と、トランジスタのソースドレイン領域との間に、請求項１記載の配線構造を形成することができる。このため、本発明によれば、特性の安定したメモリデバイスを実現することができる。
【０２２６】
本発明の第５の態様によれば、筒状の第１電極を備えるキャパシタを形成することができる。従って、本発明によれば、メモリセルとして機能するキャパシタが、大きなキャパシタ容量を有するメモリデバイスを実現することができる。
【０２２７】
本発明の第６の態様によれば、粗面処理が施されることにより表面積の増大された第１電極を形成することができる。従って、本発明によれば、メモリセルとして機能するキャパシタが、大きなキャパシタ容量を有するメモリデバイスを実現することができる。
【０２２８】
本発明の第７の態様によれば、絶縁膜として高誘電体膜を備えるキャパシタを形成することができる。絶縁膜が高誘電体膜で形成されている場合、通常の誘電体膜が用いられる場合に比して大きなキャパシタ容量が確保できる。このため、本発明によれば、大きなキャパシタ容量を有するメモリデバイスを実現することができる。
【０２２９】
本発明の第８の態様によれば、筒状の第１電極と、高誘電体膜の絶縁膜とを組み合わせてキャパシタを形成することができる。このため、本発明によれば、大きなキャパシタ容量を有するメモリデバイスを実現することができる。
【０２３０】
本発明の第９の態様によれば、キャパシタの第１電極とトランジスタのソースドレイン領域との間に請求項１記載の配線構造を有し、かつ、ビット線とトランジスタのソースドレイン領域との間に請求項４記載の配線構造を有するＣＯＢ構造のメモリデバイスを実現することができる。この場合、ビット線またはキャパシタに通じる配線部分に、容易に安定した特性が付与できる。従って、本発明によれば、安定した特性を有し、高い歩留まりで製造することのできるメモリデバイスを実現することができる。
【０２３１】
本発明の第１０の態様によれば、ビット線の配線パターンが単純なライン／スペースのパターンであるため、ビット線を高精度に微細加工することができる。また、本発明においては、ビット線をソースドレイン領域に導通させるプラグがコンタクトホール内で良好なカバレッジを示すため、ビット線がプラグ幅より狭くても、確実にパッドをエッチャー等から保護することができる。
【０２３２】
本発明の第１１の態様によれば、キャパシタの配線構造に必要なキャパシタ側パッド、キャパシタ側プラグ、および第１電極に対して、それぞれ任意の濃度で不純物を含有させることができる。このため、デバイスに対する要求に応じてキャパシタ特性を最適化することができる。また、本発明においては、第１電極を収納する開口部のエッチングの際にシリコン窒化膜をストッパ膜として機能させることができるため、第３層間膜の膜厚を抑制することができる。このため、キャパシタ側プラグのアスペクト比を抑制して、製造プロセスの容易性、および製品特性の安定性を高めることができる。
【０２３３】
本発明の第１２の態様によれば、タングステンを含むビット線を、シリコン窒化膜で保護することができる。このため、本発明によれば、デバイスの製造過程でビット線に損傷が生ずるのを有効に防止することができる。また、本発明においては、キャパシタ側プラグのコンタクトホールを開口する際に、シリコン窒化膜をストッパ膜として機能させることができるため、第３層間膜の膜厚を抑制することができると共に、キャパシタ側パッドに対するオーバーエッチ量を高精度に制御することができる。このため、本発明によれば、安定した特性を有し、かつ、高い歩留まりで製造することのできる半導体装置を実現することができる。
【０２３４】
本発明の第１３の態様によれば、ビット線の間に位置するキャパシタ側のコンタクトホールの側面を、シリコン窒化膜の側壁で覆うことができる。このため、本発明によれば、デバイスの製造過程で、ビット線がコンタクトホール側から浸食されるのを確実に防止することができる。従って、本発明によれば、半導体装置の信頼性を高め、また、その歩留まりを高めることができる。
【０２３５】
本発明の第１４の態様によれば、プラグの端面が第２層間膜から突出しているため、プラグと第１電極との接触面積を増大させることができる。このため、本発明によれば、プラグと第１電極との間のコンタクト抵抗を低減させることができる。
【０２３６】
本発明の第１５の態様によれば、シリコン窒化膜の膜厚を、コンタクトホールを開口する必要がある部分において小さく、かつ、ビット線の側面において大きくすることができる。このため、本発明によれば、製造上の不都合を伴うことなく、ビット線に対する保護を強化することができる。
【０２３７】
本発明の第１６の態様によれば、シリコン窒化膜によって、ビット線の下地部分までを保護することができる。このため、本発明によればビット線に対する保護を強化することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体装置の構造、およびその製造方法を説明するための図（その１）である。
【図２】 本発明の実施の形態１の半導体装置の構造、およびその製造方法を説明するための図（その２）である。
【図３】 本発明の実施の形態２の半導体装置の製造方法の主要部分を説明するための図である。
【図４】 本発明の実施の形態３の半導体装置の製造方法の主要部分を説明するための図である。
【図５】 本発明の実施の形態４の半導体装置の製造方法の主要部分を説明するための図である。
【図６】 本発明の実施の形態５の半導体装置の構造、およびその製造方法を説明するための図（その１）である。
【図７】 本発明の実施の形態５の半導体装置の構造、およびその製造方法を説明するための図（その２）である。
【図８】 本発明の実施の形態６の半導体装置の構造を説明するための図である。
【図９】 本発明の実施の形態７の半導体装置の製造方法の主要部分を説明するための図である。
【図１０】 本発明の実施の形態８の半導体装置の構造を説明するための図である。
【図１１】 本発明の実施の形態９の半導体装置の製造方法の主要部分を説明するための図である。
【図１２】 本発明の実施の形態１０の半導体装置の製造方法の主要部分を説明するための図である。
【図１３】 本発明の実施の形態１１の半導体装置の製造方法の主要部分を説明するための図である。
【図１４】 本発明の実施の形態１２の半導体装置の製造方法の主要部分を説明するための図である。
【図１５】 本発明の実施の形態１３の半導体装置の製造方法の主要部分を説明するための図である。
【図１６】 本発明の実施の形態１４の半導体装置の構造、およびその製造方法を説明するための図（その１）である。
【図１７】 本発明の実施の形態１４の半導体装置の構造、およびその製造方法を説明するための図（その２）である。
【図１８】 本発明の実施の形態１４の半導体装置の構造、およびその製造方法を説明するための図（その３）である。
【図１９】 本発明の実施の形態１５の半導体装置の製造方法の主要部分を説明するための図である。
【図２０】 本発明の実施の形態１６の半導体装置の製造方法の主要部分を説明するための図である。
【図２１】 本発明の実施の形態１７の半導体装置の構造を説明するための図である。
【図２２】 本発明の実施の形態１８の半導体装置の構造を説明するための図である。
【図２３】 本発明の実施の形態１９の半導体装置の構造を説明するための平面図である。
【図２４】 本発明の実施の形態１９の半導体装置の構造を説明するための断面図である。
【図２５】 一般的なビット線構造を表す平面図である。
【図２６】 本発明の実施の形態２０の半導体装置の構造、およびその製造方法を説明するための図（その１）である。
【図２７】 本発明の実施の形態２０の半導体装置の構造、およびその製造方法を説明するための図（その２）である。
【図２８】 本発明の実施の形態２１の半導体装置の構造を説明するための図である。
【図２９】 本発明の実施の形態２２の半導体装置の製造方法の主要部分を説明するための図である。
【図３０】 本発明の実施の形態２３の半導体装置の製造方法の主要部分を説明するための図である。
【図３１】 本発明の実施の形態２４の半導体装置の主要部の構造を説明するための平面図である。
【図３２】 本発明の実施の形態２４の半導体装置の主要部の構造を説明するための断面図である。
【図３３】 本発明の実施の形態２５の半導体装置の製造方法の主要部分を説明するための図である。
【図３４】 本発明の実施の形態２６の半導体装置の製造方法の主要部分を説明するための図である。
【図３５】 本発明の実施の形態２７の半導体装置の構造を説明するための図である。
【図３６】 本発明の実施の形態２８の半導体装置の構造を説明するための図である。
【図３７】 本発明の実施の形態２９の半導体装置の製造方法の主要部分を説明するための図である。
【図３８】 本発明の実施の形態３０の半導体装置の製造方法の主要部分を説明するための図である。
【図３９】 本発明の実施の形態３１の半導体装置の構造を説明するための図である。
【図４０】 第１の従来例を説明するための図である。
【図４１】 第２の従来例を説明するための図である。
【図４２】 第３の従来例を説明するための図（その１）である。
【図４３】 第３の従来例を説明するための図（その２）である。
【符号の説明】
０ シリコン基板、 １ トレンチ分離、 ２ ゲート酸化膜、 ３ ゲートシリコン膜、 ４ シリコン酸化膜、 ５；１３１；１８０；１９０；２０３，２０３ シリコン窒化膜、 ６ ソースドレイン領域、 ８，１３；２８，３１；４４；７１ａ，７１ｂ，７４，８２；９１；１６０；１６２ コンタクトホール、 １０；２９ａ；７１ａ，７１ｂ パッド、 １４ 配線層、 １６；５０；６０；６５ 高融点金属膜、 １７；２２；７８ 低抵抗金属膜、 １９；７５ 第１の高融点金属膜、 ２０；７６；７６，１１０ シリサイド膜、 ２１；７７ 第２の高融点金属膜、 ３５；４５ａ；４７ａ；８３ａ；９２ａ；１５０ 第１電極、 ３６，４１ 粒状結晶、 ３７，４０ シリコン膜、 ５１；６１；６７ 導電膜、 ５４；６３；１０５ 高誘電体膜、 ５５；６４ 第２電極、 １２５ ビット線、 １３０ａ プラグ、 １３９ 開口部、 １８２ 側壁

Claims (23)

  1. シリコン基板表面に設けられたトランジスタのゲート電極と、前記ゲート電極を挟んで前記シリコン基板表面に設けられたソースまたはドレイン領域と、
    前記ゲート電極と交差する方向に延在する配線層が所定間隔を空けて配置される半導体装置であって、
    前記ゲート電極の上層に形成される第１の絶縁膜と、
    一端面が前記ソースまたはドレイン領域に導通し、かつ、他端面が前記第１の絶縁膜に隣接して設けられる導電性のパッドと、
    前記第１の絶縁膜および前記パッドの上層に形成される第２の絶縁膜と、
    前記第２の絶縁膜内に形成され、前記パッドの上面を露出させるコンタクトホールと、
    前記コンタクトホールを通って前記パッドと導通するように、前記第２の絶縁膜上と前記コンタクトホール内に形成される前記配線層と、を備え、
    前記パッドの他端面は、前記第１の絶縁膜の表面と平坦な平面を形成し、
    前記配線層は、前記コンタクトホールに埋め込まれたコンタクト部と前記コンタクト部から上方に突出した配線部を含み、前記ゲート電極が延在する方向の断面において、前記配線部は前記コンタクトホールの幅に比して狭い線幅を有していることを特徴とする半導体装置。
  2. 前記コンタクトホールは、前記シリコン基板表面に垂直な断面において、前記パッドに比して小さい幅を有し、前記パッドの中央部近傍に接触していることを特徴とする請求項１記載の半導体装置。
  3. 前記配線層は、高融点金属膜と、前記高融点金属膜の上層に形成される低抵抗金属膜との積層構造であり、
    前記コンタクトホールの内部においては、前記高融点金属膜が、前記パッドと接触することを特徴とする請求項１または２記載の半導体装置。
  4. 前記パッドと前記高融点金属膜との境界近傍にシリサイド膜を備えることを特徴とする請求項３記載の半導体装置。
  5. ビット線の上層にキャパシタを備えるキャパシタ・オーバー・ビットライン構造の半導体装置であって、
    シリコン基板上に形成された、ソースまたはドレイン領域とそれらに挟まれるゲート電極とを含むトランジスタと、
    前記ゲート電極の上層に形成される第１の絶縁膜と、
    一端面が前記ソースまたはドレイン領域の一方に導通し、かつ、他端面が前記第１の絶縁膜に隣接して設けられる配線側パッドと、
    一端面が前記ソースまたはドレイン領域の他方に導通し、かつ、他端面が前記第１の絶縁膜に隣接して設けられるキャパシタ側パッドと、
    前記第１の絶縁膜および前記２つのパッドの上層に形成される第２の絶縁膜と、
    前記第２の絶縁膜内に形成され、前記配線側パッドの上面を露出させるコンタクトホールと、
    前記コンタクトホールを通って前記配線側パッドと導通するように、前記第２の絶縁膜の上層と前記コンタクトホール内に形成されるビット線と、
    前記ビット線および前記第２の絶縁膜の上層に形成される第３の絶縁膜と、
    前記第３の絶縁膜の上層に形成されるキャパシタの第１電極と、
    一端面が前記キャパシタ側パッドに接触し、かつ、他端面が前記第１電極と導通するように、前記第２および第３の絶縁膜の内部に設けられるキャパシタ側プラグと、を備え、
    前記２つのパッドの他端面は、前記第１の絶縁膜の表面と平坦な平面を形成し、
    前記ビット線は、前記コンタクトホールに埋め込まれたコンタクト部と前記コンタクト部から上方に突出した配線部を含み、前記ゲート電極が延在する方向の断面において、前記配線部は前記コンタクトホールの幅に比して狭い線幅を有していることを特徴とする半導体装置。
  6. 前記ビット線は、第１の高融点金属膜と、前記第１の高融点金属膜の上層に形成される低抵抗金属膜との積層構造であり、
    前記コンタクトホールの内部においては、前記第１の高融点金属膜が、前記配線側パッドと接触することを特徴とする請求項５記載の半導体装置。
  7. 前記第１電極は、導電性の筒状部を備えることを特徴とする請求項５または６記載の半導体装置。
  8. 前記第１電極の表面に粗面処理が施されていることを特徴とする請求項７記載の半導体装置。
  9. 前記第１電極の上層に形成され、キャパシタの絶縁膜として機能する高誘電体膜と、
    前記高誘電体膜の上層に形成されるキャパシタの第２電極と、
    を備えることを特徴とする請求項７記載の半導体装置。
  10. 前記ビット線は、前記第２の絶縁膜上と、前記コンタクト上の前記配線部において均一な線幅を有していることを特徴とする請求項５乃至９の何れか１項記載の半導体装置。
  11. 前記第３の絶縁膜の上層に形成されるシリコン窒化膜と、
    前記シリコン窒化膜の上層に形成されるシリコン酸化膜と、を備え、
    前記第１電極は、前記シリコン酸化膜およびシリコン窒化膜に設けられた開口部の中に形成される筒状電極であり、
    前記第１電極、前記キャパシタ側プラグ、および前記キャパシタ側パッドは、それぞれ任意の濃度で不純物を含有するドープトシリコンで構成されていることを特徴とする請求項５乃至１０の何れか１項記載の半導体装置。
  12. 前記低抵抗金属膜は、タングステンの単層膜であり、
    前記第２の絶縁膜と前記第３の絶縁膜との間に、前記第２の絶縁膜および前記ビット線を覆うシリコン窒化膜を備えることを特徴とする請求項６乃至１１の何れか１項記載の半導体装置。
  13. 前記第２の絶縁膜および前記ビット線を覆う前記シリコン窒化膜は、前記ビット線の側面において、前記ビット線の上部および前記第２の絶縁膜の上部に比して大きな膜厚を有していることを特徴とする請求項１２記載の半導体装置。
  14. 前記第２の絶縁膜の表面は、前記ビット線と重ならない部分において、前記ビット線の底面に比して降下していることを特徴とする請求項１２記載の半導体装置。
  15. 前記キャパシタ側プラグの周囲を取り囲むように前記第２および第３の絶縁膜の内部に形成されるシリコン窒化膜の側壁を備えることを特徴とする請求項５乃至１４の何れか１項記載の半導体装置。
  16. 前記第３の絶縁膜の上層に形成されるシリコン酸化膜を備え、
    前記第１電極は、前記シリコン酸化膜に設けられた開口部の中に、前記キャパシタ側プラグと導通するように形成される筒状電極であり、
    前記キャパシタ側プラグは、前記第３の絶縁膜の表面から突出していることを特徴とする請求項５乃至１５の何れか１項記載の半導体装置。
  17. 前記コンタクト部の上面は、前記第２の絶縁膜の上面と、前記コンタクトホールの底面との間に位置していることを特徴とする請求項１乃至４の何れか１項記載の半導体装置。
  18. 前記コンタクト部の上面には、前記高融点金属膜の断面が露出していることを特徴とする請求項１７記載の半導体装置。
  19. 前記配線層は、前記第２の絶縁膜上と、前記コンタクト上の前記配線部において均一な線幅を有していることを特徴とする請求項１乃至４、１７及び１８の何れか１項記載の半導体装置。
  20. 前記コンタクトホールは、前記シリコン基板表面に垂直な断面において、前記配線側パッドに比して小さい幅を有し、かつ、前記配線側パッドの中央部近傍に接触しており、
    前記キャパシタ側プラグは、前記シリコン基板表面に垂直な断面において、前記キャパシタ側パッドに比して小さい幅を有し、かつ、前記キャパシタ側パッドの中央部近傍に接触していることを特徴とする請求項５乃至１６記載の半導体装置。
  21. 前記配線側パッドと前記第１の高融点金属膜との境界近傍にシリサイド膜を備え、
    前記シリサイド膜は、前記第１の高融点金属膜とは異なる第２の高融点金属膜と前記配線側パッドとの反応物であることを特徴とする請求項５記載の半導体装置。
  22. 前記コンタクト部の上面は、前記第２の絶縁膜の上面と、前記コンタクトホールの底面との間に位置していることを特徴とする請求項５乃至１６、２０及び２１の何れか１項記載の半導体装置。
  23. 前記コンタクト部の上面には、前記高融点金属膜の断面が露出していることを特徴とする請求項２２記載の半導体装置。
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