KR100892975B1 - 반도체 집적 회로 장치 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 91
- 238000004519 manufacturing process Methods 0.000 title claims description 67
- 239000003990 capacitor Substances 0.000 claims abstract description 94
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 89
- 229910052751 metal Inorganic materials 0.000 claims abstract description 69
- 239000002184 metal Substances 0.000 claims abstract description 69
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 68
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 68
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims abstract description 41
- 229910001936 tantalum oxide Inorganic materials 0.000 claims abstract description 39
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 33
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 33
- 239000010703 silicon Substances 0.000 claims abstract description 33
- 238000010438 heat treatment Methods 0.000 claims abstract description 32
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 26
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 26
- 239000001301 oxygen Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims description 99
- 239000000758 substrate Substances 0.000 claims description 75
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical group [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 230000001590 oxidative effect Effects 0.000 claims description 6
- 229910052707 ruthenium Inorganic materials 0.000 claims description 5
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 5
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 4
- 239000007789 gas Substances 0.000 claims description 4
- 239000011368 organic material Substances 0.000 claims 1
- 239000010408 film Substances 0.000 description 346
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 46
- 229910052814 silicon oxide Inorganic materials 0.000 description 46
- 239000010410 layer Substances 0.000 description 42
- 239000010936 titanium Substances 0.000 description 35
- 238000005229 chemical vapour deposition Methods 0.000 description 26
- 229910052581 Si3N4 Inorganic materials 0.000 description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 17
- 238000003860 storage Methods 0.000 description 17
- 230000004888 barrier function Effects 0.000 description 14
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 11
- 238000001312 dry etching Methods 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000004544 sputter deposition Methods 0.000 description 9
- 238000002425 crystallisation Methods 0.000 description 8
- 230000008025 crystallization Effects 0.000 description 8
- 238000002955 isolation Methods 0.000 description 7
- 238000005498 polishing Methods 0.000 description 7
- 239000002356 single layer Substances 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 150000002739 metals Chemical class 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- WYURNTSHIVDZCO-UHFFFAOYSA-N Tetrahydrofuran Chemical compound C1CCOC1 WYURNTSHIVDZCO-UHFFFAOYSA-N 0.000 description 4
- -1 platinum group metals Chemical class 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000005416 organic matter Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 229910000457 iridium oxide Inorganic materials 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 229910052451 lead zirconate titanate Inorganic materials 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 150000003304 ruthenium compounds Chemical class 0.000 description 2
- YLQBMQCUIZJEEH-UHFFFAOYSA-N tetrahydrofuran Natural products C=1C=COC=1 YLQBMQCUIZJEEH-UHFFFAOYSA-N 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229960002050 hydrofluoric acid Drugs 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- HWEYZGSCHQNNEH-UHFFFAOYSA-N silicon tantalum Chemical compound [Si].[Ta] HWEYZGSCHQNNEH-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-IGMARMGPSA-N silicon-28 atom Chemical compound [28Si] XUIMIQQOPSSXEZ-IGMARMGPSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- HSXKFDGTKKAEHL-UHFFFAOYSA-N tantalum(v) ethoxide Chemical compound [Ta+5].CC[O-].CC[O-].CC[O-].CC[O-].CC[O-] HSXKFDGTKKAEHL-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
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Abstract
DRAM 용량소자의 하부전극 상에 형성한 유전체막을 산소 분위기 중에서 열처리할 때 하부전극을 투과하는 산소가 하층의 실리콘 플러그 표면을 산화하여 고저항의 산화물층을 형성하는 문제를 해결하기 위하여 용량소자를 형성하게 될 홈(27)의 내벽을 따라 다결정 실리콘막(28)을 형성하며, 홈(27)의 내벽 전(全)면에서 다결정 실리콘막(28)과 하부전극(29)을 접촉시킨다. 이로써 산화탄탈막(32)의 열처리시 하부전극(29) 속으로 들어간 산소가 다결정 실리콘막(28)과 하부전극(29)과의 계면에서 소모되므로 플러그(22) 표면에 달하지 않게 된다.
DRAM, 용량소자, 유전체막, 하부전극, 실리콘 플러그, 열처리, 다결정 실리콘막, 금속 실리사이드층
Description
도 1 은 본 발명의 한 실시형태인 DRAM의 제조방법을 나타낸 반도체 기판의 주요부분 평면도이다.
도 2 는 본 발명의 한 실시형태인 DRAM의 제조방법을 나타낸 반도체 기판의 주요부분 단면도이다.
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도 37 은 본 발명의 한 실시형태인 DRAM의 제조방법을 나타낸 반도체 기판의 주요부분 단면도이다.
도 38 은 본 발명의 한 실시형태인 DRAM의 제조방법을 나타낸 반도체 기판의 주요 부분 단면도이다.
도 39 는 본 발명의 한 실시형태인 DRAM의 제조방법을 나타낸 반도체 기판의 주요 부분 단면도이다.
도 40 은 본 발명의 한 실시형태인 DRAM의 제조방법을 나타낸 반도체 기판의 주요부분 단면도이다.
도 41 은 본 발명의 한 실시형태인 DRAM의 제조방법을 나타낸 반도체 기판의 주요부분 단면도이다.
도 42 는 본 발명의 한 실시형태인 DRAM의 제조방법을 나타낸 반도체 기판의 주요부분 단면도이다.
도 43 은 본 발명의 다른 실시형태인 DRAM의 제조방법을 나타낸 반도체 기판의 주요부분 단면도이다.
도 44 는 본 발명의 다른 실시형태인 DRAM의 제조방법을 나타낸 반도체 기판의 주요부분 단면도이다.
도 45 는 본 발명의 다른 실시형태인 DRAM의 제조방법을 나타낸 반도체 기판의 주요부분 단면도이다.
도 46 은 본 발명의 다른 실시형태인 DRAM의 제조방법을 나타낸 반도체 기판의 주요부분 단면도이다.
도 47 은 본 발명의 다른 실시형태인 DRAM의 제조방법을 나타낸 반도체 기판의 주요부분 단면도이다.
도 48 은 본 발명의 다른 실시형태인 DRAM의 제조방법을 나타낸 반도체 기판 의 주요부분 단면도이다.
도 49 는 본 발명의 다른 실시형태인 DRAM의 제조방법을 나타낸 반도체 기판의 주요부분 단면도이다.
도 50 은 본 발명의 다른 실시형태인 DRAM의 제조방법을 나타낸 반도체 기판의 주요부분 단면도이다.
도 51 은 본 발명의 다른 실시형태인 DRAM의 제조방법을 나타낸 반도체 기판의 주요부분 단면도이다.
도 52 는 본 발명의 다른 실시형태인 DRAM의 제조방법을 나타낸 반도체 기판의 주요부분 단면도이다.
도 53 은 본 발명의 다른 실시형태인 DRAM의 제조방법을 나타낸 반도체 기판의 주요부분 단면도이다.
도 54 는 본 발명의 다른 실시형태인 DRAM의 제조방법을 나타낸 반도체 기판의 주요부분 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 반도체 기판 2 : 소자 분리홈
3 : p형 웰 4 : 산화실리콘막
5 : 게이트 절연막 6 : 게이트 전극
7 : 산화실리콘막 8 : n형 반도체 영역(소스, 드레인)
9 : 질화실리콘막 10 : 산화실리콘막
11, 12 : 콘택홀 13 : 플러그
14 : 산화실리콘막 15 : 스루홀
16 : 플러그 17 : 산화실리콘막
18 : 질화실리콘막 19 : 스루홀
20 : 다결정 실리콘막 21 : 사이드월 스페이서
22 : 플러그 24 : 산화실리콘막
27 : 홈 28 : 다결정 실리콘막
29a : Ru막 29 : 하부전극
30 : 절연막 31 : Ti실리사이드막
32 : 산화 탄탈막(용량 절연막) 33 : 상부전극
34, 35 : 절연막 36 : Ti막
37 : Ti실리사이드막 BL : 비트선
C : 정보축적용 용량소자 Qs : 메모리셀 선택용 MISFET
본 발명은 반도체 집적회로 장치 및 그 제조기술에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory)을 가지는 반도체 집적회로 장치에 적용하는데 유효한 기술에 관한 것이다.
DRAM의 메모리셀은 일반적으로 반도체 기판의 주면 상에 매트릭스 형상으로 배치된 복수의 워드선과 복수의 비트선과의 교점들에 배치된다. 한 개의 메모리셀 은 그것을 선택하는 한 개의 MISFET(Metal Insulator Semiconductor Field Effect Transistor)와 이 MISFET에 직렬로 연결된 한 개의 정보축적용 용량소자(캐패시터)로 구성된다.
메모리셀 선택용 MISFET는 주위가 소자분리 영역에 의하여 둘러싸인 활성 영역에 형성되며, 주로 게이트 절연막, 워드선과 일체로 구성된 게이트 전극 및 소스, 드레인을 구성하는 한 쌍의 반도체 영역으로 구성된다. 메모리셀 선택용 MISFET는 보통 한 개의 활성 영역에 두 개씩이 형성되며, 이들 두 개의 MISFET의 소스, 드레인(반도체 영역)의 한 쪽이 활성영역 중앙부에서 공유된다.
비트선은 상기 메모리셀 선택용 MISFET의 상부에 배치되며, 다결정 실리콘 등으로 이루어진 플러그가 매립된 접속구멍을 통하여 소스, 드레인(반도체 영역)의 한 쪽(두 개의 MISFET에 의하여 공유된 반도체 영역)에 전기적으로 연결된다. 또한, 정보축적용 용량소자는 비트선의 상부에 배치되며, 같은 방법으로 다결정 실리콘 등으로 이루어진 플러그가 매립된 접속구멍을 통하여 메모리셀 선택용 MISFET의 소스, 드레인(반도체 영역)의 다른 쪽에 전기적으로 연결된다.
이와 같이, 최근의 DRAM은 메모리셀의 미세화에 따른 축적 전하량의 감소를 보완하기 위한 방안으로서 정보축적용 용량소자를 비트선의 상부에 배치한 스택(stack) 캐패시터 구조를 채택하고 있다.
그러나, 메모리셀의 미세화가 더 한층 진행되게 되는 256메가비트 이후의 대용량 DRAM의 경우는 스택 캐패시터 구조를 채택한 것만으로는 축적 전하량의 감소를 보완하기가 어려운 것으로 판단되고 있다. 그래서, 정보축적용 용량소자의 용량 절연막으로서 산화탄탈(Ta2O5)과 같은 고유전체 재료의 채택이 추진되고 있다.
상기 산화탄탈과 같은 고유전체 재료는 단지 성막(成膜)만 하더라도 높은 비유전율을 얻을 수 없고, 또한 막의 누설전류도 크다. 따라서, 성막후에 750℃∼800℃의 고온 산소 분위기 중에서 열처리를 실시함으로써 막의 결정화 및 막질의 개선을 꾀할 필요가 있으나 이러한 고온 열처리는 MISFET의 특성 변동과 같은 문제를 초래한다.
그러므로, 용량 절연막을 고유전체 재료로 구성할 경우에는 그 기초가 되는 하부전극으로서 Ru(루테늄)로 대표되는 백금족 금속들을 사용하게 된다. 이는 백금족 금속 표면에 고유전체막을 퇴적한 경우에는 700℃ 이하라는 저온 열처리에 의하여 막의 결정화 및 막질의 개선을 꾀할 수 있게 되므로 제조공정 전체의 열처리량을 줄여서 MISFET의 특성 변동을 방지할 수 있기 때문이다.
한편, 하부전극 재료에 상기와 같은 백금족 금속을 사용한 경우, 이런 유의 금속들은 산소를 투과하기 쉬운 재료이므로 하부전극 표면에 고유전체막을 성막한 후 산소 분위기 중에서 열처리를 실시할 때 산소가 고유전체막 및 하부전극을 투과하여 그 하부의 실리콘 플러그까지 도달하며, 백금족 금속과 실리콘이 반응하여 양자의 계면에 금속 실리사이드로 이루어진 고저항층이 형성되어 버리는 문제가 생긴다.
그래서, 상기 문제를 극복하기 위한 방안으로서 백금족 금속으로 이루어진 하부전극과 실리콘 플러그 사이에 양자의 반응을 막기 위한 배리어층을 형성하는 것이 제안되어 있다.
일본 특허공개평 10-79481호 공보는 산화 실리콘막을 리플로, 평탄화할 때 700 ~ 800℃의 열처리로 인하여 백금족 금속과 실리콘이 상호확산되어 금속 실리사이드층이 형성되거나 더욱이 이 금속 실리사이드층이 산화되어 유전률이 작은 산화 실리콘층이 형성되는 문제를 막기 위한 배리어층으로서 Ti(티탄), W(텅스텐), Ta(탄탈), Co(코발트), Mo(몰리브덴) 등의 고융점 금속과 실리콘과 질소를 포함한 도전층(금속 실리콘나이트라이드층)을 제안하고 있다. 상기 배리어층은 기둥 모양의 결정 또는 비정질을 포함한 제1층과, 입자 모양의 결정을 포함한 제2층을 적층한 것이 바람직하다고 생각되고 있다. 또한, 상기 배리어층과 실리콘 플러그 사이에는 양자의 밀착성을 향상시킬 수 있는 Ti을 포함한 층을 형성하는 것이 바람직하다고 생각되고 있다.
일본 특허공개평 10-209394호 공보는 실리콘 플러그가 매립된 접속구멍의 상부에 하부전극을 형성할 때, 양자의 마스크 위치의 오정렬이 발생되면 하부전극의 상부에 형성되는 유전체막과 하부전극 하부의 실리콘 플러그가 접촉되므로, 그 결과 유전체막 중에 있는 산소와 실리콘이 반응하여 고저항의 산화 실시콘막이 형성되거나 유전체막 중의 산소가 부족해져 누설전류가 증대되는 문제를 지적하고 있다. 상기 문제들을 극복하기 위한 방안으로서 상기 공보에서는 유전체막과 실리콘 플러그 사이에 질화실리콘으로 이루어진 차단(遮斷)막을 설치하는 것을 제안하고 있다.
일본 특허공개평 11-307736호 공보는 강유전체 메모리에 관한 것인데, 실리 콘 플러그의 상부에 산화이리듐(IrOx)으로 이루어진 하부전극, PZT(티탄산지르콘산납) 등의 강유전체로 이루어진 유전체막 및 Pt 등의 백금속 금속으로 이루어진 상부전극으로 구성된 용량소자를 형성할 때 실리콘 플러그의 상부에 확산 배리어층으로서 탄탈시리콘나이트라이드(TaSiN)막을 형성하고, 이 확산 배리어층의 상부에 산소 저지(沮止)막으로서 Ir막을 형성한 기술을 개시하고 있다.
이와 같이, 종래기술에서는 용량소자의 하부전극과 실리콘 플러그 사이에 배리어층을 설치함으로써 하부전극 상에 형성한 고유전체 재료로 이루어진 용량 절연막을 산소 분위기에서 열처리할 때, 실리콘 플러그 표면에 고저항의 산화물층이 형성되는 것을 막고 있다.
그러나, 메모리셀의 미세화가 더 한층 진행되면서 실리콘 플러그가 매립되는 스루홀 지름이 미소하게 되면 실리콘 플러그 상에 형성되는 배리어층의 표면적 또한 미소하게 된다. 그 결과, 산소를 포함한 분위기 중에서 하부전극 상의 고유전체막을 열처리할 때 배리어층 표면에 형성되는 산화물층의 막두께가 극히 얇은 경우라도 실리콘 플러그의 표면적이 극히 작으므로 하부전극과 실리콘 플러그와의 접촉저항이 증가되며, 극단적인 경우에는 도통 불량을 유발시킬 우려가 있다.
본 발명의 목적은 용량소자의 하부전극 상에 형성한 유전체막의 열처리로 인하여 하부전극과 실리콘 플러그 사이에서 도통 불량이 발생되는 문제를 해결할 수 있는 기술을 제공하는데 있다.
본 발명의 상기 및 그 밖의 목적들과 신규한 특징들은 본 명세서의 기술 및 첨부도면으로부터 분명하게 될 것이다.
본원에 있어서 개시되는 발명들 중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
본 발명에 따른 반도체 집적회로 장치는 반도체 기판의 주면 상에 형성되고, 제1 도전층이 매립된 제1 접속구멍을 가지는 제1 절연막과, 상기 제1 절연막 상에 형성되고, 상기 제1 접속구멍의 상부에 홈을 가지는 제2 절연막과, 상기 홈의 내부에 형성된 용량소자를 구비한 DRAM에 있어서, 상기 용량소자는 상기 홈의 측벽 및 바닥부에 형성된 제2 도전층으로 이루어진 하부전극과, 상기 하부전극의 상부에 형성된 용량 절연막과, 상기 용량 절연막의 상부에 형성된 제3 도전층으로 이루어진 상부전극을 포함하여 이루어지고, 상기 홈의 측벽 및 바닥부와 상기 하부전극 사이에는 상기 제1 접속구멍 내부의 상기 제1 도전층에 전기적으로 연결된 금속 실리사이드층이 설치되어 있는 것이다.
본 발명에 따른 반도체 집적회로 장치의 제조방법은 이하의 공정을 가진다.
(a) 반도체 기판의 주면 상에 형성한 제1 절연막에 제1 접속구멍을 형성하고, 상기 제1 접속구멍의 내부에 제1 도전층을 매립하는 공정,
(b) 상기 제1 절연막의 상부에 제2 절연막을 형성하고, 상기 제1 접속구멍 상부의 상기 제2 절연막에 홈을 형성하는 공정,
(c) 상기 홈의 측벽 및 바닥부에 상기 제1 접속구멍 내부의 상기 제1 도전층에 전기적으로 연결된 금속 실리사이드층을 형성하는 공정,
(d) 상기 금속 실리사이드층의 상부에 용량소자의 하부전극을 형성하는 공정,
(e) 상기 하부전극의 상부에 상기 용량소자의 용량 절연막을 형성하는 공정,
(f) 상기 용량 절연막의 상부에 상기 용량소자의 상부전극을 형성하는 공정.
이하, 본 발명의 실시형태를 도면을 이용하여 상세하게 설명한다. 또한, 실시형태를 설명하기 위한 모든 도면에 있어서 동일 기능을 가지는 것은 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에 따른 DRAM의 제조방법을 도 1∼도 42를 참조하면서 공정순으로 설명한다.
우선, 도 1(메모리 어레이의 주요 부분 평면도), 도 2(도 1의 A-A선을 따른 단면도), 도 3(도 1의 B-B선을 따른 단면도) 및 도 4(도 1의 C-C선을 따른 단면도)에 나타낸 바와 같이, 예를 들면 p형 단결정 실리콘으로 이루어진 기판(1) 주면의 소자분리영역에 소자분리홈(2)을 형성한다. 소자분리홈(2)은 기판(1)의 표면을 에칭하여 깊이가 300∼400nm 정도인 홈을 형성하고, 이어서 상기 홈의 내부를 포함한 기판(1) 상에 CVD(Chemical Vapor Deposition)법으로 산화실리콘막(4) (막두께 600nm 정도)을 퇴적한 후, 산화실리콘막(4)을 화학기계연마(Chemical Mechanical Polishing;CMP)법으로 연마, 평탄화 함으로써 형성한다. 산화실리콘막(4)은 예를 들면 산소 (또는 오존)와 테트라에톡시실란(TEOS)을 원료가스로서 사용한 플라즈마 CVD법으로 퇴적하고, 그 후 1000℃ 정도의 드라이 산화를 실시하여 막을 치밀화(densify)한다.
도 1과 같이, 상기 소자분리홈(2)을 형성함으로써 소자분리홈(2)에 의하여 주위가 둘러싸인 가늘고 긴 섬 모양의 활성영역(L)들이 동시에 다수개 형성된다. 후술하는 바와 같이, 이들 활성영역(L)의 각각에은 소스, 드레인의 한 쪽을 공유하는 메모리셀 선택용 MISFET(Qs) 2개씩이 형성된다.
다음에, 기판(1)에 B(붕소)를 이온주입함으로써 p형 웰(3)을 형성하고, 이어서 p형 웰(3)의 표면을 HF(불산)계의 세정액으로 세정한 후, 기판(1)을 열산화함으로써 p형 웰(3)의 활성영역(L) 표면에 산화실리콘계의 깨끗한 게이트 절연막(5)(막두께 6nm 정도)을 형성한다. 또한, 게이트 절연막(5)은 기판(1)을 열산화하여 형성한 산화실리콘계 절연막 외에 그것보다 유전률이 큰 질화실리콘계 절연막, 금속산화물계 절연막(산화탄탈막, 산화티탄막 등)이라도 된다. 이들 고유전체 절연막은 기판(1) 상에 CVD법이나 스퍼터링법으로 성막(成膜)함으로써 형성할 수 있다.
다음에, 도 5∼도 7에 나타낸 바와 같이 게이트 절연막(5)의 상부에 게이트 전극(6)을 형성한다. 게이트 전극(6)은 활성영역(L) 이외의 영역에서는 워드선(WL)으로서 기능을 한다. 게이트 전극(6)(워드선(WL))은 예를 들면 게이트 절연막(5)의 상부에 P(인) 등이 도핑된 n형 다결정 실리콘막(막두께 70nm 정도), WN(질화텅스텐) 또는 TiN(질화티탄)으로 이루어진 배리어 메탈막(막두께 5nm∼10nm 정도), W(텅스텐)막(막두께 100nm 정도) 및 질화실리콘막(7)(막두께 150nm 정도)을 순차적으로 퇴적한 후, 포토레지스트막을 마스크로 하여 이들 막을 드라이 에칭함으로써 형성한다. 다결정 실리콘막 및 질화실리콘막(7)은 CVD법으로 퇴적하고, 배 리어 메탈막 및 W막은 스퍼터링법으로 퇴적한다.
다음에, 도 8∼도 10에 나타낸 바와 같이 p형 웰(3)에 As(비소) 또는 P(인)를 이온주입하여 게이트 전극(6) 양측의 p형 웰(3)에 n형 반도체 영역(8) (소스, 드레인)을 형성한다. 여기까지의 공정에 의해 메모리셀 선택용 MISFET(Qs)가 대략 완성된다.
다음에, 도 11∼도 14에 나타낸 바와 같이 기판(1) 상에 CVD법으로 질화실리콘막(9)(막두께 50nm) 및 산화실리콘막(10)(막두께 600nm 정도)을 퇴적하고, 이어서 산화실리콘막(10)의 표면을 화학기계연마법으로 평탄화한 후, 포토레지스트막(도시하지 않음)을 마스크로 하여 산화실리콘막(10) 및 질화실리콘막(9)을 드라이 에칭함으로써 메모리셀 선택용 MISFET(Qs)의 소스, 드레인(n형 반도체 영역(8))의 상부에 콘택홀(11,12)을 형성한다. 산화실리콘막(10)의 에칭은 질화실리콘에 대한 선택비가 큰 조건으로 실시하고, 질화실리콘막(9)의 에칭은 실리콘이나 산화실리콘에 대한 에칭 선택비가 큰 조건으로 실시한다. 이로써, 콘택홀(11,12)을 게이트 전극(6) (워드선(WL))에 대하여 자기정렬(self-alignment)로 형성할 수 있다.
다음에, 도 15 및 도 16에 나타낸 바와 같이 콘택홀(11,12)의 내부에 플러그(13)를 형성한다. 플러그(13)를 형성하려면 산화실리콘막(10)의 상부에 P가 도핑된 n형 다결정 실리콘막을 CVD법으로 퇴적함으로써 콘택홀(11,12)의 내부에 n형 다결정 실리콘막을 매립한 후, 콘택홀(11,12) 외부의 n형 다결정 실리콘막을 화학기계연마법(또는 드라이 에칭법)으로 제거한다.
다음에, 산화실리콘막(10)의 상부에 CVD법으로 산화실리콘막(14)(막두께 150nm 정도)을 퇴적한 후, 도 17∼도 19에 나타낸 바와 같이 포토레지스트막(도시하지 않음)을 마스크로 하여 콘택홀(11) 상부의 산화실리콘막(14)을 드라이 에칭함으로써 후속 공정에서 형성되는 비트선(BL)과 콘택홀(11)을 연결하기 위한 스루홀(15)을 형성한다.
다음에, 도 20 및 도 21에 나타낸 바와 같이 스루홀(15)의 내부에 플러그(16)를 형성한다. 플러그(16)를 형성하려면 산화실리콘막(14)의 상부에 예를 들면 스퍼터링법으로 TiN으로 이루어진 배리어 메탈막을 퇴적하고, 이어서 배리어 메탈막의 상부에 CVD법으로 W막을 퇴적함으로써 스루홀(15)의 내부에 이들 막을 매립한 후, 스루홀(15) 외부의 이들 막을 화학기계연마법으로 제거한다.
다음에, 도 23∼도 25에 나타낸 바와 같이 산화실리콘막(14)의 상부에 비트선(BL)을 형성한다. 비트선(BL)을 형성하려면 예를 들면 산화실리콘막(14)의 상부에 스퍼터링법으로 TiN막(막두께 10nm 정도)을 퇴적하고, 이어서 TiN막의 상부에 CVD법으로 W막(막두께 50nm 정도)을 퇴적한 후, 포토레지스트막을 마스크로 하여 이들 막을 드라이 에칭한다. 비트선(BL)은 그 하부의 스루홀(15)에 매립된 플러그(16) 및 그 하부의 콘택홀(11)에 매립된 플러그(13)를 통하여 메모리셀 선택용 MISFET(Qs)의 소스, 드레인(n형 반도체 영역(8))의 한 쪽에 전기적으로 연결된다.
다음에, 도 26∼도 29에 나타낸 바와 같이 비트선(BL)의 상부에 CVD법으로 막두께가 300nm 정도의 산화실리콘막(17) 및 막두께가 200nm 정도의 질화실리콘막(18)을 퇴적한 후, 포토레지스트막(도시하지 않음)을 마스크로 하여 질화실리콘막(18) 및 산화실리콘막(17)을 드라이 에칭함으로써 플러그(13)가 매립된 콘택홀(11)의 상부에 스루홀(19)을 형성한다.
스루홀(19)은 그 지름이 그 하부의 콘택홀(11) 지름보다 작게 되도록 형성한다. 구체적으로는 질화실리콘막(18)의 상부에 CVD법으로 다결정 실리콘막(20)을 퇴적하고, 이어서 스루홀(19)을 형성하게 될 영역의 다결정 실리콘막(20)을 드라이 에칭하여 구멍을 형성한 후, 다결정 실리콘막(20)의 상부에 다시 다결정 실리콘막(도시하지 않음)을 퇴적한다. 그리고, 다결정 실리콘막(20) 상부의 다결정 실리콘막을 이방성(異方性) 에칭함으로써 구멍의 측벽에 사이드월 스페이서(sidewall spacer)(21)를 형성하고, 이어서 다결정 실리콘막(20)과 사이드월 스페이서(21)를 마스크로 하여 구멍 바닥부의 질화실리콘막(18) 및 산화실리콘막(17)을 드라이 에칭한다.
또한, 상기 도 26 및 도 29와 같이 스루홀(19)은 그 중심이 그 하부의 콘택홀(11)의 중심보다 비트선(BL)으로부터 떨어진 방향으로 오프셋(이간)된다. 이와 같이, 스루홀(19)의 지름을 그 하부의 콘택홀(11)의 지름보다 작게 하고, 또한 그 중심을 비트선(BL)으로부터 떨어진 방향으로 오프셋시킴으로써 메모리 셀 크기를 축소한 경우라도 자기정렬 콘택(Self-Aligned Contact;SAC) 기술을 이용하지 없고 스루홀(19)의 내부에 매립된 플러그(22)와 비트선(BL)과의 단락(short-circuit)을 방지할 수 있다. 또한, 스루홀(19)의 지름을 그 하부의 콘택홀(11)의 지름보다 작게 함으로써 그들 중심이 잘못 정렬되어도 양자의 접촉 면적을 충분히 확보할 수 있다.
다음에, 스루홀(19) 형성시 이용한 마스크(다결정 실리콘막(20) 및 사이드월 스페이서(21))를 드라이 에칭으로 제거한 후, 도 30∼도 32에 나타낸 바와 같이 스루홀(19)의 내부에 플러그(22)를 형성한다. 플러그(22)를 형성하려면 우선 질화실리콘막(18)의 상부에 P가 도핑된 n형 다결정 실리콘막을 CVD법으로 퇴적함으로써 스루홀(19)의 내부에 n형 다결정 실리콘막을 매립하고, 이어서 스루홀(19) 외부의 n형 다결정 실리콘막을 화학기계연마법(또는 드라이 에칭법)으로 제거한다.
다음에, 도 33 및 도 34에 나타낸 바와 같이 질화실리콘막(18)의 상부에 CVD법으로 막두께가 1500nm 정도의 산화실리콘막(24)을 퇴적한다. 정보축적용 용량소자(C)의 하부전극(28)은 다음 공정에서 산화실리콘막(24)에 형성되는 홈(27)의 내부에 형성된다. 따라서, 산화실리콘막(24)의 막두께가 바로 하부전극(28)의 높이가 되므로 하부전극(28)의 표면적을 크게 하여 축적 전하량을 증대시키기 위해서는 산화실리콘막(24)을 두껍게 퇴적한다. 산화실리콘막(24)은 예를 들면 산소와 테트라에톡시실란(TEOS)을 원료가스로서 사용한 플라즈마 CVD법으로 퇴적하고, 그 후 필요에 따라 그 표면을 화학기계연마법으로 평탄화한다.
다음에, 도 35∼도 37에 나타낸 바와 같이 포토레지스트막(도시하지 않음)을 마스크로 하여 산화실리콘막(24)을 드라이 에칭함으로써 그 바닥부에 스루홀(19) 내부의 플러그(22) 표면이 노출되는 홈(27)을 형성한다. 도 35와 같이, 상기 홈(27)은 워드선(WL)의 연장방향이 긴 변이고, 비트선(BL)의 연장방향이 짧은 변인 직사각형의 평면패턴을 가진다.
다음에, 도 38에 나타낸 바와 같이 홈(27)이 형성된 산화실리콘막(24)의 상 부에 홈(27)을 매립하지 않는 것처럼 얇은 막두께(예를 들면 10nm 정도)의 다결정 실리콘막(28)을 CVD법으로 퇴적한다. 다결정 실리콘막(28)은 그 전기저항을 내리기 위하여 성막시 P를 도핑함으로써 도전형을 n형으로 한다. 또한, 다결정 실리콘막(28)은 비정질 상태에서 퇴적하고, 그 후 열처리를 실시하여 다결정화하는 것이 바람직하다.
다음에, 도 39에 나타낸 바와 같이 다결정 실리콘막(28)의 상부에 CVD법으로 막두께가 20nm 정도의 Ru막(29a)을 퇴적한다. Ru막(29a)은 예를 들면 테트라히드로푸란(THF) 등의 유기 용매에 녹인 에틸시클로펜타디엔일루테늄(이하, Ru(EtCp)2 라 약기함) 등의 유기 Ru화합물을 250℃ 정도에서 기화시켜 산소로 분해시킴으로써 형성한다. Ru막(29a)은 홈(27)을 매립하지 않는 것처럼 얇은 막두께(예를 들면 20nm 정도)로 퇴적한다. 또한, Ru막(29a)을 퇴적하기 전에 미리 다결정 실리콘막(28)의 상부에 스퍼터링법으로 Ru막을 얇게(예를 들면 5nm 정도) 퇴적해 두면 Ru막(29a)을 양호하게 퇴적할 수 있다.
다음에, 도 40에 나타낸 바와 같이 홈(27)의 내부에 절연막(30)을 매립하고, 절연막(30)으로 덮여 있지 않은 홈(27) 외부의 다결정 실리콘막(28) 및 Ru막(29a)을 드라이 에칭으로 제거한다. 이로써, 홈(27)의 내부 즉 홈(27)의 측벽 및 바닥부에 Ru막(29a)으로 이루어진 정보축적용 용량소자의 하부전극(29)이 형성된다. 또한, 홈(27)의 측벽 및 바닥부와 하부전극(29) 사이에는 스루홀(19) 내부의 플러그(22)에 전기적으로 연결된 다결정 실리콘막(28)이 남는다.
상기 절연막(30)은 산화실리콘막(24)에 대한 에칭 선택비가 큰 절연재료, 예를 들면 포토레지스트 또는 스핀 온 글라스(spin on glass) 등으로 구성된다. 절연막(30)을 포토레지스트로 구성할 경우에는 포지형 포토레지스트막을 홈(27)의 내부 및 산화실리콘막(24) 상에 회전도포(spin coating)한 후, 전(全)면 노광 및 현상을 행하여 홈(27) 외부의 노광부분을 제거하고, 홈(27)의 내부에 미노광부분을 남긴다.
다음에, 홈(27) 내부의 절연막(30)을 에칭으로 제거한 후, 도 41에 나타낸 바와 같이 산화실리콘막(24) 및 하부전극(29) 각각의 상부에 홈(27)을 매립하지 않는 것처럼 얇은 막두께(예를 들면 5∼10nm 정도)의 산화탄탈(Ta2O5)막(32)을 퇴적한다. 산화탄탈막(32)은 정보축적용 용량소자의 용량 절연막이 되는 것이며, 예를 들면 원료가스로서 펜타에톡시탄탈(Ta(OC2H5)5)과 산소를 사용한 CVD법으로 퇴적한다.
다음에, 산화탄탈막(32)의 결정화 및 막질 개선을 위하여 활성 산소를 포함한 분위기 중에서 300∼500℃의 열처리를 실시하고, 계속하여서 비산화성 분위기 중에서 500∼700℃의 열처리를 실시한다. 상기 열처리에 의해 누설전류가 적고, 유전률이 높은 양질의 산화탄탈막(32)을 얻을 수 있다.
상술한 산화탄탈막(32)의 열처리를 실시하면 분위기 중에 있는 산화제의 일부가 얇은 하부전극(29)(Ru막(29a))을 투과하며, 홈(27)의 측벽방향이나 바닥부방향으로 확산된다. 그 결과, 상기 다결정 실리콘막(28)의 표면에 고저항의 산화물층(도시하지 않음)이 형성된다.
이 때, 하부전극(29)과 다결정 실리콘막(28)이 서로 접촉되는 영역(홈(27)의 측벽 및 바닥부)의 면적은 다결정 실리콘막(28)과 그 하층의 플러그(22)가 서로 접촉되는 영역(스루홀(19) 위쪽 끝)의 면적보다 훨씬 크므로 하부전극(29) 속으로 들어간 산소는 하부전극(29)과 다결정 실리콘막(28)과의 계면에서 소모되어 플러그(22) 표면에 달하지 않는다. 즉, 플러그(22) 표면에 산화물층이 형성되지 않으므로 하부전극(29)과 플러그(22)와의 도통 불량을 확실하게 방지할 수 있게 된다.
다음에, 도 42에 나타낸 바와 같이 산화탄탈막(32)의 상부에 Ru막으로 이루어진 상부전극(33)을 형성한다. 상부전극(33)을 형성하려면 예를 들면 산화탄탈막(32)의 상부에 CVD법으로 Ru막을 퇴적하여 홈(27)의 내부를 매립하고, 이어서 그 상부에 스퍼터링법으로 Ru막을 퇴적한다. 또한, 상부전극 재료는 Ru에 한정되는 것은 아니고, 예를 들면 Ru, Pt, Ir 등의 백금족 금속, W 등의 고융점 금속 또는 이들 금속과 TiN을 적층한 것 등으로 구성될 수 있다.
여기까지의 공정에 의하여 하부전극(29)과 산화탄탈막(용량 절연막)(32)과 상부전극(33)으로 구성된 정보축적용 용량소자(C)가 완성되고, 메모리셀 선택용 MISFET(Qs)와 여기에 직렬로 연결된 정보축적용 용량소자(C)로 구성된 메모리셀이 대략 완성된다. 그 후, 정보축적용 용량소자(C)의 상부에 층간 절연막을 사이에 두어 2층 정도의 Al배선을 형성하고, 더욱이 최상층 Al배선의 상부에 패시베이션(passivation)막을 형성하는데, 이들 도시는 생략한다.
이와 같이, 본 실시형태에서는 홈(27)의 내벽 전체에서 다결정 실리콘막(28) 과 하부전극(29)(Ru막(29a))을 접촉시켜, 산화탄탈막(32)의 열처리시 하부전극(29) 속으로 들어간 산소가 다결정 실리콘막(28)과 하부전극(29)과의 계면에서 소모되도록 했으므로 플러그(22) 표면의 산화를 확실하게 방지할 수 있게 된다.
또한, 앞에서 언급한 바와 같이 산화탄탈막(32)의 열처리를 실시하면 다결정 실리콘막과 하부전극(29)(Ru막(29a))과의 계면에 산화물층으로 이루어진 고저항층이 형성되어진다. 그 결과, 홈(27)의 내부에는 본래의 용량소자(하부전극(29)과 산화탄탈막(32)과 상부전극(33)으로 구성된 정보축적용 용량소자(C)) 이외에 다결정 실리콘막(28)과 고저항층과 하부전극(29)으로 구성된 제2 용량소자가 형성된다. 이 때, 제2 용량소자의 표면적은 정보축적용 용량소자(C)의 표면적과 같은 정도로 넓으므로 거의 동일한 면적을 가진 용량소자가 직렬로 2개 연결된 것과 동일하게 되며, 전체적인 용량의 저하는 많아야 반 정도로 억제될 수 있다.
한편, 플러그(22)의 표면에 고저항의 산화물층이 형성된 종래기술에서는 하부전극과 산화물층과 플러그로 구성된 제2 용량소자의 표면적이 정보축적용 용량소자(C)의 표면적보다 훨씬 작으므로 전체적인 용량은 표면적이 좁은 제2 용량소자에 의하여 율속(律速)되어 대폭 감소되며, 실용성이 소실되어버린다.
본 실시형태의 경우, 용량의 감소를 막기 위해서는 용량 절연막의 막두께를 얇게 하면 된다. 즉, 다결정 실리콘막(28)과 하부전극(29)과의 계면에 형성되는 산화물층의 막두께가 1nm을 초과하지 않도록 산화탄탈막(32)의 열처리 조건을 제어함으로써 용량의 감소를 최소화시킬 수 있다.
또한, 다결정 실리콘막(28)과 Ru막(29a)이 직접적으로 접촉된 구조에서는 열 처리에 의해 Ru실리콘층이 형성된다. 싱기 실리사이드층은 체적 팽창을 수반하여 전극 표면의 요철(凹凸)을 증대시킨다. 그 결과, 그 상부에 형성되는 산화탄탈막(32)에 기계적 스트레스를 발생시켜 누설전류를 증대시키므로 바람직하지 못하다.
그러나, 본 실시형태에서는 유기 루테늄 화합물과 산소를 사용한 CVD법에 의하여 하부전극(29)을 구성하는 Ru막(29a)을 형성하므로 Ru막(29a) 속에 유기물이나 산소 등의 불순물들이 혼입된다. 유기물이나 산소 등의 불순물들이 함유되어 있을 경우에는 다결정 실리콘막(28)과의 실리사이드 반응이 억제되므로 Ru막(29a) 모두가 Ru 실리사이드가 되지는 않는다. 이로 인하여, 하부전극(29) 상에 퇴적된 산화탄탈막(32)의 결정화 및 개질을 실시하기 위한 열처리 온도를 높일 수 있다.
한편, 하부전극 재료가 되는 Ru막을 스퍼터링법으로 퇴적한 경우에는 실질적으로 불순물이 함유되지 않는 Ru막이 얻어지므로 산화탄탈막의 열처리시 Ru막 모두가 체적 팽창을 수반하는 Ru 실리사이드막이 되어 산화탄탈막에 스트레스를 주므로 누설전류의 증가가 야기된다. 이라한 경우에는 그 표면에 퇴적한 산화탄탈막의 열처리를 충분히 실시할 수 없게 되므로 결정화 및 개질이 부족해지며, 누설전류를 줄일 수 없거나 용량의 증대를 꾀할 수 없다는 문제들이 나타나게 된다.
(실시형태 2)
본 실시형태에 따른 제조방법은 산화실리콘막(24)에 홈(27)을 형성할 때 까지의 공정(상기 도 1∼도 37의 공정)이 상기 실시형태 1과 동일하므로 그 설명은 생략하며, 이후의 공정에 대해서만 설명한다. 또한, 이하의 도면에서는 정보축적용 용량소자(C)을 형성하는 영역만 도시하며, 그 하층(비트선(BL), 메모리셀 선택용 MISFET(Qs), 반도체 기판(1) 등)의 도시는 생략한다.
우선, 상기 도 37에 나타낸 공정에 후속하여, 도 43에 나타낸 바와 같이 홈(27)이 형성된 산화실리콘막(24)의 상부에 CVD법으로 다결정 실리콘막(28)을 퇴적하고, 이어서 그 상부에 Ti실리사이드막(31)을 형성한다. 다결정 실리콘막(28)은 전기저항을 내리기 위하여 성막(成膜)시 P를 도핑함으로써 그 도전형을 n형으로 한다. Ti실리사이드막(31)은 예를 들면 다결정 실리콘막(28)의 상부에 스퍼터링법으로 Ti막을 퇴적하고, 이어서 열처리를 실시하여 다결정 실리콘막(28)의 일부와 Ti막을 반응시킴으로써 형성한다. 또한, 다결정 실리콘막(28)의 상부에 CVD법으로 직접적으로 Ti실리사이드막(31)을 퇴적하여도 된다.
다음에, Ti실리사이드막(31)의 상부에 Ru막(도시하지 않음)을 퇴적한 후, 상기 실시형태 1과 동일한 방법으로 홈(27) 외부의 다결정 실리콘막(28), Ti실리사이드막(31) 및 Ru막을 드라이 에칭으로 제거함으로써 도 44에 나타낸 바와 같이 홈(27)의 측벽 및 바닥부에 Ru막으로 이루어진 하부전극(29)을 형성한다. 이 때, 홈(27)의 측벽 및 바닥부와 하부전극(29) 사이에는 다결정 실리콘막(28) 및 Ti실리사이드막(31)이 남는다.
그 후, 도 45에 나타낸 바와 같이 산화실리콘막(24) 및 하부전극(29) 각각의 상부에 CVD법으로 산화탄탈막(32)을 퇴적하고, 이어서 막의 결정화와 막질의 개선을 위한 열처리를 실시한 후, 산화탄탈막(32)의 상부에 Ru 등으로 이루어진 상부전극(33)을 형성함으로써 정보축적용 용량소자(C)를 형성한다.
이와 같이, 본 실시형태에서는 하부전극(29)과 다결정 실리콘막(28) 사이에 Ti실리사이드막(31)을 설치하며, 하부전극(29)을 구성하는 Ru막과 다결정 실리콘막(28)이 직접적으로 접촉하지 않는 구조를 채택한다. 이로써, 산화탄탈막(32)을 열처리할 때 하부전극(29)(Ru막)과 다결정 실리콘막(28)과의 실리사이드 반응이 방지되므로 플러그(22) 표면의 산화를 한층 더 확실하게 방지할 수 있게 된다. 또한, 하부전극(29)(Ru막)의 실리사이드화를 방지할 수 있으므로 그 상부에 퇴적한 산화탄탈막(32)의 열처리 온도를 높일 수 있게 된다. 또한, 본 실시형태에서는 다결정 실리콘막(28)과 Ti실리사이드막(31)의 적층구조 대신에 Ti실리사이드막(31)인 단일층, 또는 질화티탄이나 질화탄탈인 단일층 구조를 채택하여도 된다. 즉, 다결정 실리콘막(28)을 생략할 수도 있다. 또한, 질화티탄으로 이루어진 단일층 구조를 채택할 경우에는 질화티탄의 위쪽 끝이 노출된 단계(도 44)에서 이 노출부분을 산화하여 표면을 산화티탄으로 변환해 두는 것이 바람직하다.
(실시형태 3)
본 실시형태에 따른 제조방법은 산화실리콘막(24)에 홈(27)을 형성할 때 까지의 공정(상기 도 1∼도 37의 공정)이 상기 실시형태 1과 동일하므로 그 설명은 생략하며, 이후의 공정에 대해서만 설명한다.
우선, 상기 도 37에 나타낸 공정에 후속하여, 도 46에 나타낸 바와 같이 홈(27)이 형성된 산화실리콘막(24)의 상부에 CVD법으로 다결정 실리콘막(28)을 퇴적하고, 이어서 그 상부에 Ti실리사이드막(31)을 형성한다. 다결정 실리콘막(28)은 전기저항을 내리기 위하여 성막시 P를 도핑함으로써 그 도전형을 n형으로 한다. Ti 실리사이드막(31)은 상기 실시형태 2와 마찬가지로 다결정 실리콘막(28)의 상부에 스퍼터링법으로 Ti막을 퇴적하고, 이어서 열처리를 실시하여 다결정 실리콘막(28)의 일부와 Ti막을 반응시키거나 혹은 다결정 실리콘막(28)의 상부에 CVD법으로 Ti실리사이드막을 퇴적함으로써 형성한다.
다음에, 도 47에 나타낸 바와 같이 홈(27)의 내부에 포토레지스트나 스핀 온 글라스 등으로 이루어진 절연막(34)을 매립한다. 이 절연막(34)은 홈(27)의 도중까지 매립하며, 홈(27)의 위쪽 끝 근처의 Ti실리사이드막(31)이 노출되도록 한다.
다음에, 도 48에 나타낸 바와 같이 절연막(34)으로 덮여 있지 않은 영역, 즉 홈(27)의 위쪽 끝 근처와 외부의 Ti실리사이드막(31) 및 다결정 실리콘막(28)을 드라이 에칭에 의해 제거한다.
다음에, 홈(27) 내부의 절연막(34)을 에칭으로 제거한 후, 도 49에 나타낸 바와 같이 산화실리콘막(24)의 상부 및 홈(27)의 상부에 Ru막(29a)을 퇴적하고, 이어서 도 50에 나타낸 바와 같이 상기 실시형태 1과 같은 방법으로 홈(27) 외부의 Ru막(29a)을 제거한다. 이에 따라, 홈(27)의 측벽 및 바닥부에 Ru막(29a)으로 이루어진 하부전극(29)이 형성된다. 또한, 홈(27)의 측벽 및 바닥부와 하부전극(29) 사이에는 다결정 실리콘막(28) 및 Ti실리사이드막(31)이 남는다.
그 후, 도 51에 나타낸 바와 같이 산화실리콘막(24) 및 하부전극(29) 각각의 상부에 CVD법으로 산화탄탈막(32)을 퇴적하고, 이어서 막의 결정화와 막질의 개선을 위한 열처리를 실시한 후, 산화탄탈막(32)의 상부에 Ru 등으로 이루어진 상부전극(33)을 형성함으로써 정보축적용 용량소자(C)를 형성한다.
이와 같이, 본 실시형태에서는 홈(27)의 내부에 형성된 다결정 실리콘막(28) 및 Ti실리사이드막(31) 각각의 위쪽 끝을 홈(27)의 위쪽 끝보다 아래쪽으로 후퇴시키므로 하부전극(29)의 상부에 형성된 산화탄탈막(32)이 홈(27)의 위쪽 끝에서 다결정 실리콘막(28) 및 Ti실리사이드막(31)과 접촉되지 않는다. 상기 실시형태 1, 2처럼 산화탄탈막(32)이 홈(27)의 위쪽 끝에서 다결정 실리콘막(28) 또는 Ti실리사이드막(31)과 접촉된 구조에서는 산화탄탈막(32)의 열처리시 다결정 실리콘막(28) 또는 Ti실리사이드막(31)과 접촉된 부분에서 결정화가 부족해지며, 이 부분에서 누설전류가 증가될 경우가 있지만, 본 실시형태에 따르면 이러한 문제를 확실하게 막을 수 있다. 또한, 본 실시형태에서도 다결정 실리콘(28)과 티탄 실리사이드막(31)의 적층막 대신에 질화티탄이나 질화탄탈의 단일층막을 사용할 수 있다.
상술한 본 실시형태의 구조에서 다결정 실리콘을 사용한 경우, 홈(27)의 내부에 형성된 다결정 실리콘막(28)의 위쪽 끝이 하부전극(29)(Ru막(29a))과 접촉된다. 앞에서 언급한 바와 같이, 유기 루테늄 화합물과 산소를 사용한 CVD법에 의해 퇴적된 Ru막(29a)은 막 속에 유기물이나 산소 등의 불순물이 혼입되어 있으므로 실리사이드 반응이 진행되기 어렵다. 그러나, 스퍼터링법 또한 불순물 혼입이 적은 CVD법으로 퇴적된 Ru막(29a)의 경우는 다결정 실리콘막(28)과 접촉된 부분에서 체적 팽창이 따른 실리사이드 반응이 일어나므로 산화탄탈막(32)에 스트레스가 가해져 누설전류가 증가할 우려가 있다. 그래서, 이 누설전류 증가를 막는 방법을 설명한다.
우선, 도 52에 나타낸 바와 같이 홈(27)이 형성된 산화실리콘막(24)의 상부 에 CVD법으로 다결정 실리콘막(28)을 퇴적하고, 이어서 홈(27)의 내부에 절연막(35)을 매립한 후, 절연막(35)으로 덮여 있지 않은 영역의 다결정 실리콘막(28)을 드라이 에칭에 의해 제거한다. 절연막(35)은 홈(27)의 도중까지 매립하며, 홈(27)의 위쪽 끝 근처의 다결정 실리콘막(28)이 제거되도록 한다.
다음에, 도 53에 나타낸 바와 같이 다결정 실리콘막(28)의 상부에 스퍼터링법으로 Ti막(36)을 퇴적한 후, 열처리를 실시하여 다결정 실리콘막(28)과 접촉된 부분의 Ti막(36)을 실리사이드화 함으로써 Ti실리사이드막(37)을 형성한다.
다음에, 도 54에 나타낸 바와 같이 산화실리콘막(24)의 상부 및 홈(27)의 위쪽 끝에 남은 미반응 Ti막(36)을 에칭으로 제거한 후, 상술한 방법으로 Ru막(29)으로 이루어진 하부전극(29)을 형성한다. 도시를 생략하지만, 그 후 상술한 방법으로 하부전극(29)의 상부에 산화탄탈막(32) 및 상부전극(33)을 형성한다.
상술한 방법에 따르면, 다결정 실리콘막(28)의 표면 전체가 Ti실리사이드막(37)으로 덮어지므로 하부전극(29)(Ru막(29a))과 다결정 실리콘막(28)의 접촉으로 인한 산화탄탈막(32)의 누설전류 증가를 확실하게 방지할 수 있다.
하부전극(29)(Ru막(29a))과 다결정 실리콘막(28)의 접촉을 방지할 수 있는 다른 방법으로서, 예를 들면 다결정 실리콘막(28)과 Ti실리사이드막(37)의 적층구조 대신에 Ti실리사이드막(37)인 단일층구조 또는 질화티탄이나 질화탄탈인 단일층구조를 채택하여도 된다. 즉, 다결정 실리콘막(28)을 생략하여도 된다.
이상으로, 본 발명자에 의해 이루어진 발명을 실시형태에 의거해서 구체적으로 설명했지만, 본 발명은 상기 실시형태 1∼3에 한정하지 않으며, 그 요지를 일탈 하지 않는 범위에서 여러가지 변경가능한 것은 말할 것도 없다.
예를 들면, 상술한 본 발명의 구성과 다결정 실리콘으로 이루어진 플러그(22)의 표면에 배리어층을 형성한 종래기술를 조합시켜도 된다. 또한, 하부전극을 구성하는 Ru막의 성막을 두 번으로 나누어 실시하거나 용량 절연막을 구성하는 산화탄탈막의 성막을 두 번으로 나누어 실시하여도 된다. CVD법으로 퇴적된 산화탄탈막은 하지(下地)가 비정실인 경우는 비정실이 되고, 결정인 경우는 결정이 된다는 성질이 있다. 따라서, 열처리에 의하여 결정화 및 막의 개질을 실시한 산화탄탈막 상에 산화탄탈막을 퇴적하면 결정성이 높은 막이 얻어지므로 용량 절연막의 누설전류를 한층 더 줄일 수 있게 된다.
상기 실시형태 1∼3 에서는 DRAM 제조 프로세스에 적용한 경우에 대하여 설명했으나 범용 DRAM뿐만 아니라 로직 혼재(混載) DRAM 등에 적용할 수도 있는 것은 물론이다.
본원에 의하여 개시되는 발명들 중 대표적인 것에 의하여 얻을 수 있는 효과를 간단히 설명하면 이하와 같다.
상술한 실시형태 중 대표적인 구성에 따르면, 정보축적용 용량소자의 하부전극상에 형성된 유전체 재로로 이루어진 용량 절연막을 산소 분위기 중에서 열처리할 때, 하부전극 하층의 실리콘 플러그가 산화되지 않으므로 하부전극과 실리콘 플러그의 도통 불량을 확실하게 방지할 수 있고, DRAM의 신뢰성 및 제조수율을 향상시킬 수 있다.
Claims (41)
- 반도체 기판의 주면 상에 형성되고, 제1 도전층이 매립된 제1 접속구멍을 가지는 제1 절연막과,상기 제1 절연막 상에 형성되고, 상기 제1 접속구멍의 상부에 홈을 가지는 제2 절연막과,상기 홈의 내부에 형성된 용량소자를 구비한 반도체 집적회로 장치로서,상기 용량소자는 상기 홈의 측벽 및 바닥부에 형성된 제 2 도전층으로 이루어진 하부전극과,상기 하부전극의 상부에 형성된 용량 절연막과,상기 용량 절연막의 상부에 형성된 제3 도전층으로 이루어진 상부전극을 포함하여 이루어지고,상기 홈의 측벽 및 바닥부와 상기 하부전극 사이에는 상기 제1 접속구멍 내부의 상기 제1 도전층에 전기적으로 연결된 금속 실리사이드층이 설치되고,상기 홈의 측벽 및 바닥부와 상기 금속 실리사이드층 사이에는 다결정 실리콘으로 이루어진 제4 도전층이 더 형성되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
- 삭제
- 청구항 1에 있어서,상기 금속 실리사이드층은 상기 홈의 측벽 및 바닥부 전(全)면을 덮도록 형성되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
- 반도체 기판의 주면 상에 형성되고, 제1 도전층이 매립된 제1 접속구멍을 가지는 제1 절연막과,상기 제1 절연막 상에 형성되고, 상기 제1 접속구멍의 상부에 홈을 가지는 제2 절연막과,상기 홈의 내부에 형성된 용량소자를 구비한 반도체 집적회로 장치로서,상기 용량소자는 상기 홈의 측벽 및 바닥부에 형성된 제 2 도전층으로 이루어진 하부전극과,상기 하부전극의 상부에 형성된 용량 절연막과,상기 용량 절연막의 상부에 형성된 제3 도전층으로 이루어진 상부전극을 포함하여 이루어지고,상기 홈의 측벽 및 바닥부와 상기 하부전극 사이에는 상기 제1 접속구멍 내부의 상기 제1 도전층에 전기적으로 연결된 금속 실리사이드층이 설치되고,상기 홈의 측벽 및 바닥부와 상기 금속 실리사이드층 사이에는 다결정 실리콘으로 이루어진 제4 도전층이 더 형성되어 있고,상기 금속 실리사이드층과 상기 용량 절연막은 상기 홈의 상단부에서 서로 접촉되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
- 청구항 1에 있어서,상기 하부전극을 구성하는 상기 제2 도전층과상기 금속 실리사이드층 사이에는 1nm 이하의 막두께를 가지는 산화물층이 더 형성되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
- 청구항 1에 있어서,상기 제1 접속구멍 내부의 상기 제1 도전층은 실리콘으로 이루어진 것을 특징으로 하는 반도체 집적회로 장치.
- 청구항 1에 있어서,상기 하부전극을 구성하는 상기 제2 도전층은 백금족 금속으로 이루어지고,상기 금속 실리사이드층을 구성하는 금속은 상기 백금족 금속과 상이한 금속인 것을 특징으로 하는 반도체 집적회로 장치.
- 청구항 1에 있어서,상기 금속 실리사이드층은 티탄실리사이드로 이루어진 것을 특징으로 하는 반도체 집적회로 장치.
- 청구항 1에 있어서,상기 하부전극을 구성하는 상기 제2 도전층은 루테늄으로 이루어진 것을 특징으로 하는 반도체 집적회로 장치.
- 청구항 1에 있어서,상기 용량 절연막은 산화탄탈로 이루어진 것을 특징으로 하는 반도체 집적회로 장치.
- 반도체 기판의 주면 상에 형성되고, 제1 도전층이 매립된 제1 접속구멍을 가지는 제1 절연막과, 상기 제1 절연막 상에 형성되고, 상기 제1 접속구멍의 상부에 홈을 가지는 제2 절연막과, 상기 홈의 내부에 형성된 용량소자를 구비한 반도체 집적회로 장치로서,상기 용량소자는 상기 홈의 측벽 및 바닥부에 형성된 제2 도전층으로 이루이진 하부전극과,상기 하부전극의 상부에 형성된 용량 절연막과,상기 용량 절연막의 상부에 형성된 제3 도전층으로 이루어진 상부전극를 포함하여 이루어지고,상기 홈의 측벽 및 바닥부와 상기 하부전극 사이에는 상기 제1 접속구멍 내부의 상기 제1 도전층에 전기적으로 연결된 금속 실리사이드층이 설치되고,상기 홈의 측벽에 위치하는 상기 금속 실리사이드층의 상단부는 상기 홈의 상단부보다도 낮은 위치에서 종단(終端)되고, 상기 금속 실리사이드층과 상기 용량 절연막은 서로 접촉되어 있지 않고,상기 홈의 측벽 및 바닥부와 상기 금속 실리사이드층 사이에는 다결정 실리콘으로 이루어진 제4 도전층이 더 형성되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
- 삭제
- 청구항 11에 있어서,상기 하부전극을 구성하는 상기 제2 도전층은 백금족 금속으로 이루어지고,상기 금속 실리사이드층을 구성하는 금속은 상기 백금족 금속과 상이한 금속인 것을 특징으로 하는 반도체 집적회로 장치.
- 청구항 11에 있어서,상기 금속 실리사이드층은 티탄실리사이드로 이루어진 것을 특징으로 하는 반도체 집적회로 장치.
- 청구항 11에 있어서,상기 제1 접속구멍 내부의 상기 제1 도전층은 실리콘으로 이루어진 것을 특징으로 하는 반도체 집적회로 장치.
- 청구항 11에 있어서,상기 하부전극을 구성하는 상기 제2 도전층은 루테늄으로 이루어진 것을 특징으로 하는 반도체 집적회로 장치.
- 반도체 기판의 주면 상에 형성되고, 실리콘 플러그가 매립된 제1 접속구멍을 가지는 제1 절연막과,상기 제1 절연막 상에 형성되고, 상기 제1 접속구멍의 상부에 홈을 가지는 제2 절연막과, 상기 홈의 내부에 형성된 용량소자를 구비한 반도체 집적회로 장치로서,상기 용량소자는 상기 홈의 측벽 및 바닥부에 형성된 제2 도전층으로 이루어진 하부전극과,상기 하부전극의 상부에 형성된 용량 절연막과, 상기 용량 절연막의 상부에 형성된 제3 도전층으로 이루어진 상부전극을 포함하여 이루어지고,상기 홈의 측벽 및 바닥부와 상기 제2 도전층 사이에는 상기 제1 접속구멍 내부의 상기 실리콘 플러그에 전기적으로 연결된 금속 실리사이드층이 형성되고,상기 제2 도전층의 일부는 상기 금속 실리사이드층의 단부를 덮고, 상기 홈의 측벽과 접촉되게 형성되고,상기 홈의 측벽 및 바닥부와 상기 제2 도전층 사이에는 다결정 실리콘층이 형성되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
- 삭제
- (a) 반도체 기판의 주면 상에 형성한 제1 절연막에 제1 접속구멍을 형성하고, 상기 제1 접속구멍의 내부에 제1 도전층을 매립하는 공정,(b) 상기 제1 절연막의 상부에 제2 절연막을 형성하고, 상기 제1 접속구멍 상부의 상기 제2 절연막에 홈을 형성하는 공정,(c) 상기 홈의 측벽 및 바닥부에 상기 제1 접속구멍 내부의 상기 제1 도전층에 전기적으로 연결된 금속 실리사이드층을 형성하는 공정,(d) 상기 금속 실리사이드층의 상부에 용량소자의 하부전극을 형성하는 공정,(e) 상기 하부전극의 상부에 상기 용량소자의 용량 절연막을 형성하는 공정,(f) 상기 용량 절연막의 상부에 상기 용량소자의 상부전극을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
- 청구항 19에 있어서,상기 공정(c)에 앞서, 상기 홈의 측벽 및 바닥부에 다결정 실리콘층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
- 청구항 19에 있어서,상기 금속 실리사이드층은 상기 홈의 측벽 및 바닥부의 전면을 덮도록 형성되는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
- 청구항 19에 있어서,상기 용량소자의 하부전극을 구성하는 도전층은 유기계 원료가스를 사용한 CVD법으로 퇴적하는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
- 청구항 22에 있어서,상기 도전층의 퇴적은 산화성 분위기 중에서 실시하는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
- 청구항 23에 있어서,상기 도전층을 퇴적한 후, 환원성 분위기 중에서 열처리를 실시하는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
- 청구항 19에 있어서,상기 용량소자의 용량 절연막을 형성한 후, 산화성 분위기 중에서 열처리를 실시하는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
- 청구항 25에 있어서,상기 열처리를 실시한 후, 비산화성 분위기 중에서 더욱이 열처리를 실시하는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
- 청구항 19에 있어서,상기 용량소자의 하부전극을 구성하는 도전층은 백금족 금속으로 이루어지고, 상기 금속 실리사이드층을 구성하는 금속은 상기 백금족 금속과 상이한 금속인 것을 특징으로 하는 반도체 집적회로 장치.
- 청구항 27에 있어서,상기 백금족 금속은 루테늄인 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
- 청구항 27에 있어서,상기 금속 실리사이드층은 티탄실리사이드로 이루어진 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
- 청구항 19에 있어서,상기 제1 접속구멍 내부의 상기 제1 도전층은 실리콘으로 이루어진 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
- 청구항 19에 있어서,상기 용량소자의 용량 절연막은 산화탄탈로 이루어진 것을 특징으로 하는 반 도체 집적회로 장치의 제조방법.
- (a) 반도체 기판의 주면 상에 형성한 제1 절연막에 제1 접속구멍을 형성하고, 상기 제1 접속구멍의 내부에 제1 도전층을 매립하는 공정,(b) 상기 제1 절연막의 상부에 제2 절연막을 형성하고, 상기 제1 접속구멍 상부의 상기 제2 절연막에 홈을 형성하는 공정,(c) 상기 홈의 측벽 및 바닥부에 상기 제1 접속구멍 내부의 상기 제1 도전층에 전기적으로 연결된 금속 실리사이드층을 형성하고, 상기 홈의 측벽에 위치하는 상기 금속 실리사이드층의 위쪽 끝을 상기 홈의 위쪽 끝보다 아래쪽으로 후퇴시키는 공정,(d) 상기 공정(c) 뒤에 상기 홈의 측벽 및 바닥부에 용량소자의 하부전극을 형성하며, 상기 금속 실리사이드층의 전면을 상기 하부전극으로 덮는 공정,(e) 상기 하부전극의 상부에 상기 용량소자의 용량 절연막을 형성하는 공정,(f) 상기 용량 절연막의 상부에 상기 용량소자의 상부전극을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
- 청구항 32에 있어서,상기 공정(c)는(c-1) 상기홈의 측벽 및 바닥부의 전면에 금속 실리사이드층을 형성하는 공정,(c-2) 상기 금속 실리사이드층이 형성된 상기 홈의 내부에 그 상면이 상기 홈의 위쪽 끝보다 아래쪽에 위치하도록 절연막을 매립하는 공정,(c-3) 상기 절연막을 마스크로 한 에칭에 의하여 상기 절연막의 상부에 노출된 상기 금속 실리사이드층을 제거한 후, 상기 절연막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
- 청구항 32에 있어서,상기 공정(c)에 앞서 상기 홈의 측벽 및 바닥부에 다결정 실리콘층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
- 청구항 32에 있어서,상기 제1 접속구멍 내부의 상기 제1 도전층은 실리콘으로 이루어진 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
- 청구항 32에 있어서,상기 금속 실리사이드층은 티탄실리사이드로 이루어진 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
- 청구항 32에 있어서,상기 용량소자의 용량 절연막은 산화탄탈로 이루어진 것을 특징으로 하는 반 도체 집적회로 장치의 제조방법.
- 반도체 기판의 주면 상에 형성되고, 제1 도전층이 매립된 제1 접속구멍을 가지는 제1 절연막과,상기 제1 절연막 상에 형성되고, 상기 제1 접속구멍의 상부에 홈을 가지는 제2 절연막과,상기 홈의 내부에 형성된 용량소자를 구비한 반도체 집적회로 장치로서,상기 용량소자는 상기 홈의 측벽 및 바닥부에 형성된 유기물 또는 산소를 포함하는 제2 도전층으로 이루어진 하부전극과,상기 하부전극의 상부에 형성된 용량 절연막과,상기 용량 절연막의 상부에 형성된 제3 도전층으로 이루어진 상부전극를 포함하여 이루어지고,상기 홈의 측벽 및 바닥부와 상기 하부전극 사이에는 상기 제1 접속구멍 내부의 상기 제1 도전층에 전기적으로 연결된 다결정 실리콘층이 설치되고,상기 홈의 측벽 및 바닥부와 상기 제2 도전층 사이에는 다결정 실리콘층이 형성되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
- 청구항 38에 있어서,상기 제2 도전층은 Ru로 이루어진 것을 특징으로 하는 반도체 집적회로 장치.
- (a) 반도체 기판의 주면 상에 형성한 제1 절연막에 제1 접속구멍을 형성하고, 상기 제1 접속구멍의 내부에 제1 도전층을 매립하는 공정,(b) 상기 제1 절연막의 상부에 제2 절연막을 형성하고, 상기 제1 접속구멍 상부의 상기 제2 절연막에 홈을 형성하는 공정,(c) 상기 홈의 측벽 및 바닥부에 상기 제1 접속구멍 내부의 상기 제1 도전층에 전기적으로 연결된 다결정 실리콘층을 형성하는 공정,(d) 상기 공정(c) 뒤에 상기 다결정 실리콘층 상에 제2 도전층으로 이루어진 용량소자의 하부전극을 CVD법에 의하여 형성하는 공정,(e) 상기 하부전극의 상부에 상기 용량소자의 용량 절연막을 형성하는 공정,(f) 상기 용량 절연막의 상부에 상기 용량소자의 상부전극을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
- 청구항 40에 있어서,상기 제2 도전층은 Ru로 이루어진 것 특징으로 하는 반도체 집적회로 장치의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001263734A JP2003078029A (ja) | 2001-08-31 | 2001-08-31 | 半導体集積回路装置およびその製造方法 |
| JPJP-P-2001-00263734 | 2001-08-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030019273A KR20030019273A (ko) | 2003-03-06 |
| KR100892975B1 true KR100892975B1 (ko) | 2009-04-10 |
Family
ID=19090444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020052330A KR100892975B1 (ko) | 2001-08-31 | 2002-08-31 | 반도체 집적 회로 장치 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6724034B2 (ko) |
| JP (1) | JP2003078029A (ko) |
| KR (1) | KR100892975B1 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005051973B3 (de) * | 2005-10-31 | 2007-06-28 | Infineon Technologies Ag | Herstellungsverfahren für vertikale Leitbahnstruktur, Speichervorrichtung sowie zugehöriges Herstellungsverfahren |
| TWI283458B (en) * | 2006-04-04 | 2007-07-01 | Promos Technologies Inc | Method for preparing a capacitor structure of a semiconductor memory |
| JP2010161173A (ja) * | 2009-01-07 | 2010-07-22 | Renesas Electronics Corp | 半導体記憶装置 |
| US8779546B1 (en) * | 2013-03-07 | 2014-07-15 | Sony Corporation | Semiconductor memory system with bit line and method of manufacture thereof |
| TWI700799B (zh) * | 2016-10-04 | 2020-08-01 | 聯華電子股份有限公司 | 導電結構、包含導電結構之佈局結構以及導電結構之製作方法 |
| KR102389928B1 (ko) | 2017-06-27 | 2022-04-25 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20000032886A (ko) * | 1998-11-18 | 2000-06-15 | 윤종용 | 접합 스페이서를 구비한 컨케이브 커패시터의 제조방법 |
| KR20010068499A (ko) * | 2000-01-06 | 2001-07-23 | 박종섭 | 커패시터 제조방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1079481A (ja) | 1996-09-05 | 1998-03-24 | Mitsubishi Electric Corp | 導電層接続構造およびその製造方法 |
| JP3396144B2 (ja) | 1997-01-23 | 2003-04-14 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JPH11307736A (ja) | 1998-04-22 | 1999-11-05 | Sharp Corp | 半導体メモリ素子の製造方法 |
| JP2001217403A (ja) * | 2000-02-04 | 2001-08-10 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP4150154B2 (ja) * | 2000-08-21 | 2008-09-17 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
-
2001
- 2001-08-31 JP JP2001263734A patent/JP2003078029A/ja active Pending
-
2002
- 2002-08-29 US US10/230,107 patent/US6724034B2/en not_active Expired - Fee Related
- 2002-08-31 KR KR1020020052330A patent/KR100892975B1/ko not_active IP Right Cessation
-
2003
- 2003-01-30 US US10/353,953 patent/US6723612B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR20000032886A (ko) * | 1998-11-18 | 2000-06-15 | 윤종용 | 접합 스페이서를 구비한 컨케이브 커패시터의 제조방법 |
| KR20010068499A (ko) * | 2000-01-06 | 2001-07-23 | 박종섭 | 커패시터 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030045067A1 (en) | 2003-03-06 |
| US6724034B2 (en) | 2004-04-20 |
| US20030132462A1 (en) | 2003-07-17 |
| KR20030019273A (ko) | 2003-03-06 |
| JP2003078029A (ja) | 2003-03-14 |
| US6723612B2 (en) | 2004-04-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
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| FPAY | Annual fee payment |
Payment date: 20130321 Year of fee payment: 5 |
|
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|
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