JP2001053246A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 プラグにシリサイド層を形成してプラグを低
抵抗化すると共にプラグのシリサイド層とキャパシタの
容量下部電極との接触を防止する。 【解決手段】 シリコン基板１０上の第１の層間絶縁膜
１１に形成されたコンタクトホール１２に、その上部が
残るようにポリシリコン膜１３を形成した後、ポリシリ
コン膜１３上に堆積されたコバルト膜に対して熱処理を
行なって、ポリシリコン膜１３の表面部にコバルトシリ
サイド層１５を形成する。コバルトシリサイド層１５の
上にバリア層１７を形成して、ポリシリコン膜１３、コ
バルトシリサイド層１５及びバリア層１７からなるプラ
グ１８を形成する。第１の層間絶縁膜１１上に堆積され
た第２の層間絶縁膜１９に凹部２０をプラグ１８の上面
が露出するように形成した後、凹部２０の壁面及び底部
に容量下部電極となる導電性膜２１を堆積する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板上の絶
縁膜に埋め込まれたキャパシタを有する半導体装置及び
その製造方法に関するものである。

【０００２】

【従来の技術】ＤＲＡＭ（ダイナミックランダムアクセ
スメモリ）等の半導体装置の微細化に伴って、メモリセ
ル構造としてプレーナ型に代えてスタック型又はトレン
チ型等を用いることにより、キャパシタをトランジスタ
に対して３次元的に配置して、単位面積当たりの蓄積電
荷つまり静電容量を増大させるようになってきた。

【０００３】以下、従来の半導体装置について図１２を
参照しながら説明する。

【０００４】図１２に示すように、メモリセルを構成す
るトランジスタ（図示省略）が形成されている半導体基
板５０の上に第１の絶縁膜５１が形成されていると共
に、第１の絶縁膜５１に、半導体基板５０（トランジス
タの拡散層）と接続するプラグ５２が形成されている。
プラグ５２は、第１の絶縁膜５１に順次埋め込まれたポ
リシリコン膜５２ａ及びバリア層５２ｂからなる。

【０００５】また、第１の絶縁膜５１の上に第２の絶縁
膜５３が形成されていると共に、第２の絶縁膜５３に、
プラグ５２と接続するキャパシタ５４が形成されてい
る。キャパシタ５４は、第２の絶縁膜５３に順次埋め込
まれた下部電極５４ａ、容量絶縁膜５４ｂ及び上部電極
５４ｃからなる。

【０００６】従来の半導体装置によると、プラグ５２に
おいてポリシリコン膜５２ａの上にバリア層５２ｂが形
成されているため、プラグ５２のポリシリコン膜５２ａ
とキャパシタ５４の下部電極５４ａとの接触を防止でき
る。このため、キャパシタ５４を形成するときにプラグ
５２のポリシリコン膜５２ａが酸化されてプラグ５２の
電気的特性が劣化する事態を防止できる。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
半導体装置においては、微細化に伴ってプラグ径が小さ
くなるに従って、主としてポリシリコン膜５２ａからな
るプラグ５２の電気抵抗が高くなるという第１の問題が
ある。

【０００８】また、従来の半導体装置においては、キャ
パシタ５４の形成時に下部電極５４ａが汚染されたり又
は第１の絶縁膜５１若しくは第２の絶縁膜５３が過剰に
エッチングされたりして、キャパシタ５４の信頼性が保
証されなくなるという第２の問題がある。

【０００９】前述の第１の問題に対して本件発明者ら
は、キャパシタと接続しているプラグを低抵抗化するた
めに、プラグを構成するポリシリコン膜をシリサイド化
することを検討した。具体的には、プラグを構成するポ
リシリコン膜をチタンを用いてシリサイド化してみた。

【００１０】以下、プラグを構成するポリシリコン膜を
チタンを用いてシリサイド化する方法について、図１３
（ａ）〜（ｄ）及び図１４（ａ）〜（ｄ）を参照しなが
ら説明する。

【００１１】まず、図１３（ａ）に示すように、シリコ
ン基板６０上の第１の層間絶縁膜６１に形成されたコン
タクトホール６２にポリシリコン膜６３を埋め込んだ
後、図１３（ｂ）に示すように、コンタクトホール６２
に埋め込まれたポリシリコン膜６３の上部を除去して、
コンタクトホール６２におけるポリシリコン膜６３の上
にリセス部６２ａを形成する。

【００１２】次に、図１３（ｃ）に示すように、シリコ
ン基板６０の上にチタン膜６４をポリシリコン膜６３の
上面が覆われるように堆積した後、図１３（ｄ）に示す
ように、チタン膜６４に対してシリサイド化反応のため
の熱処理を行なってチタンシリサイド層６５を形成す
る。

【００１３】尚、後の工程においてチタンシリサイド層
６５の上にバリア層６７（図１４（ｃ）参照）を形成す
るときに、バリア層６７の内部にボイドが形成されない
ようにするために、リセス部６２ａのアスペクト比は
０．５〜１．０程度（深さ５０〜１００ｎｍ程度、直径
１００〜２００ｎｍ程度）に設定した。このとき、図１
３（ｃ）に示すように、チタン膜６４はリセス部６２ａ
の内側から外側にかけて連続的に形成された。また、図
１３（ｄ）に示すように、チタンシリサイド層６５は、
ポリシリコン膜６３の表面部だけではなく、リセス部６
２ａの壁面及びリセス部６２ａの外側にも形成された。
すなわち、チタンシリサイド層６５は、リセス部６２ａ
の開口部近傍つまりコンタクトホール６２の開口部近傍
にも形成された。

【００１４】次に、図１４（ａ）に示すように、未反応
のチタン膜６４をウエットエッチングにより選択的に除
去した後、図１４（ｂ）に示すように、チタンシリサイ
ド層６５の上に例えばＴｉＮ膜６６をリセス部６２ａが
完全に埋まるように堆積する。

【００１５】次に、図１４（ｃ）に示すように、リセス
部６２ａの外側のＴｉＮ膜６６及びチタンシリサイド層
６５をＣＭＰ（化学機械研磨）法により除去して、リセ
ス部６２ａにおけるチタンシリサイド層６５の内側にＴ
ｉＮ膜６６からなるバリア層６７を形成する。これによ
り、ポリシリコン膜６３、チタンシリサイド層６５及び
バリア層６７からなるプラグ６８がコンタクトホール６
２に形成される。

【００１６】次に、図１４（ｄ）に示すように、第１の
層間絶縁膜６１の上に第２の層間絶縁膜６９を堆積した
後、第２の層間絶縁膜６９に凹部７０をプラグ６８の上
面が露出するように形成し、その後、第２の層間絶縁膜
６９の上に、キャパシタの容量下部電極となる導電性膜
７１を、凹部７０の壁面及び底部が覆われるように堆積
する。

【００１７】続いて、図示は省略しているが、凹部７０
の外側の導電性膜７１を除去して、凹部７０の壁面及び
底部に導電性膜７１からなる容量下部電極を形成した
後、該容量下部電極の上に容量絶縁膜及び容量上部電極
を順次形成する。

【００１８】ところが、以上に説明した方法を用いた場
合、導電性膜７１の堆積後に導電性膜７１の電気的特性
を改善するために熱処理を行なったときに、チタンシリ
サイド層６５と導電性膜７１とが直接に接触しているこ
と（図１４（ｄ）参照）に起因して、チタンシリサイド
層６５と導電性膜７１とが反応して、導電性膜７１つま
りキャパシタの容量下部電極がシリサイド化されてしま
った。また、容量下部電極の上に酸素を含む容量絶縁膜
を形成したときに、プラグ６８のチタンシリサイド層６
５が酸化されてプラグ６８の抵抗が高くなり、それによ
ってプラグ６８を使用することができなくなった。

【００１９】前記に鑑み、本発明は、プラグにシリサイ
ド層を形成してプラグを低抵抗化すると共にプラグのシ
リサイド層とキャパシタの容量下部電極との接触を防止
することを第１の目的とし、キャパシタの信頼性を向上
させることを第２の目的とする。

【００２０】

【課題を解決するための手段】本件発明者らは、図１３
（ａ）〜（ｄ）及び図１４（ａ）〜（ｄ）に示す方法に
おいて、チタンシリサイド層６５と導電性膜７１とが直
接に接触してしまう原因、すなわち、チタンシリサイド
層６５がポリシリコン膜６３の表面部だけではなくリセ
ス部６２ａの開口部近傍にも形成されてしまう原因につ
いて検討した。その結果、チタン膜６４とポリシリコン
膜６３との間でシリサイド化反応が生じるときに、リセ
ス部６２ａの内側から外側にかけて連続的に形成されて
いるチタン膜６４を構成するチタン原子の中に、ポリシ
リコン膜６３を構成するシリコン原子が拡散するため、
チタンシリサイド層６５がリセス部６２ａの開口部近傍
にも形成されることが判明した。

【００２１】また、本件発明者らが、プラグを構成する
ポリシリコン膜をタングステンを用いてシリサイド化し
てみたところ、この場合も、タングステン膜を構成する
タングステン原子の中にポリシリコン膜を構成するシリ
コン原子が拡散するため、同様の問題が発生することが
判明した。

【００２２】そこで、本件発明者らは、金属膜とポリシ
リコン膜との間でシリサイド化反応が生じるときに、金
属膜を構成する金属原子の中にポリシリコン膜を構成す
るシリコン原子が拡散することを抑制しつつシリサイド
層を形成する方法について検討した。その結果、ポリシ
リコン膜をコバルトを用いてシリサイド化した場合、つ
まりコバルトシリサイド層を形成する場合、ポリシリコ
ン膜を構成するシリコン原子の中にコバルト膜を構成す
るコバルト原子が拡散することが判明した。

【００２３】本発明は、前記の知見に基づきなされたも
のであって、具体的には、前記の第１の目的を達成する
ために、本発明に係る半導体装置は、半導体基板上に堆
積された第１の絶縁膜に埋め込まれたプラグと、第１の
絶縁膜上に堆積された第２の絶縁膜に順次埋め込まれた
下部電極、容量絶縁膜及び上部電極からなり、プラグと
接続されたキャパシタとを備え、プラグはコバルトシリ
サイド層と該コバルトシリサイド層の上に形成されたバ
リア層とを有している。

【００２４】本発明の半導体装置によると、プラグがコ
バルトシリサイド層を有しているため、プラグを低抵抗
化することができる。また、プラグがコバルトシリサイ
ド層の上に形成されたバリア層を有しているため、コバ
ルトシリサイド層とキャパシタの下部電極との接触を防
止できる。従って、下部電極を形成するときに下部電極
がシリサイド化されることを防止できると共に、下部電
極の上に容量絶縁膜を形成するときにコバルトシリサイ
ド層つまりプラグが酸化されることを防止できる。

【００２５】本発明の半導体装置において、第１の絶縁
膜の上側にＳｉＮ膜又はＳｉＡｌＮ膜からなる保護絶縁
膜が形成されていることが好ましい。

【００２６】このようにすると、キャパシタを埋め込む
ための凹部を第２の絶縁膜に形成するときに、保護絶縁
膜をエッチングストッパーとして用いることができるの
で、第１の絶縁膜が損傷を受けることを防止できる。

【００２７】本発明の半導体装置において、第２の絶縁
膜の上側にＳｉＮ膜又はＳｉＡｌＮ膜からなる保護絶縁
膜が形成されていることが好ましい。

【００２８】このようにすると、キャパシタを埋め込む
ための凹部が形成された第２の絶縁膜の上に下部電極用
導電性膜を堆積した後、凹部の外側の下部電極用導電性
膜を除去して凹部に下部電極を形成するときに、保護絶
縁膜をエッチングストッパーとして用いることができる
ので、第２の絶縁膜が損傷を受けることを防止できる。

【００２９】前記の第１の目的を達成するために、本発
明に係る第１の半導体装置の製造方法は、半導体基板上
に第１の絶縁膜を堆積する第１の工程と、第１の絶縁膜
にコンタクトホールを形成する第２の工程と、コンタク
トホールにその上部が残るようにシリコン膜を形成する
第３の工程と、シリコン膜の上にコバルト膜を堆積した
後、熱処理によりシリコン膜とコバルト膜とを反応させ
て、シリコン膜の表面部にコバルトシリサイド層を形成
する第４の工程と、コバルトシリサイド層の上にバリア
層を、コンタクトホールが完全に埋まるように形成し
て、コンタクトホールにシリコン膜、コバルトシリサイ
ド層及びバリア層からなるプラグを形成する第５の工程
と、第１の絶縁膜の上に第２の絶縁膜を堆積する第６の
工程と、第２の絶縁膜に凹部を、プラグの上面が露出す
るように形成する第７の工程と、凹部に容量下部電極、
容量絶縁膜及び容量上部電極を順次形成する第８の工程
とを備えている。

【００３０】第１の半導体装置の製造方法によると、プ
ラグにコバルトシリサイド層を形成するため、プラグを
低抵抗化することができる。また、コンタクトホールに
その上部が残るように形成されたシリコン膜の上にコバ
ルト膜を堆積した後、熱処理によりシリコン膜の表面部
にコバルトシリサイド層を形成するときに、シリコン膜
を構成するシリコン原子の中にコバルト膜を構成するコ
バルト原子が拡散するので、シリコン膜の表面部のみに
コバルトシリサイド層が形成される。言い換えると、コ
ンタクトホールの開口部近傍にはコバルトシリサイド層
が形成されない。このため、コバルトシリサイド層の上
にバリア層を形成して、シリコン膜、コバルトシリサイ
ド層及びバリア層からなるプラグを形成するときに、コ
バルトシリサイド層の上に全面に亘ってバリア層を形成
できるので、プラグのコバルトシリサイド層と、プラグ
上に形成されるキャパシタの容量下部電極との接触を防
止できる。従って、容量下部電極を形成するときに容量
下部電極がシリサイド化されることを防止できると共
に、容量下部電極の上に容量絶縁膜を形成するときにコ
バルトシリサイド層つまりプラグが酸化されることを防
止できる。

【００３１】第１の半導体装置の製造方法において、第
１の工程と第２の工程との間に第１の絶縁膜の上側にＳ
ｉＮ膜又はＳｉＡｌＮ膜からなる保護絶縁膜を形成する
工程をさらに備えていることが好ましい。

【００３２】このようにすると、第２の絶縁膜に凹部を
形成するときに、保護絶縁膜をエッチングストッパーと
して用いることができるので、第１の絶縁膜が損傷を受
けることを防止できる。

【００３３】前記の第２の目的を達成するために、本発
明に係る第２の半導体装置の製造方法は、半導体基板上
に絶縁膜を堆積する第１の工程と、絶縁膜に第１の凹部
を形成する第２の工程と、第１の凹部が形成されている
絶縁膜の上に導電性膜を、第１の凹部における導電性膜
の内側に第２の凹部が形成されるように堆積する第３の
工程と、第２の凹部に保護膜を埋め込む第４の工程と、
第１の凹部の外側の導電性膜を除去して、第１の凹部の
壁面及び底部に、導電性膜からなる容量下部電極を形成
する第５の工程と、保護膜を除去して容量下部電極を露
出させた後、該容量下部電極の上に容量絶縁膜及び容量
上部電極を順次形成する第６の工程とを備えている。

【００３４】第２の半導体装置の製造方法によると、第
１の凹部が形成されている絶縁膜の上に導電性膜を、第
１の凹部における導電性膜の内側に第２の凹部が形成さ
れるように堆積した後、第２の凹部に保護膜を埋め込
み、その後、第１の凹部の外側の導電性膜を除去して、
第１の凹部の壁面及び底部に、導電性膜からなる容量下
部電極を形成する。このため、第１の凹部の内側の導電
性膜、つまり導電性膜における容量下部電極となる部分
を保護膜により覆いながら、第１の凹部の外側の導電性
膜、つまり導電性膜における容量下部電極とならない部
分を除去できる。従って、容量下部電極がエッチング残
さ又はＣＭＰスラリー等により汚染されることを防止し
て、キャパシタの信頼性を向上させることができる。ま
た、容量下部電極として、酸素プラズマに曝されると酸
化する導電性膜、例えばルテニウム膜等を用いる場合、
容量下部電極が酸化されて変質することを防止できる。

【００３５】第２の半導体装置の製造方法において、第
１の工程と第２の工程との間に絶縁膜の上側にＳｉＮ膜
又はＳｉＡｌＮ膜からなる保護絶縁膜を形成する工程を
さらに備えていることが好ましい。

【００３６】このようにすると、第１の凹部の外側の導
電性膜を除去するときに、保護絶縁膜をエッチングスト
ッパーとして用いることができるので、絶縁膜が損傷を
受けることを防止できる。また、保護膜を除去するとき
に、保護絶縁膜をマスクとして用いることができるの
で、絶縁膜が損傷を受けることを防止できる。

【００３７】第２の半導体装置の製造方法において、導
電性膜は白金膜からなり、第３の工程は、導電性膜を堆
積した後、該導電性膜に対して４００〜７５０℃程度の
熱処理を行なう工程を含むことが好ましい。

【００３８】このようにすると、導電性膜のグレイン成
長により段差被覆性が向上するため、導電性膜つまり容
量下部電極の折れ曲がり部が薄膜化する事態を防止でき
る。このため、容量絶縁膜の段差被覆性に起因して、容
量下部電極の上に堆積された容量絶縁膜の折れ曲がり部
が薄膜化する事態を防止できるので、容量下部電極と容
量上部電極との間に生じるリーク電流の増大を抑制でき
る。

【００３９】第２の半導体装置の製造方法において、第
５の工程は、保護膜をマスクとして導電性膜に対してエ
ッチングを行なって、第１の凹部の外側の導電性膜を除
去する工程を含むことが好ましい。

【００４０】このようにすると、従来のレジストを用い
たエッチバックを行なう方法と比べて、導電性膜に対し
てより高いエッチング選択比が得られるので、第１の凹
部の外側の導電性膜を正確且つ容易に除去することがで
きる。

【００４１】第２の半導体装置の製造方法において、保
護膜は絶縁性を有しており、第６の工程は、保護膜が容
量下部電極の折れ曲がり部に残存するように、保護膜を
除去する工程を含むことが好ましい。

【００４２】このようにすると、容量下部電極の折れ曲
がり部が薄膜化した場合、該薄膜化した部分を残存する
保護膜により覆うことができるため、容量絶縁膜の段差
被覆性に起因して、容量下部電極の上に堆積された容量
絶縁膜の折れ曲がり部が薄膜化する事態を防止できる。
このため、容量下部電極と容量上部電極との間に生じる
リーク電流の増大を抑制できる。また、容量絶縁膜の折
れ曲がり部が薄膜化した場合、該薄膜化した部分の下に
保護膜が残存しているため、容量下部電極と容量上部電
極とがショートすることを防止できる。

【００４３】

【発明の実施の形態】以下、具体的な実施形態について
説明する前に、前記の第１の目的、すなわち、プラグに
シリサイド層を形成してプラグを低抵抗化すると共に、
プラグのシリサイド層とキャパシタの容量下部電極との
接触を防止するという目的を達成するための原理につい
て、図面を参照しながら説明する。

【００４４】図１（ａ）〜（ｄ）及び図２（ａ）〜
（ｄ）は、プラグを構成するポリシリコン膜をコバルト
を用いてシリサイド化する方法の各工程を示す断面図で
ある。

【００４５】まず、図１（ａ）に示すように、シリコン
基板１０上の第１の層間絶縁膜１１に形成されたコンタ
クトホール１２にポリシリコン膜１３を埋め込んだ後、
図１（ｂ）に示すように、コンタクトホール１２に埋め
込まれたポリシリコン膜１３の上部を除去して、コンタ
クトホール１２におけるポリシリコン膜１３の上にリセ
ス部１２ａを形成する。

【００４６】次に、図１（ｃ）に示すように、シリコン
基板１０の上にコバルト膜１４をポリシリコン膜１３の
上面が覆われるように堆積した後、図１（ｄ）に示すよ
うに、コバルト膜１４に対してシリサイド化反応のため
の熱処理を行なってコバルトシリサイド層１５を形成す
る。

【００４７】このとき、ポリシリコン膜１３を構成する
シリコン原子の中にコバルト膜１４を構成するコバルト
原子が拡散するため、コバルトシリサイド層１５はポリ
シリコン膜１３の表面部のみに形成される。言い換える
と、コバルトシリサイド層１５がリセス部１２ａの外側
つまりコンタクトホール１２の外側に形成されたり、又
はコンタクトホール１２の開口部近傍に形成されたりす
ることはない。

【００４８】次に、図２（ａ）に示すように、未反応の
コバルト膜１４を例えばウエットエッチングにより選択
的に除去した後、図２（ｂ）に示すように、コバルトシ
リサイド層１５の上に例えばＴｉＮ膜１６をリセス部１
２ａが完全に埋まるように堆積する。

【００４９】次に、図２（ｃ）に示すように、リセス部
１２ａの外側のＴｉＮ膜１６を例えばＣＭＰ法により除
去して、リセス部１２ａにおけるコバルトシリサイド層
１５の上にＴｉＮ膜１６からなるバリア層１７を形成す
る。これにより、ポリシリコン膜１３、コバルトシリサ
イド層１５及びバリア層１７からなるプラグ１８がコン
タクトホール１２に形成される。

【００５０】このとき、図１（ｄ）に示す工程において
コバルトシリサイド層１５がポリシリコン膜１３の表面
部のみに形成されているので、プラグ１８においてバリ
ア層１７はコバルトシリサイド層１５の上に全面に亘っ
て形成される。

【００５１】次に、図２（ｄ）に示すように、第１の層
間絶縁膜１１の上に第２の層間絶縁膜１９を堆積した
後、第２の層間絶縁膜１９に凹部２０をプラグ１８の上
面が露出するように形成し、その後、第２の層間絶縁膜
１９の上に、キャパシタの容量下部電極となる導電性膜
２１を、凹部２０の壁面及び底部が覆われるように堆積
する。

【００５２】このとき、図２（ｃ）に示す工程において
バリア層１７がコバルトシリサイド層１５の上に全面に
亘って形成されているので、コバルトシリサイド層１５
と導電性膜２１つまり容量下部電極との接触を防止する
ことができる。

【００５３】続いて、図示は省略しているが、凹部２０
の外側の導電性膜２１を除去して、凹部２０の壁面及び
底部に導電性膜２１からなる容量下部電極を形成した
後、該容量下部電極の上に容量絶縁膜及び容量上部電極
を順次形成する。

【００５４】（第１の実施形態）本発明の第１の実施形
態に係る半導体装置、具体的には、図１（ａ）〜（ｄ）
及び図２（ａ）〜（ｄ）に示す方法を用いて製造された
半導体装置について図面を参照しながら説明する。尚、
第１の実施形態に係る半導体装置は、１トランジスタ・
１キャパシタ型のメモリセルがマトリクス状に配置され
たＤＲＡＭを対象としているが、本発明はこれに限られ
ず、その他の半導体記憶装置、又はメモリとロジックと
が混載された半導体装置に利用することができる。

【００５５】図３は第１の実施形態に係る半導体装置の
平面図であり、図４は図３におけるＩ−Ｉ線の断面図で
あり、図５は図３におけるII−II線の断面図である。

【００５６】図３〜図５に示すように、シリコン基板１
００にＳＴＩ（素子分離絶縁膜）１０１により囲まれた
活性領域１０２が形成されていると共に、活性領域１０
２のチャネル領域の上に、ゲート電極となるワードライ
ン１０３が形成されている。また、シリコン基板１００
の上に例えばＳｉＯ₂ 膜からなる第１の層間絶縁膜１０
４、及び例えばＳｉＮ膜からなる第１の保護絶縁膜１０
５が順次堆積されていると共に、第１の層間絶縁膜１０
４及び第１の保護絶縁膜１０５に、活性領域１０２のソ
ース領域と電気的に接続するプラグ（ストレージノード
コンタクト）１０６が形成されている。プラグ１０６
は、第１の層間絶縁膜１０４及び第１の保護絶縁膜１０
５に順次埋め込まれたポリシリコン膜１０６ａ、コバル
トシリサイド層１０６ｂ及びバリア層１０６ｃからな
る。バリア層１０６ｃとしては例えばＴｉＮ膜又はＴｉ
ＡｌＮ膜等を用いる。

【００５７】尚、第１の実施形態に係る半導体装置は、
図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）に示す方法
を用いて製造されているため、プラグ１０６において、
バリア層１０６ｃはコバルトシリサイド層１０６ｂの上
に全面に亘って形成されている。

【００５８】また、第１の層間絶縁膜１０４の下部に、
活性領域１０２のドレイン領域と電気的に接続するビッ
トラインコンタクト１０７が形成されていると共に、第
１の層間絶縁膜１０４におけるビットラインコンタクト
１０７よりも上側の部分に、ビットラインコンタクト１
０７と電気的に接続するビットライン１０８が形成され
ている。

【００５９】また、第１の保護絶縁膜１０５の上に例え
ばＳｉＯ₂ 膜からなる第２の層間絶縁膜１０９、及び例
えばＳｉＮ膜からなる第２の保護絶縁膜１１０が順次堆
積されていると共に、第２の層間絶縁膜１０９及び第２
の保護絶縁膜１１０に、プラグ１０６と電気的に接続す
るキャパシタ１１１が形成されている。キャパシタ１１
１は、第２の層間絶縁膜１０９及び第２の保護絶縁膜１
１０に順次埋め込まれた下部電極１１１ａ、容量絶縁膜
１１１ｂ及び上部電極１１１ｃからなる。下部電極１１
１ａ又は上部電極１１１ｃとしては例えば白金膜を用い
る。容量絶縁膜１１１ｂとしては例えばＢＳＴ（バリウ
ムストロンチウムチタニウムオキサイド）膜を用いる。

【００６０】第１の実施形態によると、プラグ１０６が
コバルトシリサイド層１０６ｂを有しているため、プラ
グ１０６を低抵抗化することができる。また、プラグ１
０６がコバルトシリサイド層１０６ｂの上に全面に亘っ
て形成されたバリア層１０６ｃを有しているため、コバ
ルトシリサイド層１０６ｂとキャパシタ１１１の下部電
極１１１ａとの接触を防止できる。従って、下部電極１
１１ａを形成するときに下部電極１１１ａがシリサイド
化されることを防止できると共に、下部電極１１１ａの
上に容量絶縁膜１１１ｂを形成するときにコバルトシリ
サイド層１０６ｂつまりプラグ１０６が酸化されること
を防止できる。

【００６１】また、第１の実施形態によると、第１の層
間絶縁膜１０４の上側にＳｉＮ膜からなる第１の保護絶
縁膜１０５が形成されているため、キャパシタ１１１を
埋め込むための凹部を第２の層間絶縁膜１０９に形成す
るときに、第１の保護絶縁膜１０５をエッチングストッ
パーとして用いることができるので、第１の層間絶縁膜
１０４が損傷を受けることを防止できる。

【００６２】また、第１の実施形態によると、第２の層
間絶縁膜１０９の上側にＳｉＮ膜からなる第２の保護絶
縁膜１１０が形成されているため、下部電極１１１ａを
形成するときに、具体的には、キャパシタ１１１を埋め
込むための凹部が形成された第２の層間絶縁膜１０９の
上に下部電極用導電性膜を堆積した後、凹部の外側の下
部電極用導電性膜を除去して凹部に下部電極１１１ａを
形成するときに、第２の保護絶縁膜１１０をエッチング
ストッパーとして用いることができる。従って、第２の
層間絶縁膜１０９が損傷を受けることを防止できる。

【００６３】尚、第１の実施形態において、プラグ１０
６の構成材料としてポリシリコン膜１０６ａを用いた
が、これに代えて、アモルファスシリコン膜等を用いて
もよい。

【００６４】また、第１の実施形態において、第１の保
護絶縁膜１０５又は第２の保護絶縁膜１１０として、Ｓ
ｉＮ膜を用いたが、これに代えて、ＳｉＡｌＮ膜を用い
てもよい。

【００６５】また、第１の実施形態において、下部電極
１１１ａ又は上部電極１１１ｃとして白金膜を用いた
が、これに代えて、ルテニウム（Ｒｕ）膜、イリジウム
（Ｉｒ）膜若しくはパラジウム（Ｐｄ）膜等を用いても
よいし、又は、白金、ルテニウム、イリジウム及びパラ
ジウムのうちの少なくとも２種類の金属からなる合金膜
等を用いてもよい。

【００６６】また、第１の実施形態において、容量絶縁
膜１１１ｂとしてＢＳＴ膜を用いたが、これに代えて、
五酸化タンタル（Ｔａ₂Ｏ₅）膜等を用いてもよい。

【００６７】また、第１の実施形態において、ビットラ
イン１０８をキャパシタ１１１の下側に配置したが、こ
れに代えて、ビットライン１０８をキャパシタ１１１の
上側に配置してもよい。

【００６８】（第２の実施形態）本発明の第２の実施形
態に係る半導体装置の製造方法について図面を参照しな
がら説明する。

【００６９】尚、第２の実施形態に係る半導体装置の製
造方法は、１トランジスタ・１キャパシタ型のメモリセ
ルがマトリクス状に配置されたＤＲＡＭの製造方法を対
象としているが、本発明はこれに限られず、その他の半
導体記憶装置の製造方法、又はメモリとロジックとが混
載された半導体装置の製造方法に利用することができ
る。

【００７０】図６（ａ）〜（ｄ）、図７（ａ）〜
（ｄ）、図８（ａ）〜（ｃ）、図９（ａ）〜（ｃ）及び
図１０（ａ）〜（ｃ）は、第２の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。

【００７１】まず、図６（ａ）に示すように、メモリセ
ルを構成するトランジスタ（図示省略）が形成されてい
るシリコン基板２００の上に、例えばＣＶＤ（chemical
vapor deposition）法によりＳｉＯ₂ 膜からなる第１の
層間絶縁膜２０１を堆積した後、例えばＣＭＰ法により
第１の層間絶縁膜２０１を平坦化し、その後、平坦化さ
れた第１の層間絶縁膜２０１の上に、例えばＳｉＮ膜か
らなる第１の保護絶縁膜２０２を堆積する。

【００７２】次に、第１の保護絶縁膜２０２上に形成さ
れたレジストパターン（図示省略）をマスクとして、第
１の保護絶縁膜２０２及び第１の層間絶縁膜２０１に対
して順次ドライエッチングを行なって、図６（ｂ）に示
すように、第１の層間絶縁膜２０１及び第１の保護絶縁
膜２０２にコンタクトホール２０３を形成する。

【００７３】次に、図６（ｃ）に示すように、コンタク
トホール２０３にポリシリコン膜２０４を埋め込む。具
体的には、シリコン基板２００の上に全面に亘って、例
えばＣＶＤ法によりポリシリコン膜２０４をコンタクト
ホール２０３が完全に埋まるように堆積した後、コンタ
クトホール２０３の外側のポリシリコン膜２０４を例え
ばＣＭＰ法又はドライエッチングにより除去する。

【００７４】次に、図６（ｄ）に示すように、コンタク
トホール２０３に埋め込まれたポリシリコン膜２０４の
上部を例えばドライエッチングにより除去して、コンタ
クトホール２０３におけるポリシリコン膜２０４の上に
リセス部２０３ａを形成する。

【００７５】次に、図７（ａ）に示すように、シリコン
基板２００の上にコバルト膜２０５をポリシリコン膜２
０４の上面が覆われるように堆積した後、図７（ｂ）に
示すように、コバルト膜２０５に対してシリサイド化反
応のための熱処理を行なってコバルトシリサイド層２０
６を形成する。

【００７６】このとき、ポリシリコン膜２０４を構成す
るシリコン原子の中にコバルト膜２０５を構成するコバ
ルト原子が拡散するため、コバルトシリサイド層２０６
はポリシリコン膜２０４の表面部のみに形成される。言
い換えると、コバルトシリサイド層２０６がリセス部２
０３ａの外側つまりコンタクトホール２０３の外側に形
成されたり、又はコンタクトホール２０３の開口部近傍
に形成されることはない。

【００７７】次に、図７（ｃ）に示すように、未反応の
コバルト膜２０５をウエットエッチングにより選択的に
除去した後、図７（ｄ）に示すように、コバルトシリサ
イド層２０６の上に例えばＴｉＮ膜２０７をリセス部２
０３ａが完全に埋まるように堆積する。

【００７８】次に、図８（ａ）に示すように、コンタク
トホール２０３の外側のＴｉＮ膜２０７を例えばＣＭＰ
法又はドライエッチングにより除去して、コンタクトホ
ール２０３におけるコバルトシリサイド層２０６の上に
ＴｉＮ膜２０７からなるバリア層２０８を形成する。こ
れにより、ポリシリコン膜２０４、コバルトシリサイド
層２０６及びバリア層２０８からなり、シリコン基板２
００と電気的に接続するプラグ２０９がコンタクトホー
ル２０３に形成される。

【００７９】このとき、図７（ｂ）に示す工程において
コバルトシリサイド層２０６がポリシリコン膜２０４の
表面部のみに形成されているので、プラグ２０９におい
てバリア層２０８はコバルトシリサイド層２０６の上に
全面に亘って形成される。

【００８０】次に、図８（ｂ）に示すように、シリコン
基板２００の上に全面に亘って、例えばＳｉＯ₂ 膜から
なる第２の層間絶縁膜２１０及び例えばＳｉＮ膜からな
る第２の保護絶縁膜２１１を順次堆積する。

【００８１】次に、第２の保護絶縁膜２１１上に形成さ
れたレジストパターン（図示省略）をマスクとして、第
２の保護絶縁膜２１１及び第２の層間絶縁膜２１０に対
して順次ドライエッチングを行なって、図８（ｃ）に示
すように、第２の層間絶縁膜２１０及び第２の保護絶縁
膜２１１に第１の凹部２１２を、プラグ２０９の上面及
び第１の保護絶縁膜２０２の上面におけるプラグ２０９
の近傍が露出するように形成する。

【００８２】このとき、第１の保護絶縁膜２０２（Ｓｉ
Ｎ膜）が第２の層間絶縁膜２１０（ＳｉＯ₂ 膜）に対し
てエッチング選択比を有しているため、第２の層間絶縁
膜２１０に第１の凹部２１２を形成するときに、第１の
保護絶縁膜２０２がエッチングストッパーとして作用す
るので、第１の層間絶縁膜２０１が除去されることを防
止できる。

【００８３】次に、図９（ａ）に示すように、シリコン
基板２００の上に全面に亘って、例えば白金膜からなる
第１の導電性膜２１３を、第１の凹部２１２の壁面及び
底部が覆われるように、言い換えると、第１の凹部２１
２における第１の導電性膜２１３の内側に第２の凹部２
１４が形成されるように堆積する。

【００８４】第１の導電性膜２１３として白金膜を用い
る場合には、第１の導電性膜２１３の堆積後に第１の導
電性膜２１３に対して４００〜７５０℃程度の熱処理を
行なうと、第１の導電性膜２１３のグレイン成長により
段差被覆性が向上するので、第１の導電性膜２１３の折
れ曲がり部（図９（ａ）のＲ₀ ）が薄膜化する事態を防
止できる。

【００８５】次に、図９（ｂ）に示すように、第２の凹
部２１４に、例えばＳｉＯ₂ 膜からなる保護膜２１５を
埋め込む。具体的には、シリコン基板２００の上に全面
に亘って、例えばＣＶＤ法によりＳｉＯ₂ 膜を第２の凹
部２１４が完全に埋まるように堆積した後、該ＳｉＯ₂
膜に対して例えばＣＭＰ法、又はドライエッチングを用
いたエッチバックを行なって、第２の凹部２１４の外側
のＳｉＯ₂ 膜を除去する。これにより、第１の凹部２１
２の外側の第１の導電性膜２１３が露出する。

【００８６】次に、保護膜２１５をマスクとして第１の
導電性膜２１３に対して例えばドライエッチングを行な
って、図９（ｃ）に示すように、第１の凹部２１２の外
側の第１の導電性膜２１３を除去して、第１の凹部２１
２の壁面及び底部に、第１の導電性膜２１３からなる下
部電極２１６を形成する。

【００８７】このとき、第２の保護絶縁膜２１１（Ｓｉ
Ｎ膜）が第１の導電性膜２１３（白金膜）に対してエッ
チング選択比を有しているため、第１の凹部２１２の外
側の第１の導電性膜２１３を除去するときに、第２の保
護絶縁膜２１１がエッチングストッパーとして作用する
ので、第２の層間絶縁膜２１０が除去されることを防止
できる。

【００８８】次に、保護膜２１５を例えばウエットエッ
チング又はドライエッチングにより除去して、図１０
（ａ）に示すように、下部電極２１６を露出させる。

【００８９】このとき、第２の保護絶縁膜２１１（Ｓｉ
Ｎ膜）が保護膜２１５（ＳｉＯ₂ 膜）に対してエッチン
グ選択比を有しているため、保護膜２１５を除去すると
きに、第２の保護絶縁膜２１１がマスクとして作用する
ので、第２の層間絶縁膜２１０が除去されることを防止
できる。

【００９０】次に、図１０（ｂ）に示すように、下部電
極２１６の上に、例えばＢＳＴ（バリウムストロンチウ
ムチタニウムオキサイド）膜からなる容量絶縁膜２１７
を、第２の凹部２１４の上部が残るように堆積する。

【００９１】次に、図１０（ｃ）に示すように、容量絶
縁膜２１７の上に、例えば白金膜からなる第２の導電性
膜を堆積した後、該第２の導電性膜をパターニングして
上部電極２１８を形成する。これにより、下部電極２１
６、容量絶縁膜２１７及び上部電極２１８からなり、プ
ラグ２０９と電気的に接続するキャパシタ２１９が第１
の凹部２１２に形成される。

【００９２】続いて、図示は省略しているが、キャパシ
タ２１９の上に層間絶縁膜を堆積した後、上部電極２１
８つまりＤＲＡＭのプレート電極と接続する配線又はプ
ラグを形成する。

【００９３】以上に説明したように、第２の実施形態に
よると、プラグ２０９にコバルトシリサイド層２０６を
形成するため、プラグ２０９を低抵抗化することができ
る。また、コンタクトホール２０３にその上部が残るよ
うに形成されたポリシリコン膜２０４の上にコバルト膜
２０５を堆積した後、熱処理によりポリシリコン膜２０
４の表面部にコバルトシリサイド層２０６を形成すると
きに、ポリシリコン膜２０４を構成するシリコン原子の
中にコバルト膜２０５を構成するコバルト原子が拡散す
るので、ポリシリコン膜２０４の表面部のみにコバルト
シリサイド層２０６が形成される。言い換えると、コン
タクトホール２０３の開口部近傍にはコバルトシリサイ
ド層２０６が形成されない。このため、コバルトシリサ
イド層２０６の上にバリア層２０８を形成して、ポリシ
リコン膜２０４、コバルトシリサイド層２０６及びバリ
ア層２０８からなるプラグ２０９を形成するときに、コ
バルトシリサイド層２０６の上に全面に亘ってバリア層
２０８を形成できるので、コバルトシリサイド層２０６
と、プラグ２０９上に形成されるキャパシタ２１９の下
部電極２１６との接触を防止できる。従って、下部電極
２１６を形成するときに下部電極２１６がシリサイド化
されることを防止できると共に、下部電極２１６の上に
容量絶縁膜２１７を形成するときにコバルトシリサイド
層２０６つまりプラグ２０９が酸化されることを防止で
きる。

【００９４】また、第２の実施形態によると、第１の凹
部２１２が形成されている第２の層間絶縁膜２１０の上
に第１の導電性膜２１３を、第１の凹部２１２における
第１の導電性膜２１３の内側に第２の凹部２１４が形成
されるように堆積した後、第２の凹部２１４に保護膜２
１５を埋め込み、その後、第１の凹部２１２の外側の第
１の導電性膜２１３を除去して、第１の凹部２１２の壁
面及び底部に第１の導電性膜２１３からなる下部電極２
１６を形成する。このため、第１の凹部２１２の内側の
第１の導電性膜２１３、つまり第１の導電性膜２１３に
おける下部電極２１６となる部分を保護膜２１５により
覆いながら、第１の凹部２１２の外側の第１の導電性膜
２１３、つまり第１の導電性膜２１３における下部電極
２１６とならない部分を除去できる。従って、下部電極
２１６がエッチング残さ等により汚染されることを防止
して、キャパシタ２１９の信頼性を向上させることがで
きる。また、下部電極２１６つまり第１の導電性膜２１
３として、酸素プラズマに曝されると酸化する材料、例
えばルテニウム（Ｒｕ）等を用いる場合、下部電極２１
６が酸化されて変質することを防止できる。

【００９５】また、第２の実施形態によると、第１の層
間絶縁膜２０１の上側にＳｉＮ膜からなる第１の保護絶
縁膜２０２を形成するため、第１の層間絶縁膜２０１上
に堆積された第２の層間絶縁膜２１０に第１の凹部２１
２を形成するときに、第１の保護絶縁膜２０２をエッチ
ングストッパーとして用いることができるので、第１の
層間絶縁膜２０１が損傷を受けることを防止できる。

【００９６】また、第２の実施形態によると、第２の層
間絶縁膜２１０の上側にＳｉＮ膜からなる第２の保護絶
縁膜２１１を形成するため、第１の凹部２１２の外側の
第１の導電性膜２１３を除去するときに、第２の保護絶
縁膜２１１をエッチングストッパーとして用いることが
できるので、第２の層間絶縁膜２１０が損傷を受けるこ
とを防止できる。また、保護膜２１５を除去するとき
に、第２の保護絶縁膜２１１をマスクとして用いること
ができるので、第２の層間絶縁膜２１０が損傷を受ける
ことを防止できる。

【００９７】また、第２の実施形態によると、第１の導
電性膜２１３が白金膜からなると共に、第１の導電性膜
２１３を堆積した後に第１の導電性膜２１３に対して４
００〜７５０℃程度の熱処理を行なうため、第１の導電
性膜２１３のグレイン成長により段差被覆性が向上する
ので、第１の導電性膜２１３つまり下部電極２１６の折
れ曲がり部が薄膜化する事態を防止できる。このため、
容量絶縁膜２１７の段差被覆性に起因して、下部電極２
１６の上に堆積された容量絶縁膜２１７の折れ曲がり部
が薄膜化する事態を防止できるので、下部電極２１６と
上部電極２１８との間に生じるリーク電流の増大を抑制
できる。

【００９８】また、第２の実施形態によると、保護膜２
１５をマスクとして第１の導電性膜２１３に対してエッ
チングを行なって、第１の凹部２１２の外側の第１の導
電性膜２１３を除去するため、従来のレジストを用いた
エッチバックを行なう方法と比べて、第１の導電性膜２
１３に対してより高いエッチング選択比が得られるの
で、第１の凹部２１２の外側の第１の導電性膜２１３を
正確且つ容易に除去することができる。

【００９９】尚、第２の実施形態において、プラグ２０
９の構成材料としてポリシリコン膜を用いたが、これに
代えて、アモルファスシリコン膜等を用いてもよい。

【０１００】また、第２の実施形態において、第１の保
護絶縁膜２０２としてＳｉＮ膜を用いたが、これに限ら
れず、第２の層間絶縁膜２１０に対してエッチング選択
比を有する他の絶縁膜を用いることができる。具体的に
は、第２の層間絶縁膜２１０としてＳｉＯ₂ 膜を用いる
場合、第１の保護絶縁膜２０２としてＳｉＡｌＮ膜を用
いてもよい。このようにすると、ＳｉＮより高密度で固
い材料であるＡｌＮを混入する割合（該割合をｘとした
場合、Ｓｉ_1-xＡｌ_xＮ膜となる）を制御することによ
り、第２の層間絶縁膜２１０に対するエッチング選択比
を制御できる。

【０１０１】また、第２の実施形態において、第２の保
護絶縁膜２１１としてＳｉＮ膜を用いたが、これに限ら
れず、第１の導電性膜２１３又は保護膜２１５に対して
エッチング選択比を有する他の絶縁膜を用いることがで
きる。具体的には、第１の導電性膜２１３及び保護膜２
１５として、それぞれ白金膜及びＳｉＯ₂ 膜を用いる場
合、第２の保護絶縁膜２１１としてＳｉＡｌＮ膜を用い
てもよい。このようにすると、ＳｉＮより高密度で固い
材料であるＡｌＮを混入する割合により、第１の導電性
膜２１３に対するエッチング選択比又は保護膜２１５に
対するエッチング選択比を制御できる。

【０１０２】また、第２の実施形態において、第１の凹
部２１２の外側の第１の導電性膜２１３を除去するため
にドライエッチングを用いたが、これに代えて、ＣＭＰ
法を用いてもよい。このようにすると、第１の凹部２１
２の内側の第１の導電性膜２１３を保護膜２１５により
覆いながら、第１の凹部２１２の外側の第１の導電性膜
２１３を除去できるので、下部電極２１６がＣＭＰスラ
リー等により汚染されることを防止して、キャパシタ２
１９の信頼性を向上させることができる。また、この場
合、第２の保護絶縁膜２１１として、ＣＭＰによる研磨
率が第１の導電性膜２１３よりも低い絶縁膜を用いるこ
とが好ましい。具体的には、第１の導電性膜２１３とし
て白金膜を用いる場合、第２の保護絶縁膜２１１として
ＳｉＮ膜又はＳｉＡｌＮ膜を用いることができる。

【０１０３】また、第２の実施形態において、バリア層
２０８としてＴｉＮ膜を用いたが、これに代えて、Ｔｉ
ＡｌＮ膜等を用いてもよい。

【０１０４】また、第２の実施形態において、下部電極
２１６又は上部電極２１８として白金膜を用いたが、こ
れに代えて、ルテニウム（Ｒｕ）膜、イリジウム（Ｉ
ｒ）膜若しくはパラジウム（Ｐｄ）膜等を用いてもよい
し、又は白金、ルテニウム、イリジウム及びパラジウム
のうちの少なくとも２種類の金属からなる合金膜等を用
いてもよい。

【０１０５】また、第２の実施形態において、容量絶縁
膜２１７としてＢＳＴ膜を用いたが、これに代えて、Ｔ
ａ₂Ｏ₅膜等を用いてもよい。

【０１０６】（第３の実施形態）本発明の第３の実施形
態に係る半導体装置の製造方法について、図面を参照し
ながら説明する。

【０１０７】尚、第３の実施形態においては、第２の実
施形態に係る半導体装置の製造方法の図６（ａ）〜
（ｄ）、図７（ａ）〜（ｄ）、図８（ａ）〜（ｃ）及び
図９（ａ）〜（ｃ）に示す工程と同様の処理を行なうの
で、図９（ｃ）に示す工程よりも後の工程について、図
１１（ａ）〜（ｃ）を参照しながら説明する。

【０１０８】まず、保護膜２１５（図９（ｃ）参照）を
例えばウエットエッチング又はドライエッチングにより
除去して、図１１（ａ）に示すように、下部電極２１６
を露出させる。このとき、保護膜２１５の一部を部分保
護膜２１５ａとして下部電極２１６の折れ曲がり部に残
存させる。

【０１０９】次に、図１１（ｂ）に示すように、下部電
極２１６の上及び部分保護膜２１５ａの上に、例えばＢ
ＳＴ膜からなる容量絶縁膜２１７を、第２の凹部２１４
の上部が残るように堆積する。

【０１１０】次に、図１１（ｃ）に示すように、容量絶
縁膜２１７の上に、例えば白金膜からなる第２の導電性
膜を堆積した後、該第２の導電性膜をパターニングして
上部電極２１８を形成する。これにより、下部電極２１
６、容量絶縁膜２１７及び上部電極２１８からなり、プ
ラグ２０９と電気的に接続するキャパシタ２１９が第１
の凹部２１２に形成される。

【０１１１】第３の実施形態によると、第２の実施形態
において得られる効果に加えて、以下のような効果が得
られる。

【０１１２】すなわち、ＳｉＯ₂ 膜からなる保護膜２１
５を除去するときに、保護膜２１５の一部を部分保護膜
２１５ａとして下部電極２１６の折れ曲がり部に残存さ
せるため、下部電極２１６の折れ曲がり部が薄膜化した
場合、該薄膜化した部分を部分保護膜２１５ａにより覆
うことができる。このため、容量絶縁膜２１７の段差被
覆性に起因して、下部電極２１６の上に堆積された容量
絶縁膜２１７の折れ曲がり部が薄膜化する事態を防止で
きるので、下部電極２１６と上部電極２１８との間に生
じるリーク電流の増大を抑制できる。また、容量絶縁膜
２１７の折れ曲がり部が薄膜化した場合、該薄膜化した
部分の下に部分保護膜２１５ａが残存しているため、下
部電極２１６と上部電極２１８とがショートすることを
防止できる。

【０１１３】

【発明の効果】本発明によると、プラグにコバルトシリ
サイド層を形成して、プラグを低抵抗化することができ
る。また、コバルトシリサイド層の上に全面に亘ってバ
リア層を形成できるので、プラグのコバルトシリサイド
層と、プラグ上に形成されるキャパシタの容量下部電極
との接触を防止できる。従って、容量下部電極を形成す
るときに容量下部電極がシリサイド化されることを防止
できると共に、容量下部電極の上に容量絶縁膜を形成す
るときにコバルトシリサイド層つまりプラグが酸化され
ることを防止できる。

【０１１４】また、本発明によると、容量下部電極がエ
ッチング残さ又はＣＭＰスラリー等により汚染されるこ
とを防止できるので、キャパシタの信頼性を向上させる
ことができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｄ）はプラグを構成するポリシリコ
ン膜をコバルトを用いてシリサイド化する方法の各工程
を示す断面図である。

【図２】（ａ）〜（ｄ）はプラグを構成するポリシリコ
ン膜をコバルトを用いてシリサイド化する方法の各工程
を示す断面図である。

【図３】第１の実施形態に係る半導体装置の平面図であ
る。

【図４】図１におけるＩ−Ｉ線の断面図である。

【図５】図１におけるII−II線の断面図である。

【図６】（ａ）〜（ｄ）は第２の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。

【図７】（ａ）〜（ｄ）は第２の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。

【図８】（ａ）〜（ｃ）は第２の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。

【図９】（ａ）〜（ｃ）は第２の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。

【図１０】（ａ）〜（ｃ）は第２の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。

【図１１】（ａ）〜（ｃ）は第３の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。

【図１２】従来の半導体装置の断面図である。

【図１３】（ａ）〜（ｄ）はプラグを構成するポリシリ
コン膜をチタンを用いてシリサイド化する方法の各工程
を示す断面図である。

【図１４】（ａ）〜（ｄ）はプラグを構成するポリシリ
コン膜をチタンを用いてシリサイド化する方法の各工程
を示す断面図である。

【符号の説明】

１０ シリコン基板 １１ 第１の層間絶縁膜 １２ コンタクトホール １２ａ リセス部 １３ ポリシリコン膜 １４ コバルト膜 １５ コバルトシリサイド層 １６ ＴｉＮ膜 １７ バリア層 １８ プラグ １９ 第２の層間絶縁膜 ２０ 凹部 ２１ 導電性膜 １００ シリコン基板 １０１ ＳＴＩ １０２ 活性領域 １０３ ワードライン １０４ 第１の層間絶縁膜 １０５ 第１の保護絶縁膜 １０６ プラグ １０６ａ ポリシリコン膜 １０６ｂ コバルトシリサイド層 １０６ｃ バリア層 １０７ ビットラインコンタクト １０８ ビットライン １０９ 第２の層間絶縁膜 １１０ 第２の保護絶縁膜 １１１ キャパシタ １１１ａ 下部電極 １１１ｂ 容量絶縁膜 １１１ｃ 上部電極 ２００ シリコン基板 ２０１ 第１の層間絶縁膜 ２０２ 第１の保護絶縁膜 ２０３ コンタクトホール ２０３ａ リセス部 ２０４ ポリシリコン膜 ２０５ コバルト膜 ２０６ コバルトシリサイド層 ２０７ ＴｉＮ膜 ２０８ バリア層 ２０９ プラグ ２１０ 第２の層間絶縁膜 ２１１ 第２の保護絶縁膜 ２１２ 第１の凹部 ２１３ 第１の導電性膜 ２１４ 第２の凹部 ２１５ 保護膜 ２１５ａ 部分保護膜 ２１６ 下部電極 ２１７ 容量絶縁膜 ２１８ 上部電極 ２１９ キャパシタ Ｒ０ 折れ曲がり部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森 義弘 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F083 AD24 AD48 JA06 JA14 JA33 JA35 JA38 JA40 MA06 MA17 NA01 NA08 PR03 PR05 PR06 PR07 PR21 PR33 PR39 PR40

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に堆積された第１の絶縁膜
   に埋め込まれたプラグと、 前記第１の絶縁膜上に堆積された第２の絶縁膜に順次埋
   め込まれた下部電極、容量絶縁膜及び上部電極からな
   り、前記プラグと接続されたキャパシタとを備え、 前記プラグはコバルトシリサイド層と該コバルトシリサ
   イド層の上に形成されたバリア層とを有していることを
   特徴とする半導体装置。
2. 【請求項２】 前記第１の絶縁膜の上側にＳｉＮ膜又は
   ＳｉＡｌＮ膜からなる保護絶縁膜が形成されていること
   を特徴とする請求項１に記載の半導体装置。
3. 【請求項３】 前記第２の絶縁膜の上側にＳｉＮ膜又は
   ＳｉＡｌＮ膜からなる保護絶縁膜が形成されていること
   を特徴とする請求項１に記載の半導体装置。
4. 【請求項４】 半導体基板上に第１の絶縁膜を堆積する
   第１の工程と、 前記第１の絶縁膜にコンタクトホールを形成する第２の
   工程と、 前記コンタクトホールにその上部が残るようにシリコン
   膜を形成する第３の工程と、 前記シリコン膜の上にコバルト膜を堆積した後、熱処理
   により前記シリコン膜と前記コバルト膜とを反応させ
   て、前記シリコン膜の表面部にコバルトシリサイド層を
   形成する第４の工程と、 前記コバルトシリサイド層の上にバリア層を、前記コン
   タクトホールが完全に埋まるように形成して、前記コン
   タクトホールに前記シリコン膜、コバルトシリサイド層
   及びバリア層からなるプラグを形成する第５の工程と、 前記第１の絶縁膜の上に第２の絶縁膜を堆積する第６の
   工程と、 前記第２の絶縁膜に凹部を、前記プラグの上面が露出す
   るように形成する第７の工程と、 前記凹部に容量下部電極、容量絶縁膜及び容量上部電極
   を順次形成する第８の工程とを備えていることを特徴と
   する半導体装置の製造方法。
5. 【請求項５】 前記第１の工程と前記第２の工程との間
   に、前記第１の絶縁膜の上側にＳｉＮ膜又はＳｉＡｌＮ
   膜からなる保護絶縁膜を形成する工程をさらに備えてい
   ることを特徴とする請求項４に記載の半導体装置の製造
   方法。
6. 【請求項６】 半導体基板上に絶縁膜を堆積する第１の
   工程と、 前記絶縁膜に第１の凹部を形成する第２の工程と、 前記第１の凹部が形成されている前記絶縁膜の上に導電
   性膜を、前記第１の凹部における前記導電性膜の内側に
   第２の凹部が形成されるように堆積する第３の工程と、 前記第２の凹部に保護膜を埋め込む第４の工程と、 前記第１の凹部の外側の前記導電性膜を除去して、前記
   第１の凹部の壁面及び底部に、前記導電性膜からなる容
   量下部電極を形成する第５の工程と、 前記保護膜を除去して前記容量下部電極を露出させた
   後、該容量下部電極の上に容量絶縁膜及び容量上部電極
   を順次形成する第６の工程とを備えていることを特徴と
   する半導体装置の製造方法。
7. 【請求項７】 前記第１の工程と前記第２の工程との間
   に、前記絶縁膜の上側にＳｉＮ膜又はＳｉＡｌＮ膜から
   なる保護絶縁膜を形成する工程をさらに備えていること
   を特徴とする請求項６に記載の半導体装置の製造方法。
8. 【請求項８】 前記導電性膜は白金膜からなり、 前記第３の工程は、前記導電性膜を堆積した後、該導電
   性膜に対して４００〜７５０℃程度の熱処理を行なう工
   程を含むことを特徴とする請求項６に記載の半導体装置
   の製造方法。
9. 【請求項９】 前記第５の工程は、前記保護膜をマスク
   として前記導電性膜に対してエッチングを行なって、前
   記第１の凹部の外側の前記導電性膜を除去する工程を含
   むことを特徴とする請求項６に記載の半導体装置の製造
   方法。
10. 【請求項１０】 前記保護膜は絶縁性を有しており、 前記第６の工程は、前記保護膜が前記容量下部電極の折
    れ曲がり部に残存するように、前記保護膜を除去する工
    程を含むことを特徴とする請求項６に記載の半導体装置
    の製造方法。