JP7279202B2 - ゲート線スリットがない３次元メモリデバイスおよびそれを形成するための方法 - Google Patents

Description

関連出願の相互参照
本出願は、内容の全体が参照により本明細書に組み込まれている、２０１９年６月１７日に出願した中国特許出願第２０１９１０５２２００２．Ｘ号の優先権の利益を主張するものである。

本開示の実施形態は、ゲート線スリット（ＧＬＳ）のない３次元（３Ｄ）メモリデバイス、および３Ｄメモリデバイスを形成するための方法に関するものである。

プレーナ型メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および作製プロセスを改善することによって、より小さなサイズに縮小される。しかしながら、メモリセルの特徴寸法が下限値に近づくにつれ、プレーナプロセスおよび作製技術は困難になり、コストが増大する。その結果、プレーナ型メモリセルのメモリ密度は上限値に近づいている。

３Ｄメモリアーキテクチャは、プレーナ型メモリセルのこの密度限界に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイへの、およびメモリアレイからの信号を制御するための周辺デバイスとを含む。

３Ｄメモリデバイスの実施形態および３Ｄメモリデバイスを形成するための方法が提供される。

一例では、３Ｄメモリデバイスは、スタック構造を含む。スタック構造は、基板の上に交互配置された複数の導体層および複数の絶縁層を含み得る。複数の導体層は、第１のトップセレクト構造によって分割されたトップセレクト導体層の対と、ボトムセレクト構造によって分割されたボトムセレクト導体層の対とを含み得る。第１のトップセレクト構造およびボトムセレクト構造は、水平方向に沿って延在し、垂直方向に沿って位置合わせされ得る。複数のチャネル構造が、垂直方向に沿って延在し基板内に貫入し得、トップセレクト構造およびボトムセレクト構造の両側に分配される。

別の例では、３Ｄメモリデバイスを形成するための方法は、垂直方向に沿って基板の上のボトム導体層を貫通し、水平方向に沿って延在してボトム導体層をボトムセレクト導体層の対に分割するボトムセレクト構造を形成することと、ボトムセレクト導体層の対およびボトムセレクト構造の上に交互配置された複数の導体層および複数の絶縁層を形成することと、垂直方向に沿ってボトムセレクト導体層の対、複数の導体層、および複数の絶縁層を貫通し、基板内に貫入する複数のチャネル構造を形成することとを含む。この方法は、垂直方向に沿って複数の導体層のうちのトップ導体層を貫通し、水平方向に沿って延在してトップ導体層をトップセレクト導体層の対に分割する第１のトップセレクト構造を形成することをさらに含み得る。第１のトップセレクト構造およびボトムセレクト構造は、垂直方向に沿って位置合わせされ、複数の導体層および複数のチャネル構造によって形成される複数のメモリセルをメモリブロックの対に分割し得る。

異なる例では、３Ｄメモリデバイスを形成するための方法は、水平方向に沿って延在し、基板の上のボトム導体層をボトムセレクト導体層の対に分割するボトムセレクト構造を形成することと、ボトムセレクト導体層の対およびボトムセレクト構造の上に交互配置された複数の導体層および複数の絶縁層を形成することと、垂直方向に沿ってボトムセレクト導体層の対、複数の導体層、および複数の絶縁層を貫通し、基板内に貫入する複数のチャネル構造を形成することとを含む。複数のチャネル構造は、水平方向に垂直な別の水平方向に沿ってボトムセレクト構造の各側に対称的に分配され得る。いくつかの実施形態において、方法は、また、水平方向に沿って延在し、複数の導体層のうちのトップ導体層を複数のトップセレクト導体層に分割する複数のトップセレクト構造を形成することも含む。トップセレクト構造は、垂直方向に沿ってボトムセレクト構造と位置合わせされた第１のトップセレクト構造と、他の水平方向に沿って第１のトップセレクト構造の各側に設けられた少なくとも１つの第２のトップセレクト構造とを含み得る。第１のトップセレクト構造およびボトムセレクト構造は、複数のチャネル構造および複数の導体層によって形成された複数のメモリセルをメモリブロックの対に分割し、第１のトップセレクト構造の各側の少なくとも１つの第２のトップ構造はそれぞれのメモリブロックを複数のメモリフィンガーに分割し得る。

本明細書に組み込まれ、本明細書の一部を成す、添付図面は、本開示の実施形態を例示し、説明と併せて、本開示の原理を説明し、当業者が本開示を作製し、使用することを可能にするのにさらに役立つ。

本開示のいくつかの実施形態による、ＧＬＳを有しない例示的な３Ｄメモリデバイスを示す平面図である。 本開示のいくつかの実施形態による、Ａ－Ｂ方向に沿った図１Ａに例示されている３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、作製プロセスの様々な段階における３Ｄメモリデバイスを例示する断面図である。 本開示のいくつかの実施形態による、作製プロセスの様々な段階における３Ｄメモリデバイスを例示する断面図である。 本開示のいくつかの実施形態による、作製プロセスの様々な段階における３Ｄメモリデバイスを例示する断面図である。 本開示のいくつかの実施形態による、デュアルデッキ構造を有するが、ＧＬＳを有しない別の例示的な３Ｄメモリデバイスを示す断面図である。 本開示のいくつかの実施形態による、ＧＬＳを有しない３Ｄメモリデバイスを形成するための例示的な作製プロセスのフローチャートである。 本開示のいくつかの実施形態による、デュアルデッキ構造を有するが、ＧＬＳを有しない３Ｄメモリデバイスを形成するための例示的な作製プロセスのフローチャートである。

本開示の実施形態は、添付図面を参照しつつ説明される。

特定の構成および配列が説明されているが、これは、例示目的のためだけに説明されていることは理解されるであろう。当業者であれば、本開示の精神および範囲から逸脱することなく、他の構成および配置が使用され得ることを認識するであろう。本開示が、様々な他の用途でも採用され得ることは、当業者には明らかであろう。

「一実施形態」、「実施形態」、「例示的な一実施形態」、「いくつかの実施形態」などの、明細書における参照は、説明されている実施形態が、特定の特徴、構造、または特性を備え得るが、すべての実施形態が、特定の特徴、構造、または特性を必ずしも含み得ないことを示すことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指さない。さらに、特定の特徴、構造、または特性が一実施形態に関連して説明されているときに、明示的に説明されようとされまいと他の実施形態に関連してそのような特徴、構造、または特性に影響を及ぼすことは当業者の知識の範囲内にあるであろう。

一般に、用語は、少なくとも一部は文脈中での使い方から理解され得る。たとえば、少なくとも一部は文脈に応じて、本明細書において使用されているような「１つまたは（もしくは）複数」という言い回しは、単数形の意味で特徴、構造、もしくは特性を記述するために使用され得るか、または複数形の意味で特徴、構造、もしくは特性の組合せを記述するために使用され得る。同様に、ここでもまた、英文中の「ａ」、「ａｎ」、または「ｔｈｅ」などの冠詞は、少なくとも一部は文脈に応じて単数形の使用を伝えるか、または複数形の使用を伝えるものとして理解されてよい。それに加えて、「～に基づく」という言い回しは、排他的な一連の要素を伝えることを必ずしも意図されていないと理解できるが、代わりに、ここでもまた少なくとも一部は文脈に応じて、必ずしも明示的に記述されていない追加の要素の存在を許容し得る。

本明細書で使用されているように、「公称的／公称的に」という言い回しは、所望の値より上および／または所望の値より下の値の範囲とともに、製品またはプロセスの設計段階において設定される、コンポーネントまたはプロセス操作に対する特性またはパラメータの所望の値もしくはターゲット値を指す。値の範囲は、製造プロセスまたは製造公差のわずかな変動によるものとしてよい。本明細書において使用されているように、「約」という語は、主題の半導体デバイスに関連付けられている特定の技術ノードに基づき変化し得る所与の量の値を示す。特定の技術ノードに基づき、「約」という語は、たとえば、値の１０～３０％以内（たとえば、値の±１０％、±２０％、または±３０％）で変化する所与の量の値を示すことができる。

本明細書において使用されているように、階段構造は、各水平表面が、水平表面の第１のエッジから上方に延在する第１の垂直表面に隣接し、水平表面の第２のエッジから下方に延在する第２の垂直表面に隣接するように少なくとも２つの水平表面（たとえば、ｘ－ｙ平面に沿って）と、少なくとも２つの（たとえば、第１および第２の）垂直表面（たとえば、ｚ軸に沿った）とを含む一組の表面を指す。「ステップ」または「階段」とは、一組の隣接する表面の高さの垂直方向のシフトを指す。本開示では、「階段」および「ステップ」という用語は、階段構造の１つのレベルを指し、交換可能に使用される。本開示において、水平方向は、基板（たとえば、上に構造を形成するための作製プラットフォームを提供する基板）の頂面に平行な方向（たとえば、ｘ軸またはｙ軸）を指し、垂直方向は、構造の頂面に垂直な方向（たとえば、ｚ軸）を指すものとしてよい。

ＮＡＮＤフラッシュメモリデバイスは、様々な電子製品に広く使用されており、不揮発性で軽量で、消費電力が低く、良好な高性能を有する。現在、プレーナ型ＮＡＮＤフラッシュメモリデバイスは、すでにその記憶容量限界に達している。記憶容量をさらに増やし、ビットあたりの記憶コストを低減するために、３Ｄ ＮＡＮＤメモリデバイスが提案されている。既存の３Ｄ ＮＡＮＤメモリデバイスを形成するためのプロセスは、多くの場合に、次のような作業を含む。まず最初に、基板の上に、複数の交互配置された犠牲層および絶縁層のスタック構造が形成される。スタック構造内に延在するチャネルホールが形成される。チャネルホールの底面はエッチングされて、基板内にリセスを形成する。エピタキシャル部分が、選択的エピタキシャル成長によってチャネルホールの底面に形成される。エピタキシャル部分に導電接続されている半導体チャネルが、チャネルホール内に形成される。犠牲層は、除去され、導体層で置き換えられ得る。導体層は、３Ｄ ＮＡＮＤメモリデバイスのワード線として機能する。

既存の３Ｄ ＮＡＮＤメモリデバイスは、多くの場合に、複数のメモリブロックを含む。隣接するメモリブロックは、多くの場合に、ＡＣＳが形成される、ゲート線スリット（ＧＬＳ）によって分離される。既存の３Ｄ ＮＡＮＤメモリデバイスを形成するための作製方法では、ＧＬＳの形状は変動を受けやすく、３Ｄ ＮＡＮＤメモリデバイスの性能に潜在的に影響を及ぼす。

本開示は、ＧＬＳがない、またはＧＬＳ内にＡＣＳがない、３Ｄメモリデバイス（たとえば、３Ｄ ＮＡＮＤメモリデバイス）、および３Ｄメモリデバイスを形成するための方法を提供する。３Ｄメモリデバイスは、メモリブロックの分割としてスタック構造内でトップセレクト構造およびボトムセレクト構造を採用する。トップセレクト構造およびボトムセレクト構造は、それぞれ誘電体材料から作られ、スタック構造の頂部および底部に配置され、垂直方向に沿って互いに位置合わせされている。トップセレクト構造およびボトムセレクト構造は、各々、少なくとも１つの導体層を分割して、セレクト導体層（たとえば、トップ／ボトムセレクトゲートとして機能するトップ／ボトムセレクト導体層の対）を形成する。セレクト導体層は、読み出し／書き込み／消去動作を行うために所望のメモリブロックを選択するようにそれぞれ電圧を印加され得る。いくつかの実施形態において、３Ｄメモリデバイスは、トップセレクト構造と平行に位置合わせされたメモリブロック内に１つまたは複数の他のトップセレクト構造を含み、それぞれのセレクト導体層を、各々メモリフィンガーに対応する複数のトップセレクトサブ導体層に分割する。トップセレクトサブ導体層および対応するボトムセレクト導体層は、それぞれ、所望のメモリフィンガーおよび／または所望のメモリページを選択するための電圧を印加され得る。トップセレクト構造およびボトムセレクト構造をメモリブロックおよびメモリフィンガーの分割として適用することによって、ＧＬＳまたはＧＬＳ内のＡＣＳは形成されず、ＧＬＳの形状の変動が回避される。いくつかの実施形態において、基板はボディソースとしてバイアスされるか、または接地される。これらの方法は、シングルデッキ構造またはマルチデッキ構造（たとえば、デュアルデッキ構造）のスタック構造を形成するために使用される。いくつかの実施形態において、スタック構造の導体層は、導体層を形成するために犠牲層が導体材料に置き換えられるゲート置換プロセスではなく、導体材料の直接堆積によって形成される。３Ｄメモリデバイスの作製が簡素化され得る。

図１Ａは、いくつかの実施形態による、例示的な３Ｄメモリデバイス１５０を示す平面図である。図１Ｂは、Ａ－Ｂ方向に沿った図１Ａに示されている３Ｄメモリデバイス１５０の断面図である。図１Ａおよび図１Ｂに示されているように、３Ｄメモリデバイス１５０は、基板１００、緩衝酸化物層１０１、および緩衝酸化物層１０１の上のスタック構造１１１を含み得る。スタック構造１１１は、緩衝酸化物層１０１上に交互配置された複数の導体層（すなわち、トップセレクト導体層の対を有するトップ導体層１１４、ボトムセレクト導体層の対を有するボトム導体層１１２、および制御導体層１０３）および複数の絶縁層１０４を含み得る。スタック構造１１１は、複数の導体層（すなわち、１１４、１０３、１１２）および絶縁層１０４を覆う誘電体キャップ層１０５も含み得る。スタック構造１１１は、垂直方向（たとえば、ｚ方向）に沿って誘電体キャップ層１０５の頂面から基板１００内に貫入する複数のチャネル構造１３０も含み得る。各チャネル構造１３０は、チャネル構造の底部にあるエピタキシャル部分１１７と、チャネル構造の頂部にあるドレイン構造１１０と、エピタキシャル部分１１７とドレイン構造１１０との間にある半導体チャネル１１９とを含み得る。エピタキシャル部分１１７は、基板１００に接触し、導電接続され、半導体チャネル１１９は、ドレイン構造１１０およびエピタキシャル部分１１７に接触し、導電接続され得る。複数のメモリセルが、半導体チャネル１１９および制御導体層１０３によって形成され得る。

スタック構造１１１は、メモリセルをメモリブロック１２０－１および１２０－２の対に分割するために垂直方向に沿って位置合わせされた第１のトップセレクト構造１１６－１およびボトムセレクト構造１３１も含み得る。いくつかの実施形態において、第１のトップセレクト構造１１６－１は、トップ導体層１１４を、各々それぞれのメモリブロック（たとえば、１２０－１または１２０－２）内に配置されているトップセレクト導体層の対に分割する。いくつかの実施形態において、ボトムセレクト構造１３１－１は、ボトム導体層１１２を、各々それぞれのメモリブロック（たとえば、１２０－１または１２０－２）内に配置されているボトムセレクト導体層１１２－ａおよび１１２－ｂの対に分割する。いくつかの実施形態において、スタック構造１１１は、各メモリブロック（たとえば、１２０－１または１２０－２）内で第１のトップセレクト構造１１６－１と平行に位置合わせされた少なくとも１つの第２のトップセレクト構造１１６－２を含み得る。第２のトップセレクト構造１１６－２は、それぞれのメモリブロック（たとえば、１２０－１または１２０－２）を複数のメモリフィンガー（たとえば、メモリブロック１２０－１内のメモリフィンガー４１および４２、およびメモリブロック１２０－２内のメモリフィンガー４３および４４）に分割し得る。具体的には、第２のトップセレクト構造１１６－２は、それぞれのメモリブロック内のそれぞれのトップセレクト導体層を、複数のトップセレクト導体サブ層（たとえば、１１４ａ、１１４ｂ、１１４ｃ、または１１４ｄ）にさらに分割し得る。各メモリフィンガー（たとえば、４１、４２、４３、または４４）は、それぞれのトップセレクト導体サブ層（たとえば、１１４ａ、１１４ｂ、１１４ｃ、または１１４ｄ）に対応し得る。電圧が、所望のトップセレクト導体サブ層（たとえば、１１４ａ、１１４ｂ、１１４ｃ、または１１４ｄ）および所望のボトムセレクト導体層１１２－ａまたは１１２－ｂに印加されると、所望のメモリフィンガーまたはメモリページが選択され得る。

基板１００は、シリコン（たとえば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、または任意の他の好適な材料を含むことができる。いくつかの実施形態において、基板１００は、薄化済み基板（たとえば、半導体層）であり、これは、研削、エッチング、化学機械研磨（ＣＭＰ）、またはそれらの任意の組合せによって薄化された。いくつかの実施形態においては、基板１００はシリコンを含む。

いくつかの実施形態において、３Ｄメモリデバイス１５０は、各々基板１００より上に垂直に延在するチャネル構造１３０のアレイを含む。チャネル構造１３０は、導体層（たとえば、１１４、１０３、または１１２）および絶縁層１０４を各々含む複数の対（本明細書では、「導体／絶縁層対」と称される）を貫通するものとしてよい。いくつかの実施形態において、緩衝酸化物層１０１が、基板１００とスタック構造１１１との間に形成される。水平方向（たとえば、ｘ方向またはｙ方向）に沿った少なくとも一方の側で、スタック構造１１１は、階段構造（図示せず）を含むことができる。スタック構造１１１の導体／絶縁層対の数（たとえば、３２、６４、９６、または１２８）は、３Ｄメモリデバイス１５０内のメモリセルの数を決定する。いくつかの実施形態において、スタック構造１１１内の導体層（たとえば、１１４、１０３、または１１２）および絶縁層１０４は、垂直方向に沿って交互に配置構成される。導電層（たとえば、１１４、１０３、または１１２）は、限定はしないがタングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープシリコン、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。絶縁層１０４は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはこれらの任意の組合せを含む誘電体材料を含むことができる。いくつかの実施形態において、緩衝酸化物層１０１および誘電体キャップ層１０５は各々酸化ケイ素などの誘電体材料を含む。いくつかの実施形態において、トップセレクト導体サブ層（たとえば、１１４ａ、１１４ｂ、１１４ｃ、または１１４ｄ）は、トップセレクトゲート電極として機能し、制御導体層１０３は、セレクトゲート電極として機能し、交差するチャネル構造１３０を有するメモリセルを形成し、ボトムセレクト導体層１１２－ａおよび１１２－ｂは、ボトムセレクトゲート電極として機能する。トップセレクトゲート電極とボトムセレクトゲート電極は、それぞれ望み通りに所望のメモリブロック／フィンガー／ページを選択するために適用され得る。

図１Ｂに示されているように、チャネル構造１３０は、スタック構造１１１を通って垂直に延在する半導体チャネル１１９を含むことができる。半導体チャネル１１９は、チャネル形成構造、たとえば、半導体材料（たとえば、半導体層１０８として）、および誘電体材料（たとえば、メモリ膜１０７として）を充填されたチャネルホールを含むことができる。いくつかの実施形態において、半導体層１０８は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態において、メモリ膜１０７は、トンネル層、メモリ層（「電荷トラップ層」とも呼ばれる）、およびブロッキング層を含む複合層である。半導体チャネル１１９のチャネルホールの残りの空間は、酸化シリコンなどの誘電体材料を含む誘電体コア１０９を部分的または完全に充填され得る。半導体チャネル１１９は、円筒形状（たとえば、柱形状）を有することができる。誘電体コア１０９、半導体層１０８、トンネル層、メモリ層、およびブロッキング層は、いくつかの実施形態により、中心から柱の外面に向かって、この順序で放射状に配置構成される。トンネル層は、酸化ケイ素、酸窒化ケイ素、またはこれらの任意の組合せを含むことができる。メモリ層は、窒化ケイ素、酸窒化ケイ素、シリコン、またはこれらの任意の組合せを含むことができる。ブロッキング層は、酸化ケイ素、酸窒化ケイ素、高誘電率（ｈｉｇｈ－ｋ）誘電体、またはこれらの任意の組合せを含むことができる。一例において、メモリ膜１０７は、酸化ケイ素／酸窒化ケイ素（または窒化ケイ素）／酸化ケイ素（ＯＮＯ）の複合層を含むことができる。

いくつかの実施形態において、チャネル構造１３０は、チャネル構造１３０の下側部分（たとえば、底部の下側端部）内のエピタキシャル部分１１７（たとえば、半導体プラグ）をさらに含む。本明細書において使用されているように、コンポーネント（たとえば、チャネル構造１３０）の「上側端部」は、基板１００から垂直方向に遠く離れている端部であり、コンポーネント（たとえば、チャネル構造１３０）の「下側端部」は、基板１００が３Ｄメモリデバイス１５０の最下平面内に位置決めされたときに垂直方向で基板１００に近い端部である。エピタキシャル部分１１７は、任意の好適な方向に基板１００からエピタキシャル成長される、シリコンなどの半導体材料を含むことができる。いくつかの実施形態において、エピタキシャル部分１１７は、基板１００と同じ材料である単結晶シリコンを含むと理解される。言い換えると、エピタキシャル部分１１７は、基板１００から成長させたエピタキシャル成長半導体層を含むことができる。エピタキシャル部分１１７は、基板１００とは異なる材料を含むこともできる。いくつかの実施形態において、エピタキシャル部分１１７は、シリコン、ゲルマニウム、およびシリコンゲルマニウムのうちの少なくとも１つを含む。いくつかの実施形態において、エピタキシャル部分１１７の一部は、基板１００の頂面よりも上にあり、半導体チャネル１１９と接触している。エピタキシャル部分１１７は、半導体チャネル１１９に導電接続され得る。いくつかの実施形態において、エピタキシャル部分１１７の頂面は、ボトム絶縁層１０４（たとえば、スタック構造１１１の底部の絶縁層）の頂面と底面との間に配置される。

いくつかの実施形態において、チャネル構造１３０は、チャネル構造１３０の上側部分（たとえば、上側端部）にドレイン構造１１０（たとえば、チャネルプラグ）をさらに含む。ドレイン構造１１０は、半導体チャネル１１９の上側端部と接触することができ、半導体チャネル１１９に導電接続され得る。ドレイン構造１１０は、半導体材料（たとえば、ポリシリコン）または導体材料（たとえば、金属）を含むことができる。いくつかの実施形態において、ドレイン構造は、接着層としてのＴｉ／ＴｉＮまたはＴａ／ＴａＮおよび導体材料としてのタングステンを充填された開口部を含む。３Ｄメモリデバイス１５０の作製中に半導体チャネル１１９の上側端部を覆うことによって、ドレイン構造１１０は、酸化シリコンおよび窒化シリコンなどの半導体チャネル１１９内に充填された誘電体のエッチングを防ぐエッチング停止層として機能することができる。

第１のトップセレクト構造１１６－１およびボトムセレクト構造１３１は、垂直方向に位置合わせされ、３Ｄメモリデバイス１５０内のメモリセルをメモリブロック１２０－１および１２０－２の対に分割し得る。第１のトップセレクト構造１１６－１およびボトムセレクト構造１３１は各々ｘ方向に沿って延在し得る。ボトムセレクト構造１３１は、ボトム導体層１１２を垂直に貫通し、ボトム導体層１１２をボトムセレクト導体層１１２ａおよび１１２ｂの対に分割し得る。ボトムセレクト導体層１１２ａおよび１１２ｂの各１つは、それぞれのメモリブロック（たとえば、１２０－１または１２０－２）を選択するようにバイアスされ得る。いくつかの実施形態において、ボトムセレクト構造１３１の頂面は、ボトム導体層１１２の頂面と同一平面であり、ボトムセレクト構造１３１の底面は、緩衝酸化物層１０１の頂面と底面との間にある。第１のトップセレクト構造１１６－１は、トップ導体層１１４を垂直に貫通し、トップ導体層１１４をトップセレクト導体層の対に分割し得る。いくつかの実施形態において、第１のトップセレクト構造１１６－１およびボトムセレクト構造１３１は、メモリブロックの境界のところ（またはメモリブロック同士の間）にしか位置決めされず、メモリブロック内には形成されない。

いくつかの実施形態において、３Ｄメモリ１５０は、メモリブロック１２０－１および１２０－２のうちの少なくとも一方において第１のトップセレクト構造１１６－１と平行に位置合わせされた少なくとも１つの第２のトップセレクト構造１１６－２を含み得る。いくつかの実施形態において、各ブロック内の第２のトップセレクト構造１１６－２の数は、ゼロ以上の整数値である。いくつかの実施形態において、図１Ａおよび図１Ｂに示されているように、第２のトップセレクト構造１１６－２は、それぞれのトップセレクト導体層を複数のトップセレクト導体サブ層（たとえば、１１４ａ、１１４ｂ、１１４ｃ、および１１４ｄ）に分割し、それぞれのメモリブロック（たとえば、１２０－１または１２０－２）のメモリセルを複数のメモリフィンガー（たとえば、４１、４２、４３、および４４）に分割し得る。各メモリフィンガーは、対応するトップセレクト導体サブ層、たとえば１１４ａ、１１４ｂ、１１４ｃ、または１１４ｄ、および対応するボトムセレクト導体層１１２ａまたは１１２ｂに電圧を印加することによって選択され／制御され得る。誘電体キャップ層１０５は、見やすくするために、図１Ａでは省かれている。いくつかの実施形態において、トップセレクト構造（たとえば、第１のトップセレクト構造１１６－１および第２のトップセレクト構造１１６－２）の頂面は、誘電体キャップ層１０５の頂面と同一平面であってもよく、トップセレクト構造の底面は、頂面とトップ絶縁層１０４（たとえば、トップ導体層１１４の下の絶縁層１０４）の底面との間に位置決めされ得る。言い換えると、トップセレクト構造は、トップ導体層１１４を垂直に貫通し、トップ導体層１１４を、各々対応するメモリフィンガー（たとえば、４１～４４）を制御するための複数のトップセレクト導体サブ層（たとえば、１１４ａ～１１４ｄ）に分割し得る。いくつかの実施形態において、隣接するトップセレクト構造１１６の間（たとえば、第１のトップセレクト構造１１６－１と第２のトップセレクト構造１１６－２との間、または第２のトップセレクト構造１１６－２同士の間）のチャネル構造１３０の数は、１以上の任意の好適な数であってよい。たとえば、少なくとも２つのチャネル構造１３０が、隣接するトップセレクト構造１１６の間でｙ方向に沿って配置構成され得る。いくつかの実施形態において、隣接するトップセレクト構造１１６の間のチャネル構造１３０の数は、設計および／または作製プロセスに応じて、異なる領域、たとえば、異なるメモリセルのメモリフィンガーを形成する領域で変化し得る。

いくつかの実施形態において、ボトムセレクト構造１３１およびトップセレクト構造１１６の垂直方向寸法は、設計および／または作製プロセスに応じて変化する。たとえば、ボトムセレクト構造１３１およびトップセレクト構造１１６は、垂直方向に、複数の導体層を貫通して分割し、複数のレベルでセレクト導体層／サブ層を形成し得る。ボトムセレクト構造１３１およびトップセレクト構造１１６の各々によって分割される導体層の具体的な数は、本開示の実施形態によって限定されるべきではない。いくつかの実施形態において、ボトムセレクト構造１３１およびトップセレクト構造１１６はそれぞれ、酸化シリコン、窒化シリコン、および酸窒化シリコンのうちの１つまたは複数を含み得る。

３Ｄメモリデバイス１５０は、モノリシック３Ｄメモリデバイスの一部であってよい。「モノリシック」という用語は、３Ｄメモリデバイスのコンポーネント（たとえば、周辺デバイスおよびメモリアレイデバイス）が単一の基板上に形成されることを意味する。モノリシック３Ｄメモリデバイスでは、周辺デバイスの処理およびメモリアレイデバイスの処理が畳み込まれるので、作製には制約が加わる。たとえば、メモリアレイデバイス（たとえば、ＮＡＮＤチャネル構造など）の作製は、同じ基板上に形成されているか、または形成されるべき周辺デバイスに関連付けられているサーマルバジェットによる制約を受ける。

代替的に、３Ｄメモリデバイス１５０は、非モノリシック３Ｄメモリデバイスの一部であってよく、コンポーネント（たとえば、周辺デバイスおよびメモリアレイデバイス）は、異なる基板上に別々に形成され、次いで、たとえば、向かい合わせ方式で結合され得る。いくつかの実施形態において、メモリアレイデバイス基板（たとえば、基板１０２）は、結合された非モノリシック３Ｄメモリデバイスの基板として残り、周辺デバイス（たとえば、ページバッファ、デコーダ、およびラッチなど、３Ｄメモリデバイス１５０の動作を円滑にするために使用される任意の好適なデジタル、アナログ、および／または混合信号周辺回路を含む、図示せず）は、混成結合のために、メモリアレイデバイス（たとえば、ＮＡＮＤメモリストリング）に向かって反転され、下向きになる。いくつかの実施形態において、メモリアレイデバイス基板（たとえば、基板１００）は、混成結合のために周辺デバイス（図示せず）に向かって反転され下向きになり、結合された非モノリシック３Ｄメモリデバイスにおいて、メモリアレイデバイスは周辺デバイスよりも上に来ることは理解される。メモリアレイデバイス基板（たとえば、基板１００）は、薄化された基板（結合された非モノリシック３Ｄメモリデバイスの基板ではない）であってよく、非モノリシック３Ｄメモリデバイスの配線形成工程（ＢＥＯＬ）の相互接続は、薄化されたメモリアレイデバイス基板の裏面に形成され得る。

図２～図４は、図１Ａおよび図１Ｂに示されている３Ｄメモリデバイスを形成するための作製プロセスを例示している。図６は、図２～図４に示されている方法６００のフローチャートである。例示を容易にするために、本開示の図１～図５において同じまたは類似する部品は、同じ数字を付けられている。

動作の始めに、ボトム導体材料層を貫通するボトムセレクト構造が、基板の上に形成される（動作６０２）。図２は、対応する構造２００を例示している。

図２に示されているように、ボトムセレクト構造１３１は、基板１００の上に形成され得る。いくつかの実施形態において、緩衝酸化物層１０１は、基板１００の上に堆積され、ボトム導体材料層は、緩衝酸化物層１０１の上に堆積され得る。ボトムセレクト構造１３１の後の形成のための底部開口部は、ボトム導体材料層に形成され得る。底部開口部の底面は、緩衝酸化物層１０１の頂面と底面との間にあり得る。底部開口部は、水平方向、たとえば、ｘ方向に沿って延在し得る。誘電体材料が堆積されて、底部開口部を充填し得る。いくつかの実施形態において、平坦化プロセス（たとえば、化学機械研磨（ＣＭＰ）および／またはリセスエッチング）が実行され、堆積プロセスからの過剰な誘電体材料を除去する。ボトムセレクト構造１３１が形成され、ボトム導体材料層を２つの部分に分割するものとしてよく、その後、ボトムセレクト導体層１１２ａおよび１１２ｂの対を形成し得る。

いくつかの実施形態において、底部開口部は、異方性エッチングプロセス、たとえば、ドライエッチングを使用してボトム導体材料層をパターン形成することによって形成され得る。いくつかの実施形態において、緩衝酸化物層１０１およびボトムセレクト構造１３１は各々酸化ケイ素を含み、物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、原子層堆積（ＡＬＤ）、およびスパッタリングのうちの少なくとも１つによって形成される。いくつかの実施形態において、ボトム導体材料層は、タングステンを含み、ＰＶＤ、ＣＶＤ、ＡＬＤ、およびスパッタリングのうちの少なくとも１つによって堆積される。

図６を再び参照すると、ボトムセレクト構造１３１の形成後、複数の導体層および複数の絶縁層が、ボトムセレクト導体層１１２ａ、１１２ｂの対およびボトムセレクト構造の上に形成される（動作６０４）。図２は、対応する構造２００を例示している。

図２に示されているように、複数の導体層（たとえば、制御導体層１０３およびトップ導体層１１４－０）および複数の絶縁層１０４が、ボトムセレクト構造１３１ならびにボトムセレクト導体層１１２ａおよび１１２ｂの対の上に形成され、交互配置され得る。導体層１１４－０は、トップ導体層を表す。いくつかの実施形態において、誘電体キャップ層１０５は、トップ導体層１１４－０の上に堆積される。複数の導体層（たとえば、１０３および１１４－０）および複数の絶縁層１０４は、スタック構造１１１を形成するものとしてよく、これは階段構造を有し得る。

階段構造は、複数の交互配置された導体材料層および絶縁材料層を含む材料スタックを、エッチマスク、たとえば、材料スタック上のパターン形成されたＰＲ層を使用して繰り返しエッチングすることによって形成され得る。交互配置された導体材料層および絶縁材料層は、所望の層数に達するまでボトム導体層１１２上に導体材料の層および絶縁材料の層を交互に堆積することによって形成され得る。いくつかの実施形態において、絶縁材料層がボトム導体材料層の上に堆積される、導体材料層が絶縁材料層の上に堆積される、などのように続く。導体材料層および絶縁材料層は、同じ厚さまたは異なる厚さを有することができる。いくつかの実施形態において、導体材料層およびその下にある絶縁材料層は、導体／絶縁体対と称される。いくつかの実施形態において、１つまたは複数の導体／絶縁体対が、１つのレベル／階段を形成することができる。階段構造の形成時に、ＰＲ層は、トリミングされ（たとえば、多くの場合にすべての方向から、材料スタックの境界から増分的に内側へエッチングされる）、材料スタックの露出部分をエッチングするためのエッチマスクとして使用される。トリミングされるＰＲの量は、階段の寸法に直接関係し（たとえば、決定要因となり）得る。ＰＲ層のトリミングは、好適なエッチ、たとえば、等方性ドライエッチングまたはウェットエッチングを使用して得ることができる。１つまたは複数のＰＲ層が連続的に形成されトリミングされて、階段構造を形成することができる。各誘電体層対は、ＰＲ層のトリミング後に、好適なエッチャントを使用してエッチングされ、導体材料層および下にある絶縁材料層の両方の一部を除去することができる。エッチングされた導体材料層（たとえば、ボトム導体材料層およびボトム導体材料層の上に形成された導体材料層を含む）および絶縁材料層は、導体層（たとえば、１１４－０、１０３、および１１２）および絶縁層１０４を形成し得る。次いで、ＰＲ層は、取り除かれ得る。いくつかの実施形態において、トップ導体材料層は、トップ導体層１１４－０を形成し、これはその後トップセレクト導体サブ層１１４ａ～１１４ｂを形成する。いくつかの実施形態において、ボトム導体材料層は、ボトム導体層１１２と、ボトムセレクト導体層１１２ａおよび１１２ｂの対とを形成することができる。いくつかの実施形態において、トップ導体材料層とボトム導体材料層との間の導体材料層は、３Ｄメモリデバイス１５０のワード線として機能する、制御導体層１０３を形成する。

いくつかの実施形態において、絶縁材料層は、酸化ケイ素を含み、絶縁材料層の堆積は、ＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの１つまたは複数を含む。いくつかの実施形態において、導体材料層は、タングステンを含み、絶縁材料層の堆積は、ＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの１つまたは複数を含む。いくつかの実施形態において、導体材料層および絶縁材料層のエッチングは、１つまたは複数の好適な異方性エッチングプロセス、たとえば、ドライエッチングを含む。いくつかの実施形態において、エッチャントは、導体材料層および絶縁材料層上で異なるエッチング選択性を有する。

再び図６を参照すると、導体層および絶縁層が形成された後、複数のチャネル構造がスタック構造に形成される。チャネル構造は、スタック構造を貫通し、基板内に貫入し得る（動作６０６）。図２は、対応する構造２００を例示している。

図２に示されているように、複数のチャネル構造１３０が、誘電体キャップ層１０５、導体層（１１４－０、１０３、および１１２）、緩衝酸化物層１０１を貫通し、基板１００内に貫入するように形成され得る。

複数のチャネルホールが、スタック構造１１１を通して形成され得る。いくつかの実施形態において、複数のチャネルホールは、交互配置された導体層（１１４－０、１０３、および１１２）および絶縁層１０４を通して形成される。複数のチャネルホールは、パターン形成されたＰＲ層などのエッチマスクを使用して異方性エッチングプロセスを実行し、スタック構造１１１の一部を除去して基板１００を露出させることによって形成され得る。いくつかの実施形態において、複数のチャネルホールが、ｘ方向に沿ってボトムセレクト構造１３１の各側面に形成される。リセス領域が、基板１００よりも上にあるチャネルホールを形成するのと同じエッチングプロセスによって、および／または別のリセスエッチングプロセスによって、基板１００の頂部を露出するために各チャネルホールの底部に形成され得る。いくつかの実施形態において、半導体プラグが、各チャネルホールの底部に、たとえば、リセス領域の上に形成される。半導体プラグは、エピタキシャル成長プロセスおよび／または堆積プロセスによって形成され得る。いくつかの実施形態において、半導体プラグは、エピタキシャル成長によって形成され、エピタキシャル部分１１７と称される。任意選択で、リセスエッチ（たとえば、ドライエッチおよび／またはウェットエッチ）が実行され、これによりチャネルホールの側壁上の過剰な半導体材料を除去し、および／またはエピタキシャル部分１１７の頂面を所望の位置に制御し得る。いくつかの実施形態において、エピタキシャル部分１１７の頂面は、ボトム絶縁層１０４の頂面と底面との間に配置される。

いくつかの実施形態において、チャネルホールは、好適なエッチングプロセス、たとえば、異方性エッチングプロセス（たとえば、ドライエッチ）および／または等方性エッチングプロセス（ウェットエッチ）を実行することによって形成される。いくつかの実施形態において、エピタキシャル部分１１７は単結晶シリコンを含み、基板１００からエピタキシャル成長され形成される。いくつかの実施形態において、エピタキシャル部分１１７は、堆積プロセスによって形成されたポリシリコンを含む。エピタキシャル成長したエピタキシャル部分１１７の形成は、限定はしないが、気相エピタキシー（ＶＰＥ）、液相エピタキシー（ＬＰＥ）、分子線エピタキシー（ＭＰＥ）、またはそれらの任意の組合せを含むことができる。堆積されたエピタキシャル部分１１７の形成は、限定はしないが、ＣＶＤ、ＰＶＤ、および／またはＡＬＤを含み得る。

いくつかの実施形態において、半導体チャネル１１９が、チャネルホール内のエピタキシャル部分１１７の上に形成され、接触している。半導体チャネルは、メモリ膜１０７（たとえば、ブロッキング層、メモリ層、およびトンネル層を含む）と、エピタキシャル部分１１７の上に形成され、接続する半導体層１０８と、チャネルホールの残りの部分を充填する誘電体コア１０９とを有するチャネル形成構造を含むことができる。いくつかの実施形態において、メモリ膜１０７が最初に、チャネルホールの側壁とエピタキシャル部分１１７の頂面とを覆うように堆積され、次いで、メモリ膜１０７の上、エピタキシャル部分１１７よりも上に、半導体層１０８が堆積される。ブロッキング層、メモリ層、およびトンネル層は、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、この順序で堆積され、メモリ膜１０７を形成することができる。半導体層１０８は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなど、１つまたは複数の薄膜堆積プロセスを使用してトンネル層上に堆積され得る。いくつかの実施形態において、誘電体コア１０９が、酸化ケイ素などの半導体層１０８の堆積後に誘電体材料を堆積させることによってチャネルホールの残りの空間に充填される。

いくつかの実施形態において、ドレイン構造１１０は、各チャネルホールの上側部分に形成される。いくつかの実施形態において、スタック構造１１１の頂面および各チャネルホールの上側部分にあるメモリ膜１０７、半導体層１０８、および誘電体コア１０９の一部が、ＣＭＰ、研削、ウェットエッチング、および／またはドライエッチングによって除去されて、チャネルホールの上側部分にリセスを形成し、それにより半導体チャネルの頂面は、誘電体キャップ層１０５の頂面と底面との間にあり得る。次いで、ドレイン構造１１０が、金属などの導体材料を、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電解メッキ、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスによってリセス内に堆積することによって形成され得る。これにより、チャネル構造１３０が形成される。複数のメモリセルが、半導体チャネル１１９および制御導体層１０３の交差によって形成され得る。任意選択で、平坦化プロセス、たとえば、ドライ／ウェットエッチおよび／またはＣＭＰが実行され、それにより、スタック構造１１１の頂面上の過剰な材料を除去する。

再び図６を参照すると、チャネル構造の形成後、第１のトップセレクト構造が形成され、垂直方向に沿ってボトムセレクト構造と位置合わせされ、トップ導体層をトップセレクト導体層の対に分割する（動作６０８）。図３および図４は、対応する構造３００および４００を例示している。

図４に示されているように、第１のトップセレクト構造１１６－１は、スタック構造１１１内に形成され得る。垂直方向に、第１のトップセレクト構造１１６－１は、ボトムセレクト構造１３１と位置合わせされ、スタック構造１１１の頂面から第１の絶縁層１０４内に貫入し得る。水平方向に、第１のトップセレクト構造１１６－１は、ボトムセレクト構造１３１と平行な、ｘ方向に沿って延在し得る。第１のトップセレクト構造１１６－１は、トップ導体層１１４をトップセレクト導体層の対に分割し得る。第１のトップセレクト構造１１６－１およびボトムセレクト構造１３１は、スタック構造１１１内のメモリセルをメモリブロックの対（たとえば、図１Ｂの１２０－１および１２０－２）に分割し得る。いくつかの実施形態において、１つまたは複数の第２のトップセレクト構造１１６－２が、それぞれのメモリブロック（たとえば、１２０－１または１２０－２）内に形成され、それぞれのトップセレクト導体層を複数のトップセレクト導体サブ層（図１Ａおよび図１Ｂの１１４ａ～１１４ｄ）にさらに分割し、メモリブロックを複数のメモリフィンガー（たとえば、図１Ａおよび図１Ｂの４１～４４）に分割する。第２のトップセレクト構造１１６－２は、第１のトップセレクト構造１１６－１と類似の、または同じ寸法を有し、ｘ方向に沿って第１のトップセレクト構造１１６－１と平行に延在し得る。

図３に示されているように、第１のトップセレクト構造１１６－１は、スタック構造１１１の一部を除去して第１の頂部開口部１１５－１内に形成することによって形成され得る。好適な異方性エッチングプロセスおよびエッチマスク（たとえば、パターン形成されたＰＲ層）が採用され、下にある絶縁層１０４（たとえば、トップセレクト導体サブ層の下のトップ絶縁層１０４）を露出する、第１の頂部開口部１１５－１を形成し得る。好適な誘電体材料が堆積され、第１のトップセレクト構造１１６－１を充填するものとしてよい。いくつかの実施形態において、第２のトップセレクト構造１１６－２は、第１のトップセレクト構造１１６－１を形成するのと同じ作製プロセスによって形成され得る。たとえば、１つまたは複数の第２の頂部開口部１１５－２は、第１の頂部開口部１１５－１を形成するのと同じパターン形成プロセスで、ｘ方向に沿って第１の頂部開口部１１５－１の各側に形成され得る。第２の頂部開口部１１５－２は、同じ誘電体材料を使用して充填され得る。いくつかの実施形態において、第１の頂部開口部１１５－１および第２の頂部開口部１１５－２は、異方性エッチングプロセス、たとえば、ドライエッチを使用して形成される。酸化ケイ素などの、好適な誘電体材料は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなど、１つまたは複数の薄膜堆積プロセスを使用して堆積され得る。任意選択で、平坦化プロセス、たとえば、ドライ／ウェットエッチおよび／またはＣＭＰが実行され、それにより、スタック構造１１１の頂面上の過剰な誘電体材料を除去する。

図５は、いくつかの実施形態による、ＧＬＳがない、またはＧＬＳ内にＡＣＳがない、別の例示的な３Ｄメモリデバイス５００を示している。３Ｄメモリデバイス５００は、３Ｄメモリデバイス１５０に類似する構造を有し、デュアルデッキスタック構造１１１内にチャネル構造を形成することによって形成され得る。図５に示されているように、スタック構造１１１は、第１のデッキ２１１および第２のデッキ２１２を備え、そこにメモリセルが形成される。いくつかの実施形態において、より多くの導体／絶縁層対が、３Ｄメモリデバイス５００内に形成されることで、より多くのメモリセルが形成されることを可能にし得る。導体材料層および絶縁材料層が連続して堆積され、チャネルホールが１回のエッチング処理で形成される、図２～図４のスタック構造１１１の形成とは異なり、第１のデッキ２１１および第２のデッキ２１２を形成する導体材料層および絶縁材料層は、別々に堆積される。チャネルホールは、第１のデッキ２１１と第２のデッキ２１２内のチャネルホールを一緒に接続することによって形成される。図７は、図５のスタック構造１１１内にメモリセルを形成する方法７００のフローチャートを例示している。方法７００は、デュアルデッキ構造からスタック構造１１１を形成するために、動作６０２の後、動作６０８の前に実行されてよい。様々な実施形態において、作製方法は、他のマルチデッキ構造（たとえば、デッキの数が２よりも大きい）から３Ｄメモリデバイスを形成するためにも使用できることに留意すべきである。他のマルチデッキ構造を形成するための作製プロセスの詳細は、デュアルデッキ構造からスタック構造１１１を形成するための作製プロセスと同様であり得、本明細書では説明しない。ボトムセレクト構造１３１、第１のトップセレクト構造１１６－１、および第２のトップセレクト構造１１６－２などの、３Ｄメモリデバイス５００の他の部分を形成するための作製プロセスは、図２～図４に示されている作製プロセスに類似しているか、または同じであり得、本明細書では繰り返されない。

ボトムセレクト構造が形成された後、第１の複数の導体材料層および第１の複数の絶縁材料層を有する第１の材料スタックが、ボトムセレクト導体材料層およびボトムセレクト構造１３１の対上に交互配置されるように形成され得る（動作７０２）。第１の材料スタックは、その後、第１のデッキ２１１（たとえば、下側デッキ）を形成することができる。第１の複数の導体材料層および第１の複数の絶縁材料層の堆積については、図２に例示されている導体材料層および絶縁材料層の堆積の説明を参照することができ、本明細書では繰り返されない。

第１のチャネルホールが、第１の材料スタックを貫通して基板１００内に貫入するように形成され、エピタキシャル部分１１７が第１のチャネルホールの底部に形成され得る（動作７０４）。第１のチャネルホールおよびエピタキシャル部分１１７の形成については、図２に例示されているチャネルホールおよびエピタキシャル部分の形成の説明を参照することができ、本明細書では繰り返されない。

犠牲構造が、エピタキシャル部分１１７が形成された後に第１のチャネルホールを充填するために形成され得る（動作７０６）。犠牲構造は、犠牲材料を第１のチャネルホール内に堆積させることによって形成することができる。犠牲材料は、十分な剛性をする任意の好適な材料を含むものとしてよく、これはエピタキシャル部分１１７とは異なる（たとえば、エピタキシャル部分１１７とは異なるエッチング選択性を有する）。いくつかの実施形態において、犠牲材料は、酸化ケイ素、窒化ケイ素、およびポリシリコンのうちの１つまたは複数を含み、堆積プロセスは、ＣＶＤ、ＰＶＤ、およびＡＬＤのうちの１つまたは複数を含む。任意選択で、平坦化プロセス（たとえば、ＣＭＰおよび／またはリセスエッチング）が実行されて、第１の材料スタック上の任意の過剰な材料（たとえば、犠牲材料）を除去し、第２の材料スタックの堆積のための基部を設ける。

さらに、第２の複数の導体材料層および第２の複数の絶縁材料層を有する第２の材料スタックは、第１の材料スタックの上に交互配置されるように堆積され得る（動作７０８）。第２の材料スタックは、その後、第２のデッキ２１２（たとえば、上側デッキ）を形成し得る。第２の複数の導体材料層および第２の複数の絶縁材料層の堆積については、図２に例示されている導体材料層および絶縁材料層の堆積の説明を参照することができ、本明細書では繰り返されない。いくつかの実施形態において、第１の材料スタックおよび第２の材料スタックにおける導体材料層および絶縁材料層の数（たとえば、３２、６４、または９６）は、設計および／または作製プロセスに応じて、同じであっても異なっていてもよく、本開示の実施形態によって限定されるべきではない。いくつかの実施形態において、誘電体キャップ層が、第２の材料スタックの上に形成される。

次いで、階段構造が、積層する第１の材料スタックおよび第２の材料スタック、たとえば、ボトム導体材料層、第１の複数の導体材料層、第１の複数の絶縁材料層、第２の複数の導体材料層、および第２の複数の絶縁材料層を繰り返しエッチングすることから形成され得る（動作７１０）。いくつかの実施形態において、階段構造は、スタック構造１１１を形成することができる。階段構造の形成については、図２に例示されている階段構造の形成の説明を参照することができ、本明細書では繰り返されない。

第２のチャネルホールは、誘電体キャップ層の頂面から第１のチャネルホールまで延在し、犠牲構造を露出させるように形成され得る（動作７１２）。いくつかの実施形態において、第２のチャネルホールは、第２のチャネルホールが少なくとも第１のチャネルホールと垂直方向に重なり合って犠牲構造を露出することができるように垂直方向に沿って第１のチャネルホールと位置合わせされ得る。第２のチャネルホールの形成については、図２に例示されているチャネルホールの形成の説明を参照することができ、本明細書では繰り返されない。

さらに、犠牲構造は除去され、チャネルホールが形成され得る（動作７１４）。好適なエッチングプロセス、たとえば、ドライエッチなどの異方性エッチングが実行され、第１のチャネルホールおよび第２のチャネルホールが接続されてチャネルホールを形成することができるように犠牲構造を除去することができる。いくつかの実施形態において、エッチングプロセスは、エピタキシャル部分１１７の上では犠牲構造のより高いエッチング率を有し、したがって、エピタキシャル部分１１７の少なくとも一部は、犠牲構造の除去後も保持され得る。チャネルホールが形成された後、チャネル構造１３０は、図２で説明されている作製プロセスを使用して形成され得る。次いで、デュアルデッキ構造を有する３Ｄメモリデバイス５００が形成され得る。

いくつかの実施形態において、３Ｄメモリデバイスは、スタック構造を含む。スタック構造は、基板の上に交互配置された複数の導体層および複数の絶縁層を含み得る。複数の導体層は、第１のトップセレクト構造によって分割されたトップセレクト導体層の対と、ボトムセレクト構造によって分割されたボトムセレクト導体層の対とを含み得る。第１のトップセレクト構造およびボトムセレクト構造は、水平方向に沿って延在し、垂直方向に沿って位置合わせされ得る。複数のチャネル構造が、垂直方向に沿って延在し基板内に貫入し得、トップセレクト構造およびボトムセレクト構造の両側に分配される。

いくつかの実施形態において、トップセレクト構造およびボトムセレクト構造は、複数の導体層および複数のチャネル構造によって形成されたメモリセルをメモリブロックの対に分割する。メモリブロックの対の各々は、それぞれのトップセレクト導体層およびそれぞれのボトムセレクト導体層に対応し得る。

いくつかの実施形態において、３Ｄメモリデバイスは、スタック構造と基板との間に緩衝酸化物層をさらに備える。第１のトップセレクト構造は、垂直方向に沿ってスタック構造の頂面から第１の導体層の下のトップ絶縁層内に貫入し得る。ボトムセレクト構造は、垂直方向に沿ってボトム導体層の頂面から緩衝酸化物層内に貫入する。

いくつかの実施形態において、３Ｄメモリデバイスは、垂直方向に沿ってそれぞれのメモリブロック内のスタック構造の頂面から第１の絶縁構造内に貫入し、水平方向に沿って延在する少なくとも１つの第２のトップセレクト構造をさらに備える。少なくとも１つの第２のトップセレクト構造は、水平方向に垂直な別の水平方向に沿った少なくとも１つのチャネル構造によって第１のトップセレクト構造から分離され得る。少なくとも１つの第２のトップセレクト構造は、それぞれのトップセレクト導体層を複数のトップセレクト導体サブ層に分割し、それぞれのメモリブロックを複数のメモリフィンガーに分割し得る。複数のトップセレクト導体サブ層の各々は、それぞれのメモリフィンガーに対応し得る。

いくつかの実施形態において、第１のトップセレクト構造、少なくとも１つの第２のトップセレクト構造、およびボトムセレクト構造は各々酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの少なくとも１つを含む。

いくつかの実施形態において、複数のチャネル構造は各々基板に導電接続されたエピタキシャル部分を含み、エピタキシャル部分の頂面はボトムセレクト導体層の対の上にあるボトム絶縁層の頂面と底面との間にある。

いくつかの実施形態において、エピタキシャル部分は、シリコン、ゲルマニウム、またはシリコンゲルマニウムのうちの少なくとも１つを含む。

いくつかの実施形態において、複数のチャネル構造は各々それぞれのエピタキシャル部分の上にあり、それぞれのエピタキシャル部分に導電接続された半導体チャネルを含む。半導体チャネルは、半導体チャネルの側壁から半導体チャネルの中心に向かって放射状に配置構成されているブロッキング層、メモリ層、トンネル層、半導体層、および誘電体コアを含み得る。

いくつかの実施形態において、３Ｄメモリデバイスは、スタック構造の上にある誘電体キャップ層と、各々誘電体キャップ層内にあり、それぞれの半導体チャネルに導電接続された複数のドレイン構造とをさらに備える。半導体チャネルの頂面は、誘電体キャップ層の頂面と底面との間にあってもよい。複数のドレイン構造は、シリコン、ゲルマニウム、またはシリコンゲルマニウムのうちの少なくとも１つを含み得る。誘電体キャップ層は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの少なくとも１つを含み得る。

いくつかの実施形態において、基板は、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化ケイ素、シリコンオンインシュレータ、ゲルマニウムオンインシュレータ、またはＩＩＩ－Ｖ族化合物のうちの少なくとも１つを含む。いくつかの実施形態において、複数の導体層およびボトムセレクト導体層の対は各々ポリシリコン、シリサイド、ゲルマニウム、シリコンゲルマニウム、銅、アルミニウム、コバルト、またはタングステンのうちの少なくとも１つを含む。いくつかの実施形態において、複数の絶縁層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または窒化ケイ素炭素のうちの少なくとも１つを含む。

いくつかの実施形態において、スタック構造内にアレイ共通ソースまたはゲート線スリットが形成されておらず、基板はボディソースである。

いくつかの実施形態において、３Ｄメモリデバイスを形成するための方法は、垂直方向に沿って基板の上のボトム導体層を貫通し、水平方向に沿ってボトム導体層をボトムセレクト導体層の対に分割するボトムセレクト構造を形成することと、ボトムセレクト導体層の対およびボトムセレクト構造上に交互配置される複数の導体層および複数の絶縁層を形成することと、垂直方向に沿ってボトムセレクト導体層の対、複数の導体層、および複数の絶縁層を貫通して、基板内に貫入する複数のチャネル構造を形成することとを含む。この方法は、垂直方向に沿って複数の導体層のうちのトップ導体層を貫通し、水平方向に沿って延在してトップ導体層をトップセレクト導体層の対に分割する第１のトップセレクト構造を形成することをさらに含み得る。第１のトップセレクト構造およびボトムセレクト構造は、垂直方向に沿って位置合わせされ、複数の導体層および複数のチャネル構造によって形成される複数のメモリセルをメモリブロックの対に分割し得る。

いくつかの実施形態において、ボトム導体層を形成することは、基板の上に緩衝酸化物層を形成することと、緩衝酸化物層上にボトム導体材料層を形成することとを含む。

いくつかの実施形態において、ボトムセレクト構造を形成することは、ボトム導体材料層をパターン形成して、ボトムセレクト導体材料層の対および垂直方向に沿ってボトム導体材料層の対を貫通し、緩衝酸化物層内に貫入し、水平方向に沿って延在する底部開口部を形成することを含む。いくつかの実施形態において、ボトムセレクト構造を形成することは、底部開口部を充填するために誘電体材料を堆積することも含む。

いくつかの実施形態において、ボトム導体材料層のパターン形成は、ドライエッチプロセスを含み、絶縁材料の堆積は、ＣＶＤプロセス、ＡＬＤプロセス、またはＰＶＤプロセスのうちの少なくとも１つを含む。

いくつかの実施形態において、複数の導体層および複数の絶縁層を形成することは、複数の導体材料層および複数の絶縁材料層をボトムセレクト導体材料層の対上に交互に堆積することを含む。いくつかの実施形態において、複数の導体層および複数の絶縁層を形成することは、ボトムセレクト導体材料層の対、複数の導体材料層、および複数の絶縁材料層を繰り返しエッチングして、ボトムセレクト導体層の対ならびに交互配置された複数の導体層および複数の絶縁層の階段構造を基板の上に形成することも含む。

いくつかの実施形態において、複数のチャネル構造を形成することは、垂直方向に沿って複数の導体層および複数の絶縁層の上の誘電体キャップ層、複数の導体層、複数の絶縁層、およびボトムセレクト導体層の対を貫通し、基板内に貫入するチャネルホールを形成することを含む。チャネルホールは、水平方向に垂直な別の水平方向に沿ってボトムセレクト構造から離れていてもよい。いくつかの実施形態において、複数のチャネル構造を形成することは、また、リセスエッチをチャネルホールの底部で実行して基板を露出させることと、半導体材料のエピタキシャル堆積を実行してチャネルホールの底部を充填し、チャネルホールの底部にエピタキシャル部分を形成することとを含む。エピタキシャル部分は、基板に接触し、導電接続され得る。エピタキシャル部分の頂面は、ボトムセレクト導体層の対の上のボトム絶縁層の頂面と底面との間にあってもよい。いくつかの実施形態において、複数のチャネル構造を形成することは、チャネル形成構造を堆積してチャネルホールを充填することと、チャネル形成構造にリセスエッチを実行して、半導体チャネルの頂面が誘電体キャップ層の頂面と底面との間に来るように半導体チャネルを形成することとをさらに含む。

いくつかの実施形態において、複数の導体層および複数の絶縁層を形成することは、第１の複数の導体材料層および第１の複数の絶縁材料層をボトムセレクト導体材料層の対上に交互に堆積することを含む。いくつかの実施形態において、複数の導体層および複数の絶縁層を形成することは、垂直方向に沿って第１の複数の導体材料層、第１の複数の絶縁材料層、およびボトムセレクト導体材料層の対を貫通し、基板内に貫入する第１のチャネルホールを形成することも含む。第１のチャネルホールは、水平方向に垂直な別の水平方向に沿ってボトムセレクト構造から離れていてもよい。いくつかの実施形態において、複数の導体層および複数の絶縁層を形成することは、第１のチャネルホールの底部にリセスエッチを実行して基板を露出することと、半導体材料のエピタキシャル堆積を実行して、第１のチャネルホールの底部を充填することとをさらに含む。エピタキシャル部分の頂面は、ボトムセレクト導体材料層の対の上のボトム絶縁層の頂面と底面との間にあってもよい。いくつかの実施形態において、複数の導体層および複数の絶縁層を形成することは、犠牲構造を形成して第１のチャネルホールを充填することと、第１の複数の導体材料層、複数の絶縁材料層、および犠牲構造の上に交互配置された第２の複数の導体材料層および第２の複数の絶縁材料層を形成することとをさらに含む。いくつかの実施形態において、複数の導体層および複数の絶縁層を形成することは、ボトムセレクト導体材料層の対、第１の複数の導体材料層、第１の複数の絶縁材料層、第２の複数の導体材料層、および第２の複数の絶縁材料を繰り返しエッチングして、基板上のボトムセレクト導体層の対の上に交互配置された第１の複数の導体層、第１の複数の絶縁層、第２の複数の導体層、および第２の複数の絶縁層の階段構造を形成することをさらに含む。

いくつかの実施形態において、複数のチャネル構造を形成することは、垂直方向に沿ってそれぞれの第１のチャネルホールと位置合わせされた第２のチャネルホールを形成することであって、第２のチャネルホールは垂直方向に沿って第２の複数の導体材料層および第２の複数の絶縁材料層の上の誘電体キャップ層、第２の複数の導体層、ならびに第２の複数の絶縁層を貫通する、第２のチャネルホールを形成することと、それぞれの第１のチャネルホールおよびそれぞれの犠牲構造を露出することとを含む。いくつかの実施形態において、複数の導体層および複数の絶縁層を形成することは、第１のチャネルホール内の犠牲構造を除去してエピタキシャル部分を露出させ、第１のチャネルホールおよび第２のチャネルホールはチャネルホールを形成する、ことを含む。いくつかの実施形態において、複数の導体層および複数の絶縁層を形成することは、チャネル形成構造を形成してチャネルホールを充填することと、リセスエッチをチャネル形成構造上で実行して、半導体チャネルの頂面が誘電体キャップ層の頂面と底面との間に来るように半導体チャネルを形成することとを含む。

いくつかの実施形態において、チャネル形成構造を形成することは、チャネルホールの側壁の上にブロッキング材料の層、メモリ材料の層、トンネル材料の層、半導体材料の層、および誘電体コア材料の層を順次堆積して、チャネルホールを充填することを含む。

いくつかの実施形態において、複数の導体材料層を堆積することは、ポリシリコン、シリサイド、ゲルマニウム、シリコンゲルマニウム、銅、アルミニウム、コバルト、またはタングステンのうちの少なくとも１つを堆積することを含む。いくつかの実施形態において、複数の絶縁材料層を堆積することは、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または窒化ケイ素炭素のうちの少なくとも１つを堆積することを含む。

いくつかの実施形態において、複数の導体材料層を堆積することは、ＣＶＤプロセス、スパッタリングプロセス、ＰＶＤプロセス、またはＡＬＤプロセスのうちの少なくとも１つを実行することを含む。いくつかの実施形態において、複数の絶縁材料層を堆積することは、ＣＶＤプロセス、ＰＶＤプロセス、またはＡＬＤプロセスのうちの少なくとも１つを含む。

いくつかの実施形態において、第１のトップセレクト構造を形成することは、誘電体キャップ層をパターン形成して、垂直方向に沿って誘電体キャップ層の頂面からトップセレクト導体層の対の下の第１の絶縁層まで延在し、水平方向に沿って延在する第１の頂部開口部を形成することを含む。第１の頂部開口部は、垂直方向に沿ってボトムセレクト構造と位置合わせされ得る。いくつかの実施形態において、第１のトップセレクト構造を形成することは、第１の頂部開口部を充填するために誘電体材料を堆積することも含む。誘電体材料は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの少なくとも１つを含み得る。

いくつかの実施形態において、誘電体キャップ層のパターン形成は、ドライエッチプロセスを含み、絶縁材料の堆積は、ＣＶＤプロセス、ＡＬＤプロセス、またはＰＶＤプロセスのうちの少なくとも１つを含む。

いくつかの実施形態において、この方法は、第１のトップセレクト構造を形成するのと同じプロセスによってそれぞれのメモリブロック内に少なくとも１つの第２のトップセレクト構造を形成することをさらに含む。少なくとも１つの第２のトップセレクト構造は、誘電体キャップ層をパターン形成して、第１の頂部開口部が形成されるのと同じパターン形成プロセスでそれぞれのメモリブロック内に少なくとも１つの第２の頂部開口部を形成することによって形成され得る。少なくとも１つの第２の頂部開口部は、垂直方向に沿って誘電体キャップ層の頂面から第１の絶縁層まで延在し、水平方向に沿って延在し得る。少なくとも１つの第２のトップセレクト構造は、また、第１の頂部開口部が誘電体材料を充填されているときに誘電体材料を堆積して少なくとも１つの第２の頂部開口部を充填し、少なくとも１つの第２のトップセレクト構造を形成することによって形成され得る。少なくとも１つの第２のトップセレクト構造は、それぞれのメモリブロックを複数のメモリフィンガーに分割し、それぞれのトップセレクト導体層を複数のトップセレクト導体サブ層に分割し得る。複数のトップセレクト導体サブ層の各々は、それぞれのメモリフィンガーに対応し得る。

いくつかの実施形態において、方法は、半導体チャネルの上のチャネルホールを充填し、ドレイン構造を形成するように導電性材料を堆積することをさらに含む。ドレイン構造は、半導体チャネルに接触し、導電接続され得る。

いくつかの実施形態において、３Ｄメモリデバイスを形成するための方法は、水平方向に沿って延在し、基板の上のボトム導体層をボトムセレクト導体層の対に分割するボトムセレクト構造を形成することと、ボトムセレクト導体層の対およびボトムセレクト構造上に交互配置された複数の導体層および複数の絶縁層を形成することと、垂直方向に沿ってボトムセレクト導体層の対、複数の導体層、および複数の絶縁層を貫通し、基板内に貫入する複数のチャネル構造を形成することとを含む。複数のチャネル構造は、水平方向に垂直な別の水平方向に沿ってボトムセレクト構造の各側に対称的に分配され得る。いくつかの実施形態において、方法は、また、水平方向に沿って延在し、複数の導体層のうちのトップ導体層を複数のトップセレクト導体層に分割する複数のトップセレクト構造を形成することも含む。トップセレクト構造は、垂直方向に沿ってボトムセレクト構造と位置合わせされた第１のトップセレクト構造と、他の水平方向に沿って第１のトップセレクト構造の各側に設けられた少なくとも１つの第２のトップセレクト構造とを含み得る。第１のトップセレクト構造およびボトムセレクト構造は、複数のチャネル構造および複数の導体層によって形成された複数のメモリセルをメモリブロックの対に分割し、第１のトップセレクト構造の各側の少なくとも１つの第２のトップ構造はそれぞれのメモリブロックを複数のメモリフィンガーに分割し得る。

いくつかの実施形態において、ボトム導体層を形成することは、基板の上に緩衝酸化物層を形成することと、緩衝酸化物層上にボトム導体材料層を形成することとを含む。

いくつかの実施形態において、ボトムセレクト構造を形成することは、ボトム導体材料層をパターン形成して、垂直方向に沿ってボトム導体材料層を貫通し、緩衝酸化物層内に貫入し、水平方向に延在する底部開口部を形成することと、誘電体材料を堆積して底部開口部を充填することとを含む。

いくつかの実施形態において、ボトム導体材料層のパターン形成は、ドライエッチプロセスを含み、絶縁材料の堆積は、ＣＶＤプロセス、ＡＬＤプロセス、またはＰＶＤプロセスのうちの少なくとも１つを含む。

いくつかの実施形態において、複数の導体層および複数の絶縁層を形成することは、ボトムセレクト導体材料層の対上に複数の導体材料層および複数の絶縁材料層を交互に堆積することと、ボトムセレクト導体材料層の対、複数の導体材料層、および複数の絶縁材料層を繰り返しエッチングして、ボトムセレクト導体層の対、および基板の上の交互配置された複数の導体層および複数の絶縁層の階段構造を形成することとを含む。

いくつかの実施形態において、複数のチャネル構造を形成することは、垂直方向に沿って複数の導体層および複数の絶縁層の上の誘電体キャップ層、複数の導体層、複数の絶縁層、およびボトムセレクト導体層の対を貫通し、基板内に貫入するチャネルホールを形成することを含む。チャネルホールは、水平方向に垂直な別の水平方向に沿ってボトムセレクト構造から離れていてもよい。いくつかの実施形態において、複数のチャネル構造を形成することは、リセスエッチをチャネルホールの底部で実行して基板を露出させることと、半導体材料のエピタキシャル堆積を実行してチャネルホールの底部を充填し、チャネルホールの底部にエピタキシャル部分を形成することとを含む。エピタキシャル部分は、基板に接触し、基板に導電接続されるものとしてよく、エピタキシャル部分の頂面はボトムセレクト導体層の対の上にあるボトム絶縁層の頂面と底面との間にある。いくつかの実施形態において、複数のチャネル構造を形成することは、また、チャネル形成構造を堆積してチャネルホールを充填することと、チャネル形成構造にリセスエッチを実行して、半導体チャネルの頂面が誘電体キャップ層の頂面と底面との間に来るように半導体チャネルを形成することとを含む。

いくつかの実施形態において、複数の導体層および複数の絶縁層を形成することは、第１の複数の導体材料層および第１の複数の絶縁材料層をボトムセレクト導体材料層の対上に交互に堆積することを含む。いくつかの実施形態において、複数の導体層および複数の絶縁層を形成することは、垂直方向に沿って第１の複数の導体材料層、第１の複数の絶縁材料層、およびボトムセレクト導体材料層の対を貫通し、基板内に貫入する第１のチャネルホールを形成することも含む。第１のチャネルホールは、水平方向に垂直な別の水平方向に沿ってボトムセレクト構造から離れていてもよい。いくつかの実施形態において、複数の導体層および複数の絶縁層を形成することは、第１のチャネルホールの底部にリセスエッチを実行して基板を露出することと、半導体材料のエピタキシャル堆積を実行して、第１のチャネルホールの底部を充填することとをさらに含む。エピタキシャル部分の頂面は、ボトムセレクト導体材料層の対の上のボトム絶縁層の頂面と底面との間にあってもよい。いくつかの実施形態において、複数の導体層および複数の絶縁層を形成することは、犠牲構造を形成して第１のチャネルホールを充填することと、第１の複数の導体材料層、複数の絶縁材料層、および犠牲構造の上に交互配置された第２の複数の導体材料層および第２の複数の絶縁材料層を形成することとをさらに含む。いくつかの実施形態において、複数の導体層および複数の絶縁層を形成することは、ボトムセレクト導体材料層の対、第１の複数の導体材料層、第１の複数の絶縁材料層、第２の複数の導体材料層、および第２の複数の絶縁材料を繰り返しエッチングして、基板上のボトムセレクト導体層の対の上に交互配置された第１の複数の導体層、第１の複数の絶縁層、第２の複数の導体層、および第２の複数の絶縁層の階段構造を形成することをさらに含む。

いくつかの実施形態において、複数のチャネル構造を形成することは、垂直方向に沿ってそれぞれの第１のチャネルホールと位置合わせされた第２のチャネルホールを形成することを含む。第２のチャネルホールは、垂直方向に沿って第２の複数の導体材料層および第２の複数の絶縁材料層、第２の複数の導体層、および第２の複数の絶縁層の上の誘電体キャップ層を貫通し、それぞれの第１のチャネルホールおよびそれぞれの犠牲構造を露出し得る。いくつかの実施形態において、複数のチャネル構造を形成することは、また、第１のチャネルホール内の犠牲構造を除去してエピタキシャル部分を露出し、第１のチャネルホールおよび第２のチャネルホールはチャネルホールを形成することと、チャネル形成構造を形成してチャネルホールを充填することと、リセスエッチをチャネル形成構造上で実行して、半導体チャネルの頂面が誘電体キャップ層の頂面と底面との間に来るように半導体チャネルを形成することとを含む。

いくつかの実施形態において、チャネル形成構造を形成することは、チャネルホールの側壁の上にブロッキング材料の層、メモリ材料の層、トンネル材料の層、半導体材料の層、および誘電体コア材料の層を順次堆積して、チャネルホールを充填することを含む。

いくつかの実施形態において、複数の導体材料層を堆積することは、ポリシリコン、シリサイド、ゲルマニウム、シリコンゲルマニウム、銅、アルミニウム、コバルト、またはタングステンのうちの少なくとも１つを堆積することを含む。いくつかの実施形態において、複数の絶縁材料層を堆積することは、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または窒化ケイ素炭素のうちの少なくとも１つを堆積することを含む。

いくつかの実施形態において、複数の導体材料層を堆積することは、ＣＶＤプロセス、スパッタリングプロセス、ＰＶＤプロセス、またはＡＬＤプロセスのうちの少なくとも１つを実行することを含む。いくつかの実施形態において、複数の絶縁材料層を堆積することは、ＣＶＤプロセス、ＰＶＤプロセス、またはＡＬＤプロセスのうちの少なくとも１つを含む。

いくつかの実施形態において、複数のトップセレクト構造を形成することは、誘電体キャップ層をパターン形成して、各々垂直方向に沿って誘電体キャップ層の頂面からトップセレクト導体層の対の下の第１の絶縁層まで延在し、水平方向に沿って延在する複数の頂部開口部を形成することを含む。複数の頂部開口部は、ボトムセレクト構造と位置合わせされた第１の頂部開口部と、他の水平方向に沿って第１の頂部開口部の各側の少なくとも１つの第２の頂部開口部とを含み得る。いくつかの実施形態において、複数のトップセレクト構造を形成することは、誘電体材料を堆積して複数の頂部開口部を充填することも含む。誘電体材料は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの少なくとも１つを含み得る。

いくつかの実施形態において、誘電体キャップ層のパターン形成は、ドライエッチプロセスを含み、絶縁材料の堆積は、ＣＶＤプロセス、ＡＬＤプロセス、またはＰＶＤプロセスのうちの少なくとも１つを含む。

いくつかの実施形態において、方法は、半導体チャネルの上のチャネルホールを充填し、ドレイン構造を形成するように導電性材料を堆積することをさらに含む。ドレイン構造は、半導体チャネルに接触し、導電接続され得る。

特定の実施形態の前述の説明は、当技術の範囲内の知識を応用することによって、本開示の一般的な概念から逸脱することなく、必要以上の実験を行うことなく、そのような特定の実施形態を様々な用途に容易に修正および／または適応させることができるように、本開示の一般的性質を明らかにするであろう。したがって、そのような適応および修正は、本明細書に提示されている教示および指導に基づき、開示されている実施形態の等価物の意味および範囲内に収まることを意図されている。本明細書の言い回しまたは用語は説明を目的としたものであり、限定は目的とされておらず、したがって本明細書の用語または言い回しは教示および指導に照らして当業者によって解釈されるべきであることは理解されるであろう。

本開示の実施形態は、指定された機能の実装形態およびその関係を例示する機能構成ブロックの助けを借りて上で説明された。これらの機能構成ブロックの境界は、説明の便宜のために本明細書において任意に定義されている。代替的境界は、指定された機能およびその関係が適切に実行される限り定義され得る。

発明の概要および要約書の項は、本発明者によって企図されるような本開示の１つまたは複数の、ただしすべてではない、例示的な実施形態を規定するものとしてよく、したがって、本開示および付属の請求項をいかなる形でも制限することを意図されていない。

本開示の程度および範囲は、上述の例示的な実施形態により制限されるのではなく、請求項およびその等価物によってのみ定義されるべきである。

４１、４２、４３、４４ メモリフィンガー
１００ 基板
１０１ 緩衝酸化物層
１０３ 制御導体層
１０４ 絶縁層
１０５ 誘電体キャップ層
１０７ メモリ膜
１０８ 半導体層
１０９ 誘電体コア
１１０ ドレイン構造
１１１ スタック構造
１１２ ボトム導体層
１１２－ａ、１１２－ｂ ボトムセレクト導体層
１１４ トップ導体層
１１４ａ、１１４ｂ、１１４ｃ、１１４ｄ トップセレクト導体サブ層
１１４－０ トップ導体層
１１５－１ 第１の頂部開口部
１１５－２ 第２の頂部開口部
１１６－１ 第１のトップセレクト構造
１１６－２ 第２のトップセレクト構造
１１７ エピタキシャル部分
１１９ 半導体チャネル
１２０－１、１２０－２ メモリブロック
１３０ チャネル構造
１３１ ボトムセレクト構造
１３１－１ ボトムセレクト構造
１５０ ３Ｄメモリデバイス
２００ 対応する構造
２１１ 第１のデッキ
２１２ 第２のデッキ
５００ ３Ｄメモリデバイス
６００ 方法
７００ 方法

Claims (16)

1. ３次元（３Ｄ）メモリデバイスであって、
   基板の上に交互配置された複数の導体層および複数の絶縁層を備えるスタック構造であって、前記複数の導体層は、第１のトップセレクト構造によって分割されたトップセレクト導体層の対と、ボトムセレクト構造によって分割されたボトムセレクト導体層の対とを含み、前記第１のトップセレクト構造および前記ボトムセレクト構造は水平方向に沿って延在し、垂直方向に沿って位置合わせされている、スタック構造と、
   垂直方向に沿って延在し前記基板内に貫入し、前記トップセレクト構造および前記ボトムセレクト構造の両側に分配される複数のチャネル構造と、を備え、
   前記スタック構造と前記基板との間に緩衝酸化物層をさらに含み、
   前記ボトムセレクト構造は、垂直方向に沿って前記ボトムセレクト導体層の頂面から前記緩衝酸化物層内に貫入し、前記ボトムセレクト構造の底面は、前記緩衝酸化物層の頂面と底面との間にある、３次元（３Ｄ）メモリデバイス。
2. 前記トップセレクト構造および前記ボトムセレクト構造は、前記複数の導体層および前記複数のチャネル構造によって形成されたメモリセルをメモリブロックの対に分割し、メモリブロックの前記対の各々は、それぞれのトップセレクト導体層およびそれぞれのボトムセレクト導体層に対応する、請求項１に記載の３Ｄメモリデバイス。
3. 前記第１のトップセレクト構造は、前記垂直方向に沿って前記スタック構造の頂面から前記トップセレクト導体層の下のトップ絶縁層内に貫入する、請求項２に記載の３Ｄメモリデバイス。
4. 前記垂直方向に沿ってそれぞれのメモリブロックにおいて前記スタック構造の頂面から前記トップ絶縁層内に貫入し、前記水平方向に沿って延在する少なくとも１つの第２のトップセレクト構造をさらに備え、前記少なくとも１つの第２のトップセレクト構造は前記水平方向に垂直な別の水平方向に沿った少なくとも１つのチャネル構造によって前記第１のトップセレクト構造から分離され、
   前記少なくとも１つの第２のトップセレクト構造は、前記それぞれのトップセレクト導体層を複数のトップセレクト導体サブ層に分割し、前記それぞれのメモリブロックを複数のメモリフィンガーに分割し、前記複数のトップセレクト導体サブ層の各々はそれぞれのメモリフィンガーに対応する、請求項３に記載の３Ｄメモリデバイス。
5. 前記第１のトップセレクト構造、前記少なくとも１つの第２のトップセレクト構造、および前記ボトムセレクト構造は各々酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの少なくとも１つを含む、請求項４に記載の３Ｄメモリデバイス。
6. 前記複数のチャネル構造は各々、
   前記基板に導電接続されたエピタキシャル部分であって、前記エピタキシャル部分の頂面はボトムセレクト導体層の前記対の上にあるボトム絶縁層の頂面と底面との間にある、エピタキシャル部分と、
   前記エピタキシャル部分の上にあり、前記エピタキシャル部分に導電接続された半導体チャネルであって、前記半導体チャネルの側壁から前記半導体チャネルの中心に向かって放射状に配置構成されているブロッキング層、メモリ層、トンネル層、半導体層、および誘電体コアを含む、半導体チャネルと、
   前記スタック構造の上にある誘電体キャップ層内にあり、前記半導体チャネルに導電接続されたドレイン構造と、を含む、請求項１に記載の３Ｄメモリデバイス。
7. 前記スタック構造内に、ゲート線スリットが形成されず、
   前記基板は、ボディソースである、請求項１に記載の３Ｄメモリデバイス。
8. ３次元（３Ｄ）メモリデバイスを形成するための方法であって、
   垂直方向に沿って基板の上のボトム導体層を貫通し、水平方向に沿って延在してボトム導体層をボトムセレクト導体層の対に分割するボトムセレクト構造を形成するステップと、
   ボトムセレクト導体層の前記対および前記ボトムセレクト構造上に交互配置された複数の導体層および複数の絶縁層を形成するステップと、
   前記垂直方向に沿ってボトムセレクト導体層の前記対、前記複数の導体層、および前記複数の絶縁層を貫通し、前記基板内に貫入する複数のチャネル構造を形成するステップと、
   前記垂直方向に沿って前記複数の導体層のうちのトップ導体層を貫通し、前記水平方向に沿って延在して前記トップ導体層をトップセレクト導体層の対に分割する第１のトップセレクト構造を形成するステップであって、前記第１のトップセレクト構造および前記ボトムセレクト構造は前記垂直方向に沿って位置合わせされ、前記複数の導体層および前記複数のチャネル構造によって形成される複数のメモリセルをメモリブロックの対に分割する、ステップと、を含み、
   ボトム導体層を形成するステップは、前記基板の上に緩衝酸化物層を形成するステップと、前記緩衝酸化物層上にボトム導体材料層を形成するステップとを含み、
   前記ボトムセレクト構造を形成するステップは、
   前記ボトム導体材料層をパターン形成して、ボトムセレクト導体材料層の対および前記垂直方向に沿ってボトム導体材料層の前記対を貫通し、前記緩衝酸化物層内に貫入し、前記水平方向に沿って延在する底部開口部を形成するステップと、
   誘電体材料を堆積して前記底部開口部を充填するステップと、を含み、
   前記ボトムセレクト構造の底面は、前記緩衝酸化物層の頂面と底面との間にある、方法。
9. 前記複数の導体層および前記複数の絶縁層を形成するステップは、
   ボトムセレクト導体材料層の前記対上に複数の導体材料層および複数の絶縁材料層を交互に堆積するステップと、
   ボトムセレクト導体材料層の前記対、前記複数の導体材料層、および前記複数の絶縁材料層を繰り返しエッチングして、ボトムセレクト導体層の前記対、および前記基板の上の前記交互配置された複数の導体層および複数の絶縁層の階段構造を形成するステップと、を含む、請求項８に記載の方法。
10. 前記複数の導体層および前記複数の絶縁層を形成するステップは、
    ボトムセレクト導体材料層の前記対上に第１の複数の導体材料層および第１の複数の絶縁材料層を交互に堆積するステップと、
    前記垂直方向に沿って前記第１の複数の導体材料層、前記第１の複数の絶縁材料層、およびボトムセレクト導体材料層の前記対を貫通し、前記基板内に貫入する第１のチャネルホールを形成するステップであって、前記第１のチャネルホールは前記水平方向に垂直な別の水平方向に沿って前記ボトムセレクト構造から離れている、ステップと、
    前記第１のチャネルホールの底部にリセスエッチを実行して前記基板を露出するステップと、
    半導体材料のエピタキシャル堆積を実行して、前記第１のチャネルホールの前記底部を充填してエピタキシャル部分を形成するステップであって、前記エピタキシャル部分の頂面はボトムセレクト導体材料層の前記対の上のボトム絶縁層の頂面と底面との間にある、ステップと、
    犠牲構造を形成して前記第１のチャネルホールを充填するステップと、
    前記第１の複数の導体材料層、前記第１の複数の絶縁材料層、および前記犠牲構造の上に交互配置された第２の複数の導体材料層および第２の複数の絶縁材料層を形成するステップと、
    ボトムセレクト導体材料層の前記対、前記第１の複数の導体材料層、前記第１の複数の絶縁材料層、前記第２の複数の導体材料層、前記第２の複数の絶縁材料層を繰り返しエッチングして、前記基板上のボトムセレクト導体層の前記対の上に交互配置された第１の複数の導体層、第１の複数の絶縁層、第２の複数の導体層、および第２の複数の絶縁層の階段構造を形成するステップと、を含む、請求項８に記載の方法。
11. 複数のチャネル構造を形成するステップは、
    前記垂直方向に沿って前記第１のチャネルホールと位置合わせされた第２のチャネルホールを形成するステップであって、前記第２のチャネルホールは前記垂直方向に沿って前記第２の複数の導体材料層および前記第２の複数の絶縁材料層の上の誘電体キャップ層、前記第２の複数の導体層、ならびに前記第２の複数の絶縁層を貫通する、ステップと、前記第１のチャネルホールおよびそれぞれの犠牲構造を露出するステップと、
    前記第１のチャネルホール内の前記犠牲構造を除去して前記エピタキシャル部分を露出するステップであって、前記第１のチャネルホールおよび前記第２のチャネルホールはチャネルホールを形成する、ステップと、
    チャネル形成構造を形成して、前記チャネルホールを充填し、前記チャネル形成構造にリセスエッチを実行して、前記チャネル構造を、前記チャネル構造の頂面が前記誘電体キャップ層の頂面と底面との間に来るように形成するステップと、を含む、請求項１０に記載の方法。
12. 第１のトップセレクト構造を形成するステップは、
    前記誘電体キャップ層をパターン形成して、前記垂直方向に沿って前記誘電体キャップ層の前記頂面からトップセレクト導体層の前記対の下の第１の絶縁層まで延在し、前記水平方向に沿って延在する第１の頂部開口部を形成するステップであって、前記第１の頂部開口部は前記垂直方向に沿って前記ボトムセレクト構造と位置合わせされる、ステップと、
    誘電体材料を堆積して前記第１の頂部開口部を充填するステップであって、前記誘電体材料は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの少なくとも１つを含む、ステップと、を含む、請求項１１に記載の方法。
13. 前記第１のトップセレクト構造を形成するのと同じプロセスによってそれぞれのメモリブロック内に少なくとも１つの第２のトップセレクト構造を形成するステップをさらに含み、前記少なくとも１つの第２のトップセレクト構造は、
    前記誘電体キャップ層をパターン形成して、前記第１の頂部開口部が形成されているのと同じパターン形成プロセスで前記それぞれのメモリブロック内に少なくとも１つの第２の頂部開口部を形成するステップであって、前記少なくとも１つの第２の頂部開口部は前記垂直方向に沿って前記誘電体キャップ層の前記頂面から前記第１の絶縁層まで延在し、前記水平方向に沿って延在する、ステップと、
    前記第１の頂部開口部が前記誘電体材料を充填されているときに前記誘電体材料を堆積して前記少なくとも１つの第２の頂部開口部を充填し、前記少なくとも１つの第２のトップセレクト構造を形成するステップとによって形成され、
    前記少なくとも１つの第２のトップセレクト構造は、前記それぞれのメモリブロックを複数のメモリフィンガーに分割し、前記トップセレクト導体層を複数のトップセレクト導体サブ層に分割し、前記複数のトップセレクト導体サブ層の各々はそれぞれのメモリフィンガーに対応する、請求項１２に記載の方法。
14. ３次元（３Ｄ）メモリデバイスを形成するための方法であって、
    水平方向に沿って延在し、基板の上のボトム導体層をボトムセレクト導体層の対に分割するボトムセレクト構造を形成するステップと、
    ボトムセレクト導体層の前記対および前記ボトムセレクト構造上に交互配置された複数の導体層および複数の絶縁層を形成するステップと、
    垂直方向に沿ってボトムセレクト導体層の前記対、前記複数の導体層、および前記複数の絶縁層を貫通し、前記基板内に貫入する複数のチャネル構造を形成するステップであって、前記複数のチャネル構造は前記水平方向に垂直な別の水平方向に沿って前記ボトムセレクト構造の各側に対称的に分配される、ステップと、
    前記水平方向に沿って延在し、前記複数の導体層のうちのトップ導体層を複数のトップセレクト導体層に分割する複数のトップセレクト構造を形成するステップであって、前記トップセレクト構造は前記垂直方向に沿って前記ボトムセレクト構造と位置合わせされた第１のトップセレクト構造と、前記別の水平方向に沿って前記第１のトップセレクト構造の各側に設けられた少なくとも１つの第２のトップセレクト構造とを含む、ステップと、を含み、
    前記第１のトップセレクト構造および前記ボトムセレクト構造は、複数のチャネル構造および前記複数の導体層によって形成された複数のメモリセルをメモリブロックの対に分割し、
    前記第１のトップセレクト構造の各側の前記少なくとも１つの第２のトップセレクト構造はそれぞれのメモリブロックを複数のメモリフィンガーに分割し、
    ボトム導体層を形成するステップは、前記基板の上に緩衝酸化物層を形成するステップと、前記緩衝酸化物層上にボトム導体材料層を形成するステップとを含み、
    前記ボトムセレクト構造を形成するステップは、
    前記ボトム導体材料層をパターン形成して、垂直方向に沿って前記ボトム導体材料層を貫通し、前記緩衝酸化物層内に貫入し、前記水平方向に延在する底部開口部を形成するステップと、
    誘電体材料を堆積して前記底部開口部を充填するステップと、を含み、
    前記ボトムセレクト構造の底面は、前記緩衝酸化物層の頂面と底面との間にある、３次元（３Ｄ）メモリデバイスを形成するための方法。
15. 前記複数の導体層および前記複数の絶縁層を形成するステップは、
    ボトムセレクト導体材料層の前記対上に第１の複数の導体材料層および第１の複数の絶縁材料層を交互に堆積するステップと、
    前記垂直方向に沿って前記第１の複数の導体材料層、前記第１の複数の絶縁材料層、およびボトムセレクト導体材料層の前記対を貫通し、前記基板内に貫入する第１のチャネルホールを形成するステップであって、前記第１のチャネルホールは前記水平方向に垂直な別の水平方向に沿って前記ボトムセレクト構造から離れている、ステップと、
    前記第１のチャネルホールの底部にリセスエッチを実行して前記基板を露出するステップと、
    半導体材料のエピタキシャル堆積を実行して、前記第１のチャネルホールの前記底部を充填してエピタキシャル部分を形成するステップであって、前記エピタキシャル部分の頂面はボトムセレクト導体材料層の前記対の上のボトム絶縁層の頂面と底面との間にある、ステップと、
    犠牲構造を形成して前記第１のチャネルホールを充填するステップと、
    前記第１の複数の導体材料層、前記複数の絶縁材料層、および前記犠牲構造の上に交互配置された第２の複数の導体材料層および第２の複数の絶縁材料層を形成するステップと、
    ボトムセレクト導体材料層の前記対、前記第１の複数の導体材料層、前記第１の複数の絶縁材料層、前記第２の複数の導体材料層、前記第２の複数の絶縁材料層を繰り返しエッチングして、前記基板上のボトムセレクト導体層の前記対の上に交互配置された第１の複数の導体層、第１の複数の絶縁層、第２の複数の導体層、および第２の複数の絶縁層の階段構造を形成するステップと、を含む、請求項１４に記載の方法。
16. 前記複数のトップセレクト構造を形成するステップは、
    前記トップ導体層上に誘電体キャップ層をパターン形成して、各々前記垂直方向に沿って前記誘電体キャップ層の頂面からトップセレクト導体層の前記対の下の第１の絶縁層まで延在し、前記水平方向に沿って延在する複数の頂部開口部を形成するステップであって、前記複数の頂部開口部は前記ボトムセレクト構造と位置合わせされている第１の頂部開口部と、前記別の水平方向に沿って前記第１の頂部開口部の各側の少なくとも１つの第２の頂部開口部とを含む、ステップと、
    誘電体材料を堆積して前記複数の頂部開口部を充填するステップであって、前記誘電体材料は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの少なくとも１つを含む、ステップと、を含む、請求項１４に記載の方法。

Images