KR101525130B1 - 수직채널형 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 수직채널형 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 기술은 수직채널형 비휘발성 메모리 소자 제조 방법에 있어서, 기판상에 복수의 층간절연막 및 게이트 전극용 도전막을 교대로 형성하는 단계; 상기 복수의 층간절연막 및 게이트 전극용 도전막을 식각하여 트렌치를 형성하는 단계; 및 상기 트렌치의 내벽에 노출된 복수의 게이트 전극용 도전막을 실리사이드화하는 단계를 포함한다. 본 기술에 따르면, 소스 선택 라인, 워드라인 및 드레인 선택 라인의 저항을 감소시켜 메모리 소자의 구동 속도를 향상시킬 수 있다. 또한, 소스 영역의 저항값을 감소시키고, 메모리 소자의 집적도를 더욱 향상시킬 수 있다.
수직채널형, 비휘발성 메모리 소자, 실리사이드막

Description

수직채널형 비휘발성 메모리 소자 및 그 제조 방법{VERTICAL CHANNEL TYPE NON-VOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 수직채널형 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 방법 및 그에 따른 문제점을 상세히 살펴보도록 한다.
도 1a 내지 도 1c는 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 제 조 공정을 설명하기 위한 사시도이다.
도 1a에 도시된 바와 같이, 기판(10) 내에 소스 영역(S)을 형성한다. 이어서, 소스 영역(S)이 형성된 기판(10) 상에 기판(10)으로부터 돌출된 채널(CH)을 따라 적층된 하부 선택 트랜지스터(LST), 복수의 메모리 셀(MC) 및 상부 선택 트랜지스터(UST)를 차례로 형성한다.
여기서, 채널(CH)은 교대로 형성된 복수의 층간절연막(11) 및 게이트 전극용 도전막(12) 내에 매립된다. 또한, 본 도면에는 도시되지 않았으나, 하부 선택 트랜지스터(LST) 및 상부 선택 트랜지스터(UST)의 게이트 전극용 도전막(12)과 채널(CH) 사이에는 게이트 절연막이 개재된다. 또한, 메모리 셀(MC)의 게이트 전극용 도전막(12)과 채널(CH) 사이에는 전하차단막, 전하트랩막 및 터널절연막이 개재된다.
이와 같이, 상부 선택 트랜지스터(UST) 및 하부 선택 트랜지스터(LST) 사이에 직렬로 연결된 복수의 메모리 셀(MC)들은 하나의 스트링을 구성하며, 기판(10)으로부터 수직으로 스트링이 배열된다.
도 1b에 도시된 바와 같이, 복수의 층간절연막(11) 및 게이트 전극용 도전막(12)을 식각하여 복수의 메모리 블록(MB)을 각각 분리시킨다. 여기서, 메모리 블록(MB)을 구성하는 복수의 스트링은 소스 영역(S)에 병렬로 연결된다.
도 1c에 도시된 바와 같이, 복수의 층간절연막(11) 및 게이트 전극용 도전막(12)을 계단형으로 패터닝하여, 복수의 게이트 전극용 도전막(12)의 표면을 각각 노출시킨다. 이는 후속 공정에서 복수의 게이트 전극용 도전막(12)의 표면과 연결 되는 콘택플러그를 형성하기 위한 것으로서, 이로써, 복수의 게이트 전극용 도전막(12)이 각 층에 의해 모두 노출된다.
이어서, 본 도면에는 도시되지 않았으나, 콘택 플러그, 비트라인 및 워드라인 등을 형성하는 후속 공정이 진행된다.
전술한 바와 같은 종래기술에 따르면, 기판(10)으로부터 수직으로 돌출되는 채널(CH)을 따라 복수의 메모리 셀(MC)을 적층시킴으로써 메모리 소자의 집적도를 향상시킬 수 있다.
그러나, 복수의 층간절연막(11) 및 게이트 전극용 도전막(12)을 교대로 적층한 후에, 하부 선택 트랜지스터(LST), 메모리 셀(MC) 및 상부 선택 트랜지스터(UST)를 형성하기 때문에, 실리사이드막을 포함하는 게이트 전극을 형성할 수 없다.
즉, 게이트 전극용 도전막(12)의 물질이 폴리실리콘막으로 한정되기 때문에, 소스 선택 라인, 워드라인 및 드레인 선택 라인의 저항을 감소시키는데 한계가 있다. 따라서, 메모리 소자의 구동시 로딩 시간이 증가하게 되며, 그에 따라, 구동 속도가 저하되는 문제점이 있다.
또한, 소스 영역(S)의 저항이 크기 때문에, 메모리 소자의 특성이 저하된다. 종래기술은 이와 같은 문제점을 해결하기 위해, 소스 영역(S)에 이온주입 공정을 수행하는 방안을 고려하지만, 이온주입 공정을 수행하더라도 소스 영역(S)이 수백 ohm/square의 저항을 갖기 때문에, 소스 영역(S)의 저항값을 감소시키는데에는 한 계가 있다. 또한, 소스 영역(S)의 저항을 감소시키기도록 소스 영역(S)과 연결되는 콘택을 형성하는 방안을 고려하지만, 콘택 형성 면적에 의해 메모리 소자의 집적도가 저하되는 문제점이 발생한다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 소스 영역 및 메모리 셀의 게이트 전극이 실리사이드화된 수직채널형 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 수직채널형 비휘발성 메모리 소자 제조 방법에 있어서, 기판상에 복수의 층간절연막 및 게이트 전극용 도전막을 교대로 형성하는 단계; 상기 복수의 층간절연막 및 게이트 전극용 도전막을 식각하여 트렌치를 형성하는 단계; 및 상기 트렌치의 내벽에 노출된 복수의 게이트 전극용 도전막을 실리사이드화하는 단계를 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 수직채널형 비휘발성 메모리 소자 제조 방법에 있어서, 소스 영역을 형성하는 단계; 상기 소스 영역이 형성된 기판 상에, 복수의 층간절연막 및 게이트 전극용 도전막을 교대로 형성하는 단계; 상기 복수의 층간절연막 및 게이트 전극용 도전막을 식각하여 상기 소스 영역을 노출시키는 트렌치를 형성하는 단계; 및 상기 트렌치에 의해 노출된 게이트 전극용 도전막 및 소스 영역을 실리사이드화하는 단계를 포함하는 것을 다른 특징으로 한다.
또한, 본 발명은 수직채널형 비휘발성 메모리 소자에 있어서, 소스 영역; 상기 소스 영역과 연결되며, 기판으로부터 돌출되는 채널; 및 상기 채널을 따라 적층 된 복수의 메모리 셀을 포함하되, 상기 소스 영역 및 상기 메모리 셀의 게이트 전극은 실리사이드막을 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 하부 선택 트랜지스터, 복수의 메모리 셀 및 상부 선택 트랜지스터의 게이트 전극을 실리사이드화함으로써, 소스 선택 라인, 워드라인 및 드레인 선택 라인의 저항을 감소시킬 수 있다. 따라서, 메모리 소자의 구동시 로딩 시간을 감소시킬 수 있으며, 이를 통해, 구동 속도를 향상시킬 수 있다.
또한, 소스 영역의 일부를 실리사이드화하여 저항값을 감소시킬 수 있으며, 그에 따라, 소스 영역의 저항을 감소시키기 위한 콘택을 형성할 필요가 없게 되어 메모리 소자의 집적도를 더욱 향상시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 수직채널형 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 소스 영역(S)을 형성한다. 여기서, 소스 영역(S)은 단결정 실리콘으로 이루어지는 기판(20) 내에 불순물을 이온 주입하여 형성하거나, 전도성 물질로 형성되는 것이 바람직하다. 또는, 비도전성 물질에 불순물을 이온주입하여 소스 영역(S)을 형성하는 것이 바람직하다.
이어서, 소스 영역(S)이 형성된 기판(20) 상에 복수의 층간절연막(21) 및 게이트 전극용 도전막(22)을 교대로 형성하고, 복수의 층간절연막(21) 및 게이트 전극용 도전막(22)을 식각하여 채널용 트렌치를 형성한 후, 트렌치 내에 채널용 막을 매립하여 채널(CH)을 형성하는 일련의 과정을 반복한다. 이와 같은 과정을 통해, 기판(20)으로부터 돌출된 채널(CH)을 따라 적층되는 하부 선택 트랜지스터(LST), 복수의 메모리 셀(MC) 및 상부 선택 트랜지스터(UST)를 차례로 형성할 수 있다.
여기서, 하부 선택 트랜지스터(LST) 및 상부 선택 트랜지스터(UST)의 경우, 게이트 전극용 도전막(22)과 채널(CH) 사이에 게이트 절연막(미도시됨)이 개재된다. 또한, 하부 선택 트랜지스터(LST) 및 상부 선택 트랜지스터(UST)의 게이트 전극용 도전막(22)은 10 내지 1000Å의 두께로 형성되는 것이 바람직하다.
또한, 복수의 메모리 셀(MC)들의 경우, 게이트 전극용 도전막(22)과 채널(CH) 사이에 전하차단막, 전하포획막 및 터널절연막(미도시됨)이 개재된다. 또한, 메모리 셀(MC)의 게이트 전극용 도전막(22)은 10 내지 500Å의 두께로 형성되는 것이 바람직하다.
층간절연막(21)은 산화막을 포함하는 것이 바람직하며, 게이트 전극용 도전막(22)은 폴리실리콘을 포함하는 것이 바람직하다. 또한, 채널(CH)의 지름은 10 내지 1000Å인 것이 바람직하며, 에피택셜 성장(epitaxial growth) 공법에 의해 형성되는 것이 바람직하다.
도 2b에 도시된 바와 같이, 복수의 게이트 전극용 도전막(22) 및 층간절연막(21)을 식각하여 트렌치(T)를 형성한다.
여기서, 트렌치(T)는 복수의 게이트 전극용 도전막(22)을 노출시켜 실리사이드화 공정을 수행하기 위한 것으로서, 실리사이드화 대상에 따라 트렌치(T)의 형성 위치 및 깊이를 조절하는 것이 바람직하다.
예를 들어, 메모리 셀(MC)들의 게이트 전극용 도전막(22)을 실리사이드화하고자하는 경우, 복수의 채널(CH) 사이에 위치하며 적어도 최하부에 형성된 메모리 셀(MC)의 게이트 전극용 도전막(22)을 노출시킬 수 있을 정도의 깊이를 갖는 트렌치(T)를 형성하는 것이 바람직하다.
또는, 상부 선택 트랜지스터(UST)의 게이트 전극용 도전막(22)을 실리사이드화하고자하는 경우, 복수의 채널(CH) 사이에 위치하며 상부 선택 트랜지스터(UST)의 게이트 전극용 도전막(22)을 노출시킬 수 있을 정도의 깊이를 갖는 트렌치(T)를 형성하는 것이 바람직하다.
본 도면에서는 일 예로서, 복수의 게이트 전극용 도전막(22) 및 층간절연막(21)을 식각하여 소스 영역(S)을 노출시키는 트렌치(T)를 형성하는 경우에 대해 도시하고 있다. 이와 같이, 소스 영역(S)을 노출시키도록 트렌치(T)를 형성하는 경 우, 게이트 전극용 도전막(22)과 소스 영역(S)을 동시에 실리사이드화할 수 있다.
또한, 실리사이드화 공정을 위해 트렌치(T)를 별도로 형성하지 않더라도, 복수의 메모리 블록(MB)을 분리하기 위한 식각 공정에 의해 형성된 복수의 메모리 블록(MB) 간 갭영역을 일종의 트렌치(T)로서 이용하는 것 또한 가능하다.
도 2c에 도시된 바와 같이, 트렌치(T)에 의해 노출된 게이트 전극용 도전막(22) 및 소스 영역(S)에 대해 실리사이드화 공정을 수행함으로써, 게이트 전극용 도전막(22)의 일부(도면 부호 "②" 참조) 및 소스 영역의 일부(도면 부호 "①")를 실리사이드화한다.
실리사이드화 공정을 간단히 살펴보면 다음과 같다. 먼저, 트렌치(T) 내에 금속막(미도시됨)을 매립한다. 여기서, 금속막은 니켈(Ni), 코발트(Co) 또는 니켈/코발트의 조합으로 이루어지는 것이 바람직하다. 이어서, 열처리 공정에 의해 금속막과 게이트 전극용 도전막(22) 및 소스 영역(S)을 반응시킨다. 이때, 트렌치(T)에 의해 노출된 게이트 전극용 도전막(22) 및 소스 영역의 일부가 실리사이드화된다. 이어서, 열처리 공정에서 미반응된 금속막을 제거한다.
이어서, 본 도면에는 도시되지 않았으나, 트렌치(T) 내에 절연막을 매립한 후, 매립된 절연막을 식각하여 실리사이드화된 소스 영역(S)을 노출시키는 콘택용 트렌치를 형성한다. 이어서, 콘택용 트렌치 내에 도전막을 매립하여 소스 영역(S)과 연결되는 콘택 플러그를 형성한다.
전술한 바와 같은 본 발명에 따르면, 소스 영역(S), 소스영역(S)과 연결되며 기판(20)으로부터 돌출되는 채널(CH); 채널(CH)을 따라 적층된 복수의 메모리 셀(MC)을 포함하는 수직채널형 비휘발성 메모리에 있어서, 소스 영역(S) 및 메모리 셀(MC)의 게이트 전극이 실리사이드막을 포함하도록 형성할 수 있다. 또한, 실리사이드막이 포함된 게이트 전극을 포함하는 하부 선택 트랜지스터(UST) 및 상부 선택 트랜지스터(LST)를 형성할 수 있다.
이와 같이, 하부 선택 트랜지스터(LST), 복수의 메모리 셀(MC) 및 상부 선택 트랜지스터(UST)의 게이트 전극을 실리사이드화함으로써, 소스 선택 라인, 워드라인 및 드레인 선택 라인의 저항을 감소시킬 수 있다. 따라서, 메모리 소자의 구동시 로딩 시간을 감소시킬 수 있으며, 이를 통해, 구동 속도를 향상시킬 수 있다.
또한, 소스 영역(S)의 일부를 실리사이드화하여 저항값을 감소시킬 수 있으며, 그에 따라, 소스 영역(S)의 저항을 감소시키기 위한 콘택을 형성할 필요가 없게 된다. 따라서, 메모리 소자의 집적도를 더욱 향상시킬 수 있다.
본 명세서에서는 비휘발성 메모리 소자의 일종인 낸드 플래시 소자를 일 예로 설명하였으나, 이는 설명의 편의를 위한 것일 뿐, 본 발명이 이에 한정되는 것은 아니다. 본 발명은 낸드 플래시 소자 뿐만 아니라 3차원 구조의 노어 플래시 소자 및 디램 소자 등에도 적용이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하 여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 수직채널형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도.
[도면의 주요 부분에 대한 부호의 설명]
20: 기판 21: 층간절연막
22: 게이트 전극용 도전막 S: 소스 영역
CH: 채널 UST: 상부 선택 트랜지스터
LST: 하부 선택 트랜지스터

Claims (7)

  1. 소스 영역을 형성하는 단계;
    상기 소스 영역이 형성된 기판 상에, 복수의 층간절연막 및 게이트 전극용 도전막을 교대로 형성하는 단계;
    상기 복수의 층간절연막 및 게이트 전극용 도전막의 제1 부분을 식각하여, 상기 복수의 층간절연막 및 게이트 전극용 도전막을 관통하여 상기 소스 영역을 직접 노출시키는 트렌치를 형성하는 단계; 및
    상기 트렌치에 의해 노출된 게이트 전극용 도전막 및 소스 영역을 동시에 실리사이드화하는 단계
    를 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 복수의 층간절연막 및 게이트 전극용 도전막을 교대로 형성하는 단계 후에,
    상기 복수의 층간절연막 및 게이트 전극용 도전막의 상기 제1 부분과 상이한 제2 부분을 식각하여 채널용 트렌치를 형성하는 단계;
    상기 채널용 트렌치의 내벽에 전하차단막, 전하포획막 및 터널절연막을 차례로 형성하는 단계;
    상기 전하차단막, 전하포획막 및 터널절연막이 형성된 채널용 트렌치 내에 채널용막을 매립하여 채널을 형성하는 단계
    를 더 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 트렌치 형성 단계는,
    상기 복수의 층간절연막 및 게이트 전극용 도전막을 식각하여 복수의 메모리 블록을 각각 분리시키는
    수직채널형 비휘발성 메모리 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 실리사이드화 단계는,
    상기 트렌치 내에 금속막을 매립하는 단계;
    열처리 공정에 의해, 상기 게이트 전극용 도전막 및 소스 영역과 금속막을 반응시키는 단계; 및
    상기 열처리 공정에서 미반응된 금속막을 제거하는 단계
    를 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 실리사이드화 단계 후에,
    상기 트렌치 내에 절연막을 매립하는 단계;
    상기 절연막을 식각하여 상기 실리사이드화된 소스 영역을 노출시키는 트렌치를 형성하는 단계;
    상기 트렌치 내에 도전막을 매립하여 콘택 플러그를 형성하는 단계
    를 더 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
  6. 소스 영역이 형성된 기판;
    상기 기판 상에 형성되고, 복수의 층간 절연막 및 복수의 게이트 전극용 도전막이 교대로 적층된 적층 구조물;
    상기 적층 구조물의 제1 부분을 관통하여 상기 소스 영역을 노출시키는 제1 트렌치;
    상기 제1 트렌치 내에 형성된 채널; 및
    상기 적층 구조물의 제2 부분을 관통하여 상기 소스 영역을 직접 노출시키는 제2 트렌치를 포함하고,
    상기 소스 영역은 제1 실리사이드막을 포함하고,
    상기 복수의 게이트 전극용 도전막은 각각 제2 실리사이드막을 포함하고,
    상기 제1 실리사이드막의 측벽 및 상기 제2 실리사이드막의 측벽은 상기 제2 트렌치의 측벽과 정렬하는
    수직채널형 비휘발성 메모리 소자.
  7. 제 6 항에 있어서,
    실리사이드막이 포함된 게이트 전극을 포함하는 하부 선택 트랜지스터 및 상부 선택 트랜지스터
    를 더 포함하는 수직채널형 비휘발성 메모리 소자.
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