JP5734744B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、特に、不揮発性メモリを有する半導体装置およびその製造方法に適用して有効な技術に関する。
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置（メモリ）は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を有しており、浮遊ゲートやトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
特開２０１０−１０８９７６号公報（特許文献１）には、スプリットゲート型の不揮発性メモリに関する技術が記載されており、［００８０］〜［００８２］段落にはゲート絶縁膜ＧＯＸを高誘電率膜から形成することが記載されている。
特開２００４−２６６２０３号公報（特許文献２）には、不揮発性記憶素子に関する技術が記載されており、［０１３８］〜［０１４１］段落には、メモリゲート電極３６を多結晶シリコン膜よりも低抵抗の金属である導電膜３５で形成することが記載されている。
特開２０１０−１０８９７６号公報 特開２００４−２６６２０３号公報
従来のスプリットゲート型の不揮発性メモリには、積層ゲート絶縁膜として、例えば、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜からなる積層構造のＯＮＯ（Oxide-Nitride-Oxide）膜が形成され、また、制御ゲート電極およびメモリゲート電極として、ポリシリコンゲート電極が形成される。
近年、上記不揮発性メモリにおいては、その電気的性能を向上させること、あるいは、信頼性を確保することなどが望まれている。
本発明の目的は、半導体装置の電気的性能を向上できる技術を提供することである。
また、本発明のその他の目的は、半導体装置の信頼性を向上できる技術を提供することである。
また、本発明のその他の目的は、半導体装置の電気的性能を向上できる技術を提供し、かつ、半導体装置の信頼性を向上できる技術を提供することである。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
代表的な実施の形態による半導体装置は、スプリットゲート型不揮発性メモリのメモリゲート電極が金属膜と前記金属膜上のシリコン膜とを有し、前記金属膜の上端部に金属酸化物部分が形成されているものである。
また、代表的な実施の形態による半導体装置は、スプリットゲート型不揮発性メモリの制御ゲート電極をメタルゲート電極としたものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
代表的な実施の形態によれば、半導体装置の電気的性能を向上させることができる。
また、半導体装置の信頼性を向上させることができる。
また、半導体装置の電気的性能を向上させることができ、かつ、半導体装置の信頼性を向上させることができる。
本発明の一実施の形態である半導体装置の要部断面図である。 図１の一部を拡大した部分拡大断面図である。 メモリセルの等価回路図である。 本発明の一実施の形態である半導体装置の変形例を示す要部断面図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 本発明の一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。 本発明の一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。 本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５の部分拡大断面図である。 変形例の場合の図１５の部分拡大断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 図２４に続く半導体装置の製造工程中の要部断面図である。 図２５に続く半導体装置の製造工程中の要部断面図である。 図２６に続く半導体装置の製造工程中の要部断面図である。 図２７に続く半導体装置の製造工程中の要部断面図である。 図２８に続く半導体装置の製造工程中の要部断面図である。 図２９に続く半導体装置の製造工程中の要部断面図である。 図３０に続く半導体装置の製造工程中の要部断面図である。 図３１に続く半導体装置の製造工程中の要部断面図である。 図３２に続く半導体装置の製造工程中の要部断面図である。 リーク電流を説明するための説明図である。 本発明の他の実施の形態である半導体装置の要部断面図である。 本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 図３６に続く半導体装置の製造工程中の要部断面図である。 本発明の他の実施の形態である半導体装置の要部断面図である。 本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 図３９に続く半導体装置の製造工程中の要部断面図である。 本発明の他の実施の形態である半導体装置の要部断面図である。 本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 図４２の部分拡大断面図である。 図４２に続く半導体装置の製造工程中の要部断面図である。 図４４の部分拡大断面図である。 図４４に続く半導体装置の製造工程中の要部断面図である。 図４６に続く半導体装置の製造工程中の要部断面図である。 図４７の部分拡大断面図である。 図４７に続く半導体装置の製造工程中の要部断面図である。 図４９の部分拡大断面図である。 図４９に続く半導体装置の製造工程中の要部断面図である。 図５１の部分拡大断面図である。 本発明の他の実施の形態である半導体装置の要部断面図である。 本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 図５４に続く半導体装置の製造工程中の要部断面図である。 本発明の他の実施の形態である半導体装置の変形例を示す要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
本発明は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置であり、不揮発性メモリは、主として電荷蓄積部にトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものである。以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としトラップ性絶縁膜を用いたメモリセルをもとに説明を行う。また、以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
本実施の形態の半導体装置を図面を参照して説明する。
図１は、本実施の形態の半導体装置の要部断面図である。本実施の形態の半導体装置は、不揮発性メモリを備えた半導体装置であり、図１には、不揮発性メモリのメモリセル領域の要部断面図が示されている。図２は、本実施の形態の半導体装置におけるメモリセルＭＣの部分拡大断面図（要部断面図）であり、図１の一部が拡大して示してある。図３は、メモリセルＭＣの等価回路図である。なお、図２は、図面を見やすくするために、図１に示される層間絶縁膜２２については図示を省略している。
図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１には、素子を分離するための素子分離領域（後述の素子分離領域２に対応するが、ここでは図示されていない）が形成されており、この素子分離領域で分離（規定）された活性領域に、ｐ型ウエルＰＷ１が形成されている。メモリセル領域のｐ型ウエルＰＷ１には、図１に示されるようなメモリトランジスタおよび制御トランジスタ（選択トランジスタ）からなる不揮発性メモリのメモリセルＭＣが形成されている。各メモリセル領域には、実際には複数のメモリセルＭＣがアレイ状に形成されており、図１には、そのうちの１つのメモリセルＭＣの断面が示されている。各メモリセル領域は、素子分離領域によって他の領域から電気的に分離されている。
図１〜図３に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極（選択ゲート電極）ＣＧを有する制御トランジスタ（選択トランジスタ）とメモリゲート電極（メモリ用ゲート電極）ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をメモリトランジスタ（記憶用トランジスタ）といい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタ（選択トランジスタ、メモリセル選択用トランジスタ）という。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、不揮発性メモリ（のメモリセル）を構成するゲート電極である。
以下に、メモリセルＭＣの構成を具体的に説明する。
図１および図２に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板１のｐ型ウエルＰＷ１中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板１（ｐ型ウエルＰＷ１）の上部に形成された制御ゲート電極ＣＧと、半導体基板１（ｐ型ウエルＰＷ１）の上部に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧとを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板１（ｐ型ウエルＰＷ１）間に形成された絶縁膜（ゲート絶縁膜）３と、メモリゲート電極ＭＧおよび半導体基板１（ｐ型ウエルＰＷ１）間とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに形成された絶縁膜５とを有している。
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面（側壁）の間に絶縁膜５を介した状態で、半導体基板１の主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図１の紙面に垂直な方向である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板１（ｐ型ウエルＰＷ１）の上部に絶縁膜３，５を介して（但し、制御ゲート電極ＣＧは絶縁膜３を介し、メモリゲート電極ＭＧは絶縁膜５を介して）形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜５を介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面（側壁）上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。また、絶縁膜５は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。
制御ゲート電極ＣＧと半導体基板１（ｐ型ウエルＰＷ１）の間に形成された絶縁膜３（すなわち制御ゲート電極ＣＧの下の絶縁膜３）が、制御トランジスタのゲート絶縁膜として機能し、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の絶縁膜５（すなわちメモリゲート電極ＭＧの下の絶縁膜５）が、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。
本実施の形態では、絶縁膜３は、窒化シリコン膜よりも高い誘電率（比誘電率）を有する高誘電率膜（いわゆるＨｉｇｈ−ｋ膜）である。なお、本願において、Ｈｉｇｈ−ｋ膜、高誘電率膜あるいは高誘電率ゲート絶縁膜と言うときは、窒化シリコンよりも誘電率（比誘電率）が高い膜を意味する。絶縁膜３としては、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。
また、高誘電率膜である絶縁膜３は、半導体基板１（ｐ型ウエルＰＷ１）の表面（シリコン面）上に直接的に形成する（すなわち界面層３ａを省略する）こともできるが、高誘電率膜である絶縁膜３と半導体基板１（ｐ型ウエルＰＷ１）との界面に、図２に示されるように、酸化シリコン膜または酸窒化シリコン膜からなる絶縁性の界面層（絶縁層、絶縁膜）３ａを設けることもできる。酸化シリコンまたは酸窒化シリコンからなる界面層３ａを設けることで、制御トランジスタのゲート絶縁膜と半導体基板（のシリコン面）の界面をＳｉＯ２／Ｓｉ（またはＳｉＯＮ／Ｓｉ）構造にし、トラップなどの欠陥数を減らして、駆動能力や信頼性を向上させることができる。
絶縁膜５は、酸化シリコン膜（酸化膜）５ａと、酸化シリコン膜５ａ上の窒化シリコン膜（窒化膜、電荷蓄積層）５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜（酸化膜）５ｃとを有する積層膜からなる。
なお、図１では、図面を見やすくするために、酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜を、単に絶縁膜５として図示しているが、実際には、図２に示されるように、絶縁膜５は、酸化シリコン膜５ａと、酸化シリコン膜５ａ上の窒化シリコン膜５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜５ｃとの積層膜からなる。
絶縁膜５は、酸化シリコン膜５ａと窒化シリコン膜５ｂと酸化シリコン膜５ｃとの積層構造を有しているため、メモリゲート電極ＭＧおよび半導体基板１（ｐ型ウエルＰＷ１）間の領域とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間の領域とに延在している絶縁膜５を、積層ゲート絶縁膜（積層構造のゲート絶縁膜）とみなすこともできる。但し、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間の絶縁膜５は、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜５は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
絶縁膜５のうち、窒化シリコン膜５ｂは、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。すなわち、窒化シリコン膜５ｂは、絶縁膜５中に形成されたトラップ性絶縁膜である。このため、絶縁膜５は、その内部に電荷蓄積部（電荷蓄積層、ここでは窒化シリコン膜５ｂ）を有する絶縁膜とみなすことができる。
窒化シリコン膜５ｂの上下に位置する酸化シリコン膜５ｃおよび酸化シリコン膜５ａは、電荷ブロック層（電荷ブロック膜、電荷閉じ込め層）として機能することができる。窒化シリコン膜５ｂを酸化シリコン膜５ｃおよび酸化シリコン膜５ａで挟んだ構造とすることで、窒化シリコン膜５ｂへの電荷の蓄積が可能となる。酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃは、ＯＮＯ（oxide-nitride-oxide）膜とみなすこともできる。
また、変形例として、図４に示されるように、絶縁膜５を、酸化シリコン膜５ａと、酸化シリコン膜５ａ上の窒化シリコン膜（電荷蓄積層）５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜５ｃと、酸化シリコン膜５ｃ上の絶縁膜５ｄとの積層膜とし、最上層の絶縁膜５ｄを、窒化シリコン膜よりも高い誘電率（比誘電率）を有する高誘電率膜（いわゆるＨｉｇｈ−ｋ膜）とすることもできる。ここで、図４は、本実施の形態の半導体装置の変形例を示す要部断面図であり、図２に相当する断面領域が示されている。絶縁膜５ｄとしては、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域（ｎ型不純物拡散層）よりなり、それぞれＬＤＤ（lightly doped drain）構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域７ａと、ｎ−型半導体領域７ａよりも高い不純物濃度を有するｎ＋型半導体領域８ａとを有し、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域７ｂと、ｎ−型半導体領域７ｂよりも高い不純物濃度を有するｎ＋型半導体領域８ｂとを有している。ｎ＋型半導体領域８ａは、ｎ−型半導体領域７ａよりも接合深さが深くかつ不純物濃度が高く、また、ｎ＋型半導体領域８ｂは、ｎ−型半導体領域７ｂよりも接合深さが深くかつ不純物濃度が高い。
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの側壁（互いに隣接していない側の側壁）上には、絶縁膜（酸化シリコン膜、窒化シリコン膜、あるいはそれらの積層膜）からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷが形成されている。すなわち、絶縁膜５を介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側壁（側面）上と、絶縁膜５を介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側壁（側面）上とに、サイドウォールスペーサＳＷが形成されている。
ここで、制御ゲート電極ＣＧの側壁（側面）のうち、絶縁膜５を介してメモリゲート電極ＭＧに隣接する側の側壁（側面）を、符号１１ａを付して側壁（側面）１１ａと称し、また、絶縁膜５を介してメモリゲート電極ＭＧに隣接する側とは逆側の側壁（側面）を、符号１１ｂを付して側壁（側面）１１ｂと称することとする。制御ゲート電極ＣＧの側壁１１ａと側壁１１ｂとは、互いに反対側に位置している。また、メモリゲート電極ＭＧの側壁（側面）のうち、絶縁膜５を介して制御ゲート電極ＣＧに隣接する側の側壁（側面）を、符号１２ａを付して側壁（側面）１２ａと称し、また、絶縁膜５を介して制御ゲート電極ＣＧに隣接する側とは逆側の側壁（側面）を、符号１２ｂを付して側壁（側面）１２ｂと称することとする。メモリゲート電極ＭＧの側壁１２ａと側壁１２ｂとは、互いに反対側に位置している。また、メモリゲート電極ＭＧの側壁（側面）１２ｂ上に形成されたサイドウォールスペーサＳＷを、符号ＳＷ１を付してサイドウォールスペーサＳＷ１と称することとする。また、制御ゲート電極ＣＧの側壁（側面）１１ｂ上に形成されたサイドウォールスペーサＳＷを、符号ＳＷ２を付してサイドウォールスペーサＳＷ２と称することとする。
また、メモリゲート電極ＭＧの側壁１２ｂ上にサイドウォールスペーサＳＷ１が形成されているが、メモリゲート電極ＭＧの側壁１２ｂ上に直接的にサイドウォールスペーサＳＷ１が形成されているのではなく、メモリゲート電極ＭＧの側壁１２ｂ上に、側壁絶縁膜１４ａを介してサイドウォールスペーサＳＷ１が形成されている。つまり、メモリゲート電極ＭＧの側壁１２ｂ上に側壁絶縁膜１４ａが形成され、サイドウォールスペーサＳＷ１は、メモリゲート電極ＭＧの側壁１２ｂ上に、この側壁絶縁膜１４ａを介して形成されている。また、制御ゲート電極ＣＧの側壁１１ｂ上にサイドウォールスペーサＳＷ２が形成されているが、制御ゲート電極ＣＧの側壁１１ｂ上に直接的にサイドウォールスペーサＳＷ２が形成されているのではなく、制御ゲート電極ＣＧの側壁１１ｂ上に、側壁絶縁膜１４ｂを介してサイドウォールスペーサＳＷ２が形成されている。つまり、制御ゲート電極ＣＧの側壁１１ｂ上に側壁絶縁膜１４ｂが形成され、サイドウォールスペーサＳＷ２は、メモリゲート電極ＭＧの側壁１１ｂ上に、この側壁絶縁膜１４ｂを介して形成されている。すなわち、メモリゲート電極ＭＧ（の側壁１２ｂ）とサイドウォールスペーサＳＷ１との間に側壁絶縁膜１４ａが介在し、制御ゲート電極ＣＧ（の側壁１１ｂ）とサイドウォールスペーサＳＷ２との間に、側壁絶縁膜１４ｂが介在した状態となっている。
また、制御ゲート電極ＣＧの側壁１１ａ上には側壁絶縁膜１３ａが形成されており、メモリゲート電極ＭＧ（の側壁１２ａ）と制御ゲート電極ＣＧ（の側壁１１ａ）との間には、絶縁膜５とともに、この側壁絶縁膜１３ａが介在している。つまり、メモリゲート電極ＭＧ（の側壁１２ａ）と制御ゲート電極ＣＧ（の側壁１１ａ）との間に位置する部分の絶縁膜５と、制御ゲート電極ＣＧ（の側壁１１ａ）との間に、側壁絶縁膜１３ａが介在している。すなわち、メモリゲート電極ＭＧ（の側壁１２ａ）と制御ゲート電極ＣＧ（の側壁１１ａ）との間において、側壁絶縁膜１３ａと絶縁膜５とが制御ゲート電極ＣＧ側から順に積層された状態となっている。なお、側壁絶縁膜１３ａは、メモリゲート電極ＭＧ（の下面）と半導体基板１（ｐ型ウエルＰＷ１）との間には形成されていないが、絶縁膜５は、メモリゲート電極ＭＧ（の下面）と半導体基板１（ｐ型ウエルＰＷ１）との間にも延在している。
ソース部のｎ−型半導体領域７ａは、メモリゲート電極ＭＧの側壁１２ｂ上の側壁絶縁膜１４ａの側面（メモリゲート電極ＭＧに接する側とは逆側の側面）に対して自己整合的に形成され、ｎ＋型半導体領域８ａは、サイドウォールスペーサＳＷ１の側面（側壁絶縁膜１４ａに接する側とは逆側の側面）に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域７ａは、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷ１の下（下方）に形成され、高濃度のｎ＋型半導体領域８ａは、低濃度のｎ−型半導体領域７ａの外側に形成されている。従って、低濃度のｎ−型半導体領域７ａは、メモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域８ａは、低濃度のｎ−型半導体領域７ａに接し（隣接し）、メモリトランジスタのチャネル領域からｎ−型半導体領域７ａの分だけ離間するように形成されている。
ドレイン部のｎ−型半導体領域７ｂは、制御ゲート電極ＣＧの側壁上の側壁絶縁膜１４ｂの側面（制御ゲート電極ＣＧに接する側とは逆側の側面）に対して自己整合的に形成され、ｎ＋型半導体領域８ｂは、サイドウォールスペーサＳＷ２の側面（側壁絶縁膜１４ｂに接する側とは逆側の側面）に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域７ｂは、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷ２の下（下方）に形成され、高濃度のｎ＋型半導体領域８ｂは、低濃度のｎ−型半導体領域７ｂの外側に形成されている。従って、低濃度のｎ−型半導体領域７ｂは、制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域８ｂは、低濃度のｎ−型半導体領域７ｂに接し（隣接し）、制御トランジスタのチャネル領域からｎ−型半導体領域７ｂの分だけ離間するように形成されている。
メモリゲート電極ＭＧ下の絶縁膜５の下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜３の下に制御トランジスタのチャネル領域が形成される。
ドレイン部のｎ−型半導体領域７ｂに対しては、短チャネル特性（パンチスルー）抑制のためのハロー領域ＨＡが形成されている。すなわち、ｐ型ウエルＰＷ１において、ｎ−型半導体領域７ｂを包み込む（覆う）ようにハロー領域ＨＡが形成されている。ハロー領域ＨＡは、ｎ−型半導体領域７ｂとは逆の導電型で、かつｐ型ウエルＰＷ１とは同じ導電型であり、ｐ型ウエルＰＷ１よりも不純物濃度（ｐ型不純物濃度）が高く、ここではｐ型（ｐ型の半導体領域）である。
また、ハロー領域ＨＡは、ドレイン用のｎ−型半導体領域７ｂに対して形成している（ｐ型ウエルＰＷ１においてｎ−型半導体領域７ｂを包み込むように形成している）が、制御トランジスタの短チャネル特性抑制のために形成している。ソース用のｎ−型半導体領域７ａに対しては、ハロー領域ＨＡを形成しなくともよいが、メモリトランジスタの短チャネル特性抑制のために形成することもできる。
制御ゲート電極ＣＧは導電体（導電体膜）からなるが、本実施の形態では、金属膜４ａと金属膜４ａ上のシリコン膜４ｂとにより、制御ゲート電極ＣＧが形成されている。すなわち、制御ゲート電極ＣＧは、ゲート絶縁膜（ここでは高誘電率ゲート絶縁膜である絶縁膜３）に接する金属膜（金属層、メタルゲート膜）４ａと、この金属膜４ａ上のシリコン膜４ｂとの積層膜（積層構造）で構成されている。具体的には、制御ゲート電極ＣＧは、パターニングされた金属膜４ａおよびシリコン膜４ｂの積層膜からなる。制御ゲート電極ＣＧは、ゲート絶縁膜（ここでは高誘電率ゲート絶縁膜である絶縁膜３）に接する金属膜４ａを有しているため、いわゆるメタルゲート電極（金属ゲート電極）である。金属膜４ａは、金属伝導を示す導電体膜であり、例えばアルミニウム（Ａｌ）膜、チタン（Ｔｉ）膜、ジルコニウム（Ｚｒ）膜またはランタン（Ｌａ）膜などを用いることができる。シリコン膜４ｂは、好ましくはドープトポリシリコン膜（不純物を導入した多結晶シリコン膜）であり、不純物（例えばｎ型不純物）が導入されて低抵抗率とされている。
メモリゲート電極ＭＧは、金属膜（金属層、メタルゲート膜）６ａと金属膜６ａ上のシリコン膜６ｂとの積層膜により形成されている。メモリゲート電極ＭＧを構成する金属膜６ａは絶縁膜５に接し、メモリゲート電極ＭＧを構成するシリコン膜６ｂは、絶縁膜５に接していない。すなわち、メモリゲート電極ＭＧを構成するシリコン膜６ｂと絶縁膜５との間に、メモリゲート電極ＭＧを構成する金属膜６ａが介在した状態となっている。つまり、メモリゲート電極ＭＧのシリコン膜６ｂと半導体基板１（ｐ型ウエルＰＷ１）との間に、絶縁膜５とメモリゲート電極ＭＧの金属膜６ａとが介在し、メモリゲート電極ＭＧのシリコン膜６ｂと制御ゲート電極ＣＧとの間には、側壁絶縁膜１３ａと絶縁膜５とメモリゲート電極ＭＧの金属膜６ａとが介在している。メモリゲート電極ＭＧは、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に位置する部分の絶縁膜５に接する金属膜６ａを有しているため、いわゆるメタルゲート電極（金属ゲート電極）である。金属膜６ａは、金属伝導を示す導電体膜であり、特に酸化するものだと更に有利であり、例えばアルミニウム（Ａｌ）膜、チタン（Ｔｉ）膜、ジルコニウム（Ｚｒ）膜またはランタン（Ｌａ）膜などを用いることができる。シリコン膜６ｂは、好ましくはドープトポリシリコン膜（不純物を導入した多結晶シリコン膜）であり、不純物（例えばｎ型不純物）が導入されて低抵抗率とされている。
メモリゲート電極ＭＧを構成する金属膜６ａの上端部１６ａ側には、絶縁性を有する金属酸化物部分１７が形成されている。金属酸化物部分１７は、金属膜６ａの一部が酸化することで形成されたものであり、金属膜６ａの上端部１６ａは金属酸化物部分１７に隣接している（接している）。すなわち、金属膜６ａの上端部１６ａ上に金属酸化物部分１７が、金属膜６ａに連続して形成された状態となっている。このため、金属膜６ａの上端部が酸化されて、金属膜６ａの上端部に金属酸化物部分１７が形成されていると言うこともできる。金属酸化物部分１７は、金属膜６ａの一部が酸化することで形成されているため、金属酸化物部分１７を構成する金属元素と、金属膜６ａを構成する金属元素とは同じである。例えば、金属膜６ａがアルミニウム（Ａｌ）膜である場合には、金属酸化物部分１７は酸化アルミニウムからなる。また、金属膜６ａの上端部が酸化されて金属酸化物部分１７が形成されているため、金属酸化物部分１７は、層間絶縁膜２２と金属膜６ａとにより上下に挟まれ、また、メモリゲート電極ＭＧを構成するシリコン膜６ｂやそのシリコン膜６ｂの上部に形成された金属シリサイド層２１ａと絶縁膜５とにより横方向（ゲート長方向）に挟まれている。換言すれば、金属酸化物部分１７は、メモリゲート電極ＭＧを構成するシリコン膜６ｂやそのシリコン膜６ｂの上部に形成された金属シリサイド層２１ａと、金属膜６ａと、絶縁膜５と、層間絶縁膜２２とで囲まれている。
一方、メモリゲート電極ＭＧを構成する金属膜６ａの側方端部１６ｂは、メモリゲート電極ＭＧの側壁１２ｂ上に形成された側壁絶縁膜１４ａに隣接しており（接しており）、ほとんど酸化されていない。メモリゲート電極ＭＧを構成する金属膜６ａの上端部１６ａと側方端部１６ｂは、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間からメモリゲート電極ＭＧと半導体基板１との間にかけて延在している金属膜６ａにおいて互いに反対側に位置している。ここでは、半導体基板１に平行な方向に所定の厚みをもって延在する金属膜６ａにおいて、メモリゲート電極ＭＧの側壁１２ｂで露出する側の端部を、金属膜６ａの側方端部１６ｂと称する。また、制御ゲート電極ＣＧの側壁１１ａ上において、制御ゲート電極ＣＧの側壁１１ａに平行な方向に所定の厚みをもって延在する金属膜６ａにおいて、メモリゲート電極ＭＧの上部側に位置する端部を、金属膜６ａの上端部１６ａと称する。
メモリゲート電極ＭＧを構成するシリコン膜６ｂの上部（上面）と制御ゲート電極ＣＧを構成するシリコン膜４ｂの上部（上面）とｎ＋型半導体領域８ａ，８ｂの上部（上面、表面）には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層（金属シリサイド膜）２１が形成されている。金属シリサイド層２１は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、プラチナ添加ニッケルシリサイド層などからなる。金属シリサイド層２１により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。メモリゲート電極ＭＧを構成するシリコン膜６ｂの上部（上面）に形成された金属シリサイド層２１を、符号２１ａを付して金属シリサイド層２１ａと称し、制御ゲート電極ＣＧを構成するシリコン膜４ｂの上部（上面）に形成された金属シリサイド層２１を、符号２１ｂを付して金属シリサイド層２１ｂと称することとする。制御ゲート電極ＣＧを構成する金属膜４ａおよびシリコン膜４ｂと、そのシリコン膜４ｂの上部の金属シリサイド層２１ｂとを合わせたものを、制御ゲート電極ＣＧとみなすこともでき、また、メモリゲート電極ＭＧを構成する金属膜６ａおよびシリコン膜６ｂと、そのシリコン膜６ｂの上部の金属シリサイド層２１ａとを合わせたものを、メモリゲート電極ＭＧとみなすこともできる。また、メモリゲート電極ＭＧを構成する金属膜６ａおよびシリコン膜６ｂと、そのシリコン膜６ｂの上部の金属シリサイド層２１ａと、金属膜６ａの上端部の金属酸化物部分１７とを合わせたものを、メモリゲート電極ＭＧとみなすこともできる（但し上述のように金属酸化物部分１７は絶縁性である）。また、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のショートをできるだけ防止するという観点から、メモリゲート電極ＭＧと制御ゲート電極ＣＧの一方または両方の上部に金属シリサイド層２１を形成しない場合もあり得る。
半導体基板１上には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜２２が形成されている。層間絶縁膜２２は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなる。層間絶縁膜２２の上面は平坦化されている。
層間絶縁膜２２にはコンタクトホール（開口部、貫通孔）ＣＮＴが形成されており、コンタクトホールＣＮＴ内に、導電体部（接続用導体部）として導電性のプラグＰＧが埋め込まれている。
プラグＰＧは、コンタクトホールＣＮＴの底部および側壁（側面）上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣＮＴを埋め込むように形成された主導体膜とで形成されているが、図面の簡略化のために、図１では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。なお、プラグＰＧを構成するバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜とすることができ、プラグＰＧを構成する主導体膜は、タングステン膜とすることができる。
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域８ａ，８ｂ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上部などに形成される。コンタクトホールＣＮＴの底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域８ａ，８ｂ（の表面上の金属シリサイド層２１）の一部、制御ゲート電極ＣＧ（の表面上の金属シリサイド層２１）の一部、メモリゲート電極ＭＧ（の表面上の金属シリサイド層２１）の一部などが露出される。そして、その露出部（コンタクトホールＣＮＴの底部の露出部）にプラグＰＧが接続される。なお、図１においては、ｎ＋型半導体領域８ｂ（の表面上の金属シリサイド層２１）の一部が、コンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
プラグＰＧが埋め込まれた層間絶縁膜２２上には配線（配線層）Ｍ１が形成されている。配線Ｍ１は、例えばダマシン配線（埋込配線）であり、層間絶縁膜２２上に形成された絶縁膜（図１には示されていないが、後述の絶縁膜２４に対応する）に設けられた配線溝に埋め込まれている。配線Ｍ１は、プラグＰＧを介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、制御トランジスタのドレイン領域（半導体領域ＭＤ）、制御ゲート電極ＣＧあるいはメモリゲート電極ＭＧなどと電気的に接続される。なお、図１においては、配線Ｍ１の例として、制御トランジスタのドレイン領域（半導体領域ＭＤ）にプラグＰＧを介して電気的に接続された配線Ｍ１が示されている。更に上層の配線および絶縁膜も形成されているが、ここではその図示および説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線（埋込配線）に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
図５は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図５の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図１〜図３に示されるようなメモリセル（選択メモリセル）のメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、およびｐ型ウエルＰＷ１に印加される電圧Ｖｂが記載されている。なお、図５の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜５中の電荷蓄積層（電荷蓄積部）である窒化シリコン膜５ｂへの電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるホットエレクトロン書込みを用いることができる。例えば図５の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜５中の窒化シリコン膜５ｂ中に電子（エレクトロン）を注入する。ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜５中の電荷蓄積層（電荷蓄積部）である窒化シリコン膜５ｂにホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜５中の窒化シリコン膜５ｂ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。
消去方法は、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）ホットホール注入消去方式を用いることができる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生したホール（正孔）を電荷蓄積部（絶縁膜５中の窒化シリコン膜５ｂ）に注入することにより消去を行う。例えば図５の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ（Band-To-Band Tunneling）現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜５中の窒化シリコン膜５ｂ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。
読出し時には、例えば図５の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
次に、本実施の形態の半導体装置の製造方法について説明する。
図６および図７は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図８〜図３３は、本実施の形態の半導体装置の製造工程中の要部断面図である。このうち、図８〜図１５および図１８〜図３３の断面図には、メモリセル領域（不揮発性メモリのメモリセルＭＣが形成される領域）１Ａおよび周辺回路領域（不揮発性メモリ以外の回路が形成される領域）１Ｂの要部断面図が示されており、メモリセル領域１ＡにメモリセルＭＣが、周辺回路領域１ＢにＭＩＳＦＥＴが、それぞれ形成される様子が示されている。また、図１６および図１７は、図１５の部分拡大断面図に対応している。メモリセル領域１Ａと周辺回路領域１Ｂとは同じ半導体基板１に形成されている。メモリセル領域１Ａと周辺回路領域１Ｂは隣り合っていなくともよいが、理解を簡単にするために、図８〜図１５および図１８〜図３３の断面図においては、メモリセル領域１Ａの隣に周辺回路領域１Ｂを図示している。ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えばＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。周辺回路領域１Ｂに形成されるＭＩＳＦＥＴは、周辺回路用のＭＩＳＦＥＴである。
また、本実施の形態においては、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域１Ａに形成することもできる。同様に、本実施の形態においては、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを周辺回路領域１Ｂに形成することもでき、また、周辺回路領域１ＢにＣＭＩＳＦＥＴ（Complementary MISFET）などを形成することもできる。
図８に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を用意（準備）する（図６のステップＳ１）。それから、半導体基板１の主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）２を形成する（図６のステップＳ２）。素子分離領域２は、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板１の主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域２を形成することができる。
次に、図９に示されるように、半導体基板１のメモリセル領域１Ａにｐ型ウエルＰＷ１を、周辺回路領域１Ｂにｐ型ウエルＰＷ２を形成する（図６のステップＳ３）。ｐ型ウエルＰＷ１，ＰＷ２は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板１にイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１，ＰＷ２は、半導体基板１の主面から所定の深さにわたって形成される。
ここで、本実施の形態では、半導体基板１のメモリセル領域１Ａ（ｐ型ウエルＰＷ１）には、チャネルドープイオン注入を行わないようにすることが望ましい。あるいは、チャネルドープイオン注入を行う場合でも、ドーズ量を少なくして、チャネル領域の不純物濃度を小さくすることが好ましい。チャネルドープイオン注入は、一般に、トランジスタのしきい値調整用のイオン注入であり、後でトランジスタのチャネル領域となる領域に不純物を導入（ドープ）するために行われる。本実施の形態では、後で制御トランジスタやメモリトランジスタのチャネル領域となる領域に対して不純物を導入（ドープ）するチャネルドープイオン注入を行わないか、あるいはチャネルドープイオン注入を行ってもドーズ量を少なくすることで、制御トランジスタやメモリトランジスタのチャネル領域の不純物濃度を低くすることができる。
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面の自然酸化膜を除去することによって、半導体基板１の表面を清浄化（洗浄）する。これにより、半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）の表面（シリコン面）が露出される。
次に、半導体基板１の主面（すなわちｐ型ウエルＰＷ１，ＰＷ２の表面）上に、絶縁膜３を形成する（図６のステップＳ４）。絶縁膜３は、上述のように、高誘電率膜（Ｈｉｇｈ−ｋ膜）であり、使用可能な材料例は上述の通りである。絶縁膜３は、スパッタリング法、ＡＬＤ（Atomic Layer Deposition：原子層堆積）法またはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。絶縁膜３の膜厚は、例えば０．５〜３．０ｎｍ程度とすることができる。
また、絶縁膜３を形成する前に、半導体基板１の表面（すなわちｐ型ウエルＰＷ１，ＰＷ２の表面）上に、酸化シリコン膜または酸窒化シリコン膜からなる上記界面層３ａを熱酸化法などを用いて形成してから、この界面層３ａ上に絶縁膜３を形成することもできる（図９では界面層３ａは図示されていない）。界面層３ａを形成した場合、絶縁膜３は界面層３ａ上に形成されるが、素子分離領域２上には界面層３ａが形成されないので、素子分離領域２上には直接、絶縁膜３が形成される。界面層３ａを形成してから、この界面層３ａ上に絶縁膜３を形成すれば、トラップなどの欠陥数を減らして、駆動能力や信頼性を向上させることができる。界面層３ａを形成する場合、界面層３ａの膜厚は薄く、例えば０．５〜３．０ｎｍ程度とすることができる。
次に、図１０に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜３上に、メタルゲート（金属ゲート電極）用の金属膜（金属層、メタルゲート膜）４ａを形成（堆積）する（図６のステップＳ５）。金属膜４ａとして好適な材料例は上述の通りである。金属膜４ａは、例えばスパッタリング法などにより形成することができ、金属膜４ａの膜厚（形成膜厚）は、例えば１０〜２０ｎｍ程度とすることができる。
次に、図１１に示されるように、半導体基板１の主面（主面全面）上に、すなわち金属膜４ａ上に、シリコン膜４ｂを形成（堆積）する（図６のステップＳ６）。
シリコン膜４ｂは、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜４ｂの膜厚（堆積膜厚）は、例えば５０〜２００ｎｍ程度とすることができる。成膜時はシリコン膜４ｂをアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
シリコン膜４ｂは、不純物（例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物またはホウ素（Ｂ）などのｐ型不純物）を導入して低抵抗率とすれば、より好ましい。不純物は、シリコン膜４ｂの成膜時または成膜後に導入することができる。シリコン膜の成膜時に不純物を導入する場合には、シリコン膜４ｂの成膜用のガスにドーピングガス（不純物添加用のガス）を含ませることで、不純物が導入されたシリコン膜４ｂを成膜することができる。一方、シリコン膜の成膜後に不純物を導入する場合には、意図的には不純物を導入せずにシリコン膜を成膜した後に、このシリコン膜に不純物をイオン注入法などで導入することで、不純物が導入されたシリコン膜４ｂを形成することができる。
ステップＳ５で形成する金属膜４ａの厚みを厚くすることでステップＳ６のシリコン膜４ｂの形成工程を省略する（すなわち制御ゲート電極ＣＧをシリコン膜４ｂ無しの金属膜４ａで形成する）ことも可能であるが、ステップＳ６で金属膜４ａ上にシリコン膜４ｂを形成する（すなわち制御ゲート電極ＣＧを金属膜４ａとその上のシリコン膜４ｂとの積層膜で形成する）方が、より好ましい。その理由は、金属膜４ａの厚みが厚すぎると、金属膜４ａが剥離しやすくなる問題や、あるいは金属膜４ａをパターニングする際のオーバーエッチングによる基板ダメージの問題が生じる可能性があるが、金属膜４ａとシリコン膜４ｂとの積層膜で制御ゲート電極ＣＧを形成することで、金属膜４ａのみで制御ゲート電極ＣＧを形成する場合に比べて金属膜４ａの厚みを薄くすることができるため、上記問題を改善できるからである。また、金属膜４ａ上にシリコン膜４ｂを形成した場合、これまでのポリシリコンゲート電極（ポリシリコンからなるゲート電極）の加工方法やプロセスを踏襲できるため、微細加工性、製造コストおよび歩留まりの点でも優位である。以降、金属膜４ａと金属膜４ａ上のシリコン膜４ｂとの積層膜を、積層膜４と称するものとする。
次に、メモリセル領域１Ａの積層膜４（シリコン膜４ｂおよび金属膜４ａの積層膜４）をエッチング（好ましくはドライエッチング）によりパターニングして、金属膜４ａおよび金属膜４ａ上のシリコン膜４ｂからなる制御ゲート電極ＣＧを形成する（図６のステップＳ７）。ステップＳ７のパターニング工程は、例えば次のようにして行うことができる。
すなわち、積層膜４上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、メモリセル領域１Ａにおける制御ゲート電極ＣＧ形成予定領域と周辺回路領域１Ｂ全体にこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをエッチングマスクとして用いて、積層膜４（シリコン膜４ｂおよび金属膜４ａの積層膜４）をエッチング（ドライエッチング）してパターニングする。その後、このフォトレジストパターンを除去する。
このようにして、ステップＳ７で積層膜４（シリコン膜４ｂおよび金属膜４ａの積層膜４）がパターニングされ、図１２に示されるように、メモリセル領域１Ａに、パターニングされた積層膜４（シリコン膜４ｂおよび金属膜４ａの積層膜）からなる制御ゲート電極ＣＧが形成される。このとき、周辺回路領域１Ｂでは、上述したようにフォトレジストパターンを形成していたため、積層膜４（シリコン膜４ｂおよび金属膜４ａの積層膜４）のパターニングは行われていない。このため、周辺回路領域１Ｂ全体に、積層膜４が残存する。
メモリセル領域１Ａにおいて、制御ゲート電極ＣＧで覆われない部分の絶縁膜３は（場合によっては上記界面層３ａも）、ステップＳ７のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。制御ゲート電極ＣＧの下部に位置する絶縁膜３（上記界面層３ａを形成した場合はこの界面層３ａも）は、ステップＳ７のドライエッチングや、その後のウェットエッチングで除去されずに残存する。メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの下に残存する絶縁膜３（上記界面層３ａを形成した場合は絶縁膜３および界面層３ａ）が、制御トランジスタのゲート絶縁膜となる。従って、金属膜４ａと金属膜４ａ上のシリコン膜４ｂとからなる制御ゲート電極ＣＧは、半導体基板１（ｐ型ウエルＰＷ１）上にゲート絶縁膜としての絶縁膜３（および上記界面層３ａ）を介して形成された状態となる。
次に、制御ゲート電極ＣＧの側壁上に、絶縁体（絶縁膜）からなる側壁絶縁膜１３ａを形成する（図６のステップＳ８）。このステップＳ８の側壁絶縁膜１３ａ形成工程は、次のようにして行うことができる（図１３および図１４参照）。
すなわち、まず、図１３に示されるように、半導体基板１の主面全面上に、制御ゲート電極ＣＧを覆うように、絶縁膜１３を形成（堆積）する。この絶縁膜１３は、好ましくは窒化シリコン膜からなる。それから、この絶縁膜１３を異方性エッチング（エッチバック）することによって、図１４に示されるように、制御ゲート電極ＣＧの側壁上に選択的にこの絶縁膜１３を残して、側壁絶縁膜１３ａを形成する。側壁絶縁膜１３ａは、この段階では、メモリセル領域１Ａの制御ゲート電極ＣＧの両側壁（すなわち側壁１１ａ，１１ｂ）上と、周辺回路領域１Ｂの積層膜４の側壁上とに形成される。
ステップＳ８の側壁絶縁膜１３ａ形成工程を省略することも可能であるが、制御ゲート電極ＣＧの側壁上に側壁絶縁膜１３ａを形成すれば、制御ゲート電極ＣＧの金属膜４ａの側面や高誘電率膜である絶縁膜３の側面を側壁絶縁膜１３ａで覆うことができるため、以降の工程で制御ゲート電極ＣＧの金属膜４ａや絶縁膜３が不要なエッチングを受けるのを防止することができる。また、側壁絶縁膜１３ａを形成すれば、制御ゲート電極ＣＧの側壁と後で形成されるメモリゲート電極ＭＧの側壁との間に絶縁膜５だけでなく側壁絶縁膜１３ａも介在することになるため、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の耐圧を向上させることもできる。
次に、洗浄処理を行って、半導体基板１の主面を清浄化処理した後、図１５に示されるように、半導体基板１の主面全面に、すなわち、半導体基板１の主面（表面）上と制御ゲート電極ＣＧの表面（上面および側面）上に、メモリトランジスタのゲート絶縁膜用の絶縁膜５を形成する（図６のステップＳ９）。また、周辺回路領域１Ｂでは、積層膜４が残存しているので、この積層膜４の表面（上面および側面）上に絶縁膜５が形成される。このため、ステップＳ９において、絶縁膜５は、半導体基板１上に、制御ゲート電極ＣＧおよび周辺回路領域１Ｂの積層膜４を覆うように形成される。なお、制御ゲート電極ＣＧの側壁（１１ａ，１１ｂ）上には側壁絶縁膜１３ａが形成されているので、制御ゲート電極ＣＧの側壁（１１ａ，１１ｂ）と絶縁膜５との間には、側壁絶縁膜１３ａが介在することになる。
絶縁膜５は、上記のように、内部に電荷蓄積部（電荷蓄積層）を有する絶縁膜であり、絶縁膜として、下から順に形成された酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜からなるが、図面を見やすくするために、図１６では、酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜を、単に絶縁膜５として図示している。従って、実際には、図１６に示されるように、絶縁膜５は、酸化シリコン膜（酸化膜）５ａと、酸化シリコン膜５ａ上の窒化シリコン膜（窒化膜）５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜（酸化膜）５ｃとの積層膜からなる。
絶縁膜５のうち、酸化シリコン膜５ａ，５ｃは、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理（熱酸化処理）には、ＩＳＳＧ（In Situ Steam Generation）酸化を用いることも可能である。絶縁膜５のうち、窒化シリコン膜５ｂは、例えばＣＶＤ法により形成することができる。
また、本実施の形態においては、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜５ｂを形成しているが、信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を電荷蓄積層（電荷蓄積部）として使用することもできる。また、シリコンナノドットで電荷蓄積層（電荷蓄積部）を形成することもできる。
絶縁膜５を形成するには、例えば、まず、半導体基板１（ｐ型ウエルＰＷ１）の表面上と制御ゲート電極ＣＧの表面（側面および上面）上と積層膜４の表面（側面および上面）上とに酸化シリコン膜５ａを熱酸化法（好ましくはＩＳＳＧ酸化）により形成する。他の形態として、酸化シリコン膜５ａをＡＬＤ法で形成することもできる。それから、酸化シリコン膜５ａ上に窒化シリコン膜５ｂをＣＶＤ法で堆積し、更に窒化シリコン膜５ｂ上に酸化シリコン膜５ｃをＣＶＤ法または熱酸化あるいはその両方で形成する。これにより、酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜からなる絶縁膜５を形成することができる。
酸化シリコン膜５ａの厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜５ｂの厚みは、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜５ｃの厚みは、例えば２〜１０ｎｍ程度とすることができる。
メモリセル領域１Ａに形成された絶縁膜５は、後で形成されるメモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。絶縁膜５は、電荷保持機能が必要であるため、電荷蓄積層（ここでは窒化シリコン膜５ｂ）を電荷ブロック層（ここでは酸化シリコン膜５ａ，５ｃ）で挟んだ構造を有しており、電荷蓄積層（ここでは窒化シリコン膜５ｂ）のポテンシャル障壁高さに比べ、電荷ブロック層（ここでは酸化シリコン膜５ａ，５ｃ）のポテンシャル障壁高さが高くなる。
また、上記図４に示された変形例の半導体装置を製造する場合は、図１７に示されるように、絶縁膜５は、酸化シリコン膜（酸化膜）５ａと、酸化シリコン膜５ａ上の窒化シリコン膜（窒化膜）５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜（酸化膜）５ｃと、酸化シリコン膜５ｃ上の絶縁膜５ｄとの積層膜として形成する。酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃを上述のようにして形成してから、酸化シリコン膜５ｃ上に絶縁膜５ｄをスパッタリング法、ＡＬＤ法またはＣＶＤ法で形成することにより、図１６に示されるような酸化シリコン膜５ａ、窒化シリコン膜５ｂ、酸化シリコン膜５ｃおよび絶縁膜５ｄの積層膜からなる絶縁膜５を形成することができる。この場合、絶縁膜５ｄの厚みは、例えば０．５〜２ｎｍ程度とすることができる。絶縁膜５ｄとして好適な材料例は上述の通りである。
次に、図１８に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜５上に、メモリセル領域１Ａにおいては制御ゲート電極ＣＧを覆うように、周辺回路領域１Ｂにおいては積層膜４を覆うように、メモリゲート電極ＭＧ形成用の金属膜６ａを形成（堆積）する（図６のステップＳ１０）。金属膜６ａとして好適な材料例は上述の通りである。金属膜６ａは、例えばスパッタリング法などにより形成することができ、金属膜６ａの膜厚（形成膜厚）は、例えば１０〜２０ｎｍ程度とすることができる。
次に、半導体基板１の主面（主面全面）上に、すなわち金属膜６ａ上に、シリコン膜６ｂを形成（堆積）する（図６のステップＳ１１）。
シリコン膜６ｂは、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜６ｂの膜厚（堆積膜厚）は、例えば４０〜６０ｎｍ程度とすることができる。成膜時はシリコン膜６ｂをアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
シリコン膜６ｂは、不純物（例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物またはホウ素（Ｂ）などのｐ型不純物）を導入して低抵抗率とすれば、より好ましい。シリコン膜６ｂの成膜後のイオン注入でシリコン膜６ｂに不純物を導入することもできるが、シリコン膜６ｂの成膜時にシリコン膜６ｂに型不純物を導入することもできる。シリコン膜６ｂの成膜時に不純物を導入する場合には、シリコン膜６ｂの成膜用のガスにドーピングガス（不純物添加用のガス）を含ませることで、不純物が導入されたシリコン膜６ｂを成膜することができる。なお、金属膜６ａと金属膜６ａ上のシリコン膜６ｂとの積層膜を、積層膜６と称するものとする。
次に、異方性エッチング技術により積層膜６（シリコン膜６ｂおよび金属膜６ａの積層膜６）をエッチバック（エッチング、ドライエッチング、異方性エッチング）して、メモリゲート電極ＭＧを形成する（図６のステップＳ１２）。
ステップＳ１２のエッチバック工程では、積層膜６（金属膜６ａおよびシリコン膜６ｂの積層膜６）の堆積膜厚の分だけ積層膜６を異方性エッチング（エッチバック）することにより、制御ゲート電極ＣＧの両方の側壁（側面）１１ａ，１１ｂ上に（側壁絶縁膜１３ａおよび絶縁膜５を介して）積層膜６をサイドウォールスペーサ状に残し、他の領域の積層膜６を除去する。これにより、図１９に示すように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両方の側壁１１ａ，１１ｂのうち、一方の側壁１１ａ上に側壁絶縁膜１３ａおよび絶縁膜５を介してサイドウォールスペーサ状に残存した積層膜６により、メモリゲート電極ＭＧが形成され、また、他方の側壁１１ｂ上に側壁絶縁膜１３ａおよび絶縁膜５を介してサイドウォールスペーサ状に残存した積層膜６により、積層膜スペーサＳＰ１が形成される。この積層膜スペーサＳＰ１は、積層膜６からなるサイドウォールスペーサとみなすこともできる。メモリゲート電極ＭＧは、絶縁膜５上に、側壁絶縁膜１３ａおよび絶縁膜５を介して制御ゲート電極ＣＧと隣合うように形成される。メモリゲート電極ＭＧと積層膜スペーサＳＰ１とは、制御ゲート電極ＣＧの互いに反対側となる側壁上に形成されており、制御ゲート電極ＣＧを挟んでほぼ対称な構造を有している。また、周辺回路領域１Ｂに残存させている積層膜４の側面（側壁）上にも、積層膜６が絶縁膜５を介してサイドウォールスペーサ状に残存するが、これを積層膜スペーサＳＰ２と称することとする。
ステップＳ１２で形成されたメモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間およびメモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には絶縁膜５が介在しており、このメモリゲート電極ＭＧは、絶縁膜５に接する金属膜６ａと、金属膜６ａを介して絶縁膜５から離間するシリコン膜６ｂとで形成されている。なお、上述のように制御ゲート電極ＣＧの側壁上に側壁絶縁膜１３ａを形成していた場合には、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に、側壁絶縁膜１３ａおよび絶縁膜５が介在することになる。
ステップＳ１２のエッチバック工程を行った段階で、メモリゲート電極ＭＧと積層膜スペーサＳＰ１，ＳＰ２で覆われていない領域の絶縁膜５が露出される。メモリセル領域１Ａにおけるメモリゲート電極ＭＧの下の絶縁膜５が、メモリトランジスタのゲート絶縁膜となる。上記ステップＳ１０，Ｓ１１で堆積する金属膜６ａおよびシリコン膜６ｂの堆積膜厚を調整することで、メモリゲート長を調整することができる。
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧが覆われかつ積層膜スペーサＳＰ１，ＳＰ２が露出されるようなフォトレジストパターン（図示せず）を半導体基板１上に形成してから、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、積層膜スペーサＳＰ１，ＳＰ２を除去する（図７のステップＳ１３）。その後、このフォトレジストパターンを除去する。ステップＳ１３のエッチング工程により、図２０に示されるように、積層膜スペーサＳＰ１，ＳＰ２が除去されるが、メモリゲート電極ＭＧは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。
次に、図２１に示されるように、絶縁膜５のうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図７のステップＳ１４）。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに位置する絶縁膜５は、除去されずに残存し、他の領域の絶縁膜５は除去される。図２１からも分かるように、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって絶縁膜５が連続的に延在している。
また、ステップＳ１４で絶縁膜５を除去する際に、制御ゲート電極ＣＧの側壁１１ｂ上の側壁絶縁膜１３ａも除去され、図２１にはこの場合が示されている。他の形態として、制御ゲート電極ＣＧの側壁１１ｂ上の側壁絶縁膜１３ａが除去されずに残存するように、ステップＳ１４の絶縁膜５の除去（エッチング）工程を行なった場合には、図２１の段階で、制御ゲート電極ＣＧの側壁１１ｂ上に側壁絶縁膜１３ａが形成されている（残存している）状態が維持される。
次に、周辺回路領域１Ｂの積層膜４をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、周辺回路領域１Ｂにゲート電極ＧＥを形成する（図７のステップＳ１４）。このステップＳ１４のパターニング工程は、例えば次のようにして行うことができる。
すなわち、半導体基板１の主面上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、周辺回路領域１Ｂにおけるゲート電極ＧＥ形成予定領域とメモリセル領域１Ａ全体にこのフォトレジストパターンが形成される）を形成する。そして、このフォトレジストパターンをエッチングマスクとして用いて、周辺回路領域１Ｂの積層膜４（シリコン膜４ｂおよび金属膜４ａの積層膜４）をエッチング（ドライエッチング）してパターニングする。一方、メモリセル領域１Ａは、フォトレジストパターンで覆われているため、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧはエッチングされない。その後、このフォトレジストパターンを除去する。
このようにして、図２２に示されるように、パターニングされた積層膜４（金属膜４ａおよび金属膜４ａ上のシリコン膜４ｂの積層膜４）からなるゲート電極ＧＥが周辺回路領域１Ｂに形成される。ゲート電極ＧＥは、周辺回路を構成するＭＩＳＦＥＴのゲート電極である。
次に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁（絶縁膜５を介して互いに隣合う側とは反対側の側壁）上とゲート電極ＧＥの側壁上とに、絶縁体（絶縁膜）からなる側壁絶縁膜１４を形成する（図７のステップＳ１６）。このステップＳ１６の側壁絶縁膜１４形成工程は、次のようにして行うことができる（図２３および図２４参照）。
すなわち、まず、図２３に示されるように、半導体基板１の主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥを覆うように、側壁絶縁膜１４用の絶縁膜１４ｄを形成（堆積）する。この絶縁膜１４ｄは、好ましくは窒化シリコン膜からなる。それから、この絶縁膜１４ｄを異方性エッチング（エッチバック）することによって、図２４に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁（絶縁膜５を介して互いに隣合う側とは反対側の側壁）上とゲート電極ＧＥの側壁上とに選択的にこの絶縁膜１４ｄを残して、側壁絶縁膜１４を形成する。側壁絶縁膜１４は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁（絶縁膜５を介して互いに隣合う側とは反対側の側壁）上とゲート電極ＧＥの側壁上とに残存する絶縁膜１４ｄからなる。
側壁絶縁膜１４は、制御ゲート電極ＣＧの側壁１１ｂ上と、メモリゲート電極ＭＧの側壁１２ｂ上と、ゲート電極ＧＥの両側壁上とに形成されるが、このうち、メモリゲート電極ＭＧの側壁１２ｂ上に形成された側壁絶縁膜１４を、符号１４ａを付して側壁絶縁膜１４ａと称し、制御ゲート電極ＣＧの側壁１１ｂ上に形成された側壁絶縁膜１４を、符号１４ｂを付して側壁絶縁膜１４ｂと称することとする。また、ゲート電極ＧＥの両側壁上に形成された側壁絶縁膜１４を、符号１４ｃを付して側壁絶縁膜１４ｃと称することとする。ここで、制御ゲート電極ＣＧの側壁１１ｂは、制御ゲート電極ＣＧの側壁（側面）のうち、絶縁膜５（および側壁絶縁膜１３ａ）を介してメモリゲート電極ＭＧに隣接する側とは逆側の側壁（側面）であり、メモリゲート電極ＭＧの側壁１２ｂは、メモリゲート電極ＭＧの側壁（側面）のうち、絶縁膜５（および側壁絶縁膜１３ａ）を介して制御ゲート電極ＣＧに隣接する側とは逆側の側壁（側面）である。
なお、ステップＳ１４で絶縁膜５を除去する際に、制御ゲート電極ＣＧの側壁１１ｂ上の側壁絶縁膜１３ａも除去した場合には、ステップＳ１６で側壁絶縁膜１４を形成したとき、制御ゲート電極ＣＧの側壁１１ｂ上に形成されている側壁絶縁膜１４ｂは、側壁絶縁膜１４（すなわち絶縁膜１４ｄの残存部分）からなり、図２４にはこの場合が示されている。他の形態として、ステップＳ１４で絶縁膜５を除去する際に、制御ゲート電極ＣＧの側壁１１ｂ上の側壁絶縁膜１３ａが除去されずに残存した場合には、ステップＳ１６で側壁絶縁膜１４を形成したとき、制御ゲート電極ＣＧの側壁１１ｂ上に形成されている側壁絶縁膜１４ｂは、側壁絶縁膜１３ａと側壁絶縁膜１４（すなわち絶縁膜１４ｄの残存部分）との積層膜（積層構造）からなる。
次に、イオン注入法などを用いて例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥをマスク（イオン注入阻止マスク）として用いて半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）に導入（ドーピング）することで、図２５に示されるように、ｎ−型半導体領域（不純物拡散層）７ａ，７ｂ，７ｃを形成する（図７のステップＳ１７）。
この際、ｎ−型半導体領域７ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側壁１２ｂ上の側壁絶縁膜１４ａの側面に自己整合して形成される。また、ｎ−型半導体領域７ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側壁１１ｂ上の側壁絶縁膜１４ｂの側面に自己整合して形成される。また、ｎ−型半導体領域７ｃは、周辺回路領域１Ｂにおいて、ゲート電極ＧＥの両側壁上に形成された側壁絶縁膜１４ｃの側面に自己整合して形成される。ｎ−型半導体領域７ａおよびｎ−型半導体領域７ｂは、メモリセル領域１Ａに形成されるメモリセルのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能し、ｎ−型半導体領域７ｃは周辺回路領域１Ｂに形成されるＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能することができる。ｎ−型半導体領域７ａとｎ−型半導体領域７ｂとｎ−型半導体領域７ｃとは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。また、ｎ−型半導体領域７ａ，７ｂ，７ｃ形成のためのイオン注入は、斜めイオン注入ではなく、半導体基板１の主面に対して垂直な方向にイオン注入することが好ましい。
次に、メモリセル領域１Ａの半導体基板１（ｐ型ウエルＰＷ１）にｐ型不純物のイオン注入（ハローイオン注入）を行って、ハロー領域（ｐ型半導体領域）ＨＡを形成する（図７のステップＳ１８）。ハロー領域ＨＡは、ｎ−型半導体領域７ｂを包み込む（覆う）ように形成され、ｐ型ウエルＰＷ１よりも不純物濃度（ｐ型不純物濃度）が高い。
ハロー領域ＨＡは、ｎ−型半導体領域７ｂに対して形成されたハロー領域であり、ｐ型ウエルＰＷ１においてｎ−型半導体領域７ｂを包み込む（覆う）ように形成されるが、ｎ−型半導体領域７ｂとは逆の導電型で、かつｐ型ウエルＰＷ１とは同じ導電型であり、ここではｐ型（ｐ型の半導体領域）である。ハロー領域ＨＡは、短チャネル特性（パンチスルー）抑制のために形成される。
ハロー領域ＨＡを形成するためのイオン注入の際、制御ゲート電極ＣＧはマスク（イオン注入阻止マスク）として機能することができるが、このハロー領域ＨＡを形成するためのイオン注入は、斜めイオン注入（傾斜イオン注入）とすることがより好ましく、これにより、ｎ−型半導体領域７ｂを包み込む（覆う）ようにハロー領域ＨＡを的確に形成することができる。なお、一般のイオン注入では、半導体基板１の主面に対して垂直な方向に不純物イオンを加速して打ち込むが、斜めイオン注入では、半導体基板１の主面に対して垂直な方向から所定の角度（傾斜角）傾斜した方向に不純物イオンを加速して打ち込む。
また、ｎ−型半導体領域７ｂとハロー領域ＨＡとは、必ずしもこの順序で形成しなくともよいが、ｎ−型半導体領域７ｂを形成するイオン注入とハロー領域ＨＡを形成するイオン注入とは、少なくとも、制御ゲート電極ＣＧ形成後で、かつ、後述のサイドウォールスペーサＳＷを形成する前に行う必要がある。
また、ハロー領域ＨＡは、短チャネル特性抑制のために形成するため、ドレイン用のｎ−型半導体領域７ｂに対して形成する（ｎ−型半導体領域７ｂを包み込むように形成する）が、ソース用のｎ−型半導体領域７ａに対しては、ハロー領域ＨＡを形成する必要は無い。このため、ハロー領域ＨＡを形成するためのイオン注入の際には、ソース用のｎ−型半導体領域７ａは、フォトレジストパターンで覆っておき、ｎ−型半導体領域７ａに対しては、ｐ型のハロー領域が形成されないようにすればよい。図２５の場合は、周辺回路領域１Ｂ全体とメモリセル領域１Ａのｎ−型半導体領域７ａとをフォトレジストパターン（図示せず）で覆った状態で、ハロー領域ＨＡを形成するためのイオン注入を行い、ｎ−型半導体領域７ｂに対してハロー領域ＨＡを形成するが、ｎ−型半導体領域７ａおよびｎ−型半導体領域７ｃに対してはハロー領域を形成しない場合が示されている。他の形態として、短チャネル特性抑制のためにｎ−型半導体領域７ａとｎ−型半導体領域７ｃに対してもハロー領域を形成することもできる。
次に、図２６に示されるように、半導体基板１の主面全面上に、サイドウォールスペーサＳＷ用の絶縁膜１５を形成（堆積）する（図７のステップＳ１９）。この絶縁膜１５は、絶縁膜１５は、酸化シリコン膜の単体膜か、あるいは、酸化シリコン膜とその上の絶縁膜との積層膜である。具体的には、絶縁膜１５は、酸化シリコン膜の単体膜、酸化シリコン膜とその上の窒化シリコン膜との積層膜、あるいは、酸化シリコン膜とその上の窒化シリコン膜とその上の酸化シリコン膜との積層膜などとすることができる。
ステップＳ１９で絶縁膜１５を形成する際に、メモリゲート電極ＭＧを構成していた金属膜６ａの露出部を酸化させる。すなわち、メモリゲート電極ＭＧを構成していた金属膜６ａの露出部を酸化させることができるように、絶縁膜１５の形成工程を行う。絶縁膜１５は、酸化シリコン膜の単体膜か、あるいは最下層が酸化シリコン膜である積層膜であるが、その酸化シリコン膜を形成する際に、金属膜６ａの露出部を酸化させる。このため、絶縁膜１５が酸化シリコン膜の単体膜の場合は、その単体膜を構成する酸化シリコン膜を、また、絶縁膜１５が積層膜の場合は、その積層膜の最下層の酸化シリコン膜を、金属膜６ａの露出部を酸化できるような条件で成膜することが好ましい。Ｏ３−ＴＥＯＳ酸化膜は、酸化性が強いため、その成膜に際して金属膜６ａの露出部を酸化させるのに好適な膜である。ここで、Ｏ３−ＴＥＯＳ酸化膜とは、Ｏ３（オゾン）およびＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン、またはTetra Ethyl Ortho Silicateとも言う）を原料ガス（ソースガス）として用いて熱ＣＶＤ法により形成した酸化シリコン膜である。このため、絶縁膜１５が酸化シリコン膜の単体膜の場合は、その単体膜をＯ３−ＴＥＯＳ酸化膜とすることが好ましく、また、絶縁膜１５が積層膜の場合は、その積層膜の最下層を、Ｏ３−ＴＥＯＳ酸化膜とすることが好ましい。
絶縁膜１５を形成する直前の段階で、金属膜６ａが露出しているのは、金属膜６ａの上端部１６ａである。このため、ステップＳ１９で絶縁膜１５を形成する際に、メモリゲート電極ＭＧを構成していた金属膜６ａの上端部１６ａが酸化されて、絶縁性を有する金属酸化物部分１７が形成される。金属酸化物部分１７は、金属膜６ａの一部が酸化することで形成されたため、金属酸化物部分１７を構成する金属元素と、金属膜６ａを構成する金属元素とは同じである。例えば、金属膜６ａがアルミニウム（Ａｌ）膜である場合には、金属酸化物部分１７は酸化アルミニウムからなる。一方、メモリゲート電極ＭＧの側壁１２ｂ上には側壁絶縁膜１４ａが形成されているので、メモリゲート電極ＭＧを構成する金属膜６ａの側方端部１６ｂは、側壁絶縁膜１４ａで覆われ、露出されていないため、ステップＳ１９で絶縁膜１５を形成する際に、メモリゲート電極ＭＧを構成する金属膜６ａの側方端部１６ｂは酸化されない。すなわち、金属膜６ａは酸化されず、メモリゲート電極ＭＧの上面で、金属膜６ａが酸化されて金属酸化物部分１７が形成され、一方、メモリゲート電極ＭＧの側面（側壁１２ｂ）では、金属膜６ａは酸化されないのである。
また、絶縁膜１５の成膜時に金属膜６ａの一部を酸化して金属酸化物部分１７を形成する際に、シリコン膜６ｂの露出部が若干酸化する場合もあり得るが、この際にシリコン膜６ｂよりも金属膜６ａの方が酸化されやすいように、金属膜６ａの材料や絶縁膜１５の成膜条件を選択しておく。
次に、絶縁膜１５を異方性エッチング（エッチバック）することによって、図２７に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁（絶縁膜５を介して互いに隣合う側とは反対側の側壁）上とゲート電極ＧＥの側壁上とに選択的にこの絶縁膜１５を残して、サイドウォールスペーサＳＷを形成する（図７のステップＳ２０）。サイドウォールスペーサＳＷは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁（絶縁膜５を介して互いに隣合う側とは反対側の側壁）上とゲート電極ＧＥの側壁上とにそれぞれ残存する絶縁膜１５からなる。なお、サイドウォールスペーサＳＷのうちのサイドウォールスペーサＳＷ１は、メモリゲート電極ＭＧの側壁１２ｂ上に、側壁絶縁膜１４ａを介して形成され、サイドウォールスペーサＳＷのうちのサイドウォールスペーサＳＷ２は、制御ゲート電極ＣＧの側壁１１ｂ上に、側壁絶縁膜１４ｂを介して形成される。
次に、図２８に示されるように、ｎ＋型半導体領域（不純物拡散層）８ａ，８ｂ，８ｃをイオン注入法などを用いて形成する（図７のステップＳ２１）。
ステップＳ２１において、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥとそれらの側壁上のサイドウォールスペーサＳＷ（および側壁絶縁膜１３ａ，１４ａ，１４ｂ，１４ｃ）とをマスク（イオン注入阻止マスク）として用いて半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）に導入（ドーピング）することで、ｎ＋型半導体領域８ａ，８ｂ，８ｃを形成できる。この際、ｎ＋型半導体領域８ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷ１に自己整合して形成され、ｎ＋型半導体領域８ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷ２に自己整合して形成される。また、ｎ＋型半導体領域８ｃは、周辺回路領域１Ｂにおいて、ゲート電極ＧＥの両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ（lightly doped drain）構造が形成される。ｎ＋型半導体領域８ａとｎ＋型半導体領域８ｂとｎ＋型半導体領域８ｃは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
このようにして、ｎ−型半導体領域７ａとそれよりも高不純物濃度のｎ＋型半導体領域８ａとにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域ＭＳが形成され、ｎ−型半導体領域７ｂとそれよりも高不純物濃度のｎ＋型半導体領域８ｂとにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。また、ｎ−型半導体領域７ｃとそれよりも高不純物濃度のｎ＋型半導体領域８ｃとにより、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域として機能するｎ型の半導体領域が形成される。
次に、ソースおよびドレイン用のｎ型の半導体領域（ｎ−型半導体領域７ａ，７ｂ，７ｃおよびｎ＋型半導体領域８ａ，８ｂ，８ｃ）などに導入された不純物を活性化するための熱処理である活性化アニールを行う（図７のステップＳ２２）。
このようにして、メモリセル領域１Ａに不揮発性メモリのメモリセルＭＣが形成され、周辺回路領域１ＢにＭＩＳＦＥＴが形成される。
次に、半導体基板１の主面全面上に酸化シリコン膜をＣＶＤ法などにより形成する。それから、この酸化シリコン膜（この酸化シリコン膜は金属シリサイド層２１を形成すべきでないシリコン領域上に残される）をフォトリソグラフィ法およびエッチング法を用いて除去して、ｎ＋型半導体領域８ａ，８ｂ，８ｃの上面（表面）と制御ゲート電極ＣＧの上面とメモリゲート電極ＭＧの上面とゲート電極ＧＥの上面の各シリコン面（シリコン領域、シリコン膜）を露出させる。それから、図２９に示されるように、ｎ＋型半導体領域８ａ，８ｂ，８ｃの上面（表面）上とメモリゲート電極ＭＧの上面（サイドウォールスペーサＳＷで覆われていない部分）上と制御ゲート電極ＣＧの上面上とゲート電極ＧＥの上面上とを含む半導体基板１の主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、金属膜２０を形成（堆積）する。金属膜２０は、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケルプラチナ合金膜（ニッケル白金合金膜）などからなり、スパッタリング法などを用いて形成することができる。
次に、半導体基板１に対して熱処理を施すことによって、ｎ＋型半導体領域８ａ，８ｂ，８ｃ、制御ゲート電極ＣＧのシリコン膜４ｂ、メモリゲート電極ＭＧのシリコン膜６ｂおよびゲート電極ＧＥのシリコン膜４ｂの各上層部分（表層部分）を金属膜２０と反応さる。これにより、図３０に示されるように、ｎ＋型半導体領域８ａ，８ｂ，８ｃ、制御ゲート電極ＣＧのシリコン膜４ｂ、メモリゲート電極ＭＧのシリコン膜６ｂおよびゲート電極ＧＥのシリコン膜４ｂの各上部（上面、表面、上層部）に、それぞれ金属シリサイド層２１が形成される。金属シリサイド層２１は、例えばコバルトシリサイド層（金属膜２０がコバルト膜の場合）、ニッケルシリサイド層（金属膜２０がニッケル膜の場合）、または、プラチナ添加ニッケルシリサイド層（金属膜２０がニッケルプラチナ合金膜の場合）とすることができる。その後、未反応の金属膜２０を除去する。図３０にはこの段階の断面図が示されている。このように、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、ｎ＋型半導体領域８ａ，８ｂ，８ｃ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上部に金属シリサイド層２１を形成し、それによって、ソース、ドレインや各ゲート電極（ＣＧ，ＭＧ，ＧＥ）の抵抗を低抵抗化することができる。
次に、図３２に示されるように、半導体基板１の主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜２２を形成（堆積）する。層間絶縁膜２２は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。層間絶縁膜２２の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing）法などを用いて層間絶縁膜２２の上面を平坦化する。
次に、フォトリソグラフィ法を用いて層間絶縁膜２２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜２２をドライエッチングすることにより、図３２に示されるように、層間絶縁膜２２にコンタクトホール（開口部、貫通孔）ＣＮＴを形成する。
次に、コンタクトホールＣＮＴ内に、導電体部（接続用導体部）として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部（底部および側壁上）を含む層間絶縁膜２２上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＮＴを埋めるように形成し、層間絶縁膜２２上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図３２では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域８ａ，８ｂ，８ｃ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥの上部などに形成される。コンタクトホールＣＮＴの底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域８ａ，８ｂ，８ｃ（の表面上の金属シリサイド層２１）の一部、制御ゲート電極ＣＧ（の表面上の金属シリサイド層２１）の一部、メモリゲート電極ＭＧ（の表面上の金属シリサイド層２１）の一部、あるいはゲート電極ＧＥ（の表面上の金属シリサイド層２１）の一部などが露出される。なお、図３２の断面図においては、ｎ＋型半導体領域８ｂ，８ｃ（の表面上の金属シリサイド層２１）の一部がコンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
次に、プラグＰＧが埋め込まれた層間絶縁膜２２上に第１層目の配線である配線（配線層）Ｍ１を形成するが、この配線Ｍ１を、ダマシン技術（ここではシングルダマシン技術）を用いて形成する場合について説明する。
まず、図３３に示されるように、プラグＰＧが埋め込まれた層間絶縁膜２２上に、絶縁膜２４を形成する。絶縁膜２４は、複数の絶縁膜の積層膜で形成することもできる。それから、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって絶縁膜２４の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜２４上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。それから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。図３３では、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
配線Ｍ１はプラグＰＧを介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、制御トランジスタのドレイン領域（半導体領域ＭＤ）、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域（ｎ＋型半導体領域８ｃ）、制御ゲート電極ＣＧ、メモリゲート電極ＭＧあるいはゲート電極ＧＥなどと電気的に接続される。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
次に、本実施の形態の主要な特徴と効果について、より詳細に説明する。
本実施の形態の半導体装置の主要な特徴の一つは、上記図１、図２および図４にも示されるように、メモリゲート電極ＭＧが、絶縁膜５に隣接する金属膜６ａと、金属膜６ａ上に形成されかつ金属膜６ａを介して絶縁膜５から離間するシリコン膜６ｂとを有していることである。具体的には、メモリゲート電極ＭＧは、金属膜６ａと金属膜６ａ上のシリコン膜６ｂとの積層膜により形成されており、絶縁膜５に接する部分のメモリゲート電極ＭＧは金属膜６ａで構成され、メモリゲート電極ＭＧのシリコン膜６ｂは、絶縁膜５に接しておらず、金属膜６ａを介して絶縁膜５から離間している。そして、本実施の形態の半導体装置の主要な特徴の他の一つは、金属膜６ａの上端部に、金属酸化物部分１７が形成されていることである。
本実施の形態とは異なり、メモリゲート電極全体をポリシリコンで形成した場合には、メモリゲート電極の空乏化の影響が生じる懸念がある。このため、本実施の形態のように、メモリゲート電極をメタルゲート電極とすることで、メモリゲート電極の空乏化の問題を解決でき、半導体装置の性能（電気的性能）を向上させることができる。しかしながら、メモリゲート電極と制御ゲート電極とは、薄い絶縁膜（絶縁膜５に相当する絶縁膜）を介して近接しているため、メモリゲート電極をメタルゲート電極とした場合においても、信頼性向上のためには、メモリゲート電極と制御ゲート電極との間がショート（短絡）しにくい構造にすることが望ましい。
そこで、本実施の形態では、メモリゲート電極をメタルゲート電極とするにあたって、金属膜６ａと金属膜６ａ上のシリコン膜６ｂとの積層膜によりメモリゲート電極ＭＧを形成するとともに、金属膜６ａの上端部に金属酸化物部分１７を形成している。この金属酸化物部分１７は、金属膜６ａの一部が酸化されることにより形成されている。本実施の形態とは異なり、金属膜６ａの上端部に金属酸化物部分１７が形成されていない場合には、金属膜６ａの上端部が制御ゲート電極ＣＧの上端部（制御ゲート電極ＣＧの上部の金属シリサイド層２１ｂの端部）に近接するため、金属膜６ａの上端部が制御ゲート電極ＣＧの上端部とショート（短絡）する懸念がある。しかしながら、本実施の形態のように金属膜６ａの上端部に金属酸化物部分１７を形成すれば、金属膜６ａの上端部（１６ａ）は制御ゲート電極ＣＧの上端部（制御ゲート電極ＣＧの上部の金属シリサイド層２１ｂの端部）に近接せず、金属膜６ａの上端部（１６ａ）と制御ゲート電極ＣＧの上端部との間には絶縁性の金属酸化物部分１７が介在することになる。このため、金属膜６ａの上端部が制御ゲート電極ＣＧの上端部とショートするのを的確に防止することができる。
また、メモリゲート電極ＭＧを構成するシリコン膜６ｂは、絶縁膜５に隣接する金属膜６ａ上に形成されかつ金属膜６ａを介して絶縁膜５から離間しているため、メモリゲート電極ＭＧを構成するシリコン膜６ｂやその上の金属シリサイド層２１ａは、制御ゲート電極ＣＧとショートしにくくなっている。つまり、メモリゲート電極ＭＧのうち、最も制御ゲート電極ＣＧとショートしやすい部分は、金属膜６ａの上端部であったが、本実施の形態では、この金属膜６ａの上端部を酸化して絶縁性の金属酸化物部分１７に変えたことにより、メモリゲート電極と制御ゲート電極との間がショート（短絡）するのを的確に防止できる。これにより、半導体装置の信頼性を向上させることができる。
また、本実施の形態とは異なり、メモリゲート電極全体を金属膜で形成する（シリコン膜６ｂを用いない）ことも考えられるが、この場合、メモリゲート電極の上面全体が酸化されて金属酸化物部分が形成されることになり、メモリゲート電極にプラグＰＧを接続することが困難になる。
それに対して、本実施の形態では、メモリゲート電極ＭＧを、絶縁膜５に隣接する金属膜６ａと、金属膜６ａ上に形成されかつ金属膜６ａを介して絶縁膜５から離間するシリコン膜６ｂとの積層構造としており、金属膜６ａの一部を酸化して形成した金属酸化物部分１７は、メモリゲート電極ＭＧを構成するシリコン膜６ｂの上部には形成されない。このため、メモリゲート電極ＭＧにプラグＰＧを接続する場合には、シリコン膜６ｂ上にコンタクトホールＣＮＴおよびプラグＰＧを形成し、このプラグＰＧをシリコン膜６ｂ上の金属シリサイド層２１ａに接続することができる。従って、金属酸化物部分１７の形成が、メモリゲート電極ＭＧへのプラグＰＧの接続を邪魔することが無くなる。
また、本実施の形態では、ステップＳ１９でサイドウォールスペーサＳＷ用の絶縁膜１５を形成する際に、金属膜６ａの一部を酸化して形成した金属酸化物部分１７を形成しているため、金属酸化物部分１７の形成に伴う製造工程数の増加を抑制することができる。
また、制御ゲート電極の上部に金属シリサイド層を形成すると、メモリゲート電極と制御ゲート電極との間にショート（短絡）が生じやすくなる。このため、本実施の形態および以下の実施の形態２，４は、制御ゲート電極ＣＧの上部に金属シリサイド層２１ｂを形成する場合に適用すれば、その効果は極めて大きい。
また、上記図４のように、絶縁膜５が最上層に絶縁膜５ｄを含んでいる場合には、次のような効果も得ることができる。
すなわち、本実施の形態では、絶縁膜５が最上層に絶縁膜５ｄを含み、この絶縁膜５ｄに接してメモリゲート電極ＭＧを形成しており、この絶縁膜５ｄは、フェルミレベルピニングを生じ得る絶縁膜としている。このため、絶縁膜５ｄとメモリゲート電極ＭＧとの間の界面でフェルミレベルピニングが起きることで、絶縁膜５ｄが無い場合（図１の場合）に比べて、フェルミレベルを低い位置（低いエネルギー位置）に固定することができる。このため、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間の電位差（の絶対値）を小さくする作用を得ることができる。この作用により、図４の場合は、窒化シリコン膜５ｂ中に蓄積（保持）されているホール（正孔）が半導体基板１（ｐ型ウエルＰＷ１）側に不必要に抜けてしまう現象や、半導体基板１（ｐ型ウエルＰＷ１）側から窒化シリコン膜５ｂ中に電子が不必要に注入されてしまう現象を抑制することができる。これにより、不揮発性メモリのデータすなわち不揮発性メモリの記憶情報の保持特性を向上することができ、不揮発性メモリを有する半導体装置の性能（電気的性能）を向上させることができる。また、絶縁膜５ｄの誘電率を高くしたことで、絶縁膜５ｄを追加しても、絶縁膜５ｄを形成していない場合（図１に対応）と比べて、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に介在する絶縁膜５の実効膜厚（等価酸化膜厚）の増加を抑制することができる。このため、絶縁膜５ｄを追加しても、書込み動作時や消去動作時にメモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に介在する絶縁膜５に生じる電界の低下を抑制または防止できるため、書込み速度や消去速度の低下を防止できる。
このため、絶縁膜５ｄは、フェルミレベルピニングを生じ得ることと、誘電率が高いことの両方の観点から選択することが必要であり、この観点から、絶縁膜５ｄは、Ｈｆ（ハフニウム），Ｚｒ（ジルコニウム），Ａｌ（アルミニウム），Ｔａ（タンタル），Ｌａ（ランタン）のうちの少なくとも１種を含む金属化合物により形成する。絶縁膜５ｄとして特に好適な材料膜を具体的に挙げると、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜である。
また、本実施の形態の半導体装置の主要な特徴の更に他の一つは、制御ゲート電極ＣＧをメタルゲート電極としていることである。すなわち、制御ゲート電極ＣＧは、ゲート絶縁膜（ここでは絶縁膜３）上に形成された金属膜４ａを有している。制御ゲート電極をポリシリコンゲート電極とした場合には、制御ゲート電極が空乏化して駆動力が低下する懸念があるが、本実施の形態のように制御ゲート電極ＣＧをメタルゲート電極とすることにより、制御ゲート電極ＣＧの空乏化の問題を解決でき、駆動力を向上することができる。このため、半導体装置の性能（電気的性能）を向上させることができる。
また、不揮発性メモリの性能（電気的性能）の向上のためには、制御トランジスタの高速化が重要であるが、制御ゲート電極ＣＧをメタルゲート電極としたことにより、制御ゲート電極ＣＧを低抵抗化でき、駆動力も上がるので、制御トランジスタの高速化を図ることができる。これにより、不揮発性メモリを有する半導体装置の性能（電気的性能）を向上させることができる。
また、メタルゲート電極を用いた場合、ポリシリコンゲート電極を用いた場合に比べて、ＭＩＳＦＥＴのしきい値電圧の絶対値が大きくなる。しきい値電圧は、チャネル領域の不純物濃度にも依存しているため、メタルゲート電極を用いた場合とポリシリコンゲート電極を用いた場合とでＭＩＳＦＥＴのしきい値電圧を同じにしようとすると、ポリシリコンゲート電極を用いた場合よりもメタルゲート電極を用いた場合の方が、チャネル領域の不純物濃度を低くすることができる。
このため、制御ゲート電極ＣＧにメタルゲート電極を用いた場合とポリシリコンゲート電極を用いた場合とで、しきい値電圧を同じにしたときには、制御ゲート電極ＣＧにメタルゲート電極を用いた場合の方が、ポリシリコンゲート電極を用いた場合よりも、制御トランジスタのチャネル領域の不純物濃度を低くすることができる。制御トランジスタのチャネル領域とは、制御ゲート電極ＣＧの下方に形成されるチャネル領域のことであり、具体的には、ｐ型ウエルＰＷ１（半導体基板１）において、制御ゲート電極ＣＧの下部の絶縁膜３の下方に形成されるチャネル領域に対応している。つまり、本実施の形態では、制御ゲート電極ＣＧをメタルゲート電極としたことにより、制御ゲート電極をポリシリコンゲート電極とした場合に比べて、制御トランジスタのチャネル領域の不純物濃度を低くすることが可能になる。
本実施の形態では、制御トランジスタのチャネル領域の不純物濃度は、１×１０１７／ｃｍ３以下とすることが、より好ましい。制御トランジスタのチャネル領域をこのような低不純物濃度にする理由は、次のようなものである。
すなわち、不揮発性メモリの高容量化や小型化のためには、不揮発性メモリのセルサイズを小さくすることが有効であるが、そのためには、制御ゲート電極のゲート長を小さくすることが望ましい。しかしながら、制御ゲート電極のゲート長を小さくすると、それに伴うしきい値電圧の低下を補うために、制御トランジスタのチャネル領域の不純物濃度を高くする必要が生じる。しかしながら、制御ゲート電極のゲート長を小さくしたときに制御トランジスタのチャネル領域の不純物濃度を高くしてしまうと、図３４に示されるリーク電流３１が増大する可能性がある。ここで、図３４は、リーク電流３１を説明するための説明図であり、上記図１と同じ断面図が示されている。図３４において、点線で囲まれた領域３２は、絶縁膜５にホール（正孔）が蓄積されたときに、この絶縁膜５に蓄積されたホールによって反転層（この反転層はｎ型領域として振る舞う）が形成される基板領域（Ｓｉ基板領域）に対応しており、この反転層（すなわち領域３２）はメモリゲート電極ＭＧの下の絶縁膜５の直下に形成される。
絶縁膜５にホール（正孔）が蓄積されて領域３２に反転層が形成されると、図３４において符号３１を付した矢印で示される経路でリーク電流が流れる（このリーク電流をリーク電流３１と称する）。すなわち、ｎ＋型半導体領域８ａから、ｎ−型半導体領域７ａ、反転層（領域３２に形成される反転層）、制御トランジスタのチャネル領域（図３４において一点鎖線で囲まれた領域３３に対応）、ハロー領域ＨＡおよびｐ型ウエルＰＷ１を経由して、半導体基板１にリーク電流３１が流れる。このリーク電流３１は、制御トランジスタのチャネル領域の不純物濃度が高くなるほど、流れやすくなる（すなわちリーク電流３１が増大する）。これは、制御トランジスタのチャネル領域（図３４において一点鎖線で囲まれた領域３３に対応）において、不純物濃度が高くなるほど、電界が強くなってリーク電流３１が流れやすくなるためである。
このように、制御ゲート電極ＣＧのゲート長を小さくしたときに制御トランジスタのチャネル領域の不純物濃度を高くしてしまうと、リーク電流３１が増大する可能性がある。しかしながら、本実施の形態では、制御ゲート電極ＣＧにメタルゲート電極を用いていることで制御トランジスタのしきい値電圧の絶対値を大きくすることができるため、制御ゲート電極ＣＧのゲート長を小さくしても制御トランジスタのチャネル領域の不純物濃度を低下させなくとも済む。つまり、制御ゲート電極のゲート長を小さくしても、それに伴うしきい値電圧の低下は、制御トランジスタのチャネル領域の不純物濃度を高めることではなく、制御ゲート電極ＣＧにメタルゲート電極を適用することで、補うことができる。このため、本実施の形態では、制御ゲート電極ＣＧにメタルゲート電極を適用したことに伴い、制御トランジスタのチャネル領域の不純物濃度を低くすることが可能になるため、リーク電流３１を抑制することができ、不揮発性メモリを有する半導体装置の信頼性を向上することができる。また、データの保持特性を向上させることもでき、不揮発性メモリを有する半導体装置の性能（電気的性能）を向上させることができる。また、不揮発性メモリのメモリセル間の特性のばらつきを抑制または防止することもできる。
また、制御ゲート電極ＣＧのゲート長を小さくした場合、特に制御ゲート電極ＣＧのゲート長を８０ｎｍ以下にした場合に、リーク電流３１が大きくなりやすいため、本実施の形態および以下の実施の形態３，４，５は、制御ゲート電極ＣＧのゲート長を８０ｎｍ以下にした場合に適用すれば、効果が大きい。また、制御トランジスタのチャネル領域の不純物濃度を低くすることによってリーク電流３１を抑制できるが、その効果は制御トランジスタのチャネル領域の不純物濃度が１×１０１７／ｃｍ３以下の場合に大きくなる。このため、本実施の形態および以下の実施の形態３，４，５では、制御トランジスタのチャネル領域の不純物濃度は、１×１０１７／ｃｍ３以下とすることが、より好ましい。
また、本実施の形態では、制御ゲート電極ＣＧをメタルゲート電極としているが、制御トランジスタのゲート絶縁膜（ここでは絶縁膜３）を上述のように高誘電率ゲート絶縁膜とすることが、より好ましい。不揮発性メモリのセルサイズの縮小に伴い、制御トランジスタの薄膜化が進み、薄い酸化シリコン膜をゲート絶縁膜として使用すると、制御トランジスタのチャネルを流れる電子が酸化シリコンのゲート絶縁膜によって形成される障壁をトンネルして制御ゲート電極に流れる、いわゆるトンネル電流が発生してしまう懸念がある。しかしながら、制御トランジスタのゲート絶縁膜（ここでは絶縁膜３）を高誘電率ゲート絶縁膜とすることにより、容量を同じにしても物理的膜厚を増加させることができるため、制御トランジスタのゲート絶縁膜をトンネルして制御ゲート電極ＣＧに流れるリーク電流を低減することができる。このため、不揮発性メモリを有する半導体装置の信頼性を更に向上させることができる。
また、制御トランジスタのゲート絶縁膜（ここでは絶縁膜３）を高誘電率ゲート絶縁膜とすることにより、制御トランジスタのしきい値電圧の絶対値の増大を図ることができるため、上述のように制御トランジスタのチャネル領域の不純物濃度を更に低くすることが可能となり、リーク電流３１を更に抑制できるようになる。このため、不揮発性メモリを有する半導体装置の信頼性を更に向上させることができる。
（実施の形態２）
図３５は、本実施の形態２の半導体装置の要部断面図であり、上記実施の形態１の上記図１に対応するものである。本実施の形態の半導体装置も、不揮発性メモリを備えた半導体装置であり、図３５には、不揮発性メモリのメモリセル領域の要部断面図が示されている。
本実施の形態の半導体装置が、上記実施の形態１の半導体装置と相違しているのは、制御トランジスタの制御ゲート電極ＣＧおよびゲート絶縁膜である。すなわち、上記実施の形態１では、制御ゲート電極ＣＧは、金属膜４ａと金属膜４ａ上のシリコン膜４ｂとにより形成されていたが、本実施の形態では、制御ゲート電極ＣＧは、金属膜４ａを有しておらず、シリコン膜４ｂの単体膜により形成されている。シリコン膜４ｂの上部に金属シリサイド層２１ｂが形成されている点は、本実施の形態と上記実施の形態１とで同様である。すなわち、上記実施の形態１では、制御ゲート電極ＣＧはメタルゲート電極であったが、本実施の形態では、制御ゲート電極ＣＧはポリシリコンゲート電極（ポリシリコンからなるゲート電極）である。
また、上記実施の形態１では、制御トランジスタのゲート絶縁膜は、高誘電率膜である絶縁膜３で形成されているか、あるいは界面層３ａと絶縁膜３との積層構造（積層膜）で形成されていたが、本実施の形態では、制御トランジスタのゲート絶縁膜は、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜３ｂにより形成されている。すなわち、本実施の形態では、シリコン膜４ｂからなる制御ゲート電極ＣＧと半導体基板１（ｐ型ウエルＰＷ１）との間に、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜３ｂが形成されており、この絶縁膜３ｂ（すなわち制御ゲート電極ＣＧの下の絶縁膜３）が、制御トランジスタのゲート絶縁膜として機能する。また、本実施の形態では、制御ゲート電極ＣＧをポリシリコンゲート電極とし、制御トランジスタのゲート絶縁膜を酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜３ｂとしたことに伴い、側壁絶縁膜１３ａの形成を省略している。
本実施の形態の半導体装置の他の構成は、上記実施の形態１と基本的には同じであるので、ここではその説明は省略する。
次に、本実施の形態の半導体装置の製造工程について説明する。以下では、上記実施の形態１の製造工程との相違点を主として説明する。
図３６および図３７は、本実施の形態の半導体装置の製造工程中の要部断面図である。図３６および図３７には、上記実施の形態１の上記図８〜図１５および図１８〜図３３の断面に対応する断面が示されている。
本実施の形態の半導体装置を製造するには、上記実施の形態１と同様にして上記ステップＳ１，Ｓ２，Ｓ３を行った後、図３６に示されるように、希釈フッ酸洗浄などによって半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）の表面を清浄化してから、半導体基板１の主面（ｐ型ウエルＰＷ１，ＰＷ２の表面）に、ゲート絶縁膜用の絶縁膜３ｂを形成する。この絶縁膜３ｂは、薄い酸化シリコン膜または酸窒化シリコン膜により形成することができる。絶縁膜３ｂの膜厚（形成膜厚）は、例えば２〜３ｎｍ程度とすることができる。つまり、上記実施の形態１のステップＳ４で界面層３ａおよび絶縁膜３の形成工程を行う代わりに、本実施の形態では、絶縁膜３ｂの形成工程を行うのである。
それから、本実施の形態では、上記金属膜４ａを形成することなく、図３６に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜３ｂ上に、ゲート電極用のシリコン膜４ｂを形成（堆積）する。すなわち、上記実施の形態１のステップＳ５，Ｓ６で金属膜４ａおよびシリコン膜４ｂの積層膜４を形成する代わりに、本実施の形態では、シリコン膜４ｂの単体膜を形成するのである。
それから、メモリセル領域１Ａのシリコン膜４ｂをエッチング（好ましくはドライエッチング）によりパターニングして、シリコン膜４ｂからなる制御ゲート電極ＣＧを形成する。すなわち、上記実施の形態１のステップＳ７で金属膜４ａおよびシリコン膜４ｂの積層膜４をパターニングして制御ゲート電極ＣＧを形成する代わりに、本実施の形態では、シリコン膜４ｂをパターニングして制御ゲート電極ＣＧを形成するのである。
また、本実施の形態では、制御ゲート電極ＣＧをポリシリコンゲート電極とし、制御トランジスタのゲート絶縁膜を酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜３ｂとしたことに伴い、上記ステップＳ８の側壁絶縁膜１３ａ形成工程を省略する。
以降の工程は、基本的には上記実施の形態１と同様であるので、ここではその説明は省略する。
本実施の形態では、制御トランジスタについては、ゲート絶縁膜と制御ゲート電極ＣＧの構成が、上記実施の形態１と相違している。本実施の形態では、制御ゲート電極ＣＧはポリシリコンゲート電極であり、制御トランジスタのゲート絶縁膜は酸化シリコン膜または酸窒化シリコン膜であるため、上記実施の形態１で制御ゲート電極ＣＧをメタルゲート電極としたことや、制御トランジスタのゲート絶縁膜を高誘電率ゲート絶縁膜としたことに付随する効果については、本実施の形態では得られない。しかしながら、本実施の形態では、メモリトランジスタの構造は上記実施の形態１と同様である。このため、上記実施の形態１でメモリトランジスタの構成（メモリゲート電極ＭＧの構成、金属酸化物部分１７の形成、絶縁膜５の構成）に付随した効果は、本実施の形態でも得ることができる（その効果の繰り返しの説明はここでは省略する）。
（実施の形態３）
図３８は、本実施の形態３の半導体装置の要部断面図であり、上記実施の形態１の上記図１に対応するものである。本実施の形態の半導体装置も、不揮発性メモリを備えた半導体装置であり、図３８には、不揮発性メモリのメモリセル領域の要部断面図が示されている。
本実施の形態の半導体装置が、上記実施の形態１の半導体装置と相違しているのは、メモリトランジスタのメモリゲート電極ＭＧである。すなわち、上記実施の形態１では、メモリゲート電極ＭＧは、金属膜６ａと金属膜６ａ上のシリコン膜６ｂとにより形成されていたが、本実施の形態では、メモリゲート電極ＭＧは、金属膜６ａを有しておらず、シリコン膜６ｂの単体膜により形成されている。メモリゲート電極ＭＧが金属膜６ａを有していないことに付随して、金属酸化物部分１７も形成されていない。また、本実施の形態では、メモリゲート電極ＭＧはシリコン膜６ｂの単体膜からなるが、そのシリコン膜６ｂの上部には金属シリサイド層２１が形成されている。すなわち、上記実施の形態１では、メモリゲート電極ＭＧはメタルゲート電極であったが、本実施の形態では、メモリゲート電極ＭＧはポリシリコンゲート電極（ポリシリコンからなるゲート電極）である。
また、本実施の形態では、メモリゲート電極ＭＧをポリシリコンゲート電極としたことに伴い、金属酸化物部分１７が形成されていないが、側壁絶縁膜１４ａ，１４ｂの形成を省略することも可能であり、図３８には、側壁絶縁膜１４ａ，１４ｂの形成を省略した場合が示されている。但し、ｎ−型半導体領域７ａ，７ｂを形成するイオン注入工程（上記ステップＳ１７に対応）で、オフセットスペーサが必要な場合には、上記実施の形態１と同様に、本実施の形態でも、側壁絶縁膜１４ａ，１４ｂを形成することもできる。また、図３８には、制御ゲート電極ＣＧの側壁１１ｂ上の側壁絶縁膜１３ａが除去されなかった場合が示されている。
本実施の形態の半導体装置の他の構成は、上記実施の形態１と基本的には同じであるので、ここではその説明は省略する。
次に、本実施の形態の半導体装置の製造工程について説明する。以下では、上記実施の形態１の製造工程との相違点を主として説明する。
図３９および図４０は、本実施の形態の半導体装置の製造工程中の要部断面図である。図３９および図４０には、上記実施の形態１の上記図８〜図１５および図１８〜図３３の断面に対応する断面が示されている。
本実施の形態の半導体装置を製造するには、まず、上記実施の形態１と同様にして上記ステップＳ９までの工程を行って上記図１５の構造を得る。それから、上記金属膜６ａを形成することなく、図３９に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜５上に、メモリセル領域１Ａにおいては制御ゲート電極ＣＧを覆うように、周辺回路領域１Ｂにおいては積層膜４を覆うように、メモリゲート電極形成用のシリコン膜６ｂを形成（堆積）する。すなわち、上記実施の形態１のステップＳ１０，Ｓ１１で金属膜６ａおよびシリコン膜６ｂの積層膜６を形成する代わりに、本実施の形態では、シリコン膜６ｂの単体膜を形成するのである。
それから、異方性エッチング技術によりシリコン膜６ｂをエッチバック（エッチング、ドライエッチング、異方性エッチング）して、シリコン膜６ｂからなるメモリゲート電極ＭＧを形成する。すなわち、上記実施の形態１のステップＳ１２で金属膜６ａおよびシリコン膜６ｂの積層膜６をエッチバックしてメモリゲート電極ＭＧを形成する代わりに、本実施の形態では、シリコン膜６ｂをエッチバックしてメモリゲート電極ＭＧを形成するのである。シリコン膜６ｂをエッチバックしてメモリゲート電極ＭＧを形成する際に、積層膜スペーサＳＰ１，ＳＰ２も形成されるが、上記実施の形態１では、積層膜スペーサＳＰ１，ＳＰ２は金属膜６ａおよびシリコン膜６ｂの積層膜６で形成されるが、本実施の形態では、積層膜スペーサＳＰ１，ＳＰ２はシリコン膜６ｂからなる。
以降の工程は、基本的には上記実施の形態１と同様であるので、ここではその説明は省略する。但し、本実施の形態では、メモリゲート電極ＭＧをポリシリコンゲート電極としたことに伴い、上記ステップＳ１９で絶縁膜１５を形成する際に、上記金属酸化物部分１７は形成されない。また、ステップＳ１６の側壁絶縁膜１４形成工程を省略することもできる。
本実施の形態では、メモリトランジスタについては、メモリゲート電極ＭＧの構成が、上記実施の形態１と相違している。本実施の形態では、メモリゲート電極ＭＧはポリシリコンゲート電極であるため、上記実施の形態１でメモリゲート電極ＭＧをメタルゲート電極としたことや、上記金属酸化物部分１７を形成したことに付随する効果については、本実施の形態では得られない。しかしながら、本実施の形態では、制御トランジスタの構造は上記実施の形態１と同様である。このため、上記実施の形態１で制御トランジスタの構成（制御ゲート電極ＣＧの構成、制御トランジスタのゲート絶縁膜の構成）に付随した効果は、本実施の形態でも得ることができる（その効果の繰り返しの説明はここでは省略する）。
（実施の形態４）
図４１は、本実施の形態４の半導体装置の要部断面図であり、上記実施の形態１の上記図１に対応するものである。本実施の形態の半導体装置も、不揮発性メモリを備えた半導体装置であり、図４１には、不揮発性メモリのメモリセル領域の要部断面図が示されている。
本実施の形態の半導体装置が、上記実施の形態１の半導体装置と相違しているのは、上記実施の形態１では、メモリゲート電極ＭＧを構成する金属膜６ａの上端部（１６ａ）に金属酸化物部分１７が形成されていたのに対して、本実施の形態では、メモリゲート電極ＭＧを構成する金属膜６ａの上端部（１６ａ）に金属酸化物部分１７が形成され、金属膜６ａの側方端部（１６ｂ）に金属酸化物部分１７ａが形成されている。また、本実施の形態では、制御ゲート電極ＣＧを構成する金属膜４ａの端部（特に制御ゲート電極ＣＧのゲート長方向の両端部）に金属酸化物部分１８が形成されている。また、上記実施の形態１で形成していた側壁絶縁膜１３ａ，１４ａ，１４ｂについては、本実施の形態では形成していない。
本実施の形態の半導体装置の他の構成は、上記実施の形態１と基本的には同じであるので、ここではその説明は省略する。
金属酸化物部分１７ａ，１８について具体的に説明する。なお、金属酸化物部分１７については、上記実施の形態１と同様であるので、ここではその説明は省略する。
メモリゲート電極ＭＧを構成する金属膜６ａの側方端部１６ｂ側には、絶縁性を有する金属酸化物部分１７ａが形成されている。金属酸化物部分１７ａは、金属膜６ａの一部が酸化することで形成されたものであり、金属膜６ａの側方端部１６ｂは金属酸化物部分１７に隣接している（接している）。すなわち、金属膜６ａの側方端部１６ｂに隣接して金属酸化物部分１７ａが、金属膜６ａに連続して形成された状態となっている。このため、金属膜６ａの側方端部が酸化されて、金属膜６ａの側方端部に金属酸化物部分１７ａが形成されていると言うこともできる。メモリゲート電極ＭＧの側壁上にはサイドウォールスペーサＳＷ１が形成されているため、金属酸化物部分１７ａは、金属膜６ａの側方端部１６ｂとサイドウォールスペーサＳＷ１との間に形成された状態になっている。
金属酸化物部分１７ａは、金属膜６ａの一部が酸化することで形成されているため、金属酸化物部分１７ａを構成する金属元素と、金属膜６ａを構成する金属元素とは同じである。すなわち、金属酸化物部分１７ａを構成する金属元素と、金属酸化物部分１７を構成する金属元素と、金属膜６ａを構成する金属元素とは同じである。例えば、金属膜６ａがアルミニウム（Ａｌ）膜である場合には、金属酸化物部分１７と金属酸化物部分１７ａとは、酸化アルミニウムからなる。
また、金属膜６ａの側方端部が酸化されて金属酸化物部分１７ａが形成されているため、金属酸化物部分１７ａの少なくとも一部は、メモリゲート電極ＭＧを構成するシリコン膜６ｂの下方に位置している。すなわち、金属酸化物部分１７ａの少なくとも一部は、メモリゲート電極ＭＧを構成するシリコン膜６ｂと絶縁膜５との間に位置している。具体的には、金属酸化物部分１７ａは、メモリゲート電極ＭＧを構成するシリコン膜６ｂと絶縁膜５とで上下に挟まれ、また、金属膜６ａとサイドウォールスペーサＳＷ１とで横方向（ゲート長方向）に挟まれているため、金属酸化物部分１７ａは、メモリゲート電極ＭＧを構成するシリコン膜６ｂと、絶縁膜５と、金属膜６ａと、サイドウォールスペーサＳＷ１とで、囲まれた状態となっている。
また、制御ゲート電極ＣＧを構成する金属膜４ａの端部（特に制御ゲート電極ＣＧのゲート長方向の両端部）には、絶縁性を有する金属酸化物部分１８が形成されている。金属酸化物部分１８は、金属膜４ａの一部が酸化することで形成されたものであり、金属膜４ａの端部（特に制御ゲート電極ＣＧのゲート長方向の両端部）は金属酸化物部分１８に隣接している（接している）。このため、制御ゲート電極ＣＧを構成する金属膜４ａの端部（特に制御ゲート電極ＣＧのゲート長方向の両端部）が酸化されて、制御ゲート電極ＣＧを構成する金属膜４ａの端部（特に制御ゲート電極ＣＧのゲート長方向の両端部）に金属酸化物部分１８が形成されていると言うこともできる。
金属酸化物部分１８は、金属膜４ａの一部が酸化することで形成されているため、金属酸化物部分１８を構成する金属元素と、金属膜４ａを構成する金属元素とは同じである。例えば、金属膜４ａがアルミニウム（Ａｌ）膜である場合には、金属酸化物部分１８は、酸化アルミニウムからなる。また、制御ゲート電極ＣＧを構成する金属膜４ａの端部が酸化されて金属酸化物部分１８が形成されているため、金属酸化物部分１８の少なくとも一部は、制御ゲート電極ＣＧを構成するシリコン膜４ｂの下方に位置している。すなわち、金属酸化物部分１８の少なくとも一部は、制御ゲート電極ＣＧを構成するシリコン膜４ｂと絶縁膜３との間に位置している。具体的には、金属酸化物部分１８は、制御ゲート電極ＣＧを構成するシリコン膜４ｂと絶縁膜３とで上下に挟まれ、また、制御ゲート電極ＣＧを構成する金属膜４ａとサイドウォールスペーサＳＷ２または絶縁膜５とで横方向（ゲート長方向）に挟まれているため、金属酸化物部分１８は、制御ゲート電極ＣＧを構成するシリコン膜４ｂと、絶縁膜５と、金属膜４ａと、サイドウォールスペーサＳＷ２または絶縁膜５とで、囲まれた状態となっている。
次に、本実施の形態の半導体装置の製造工程について説明する。以下では、上記実施の形態１の製造工程との相違点を主として説明する。
図４２〜図５２は、本実施の形態の半導体装置の製造工程中の要部断面図である。このうち、図４２、図４４、図４６、図４７、図４９および図５１には、上記実施の形態１の上記図８〜図１５および図１８〜図３３の断面に対応する断面が示されている。また、図４３は図４２の部分拡大断面図であり、図４５は図４４の部分拡大断面図であり、図４８は図４７の部分拡大断面図であり、図５０は図４９の部分拡大断面図であり、図５２は図５１の部分拡大断面図である。
本実施の形態の半導体装置を製造するには、上記実施の形態１と同様にして上記ステップＳ７までの工程を行って、上記図１２と同様の図４２および図４３の構造を得る。それから、本実施の形態では、上記ステップＳ８の側壁絶縁膜１３ａ形成工程を行うことなく、上記ステップＳ９の絶縁膜５形成工程を行って、図４４および図４５の構造を得る。なお、図４５は、酸化シリコン膜５ａと酸化シリコン膜５ａ上の窒化シリコン膜５ｂと窒化シリコン膜５ｂ上の酸化シリコン膜５ｃとの積層膜として絶縁膜５を形成する場合が示されているが、変形例として、酸化シリコン膜５ａと酸化シリコン膜５ａ上の窒化シリコン膜５ｂと窒化シリコン膜５ｂ上の酸化シリコン膜５ｃと酸化シリコン膜５ｃ上の上記絶縁膜５ｄとの積層膜として絶縁膜５を形成することもできる。
本実施の形態では、図４４および図４５に示されるように、絶縁膜５を形成する際に、制御ゲート電極ＣＧの側壁に側壁絶縁膜１３ａは形成されておらず、半導体基板１の主面（表面）上と制御ゲート電極ＣＧの表面（上面および側面）上に絶縁膜５が形成される。また、周辺回路領域１Ｂでは、積層膜４の表面（上面および側面）上に絶縁膜５が形成される。上記実施の形態１と大きく相違しているのは、絶縁膜５の最下層の酸化シリコン膜５ａを形成する際に、制御ゲート電極ＣＧを構成していた金属膜４ａの端部（特に制御ゲート電極ＣＧのゲート長方向の両端部）が酸化されて、絶縁性を有する金属酸化物部分１８が形成されることである。本実施の形態では、絶縁膜５を形成する直前の段階で、制御ゲート電極ＣＧの側壁に側壁絶縁膜１３ａは形成されておらず、制御ゲート電極ＣＧを構成する金属膜４ａの端部（特に制御ゲート電極ＣＧのゲート長方向の両端部）は露出している。このため、絶縁膜５の最下層の酸化シリコン膜５ａを形成する際に、制御ゲート電極ＣＧを構成していた金属膜４ａの端部（特に制御ゲート電極ＣＧのゲート長方向の両端部）を酸化して、金属酸化物部分１８を形成することができる。この際、周辺回路領域１Ｂにおいても、金属膜４ａの端部が露出している場所では、同様に金属酸化物部分１８が形成される。ただし、周辺回路領域１Ｂにおいて形成される金属酸化物部分１８は、その後のステップＳ１５におけるゲート電極ＧＥを形成する工程で除去される。
また、酸化シリコン膜５ａの成膜時に制御ゲート電極ＣＧの金属膜４ａの端部（特に制御ゲート電極ＣＧのゲート長方向の両端部）を酸化して金属酸化物部分１８を形成するため、酸化シリコン膜５ａは、金属膜４ａの露出部を酸化できるような条件で成膜することが好ましい。ＩＳＳＧ（In Situ Steam Generation）酸化は、酸化性が強いため、ＩＳＳＧ酸化で酸化シリコン膜５ａを形成すると、その成膜に際して金属膜４ａの露出部を酸化させるのに好適である。このため、本実施の形態では、ＩＳＳＧ酸化で酸化シリコン膜５ａを形成することが好ましい。
また、酸化シリコン膜５ａの成膜時に金属膜４ａの一部を酸化して金属酸化物部分１８を形成する際に、シリコン膜４ｂの露出部が若干酸化する場合もあり得るが、この際にシリコン膜４ｂよりも金属膜４ａの方が酸化されやすいように、金属膜４ａの材料や酸化シリコン膜５ａの成膜条件を選択しておく。
絶縁膜５を形成した後、ステップＳ１５でゲート電極ＧＥを形成するまでの工程は、上記実施の形態１と基本的には同じである。すなわち、上記実施の形態１と同様に上記ステップＳ１０，Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４，Ｓ１５を行って、上記図２２に対応する図４６の構造を得る。それから、本実施の形態では、上記ステップＳ１６の側壁絶縁膜１４形成工程を行うことなく、上記ステップＳ１７（ｎ−型半導体領域７ａ，７ｂ，７ｃ形成工程）およびステップＳ１８（ハロー領域ＨＡ形成工程）を行って、上記図２５に対応する図４７の構造を得る。なお、図４８は、図４７の部分拡大断面図である。本実施の形態では、ステップＳ１７（ｎ−型半導体領域７ａ，７ｂ，７ｃ形成工程）およびステップＳ１８（ハロー領域ＨＡ形成工程）は、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの側壁に側壁絶縁膜１４が形成されていない状態で行われるが、それ以外については、上記実施の形態１のステップＳ１７，Ｓ１８と基本的には同じである。
それから、本実施の形態では、ステップＳ１９の絶縁膜１５形成工程を行って、上記図２６に対応する図４９の構造を得る。なお、図５０は、図４９の部分拡大断面図である。
本実施の形態でも、ステップＳ１９で絶縁膜１５を形成する際に、メモリゲート電極ＭＧを構成していた金属膜６ａの露出部を酸化させる。具体的には、上述のように絶縁膜１５は、酸化シリコン膜の単体膜か、あるいは最下層が酸化シリコン膜である積層膜であり、その酸化シリコン膜を形成する際に、メモリゲート電極ＭＧを構成する金属膜６ａの露出部を酸化させる。上記実施の形態１と相違しているのは、本実施の形態では、絶縁膜１５を形成する直前の段階で、メモリゲート電極ＭＧの側壁に上記側壁絶縁膜１４（１４ａ）は形成されておらず、メモリゲート電極ＭＧを構成する金属膜６ａの上端部だけでなく、金属膜６ａの側方端部（１６ｂ）も露出していることである。このため、ステップＳ１９で絶縁膜１５を形成する際に、本実施の形態でも上記実施の形態１と同様に、メモリゲート電極ＭＧを構成していた金属膜６ａの上端部１６ａが酸化されて、絶縁性を有する金属酸化物部分１７が形成されるとともに、上記実施の形態１とは異なり、メモリゲート電極ＭＧを構成していた金属膜６ａの側方端部１６ｂが酸化されて、絶縁性を有する金属酸化物部分１７ａが形成される。金属酸化物部分１７と金属酸化物部分１７ａとは、金属膜６ａの一部が酸化することで形成されたため、金属酸化物部分１７，１７ａを構成する金属元素と、金属膜６ａを構成する金属元素とは同じである。
また、上記ステップＳ１６の側壁絶縁膜１４形成工程を行っていないため、ゲート電極ＧＥの側壁にも側壁絶縁膜１４（１４ｃ）が形成されておらず、絶縁膜１５を形成する直前の段階で、ゲート電極ＧＥを構成する金属膜４ａの端部（側面）も露出している。このため、本実施の形態では、ステップＳ１９で絶縁膜１５を形成する際に、メモリゲート電極ＭＧを構成していた金属膜６ａの露出部（上端部および側方端部）が酸化して金属酸化物部分１７，１７ａが形成されるだけでなく、ゲート電極ＧＥを構成していた金属膜４ａの端部（側面）が酸化されて、絶縁性を有する金属酸化物部分１９が形成される。この金属酸化物部分１９は、ゲート電極ＧＥを構成していた金属膜４ａの端部（特にゲート電極ＧＥのゲート長方向の両端部）に形成され、金属酸化物部分１９を構成する金属元素と、金属膜４ａを構成する金属元素とは同じである。
また、絶縁膜１５の成膜時に金属膜４ａ，６ａの一部を酸化して金属酸化物部分１７，１７ａ，１９を形成する際に、シリコン膜４ｂ，６ｂの露出部が若干酸化する場合もあり得るが、この際にシリコン膜４ｂ，６ｂよりも金属膜４ａ，６ａの方が酸化されやすいように、金属膜４ａ，６ａの材料や絶縁膜１５の成膜条件を選択しておく。
以降の工程は、上記実施の形態１と基本的には同じである。すなわち、本実施の形態においても、上記実施の形態１と同様にステップＳ２０の絶縁膜１５の異方性エッチング（エッチバック）工程を行ってサイドウォールスペーサＳＷを形成して、上記図２７に対応する図５１の構造を得る。なお、図５２は、図５１の部分拡大断面図である。その後、上記実施の形態１と同様に、上記ステップＳ２１（ｎ＋型半導体領域８ａ，８ｂ，８ｃ形成工程）およびそれ以降の工程を行うが、ここではその繰り返しの説明は省略する。
本実施の形態では、上記実施の形態１の効果に加えて、更に次のような効果を得ることができる。
すなわち、制御ゲート電極ＣＧを構成する金属膜４ａの端部（特に制御ゲート電極ＣＧのゲート長方向の両端部）に金属酸化物部分１８が形成されているため、この金属酸化物部分１８の分、制御ゲート電極ＣＧの実効的なゲート長Ｌｅｆｆを短くすることができる。このため、オン電流を増大させることができるため、駆動力を向上させることができる。従って、不揮発性メモリを有する半導体装置の性能（電気的性能）を更に向上させることができる。
また、メモリゲート電極ＭＧを構成する金属膜６ａの側方端部（１６ｂ）に金属酸化物部分１７ａが形成されているため、上記側壁絶縁膜１４ａのようなオフセットスペーサがなくとも、ｎ−型半導体領域７ａを形成するイオン注入工程で不純物が注入される領域の端部（起点）を、メモリゲート電極ＭＧを構成する金属膜６ａの側方端部１６ｂから、金属酸化物部分１７ａの分、離間させることができる。このため、リーク電流を低減し、短チャネル特性を向上させることができる。また、上記側壁絶縁膜１４ａのようなオフセットスペーサが不要となるため、メモリセルのセルサイズ（ゲート長方向におけるセルサイズ）を縮小することが可能となり、半導体装置の小型化（小面積化）を図ることができる。
また、上記実施の形態２において、メモリゲート電極ＭＧの金属膜６ａに対して金属酸化物部分１７，１７ａを形成することもでき、また、上記実施の形態３において、制御ゲート電極ＣＧの金属膜４ａに対して金属酸化物部分１８を形成することもできる。
（実施の形態５）
本実施の形態においては、上記実施の形態３の不揮発性メモリの制御ゲート電極ＣＧを金属膜４ａとシリコン膜４ｂと絶縁膜との積層膜で形成する場合について説明する。
図５３は、本実施の形態５の半導体装置の要部断面図であり、上記実施の形態１の上記図１や上記実施の形態３の上記図３８に対応するものである。本実施の形態の半導体装置も、不揮発性メモリを備えた半導体装置であり、図５３には、不揮発性メモリのメモリセル領域の要部断面図が示されている。
図５３に示されるように、本実施の形態における不揮発性メモリのメモリセルは、制御ゲート電極ＣＧが、金属膜４ａとシリコン膜４ｂと絶縁膜４１との積層膜（積層パターン、積層構造）で構成されている。より具体的には、制御ゲート電極ＣＧが、金属膜４ａと金属膜４ａ上のシリコン膜４ｂとシリコン膜４ｂ上の絶縁膜４１ａと絶縁膜４１ａ上の絶縁膜４１ｂとの積層膜（積層膜パターン）で構成されている。絶縁膜４１は、シリコン膜４ｂ上の絶縁膜４１ａと絶縁膜４１ａ上の絶縁膜４１ｂとで構成されており、絶縁膜４１ａは、絶縁膜４１ｂより薄く形成されている。絶縁膜４１ａは、好ましくは酸化シリコン膜からなり、絶縁膜４１ｂは、好ましくは窒化シリコン膜からなる。
本実施の形態においては、メモリセルの制御ゲート電極ＣＧの上部に絶縁膜４１（ここでは絶縁膜４１ａ，４１ｂ）が形成されているため、メモリセルの制御ゲート電極ＣＧ上には、金属シリサイド層２１は形成されていない。すなわち、上記実施の形態３において金属膜４ａと金属膜４ａ上のシリコン膜４ｂとシリコン膜４ｂの上部の金属シリサイド層２１（２１ｂ）によって形成されていた制御ゲート電極ＣＧを、金属膜４ａと金属膜４ａ上のシリコン膜４ｂとシリコン膜４ｂ上の絶縁膜４１との積層膜によって形成された制御ゲート電極ＣＧに置き換えたものが、本実施の形態の半導体装置に相当している。
本実施の形態のメモリセルの他の構成は、上記実施の形態３と同様であるので、ここではその説明は省略する。
次に、本実施の形態の半導体装置の製造工程について説明する。以下では、上記実施の形態３の製造工程との相違点を主として説明する。
図５４および図５５は、本実施の形態の半導体装置の製造工程中の要部断面図である。図５４および図５５には、上記実施の形態１の上記図８〜図１５および図１８〜図３３の断面に対応する断面が示されている。
本実施の形態では、上記ステップＳ６（シリコン膜４ｂ形成工程）と上記ステップＳ７との間に、図５４に示されるように、シリコン膜４ｂ上に絶縁膜４１を形成する工程が追加される。絶縁膜４１形成工程は、シリコン膜４ｂ上に絶縁膜４１ａを形成する工程と、絶縁膜４１ａ上に絶縁膜４１ｂを形成する工程とを有している。
それから、上記ステップＳ７において、上記実施の形態３では金属膜４ａと金属膜４ａ上のシリコン膜４ｂとの積層膜４をパターニングして制御ゲート電極ＣＧを形成したが、本実施の形態では、金属膜４ａと金属膜４ａ上のシリコン膜４ｂとシリコン膜４ｂ上の絶縁膜４１との積層膜をパターニングする。これにより、図５５に示されるように、金属膜４ａと金属膜４ａ上のシリコン膜４ｂとシリコン膜４ｂ上の絶縁膜４１との積層膜パターンからなる制御ゲート電極ＣＧを形成する。それから、ステップＳ７とステップＳ８の間に、絶縁膜４１を除去すべき領域（例えば周辺回路領域１Ｂなど）において、適宜絶縁膜４１の除去を行う。以降の工程（ステップＳ８およびそれ以降の工程）は、上記実施の形態３と基本的には同様であるため、ここではその説明は省略する。
本実施の形態においても、上記実施の形態３と同様の効果を得ることができる。
また、それに加えて、本実施の形態では、制御ゲート電極ＣＧを金属膜４ａとシリコン膜４ｂと絶縁膜４１（より特定的には絶縁膜４１ａ，４１ｂ）との積層膜で形成するため、金属膜４ａおよびシリコン膜４ｂを上記実施の形態３よりも薄く形成した場合においても、制御ゲート電極ＣＧの側壁にサイドウォールスペーサ状に形成されるメモリゲート電極ＭＧの高さを確保することができる。
更に、本実施の形態では、以下の効果も得ることができる。すなわち、制御ゲート電極ＣＧの上部に絶縁膜４１を形成した場合には、制御ゲート電極ＣＧの上部に金属シリサイド層２１を形成することができないため、本実施の形態とは異なり制御ゲート電極がポリシリコンゲート電極であると、制御ゲート電極の抵抗が高くなってしまい、制御トランジスタの高速化に不利となる。それに対して本実施の形態では、制御ゲート電極ＣＧが金属膜４ａを有しており、いわゆるメタルゲート電極とされているため、制御ゲート電極ＣＧの上部に絶縁膜４１を形成することで制御ゲート電極ＣＧの上部に金属シリサイド層２１が形成されなくとも、制御ゲート電極ＣＧを低抵抗化することができる。このため、制御トランジスタを高速化することができ、不揮発性メモリを有する半導体装置の性能（電気的性能）を向上させることができる。
図５６は、本実施の形態の変形例の半導体装置の要部断面図であり、上記図５３や上記実施の形態１の上記図１に対応するものである。
図５６の変形例は、上記実施の形態１の上記図１のメモリセルにおいて、制御ゲート電極ＣＧを、上記図５３の制御ゲート電極ＣＧと同様の構成（金属膜４ａとシリコン膜４ｂと絶縁膜４１との積層構造）としたものである。具体的には、図５６の変形例でも、図５３のメモリセルと同様に、制御ゲート電極ＣＧが、金属膜４ａと金属膜４ａ上のシリコン膜４ｂとシリコン膜４ｂ上の絶縁膜４１ａと絶縁膜４１ａ上の絶縁膜４１ｂとの積層膜（積層膜パターン）で構成されており、制御ゲート電極ＣＧ上には、金属シリサイド層２１は形成されていない。図５６の変形例のメモリセルの他の構成は、上記実施の形態１と同様であるので、ここではその説明は省略する。
図５６の変形例は、図５３のメモリセルにおいて、メモリゲート電極ＭＧをメタルゲート電極（金属膜６ａおよびシリコン膜６ｂの積層構造）とし、上記金属酸化物部分１７を形成した場合とみなすこともできる。
図５６の変形例では、上記図５３のメモリセルと同様に、制御ゲート電極ＣＧ上には金属シリサイド膜２１ｂは形成されない。しかしながら、上記図２８に示される工程（上記ステップＳ２１）などにおいて、側壁絶縁膜１３ａおよび絶縁膜５の上部の露出している部分にも、不純物が注入（イオン注入）されることにより、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の電位差が大きくなった場合に、制御ゲート電極ＣＧとメモリゲート電極ＭＧの上部においてリーク電流が流れる虞がある。しかしながら、図５６に示されるように、金属酸化物部分１７を形成することより、制御ゲート電極ＣＧの上部とメモリゲート電極の上部の間には絶縁性の金属酸化物部分１７が介在し、それ故、制御ゲート電極ＣＧの上部とメモリゲート電極ＭＧの上部とにおける導電膜同士の距離が長くなる。従って、上記リーク電流の発生を防止、または、減少させることができる。
また、本実施の形態の更に他の変形例として、図５３のメモリセルや図５６のメモリセルにおいて、更に上記金属酸化物部分１８を形成することもできる。また、本実施の形態の更に他の変形例として、図５６のメモリセルにおいて、更に上記金属酸化物部分１７ａを形成することもできる。また、本実施の形態の更に他の変形例として、図５６のメモリセルにおいて、更に上記金属酸化物部分１７ａ，１８を形成することもできる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、半導体装置およびその製造技術に適用して有効である。
１ 半導体基板
１Ａ メモリセル領域
１Ｂ 周辺回路領域
２ 素子分離領域
３ 絶縁膜
３ａ 界面層
３ｂ 絶縁膜
４ 積層膜
４ａ 金属膜
４ｂ シリコン膜
５ 絶縁膜
５ａ，５ｃ 酸化シリコン膜
５ｂ 窒化シリコン膜
５ｄ 絶縁膜
６ａ 金属膜
６ｂ シリコン膜
７ａ，７ｂ，７ｃ ｎ−型半導体領域
８ａ，８ｂ，８ｃ ｎ＋型半導体領域
１１ａ，１１ｂ 側壁（側面）
１２ａ，１２ｂ 側壁（側面）
１３ 絶縁膜
１３ａ 側壁絶縁膜
１４，１４ａ，１４ｂ，１４ｃ 側壁絶縁膜
１４ｄ 絶縁膜
１５ 絶縁膜
１６ａ 上端部
１６ｂ 側方端部
１７，１７ａ，１８，１９ 金属酸化物部分
２０ 金属膜
２１，２１ａ，２１ｂ 金属シリサイド層
２２ 層間絶縁膜
２４ 絶縁膜
３１ リーク電流
３２，３３ 領域
４１，４１ａ，４１ｂ 絶縁膜
ＣＧ 制御ゲート電極
ＣＮＴ コンタクトホール
ＨＡ ハロー領域
Ｍ１ 配線
ＭＣ メモリセル
ＭＤ，ＭＳ 半導体領域
ＭＧ メモリゲート電極
ＰＧ プラグ
ＰＷ１，ＰＷ２ ｐ型ウエル
ＳＰ１，ＳＰ２ 積層膜スペーサ
ＳＷ，ＳＷ１，ＳＷ２ サイドウォールスペーサ

Claims (22)

  1. 半導体基板と、
    前記半導体基板の上部に形成された第１ゲート電極と、
    前記半導体基板の上部に形成され、前記第１ゲート電極と隣合う第２ゲート電極と、
    前記第１ゲート電極と前記半導体基板との間に形成された第１絶縁膜と、
    前記第２ゲート電極と前記半導体基板との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する前記第２絶縁膜と、
    を有し、
    前記第２ゲート電極は、前記第２絶縁膜に隣接する第１金属膜と、前記第１金属膜上に形成されかつ前記第１金属膜を介して前記第２絶縁膜から離間する第１シリコン膜とを有し、
    前記第１金属膜の上端部に、第１金属酸化物部分が形成されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１金属酸化物部分を構成する金属元素と、前記第１金属膜を構成する金属元素とが同じであることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第１金属酸化物部分は、前記第１金属膜の一部が酸化されることにより形成されていることを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第１シリコン膜の上部に第１金属シリサイド層が形成されていることを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、
    前記第１ゲート電極の上部に第２金属シリサイド層が形成されていることを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、
    前記半導体装置は、不揮発性メモリを有し、
    前記第１および第２ゲート電極は、前記不揮発性メモリを構成するゲート電極であることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、
    前記第２ゲート電極の側壁であって、前記第１ゲート電極に隣接する側とは反対側の側壁上に、サイドウォールスペーサが形成されており、
    前記第１金属膜の前記上端部とは反対側に位置する端部と前記サイドウォールスペーサとの間に第２金属酸化物部分が形成されていることを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、
    前記第２金属酸化物部分の少なくとも一部は、前記第１シリコン膜と前記第２絶縁膜との間に位置していることを特徴とする半導体装置。
  9. 請求項８記載の半導体装置において、
    前記第２金属酸化物部分は、前記第１金属膜の一部が酸化されることにより形成されていることを特徴とする半導体装置。
  10. 請求項９記載の半導体装置において、
    前記第１ゲート電極は、前記第１絶縁膜上に形成された第２金属膜と、前記第２金属膜上に形成された第２シリコン膜とを有し、前記第２金属シリサイド層は、前記第２シリコン膜の上部に形成されていることを特徴とする半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記第１絶縁膜は、高誘電率膜であることを特徴とする半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記半導体基板における前記第１ゲート電極の下方のチャネル領域の不純物濃度は、１×１０１７／ｃｍ３以下であることを特徴とする半導体装置。
  13. 半導体基板と、
    前記半導体基板の上部に形成された第１ゲート電極と、
    前記半導体基板の上部に形成され、前記第１ゲート電極と隣合う第２ゲート電極と、
    前記第１ゲート電極と前記半導体基板との間に形成された第１絶縁膜と、
    前記第２ゲート電極と前記半導体基板との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する前記第２絶縁膜と、
    を有し、
    前記第１ゲート電極は、前記第１絶縁膜上に形成された金属膜を有し、
    前記第１ゲート電極のゲート長方向における前記金属膜の端部が酸化されていることを特徴とする半導体装置。
  14. 請求項１３記載の半導体装置において、
    前記第１ゲート電極は、前記金属膜上に形成されたシリコン膜を更に有していることを特徴とする半導体装置。
  15. 請求項１４記載の半導体装置において、
    前記第１絶縁膜は、高誘電率膜であることを特徴とする半導体装置。
  16. 請求項１５記載の半導体装置において、
    前記半導体基板における前記第１ゲート電極の下方のチャネル領域の不純物濃度は、１×１０１７／ｃｍ３以下であることを特徴とする半導体装置。
  17. 請求項１６記載の半導体装置において、
    前記半導体装置は、不揮発性メモリを有し、
    前記第１および第２ゲート電極は、前記不揮発性メモリを構成するゲート電極であることを特徴とする半導体装置。
  18. 半導体基板と、
    前記半導体基板の上部に形成され、互いに隣合う第１ゲート電極および第２ゲート電極と、
    前記第１ゲート電極と前記半導体基板との間に形成された第１ゲート絶縁膜と、
    前記第２ゲート電極と前記半導体基板との間に形成され、内部に電荷蓄積部を有する第２ゲート絶縁膜と、
    を有する半導体装置の製造方法であって、
    （ａ）前記半導体基板を用意する工程、
    （ｂ）前記半導体基板の主面に前記第１ゲート絶縁膜用の第１絶縁膜を形成する工程、
    （ｃ）前記第１絶縁膜上に前記第１ゲート電極用の第１導電体膜を形成する工程、
    （ｄ）前記第１導電体膜をパターニングして前記第１ゲート電極を形成する工程、
    （ｅ）前記半導体基板の主面と前記第１ゲート電極の表面に、前記第２ゲート絶縁膜用でかつ内部に電荷蓄積部を有する第２絶縁膜を形成する工程、
    （ｆ）前記第２絶縁膜上に第１金属膜を形成する工程、
    （ｇ）前記第１金属膜上に第１シリコン膜を形成する工程、
    （ｈ）前記第１シリコン膜および前記第１金属膜の積層膜をエッチバックすることで、前記第１ゲート電極の側壁上に前記第２絶縁膜を介して前記積層膜を残して前記第２ゲート電極を形成する工程、
    （ｉ）前記第２ゲート電極で覆われていない部分の前記第２絶縁膜を除去し、前記第２ゲート電極と前記半導体基板との間および前記第１ゲート電極と前記第２ゲート電極との間に前記第２絶縁膜を残す工程、
    （ｊ）前記第２ゲート電極の上面で露出する前記第１金属膜の上端部を酸化して、第１金属酸化物部分を形成する工程、
    を有することを特徴とする半導体装置の製造方法。
  19. 請求項１８記載の半導体装置の製造方法において、
    （ｋ）前記半導体基板上に、前記第１および第２ゲート電極を覆うように、第３絶縁膜を形成する工程、
    （ｌ）前記第３絶縁膜をエッチバックすることで、前記第１および第２ゲート電極の互いに隣接する側とは反対側の側壁上に前記第３絶縁膜を残してサイドウォールスペーサを形成する工程、
    を更に有し、
    前記（ｋ）工程で形成される前記第３絶縁膜は、第１酸化シリコン膜の単体膜、または前記第１酸化シリコン膜を最下層とする積層膜からなり、
    前記（ｊ）工程では、前記第１酸化シリコン膜を形成する際に前記第１金属膜の上端部が酸化されて前記第１金属酸化物部分が形成されることを特徴とする半導体装置の製造方法。
  20. 請求項１９記載の半導体装置の製造方法において、
    前記（ｊ）工程では、
    前記第１金属膜の前記上端部とは反対側に位置する端部であって、前記第２ゲート電極の前記第１ゲート電極と隣接する側とは反対側の側壁で露出する端部が、酸化されて第２金属酸化物部分が形成されることを特徴とする半導体装置の製造方法。
  21. 請求項２０記載の半導体装置の製造方法において、
    前記（ｌ）工程後、
    （ｍ）前記第２ゲート電極を構成する前記第１シリコン膜の上部と前記第１ゲート電極の上部とに、それぞれ金属シリサイド層を形成する工程、
    を更に有することを特徴とする半導体装置の製造方法。
  22. 請求項１８記載の半導体装置の製造方法において、
    前記（ｉ）工程後で前記（ｊ）工程前に、
    （ｉ１）前記半導体基板上に、前記第１および第２ゲート電極を覆うように、窒化シリコン膜を形成する工程、
    （ｉ２）窒化シリコン膜をエッチバックすることで、前記第１および第２ゲート電極の互いに隣接する側とは反対側の側壁上に前記窒化シリコン膜を残し、前記第２ゲート電極の上面で前記第１金属膜の上端部を露出させる工程、
    を更に有することを特徴とする半導体装置の製造方法。
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