JP3895925B2 - 半導体記憶装置とテストシステム - Google Patents
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Description
【0001】
この発明は、半導体記憶装置とテストシステムに関するものであり、主にダイナミック型RAM(ランダム・アクセス・メモリ)のプロービングテスト技術に利用して有効な技術に関するものである。
【従来の技術】
【0002】
タイミングマージンテスト、電圧マージンテスト、電流異常の検知の機能を、内臓機能により可能とするメモリ集積回路の例として、特開平8−315598号公報がある。この公報のメモリ集積回路では、メモリテスト信号と各種制御信号を発生するテスト内臓機能(BIST)部と、該シーケンス部の出力信号により制御されるタイミング発生回路と電圧発生回路、および電流異常を検知するための電流電圧変換回路部とアナログ/デジタル変換回路を直列に接続した電流センサを内臓するというものである。
【0003】
上記テスト内臓機能部に加えてタイミング発生回路、電圧発生回路、電流電圧変換部及び電流センサを内臓するものにあっては、メモリ集積回路に占めるテスト回路の規模が膨大となり、しかもそれはテスト時しか使用しないものであるから、メモリ集積回路本来の機能である記憶ビットからみたときのチップサイズを大型化し、しかも消費電流を増大させてしまうという問題を含んでいる。
【0004】
上記公報では、これらの回路規模等の問題は、微細化とメモリの大容量化に伴うテスト回路面積の相対的な低下によって解消されると説明されている。しかしながら、ダイナミック型RAM等の汎用メモリにおいて、現在実用化されている64Mビットや256Mビット程度の記憶容量を持つものでは、上記のような大規模なテスト回路を内臓させること現実的ではない。
【0005】
ダイナミック型RAM等のプロービング検査のスループットは、1チップ当たりの試験時間と多数個取り数(同時測定数)で決まる。しかし、同時測定数は種々のハードウェアの制約により束縛される。例えば、64MビットのシンクロナスDRAM(ダイナミック型RAM)のボンディングパッド数は、少なくともNCピンを除いた約54個の外部端子と、プロービング検査時に使用される特殊パッドを合計した60〜70個となる
【0006】
一方、上記ボンディングパッドとの電気的接続を行うプローブカードの最大針数は1000本〜1500本である。したがって、上記同時測定数は20前後が限界となる。また、同時測定数の増加は、テスタ側の信号発生やコンパレータ、電源ユニットの数の増加をもたらすことでもあり、テスタの価格増加につながる。さらに、上記のような多針プローブカードの高価格化と寿命の低下などの問題などもあるために、同時測定数の引き上げは容易ではない。
【0007】
そこで、本願発明者等においては、プロービング検査時の針当てパッド数を必要最低限に低減し、上記問題を解決しようとすることを検討した。近年のウェハの大口径化に伴いメモリチップの取得数が著しく増加しており、上記の同時測定数の引き上げは、その必要性が益々高まるものと推測される。
【0008】
上記プロービング検査時の針当てパッド数を低減する方法として、針当てをする電源パッド数の削減、データ入出力パッド数の削減、アドレス入力パッド数の削減、クロック入力パッド数の削減が考えられる。電源パッドは、メモリチップ内部で接続することで、特性の許す限りVCCとVSSを少なくとも一対を残すまでその数を省略することができる。
【0009】
しかし、アドレス入力パッド及びクロック入力パッドを削除すると、メモリに対してアドレスを指定して読み出しや書き込みなどの試験をすることができなくなる。そこで、外部からの簡単な制御により、例えばマーチングパターンなどのメモリアクセスパターンを指定して、内部でそれらを発生させる方式が考えられるが、チップ内の論理が膨大かつ複雑になり、チップサイズの増加や歩留り低下をもたらし、結局トータルの原価低減に寄与しなくなると推測される。
【0010】
【発明が解決しようとする課題】
したがって、この発明は、簡単な構成でメモリテストを可能にした半導体記憶装置とテストシステムを提供することを目的としている。この発明は、少ない針当てパッド数でのプロービング検査を可能にした半導体記憶装置とテストシステムを提供することを他の目的としている。この発明は、同時測定数を増大させた半導体記憶装置とテストシステムを提供することを他の目的としている。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0011】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【0012】
すなわち、複数のワード線と複数のビット線対との交点に複数のメモリセルが設けられたメモリセルアレイ及びそのアドレス選択動作を行う周辺回路を備えてなるメモリ回路に、そのテスト用アドレス信号を形成するための演算回路と、上記演算回路に対して演算内容を指定するパケットデコーダ及び上記パケットデコーダに対してテスト動作を指定するための複数ビットからなるテスト信号を供給する入力回路を設ける。
【0013】
【発明の実施の形態】
この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
【0014】
第1図には、この発明に係る半導体記憶装置の一実施例のテスト回路に関連するブロック図が示されている。この実施例は、特に制限されないが、シンクロナスダイナミック型RAM(以下、単にSDRAMという場合がある。)に向けられいる。
【0015】
SDRAMコアには、メモリアレイやアドレス選択回路等の周辺回路が含まれる。SDRAMは、上記の他にXアドレスラッチ、Yアドレスカウンタ、モードレジスタ、タイミングゼネレータ及びベンダテストを備えており、これらをテスト回路を構成するパケットデコーダ及びパターン発生制御回路により制御することによりプロービング検査が実施される。
【0016】
上記SDRAMコアに対応して設けられるI/O(入出力)系のうち、4個のデータ入出力端子DQ0〜DQ3がテスト用の入力信号と、出力信号の端子として用いられる。また、制御信号のうちモードエントリーに用いられるパッドCKEPと、クロック端子CLK及びチップセレクト端子CS/が上記端子DQ0〜DQ3からのテスト信号を取り込むために利用される。
【0017】
電源供給のために電源電圧端子VCC、回路の接地端子VSSが一対のみがテスト用に用いられ、内部電圧モニタのためのパッドVPP(昇圧電圧)、VBB(基板バックバイアス電圧)、VDLP、VDLA、VPLT及びVBLR(内部降圧電圧)をプロービングテストのために設けるものである。この結果、この実施例のSDRAMでは、後述するような約64Mビットもの記憶容量を持つにもかかわらずに、テストのために用いる電極(パッド)を15個に減少させることができる。
【0018】
この実施例では、上記データ入出力端子DQ0〜DQ3から入力される4ビットからなるテスト信号をパケット(情報の束)とし、その1ないし複数個の組み合わせによってSDRAMをテストするための全ての動作制御の設定を実現するものである。上記テスト信号は、パッケットデコーダに供給され、ここでビットパターンが解読されて、例えばパターン発生制御回路ではワード線選択のためのXアドレス信号が生成されてXアドレスラッチに供給され、ビット線選択のためのYアドレスが生成されてYアドレスカウンタに供給される。
【0019】
上記4ビットからなるテスト信号(1パケット)の組み合わせでは、最大で16通りの制御信号を形成することができ、その一部(n)と次のパケットを組み合わせると、n×16通りもの制御信号を形成することができ、さらに上記2つのパケットで未使用部分(m)を組み合わせることでm×16通りの制御信号を形成することができ、メモリ回路のテスト動作に必要な制御信号の全てを形成するには十分である。
【0020】
上記データ入出力端子DQ0〜DQ3から供給された入力信号が上記テスト信号であるか否かの判定に、パッドCKEPが利用される。つまり、この信号CKEPとクロック信号CLK及びチップセレクト信号CS/とを組み合わせて、通常動作時のデータ入力信号と、上記テスト動作のときのテスト信号との区別が行われる。
【0021】
上記のような構成により、テスト動作のときに電気的な接触を必要とするパッドの数は、1つのメモリチップ当たり15個と大幅に低減させることができる。
【0022】
このように接触パッド数を低減させることにより、従来のプローブカードを用いた同時接触メモリチップ数を大幅に増大させることができ、テスト時間の実質的な大幅な短縮化が可能になる。
【0023】
このような同時測定数の増加を行いつつ、上記テスト信号をパケットとして1ないし複数個をシリアルに入力することにより、メモリ回路の動作試験に必要な全ての試験動作を確保するようにしつつ、その動作試験の設定そのものを高速に行うようにするために、次のような工夫が行われている。
【0024】
また、上記のように4個のデータ入出力端子DQ0〜DQ3は、テスト結果を出力させるためにも用いられる。特に制限されないが、SDRAMは、4つのメモリバンクを持ち、4つのメモリバンクを同時に動作させてテストを行う。そして、各メモリバンク毎に生成されたテスト結果は、上記データ入出力端子DQ0〜DQ3を通して出力させられる。したがって、4つのメモリバンク毎に集約されたテストの読み出しデータが出力され、それが外部のテスタにより期待値と判定される。
【0025】
上記のように4ビットの信号を用いてテストを行うものにあっては、SDRAMにとって極めて都合がよい値である。また、テスト動作の観点でみても、2ビットでは後述するようなテスト動作の設定情報としては不足するし、8ビットではビットパターンが大き過ぎて無駄が生じるとともに、テスト端子数を増加させてしまうものとなる。
【0026】
第2図には、この発明に係る半導体記憶装置におけるテスト信号の入力プロトコルの一実施例のタイミング図が示されている。
【0027】
この実施例では、特に制限されないが、AないしCからなる3つのフォーマットが用意されている。第1のフォーマットAでは、1サイクル(1パケット)からなり、SDRAMのオペレーションコマンドのうち使用頻度の高いものが組み込まれ、第2のフォーマットBでは、2サイクル(2パケット)からなり、SDRAMのオペレーションコマンドのうち使用頻度の高くないものが組み込まれ、第3のフォーマットでは、4サイクル(4パケット)からなり、上記第2のフォーマットを2つ組み合わせてメモリ内の各種レジスタの設定に用いる。
【0028】
第1のフォーマットAでは、信号CKEPのハイレベルとクロック信号CLKのハイレベル及びチップセレクト信号CS/のロウレベルによりテスト信号の入力モードが指定される。上記第1フォーマットAに対応したパケットデコーダでは、データ入出力端子DQ0〜DQ3から入力された4ビットの信号をテスト信号(第1プライマリイ信号)RP1をコマンドそのものとして取り込み、それを解読して第2サイクル目で直ちに動作開始(スタートオペーション)ST/OPとする。
【0029】
第2のフォーマットBでは、上記同様に信号CKEPのハイレベルとクロック信号CLKのハイレベル及びチップセレクト信号CS/のロウレベルによりテスト信号の入力モードが指定される。上記チップセレクト信号CS/は、2サイクル期間ロウレベルにされる。上記第2フォーマットBに対応したパケットデコーダでは、データ入出力端子DQ0〜DQ3から入力された4ビットの信号をテスト信号(第1プライマリ信号)RP1がRP1−OTHR(次参照)とされることを識別し、次の第2サイクル目に入力された4ビットのテスト信号(第2プライマリ信号)RP2をコマンドとして取り込み、それを解読して第3サイクル目で動作開始(スタートオペーション)ST/OPとする。
【0030】
第3のフォーマットCでは、上記同様に信号CKEPのハイレベルとクロック信号CLKのハイレベル及びチップセレクト信号CS/のロウレベルによりテスト信号の入力モードが指定される。上記チップセレクト信号CS/は、2サイクル期間ずつ2回に分けてロウレベルにされる。上記第3フォーマットCに対応したパケットデコーダでは、データ入出力端子DQ0〜DQ3から入力された4ビットの信号をテスト信号(第1プライマリ信号)RP1がRP1=OTHR(次参照)とされることを識別し、次の第2サイクル目で入力された4ビットのテスト信号(第2プライマリ信号)RP2を指定されたレジスタ情報として取り込み、第3サイクル目で入力された4ビットのテスト信号(第1セカンダリ信号)RS1がRS1=REG(レジスタモード)とされることを識別し、第4サイクル目で入力された4ビットのテスト信号(第2セカンダリ信号)RS2をコマンドとして取り込み、上記2サイクル目で指定されたレジスタに対して操作を行う。
【0031】
上記のようにテスト信号(パケット)を2サイクルずつプライマリ(前半)とセカンダリ(後半)のように分けた場合、後述するようにパケットデコーダの構成が簡単にできる。つまり、上記2サイクルに対応してデコーダを2段構成にすることにより、上記フォーマットBとCを同様な回路で構成することができる。
【0032】
フォーマットAは、チップセレクト信号CS/との組み合わせにより、上記フォーマットBと識別しつつ、第2サイクル目からコマンドの実行を行うようにすることができる。
【0033】
第3図には、第2図のフォーマットAに対応したビットパターンその動作の内容を説明するための構成図が示されている。
【0034】
フォーマットAは、SDRAMのオペレーションコマンドのうち使用頻度の高い、NOP(ノーオペレーション)、PRE(プリチャージ)、READ(リード)、WRIT(ライト)及びACTV(バンクアクティブ)の5個のコマンドが割り当てられる。上記READとWRITは、カラム(Y系)アドレス制御を伴い、上記ACTVにはロウ(X系)アドレス制御が伴う。
【0035】
したがって、上記3つのコマンドREAD,WRIT及びACTVののそれぞれは、4種類のアドレス制御を伴う。つまり、READ及びWRITの各コマンドにおいて、0はYアドレスを0に設定することを意味し、holdは現サイクルのアドレスYを保持することを意味し、−BLは現サイクルのアドレスYにレジスタに設定された値BLを加算(Y+BL)することを意味し、−BLは現サイクルのアドレスYにレジスタに設定された値BLを減算(Y−BL)を意味する。
【0036】
ACTVコマンドにおいも、上記同様に0はXアドレスを0に設定することを意味し、holdは現サイクルのアドレスXを保持することを意味し、+XLは現サイクルのアドレスXにレジスタに設定された値XLを加算(Y+BL)することを意味し、−XLは現サイクルのアドレスXにレジスタに設定された値XLを減算(X−XL)することを意味する。
【0037】
上記のような各コマンドより,4ビットからなるテスト信号(パケット)によって、14通のビットパターンが使われる。残りの2つのビットパターンは、前記説明した次パケットの参照を指示するOTHRと、レジスタモードを指示するREGが割り当てられる。
【0038】
フォーマットBは、SDRAMのオペレーションコマンドのうち使用頻がそれほど高くないもの、例えば、PALL(全バンクプリチャージ)、CBR(オートリフレッシュ)、SELF(セルフリフレッシュ)、BST(バーストストップ)、PWRDN(パワーダウンモード)、SELFX(セルフリフレッシュ終了)や、オートプリチャージイネーブル、オートプリチャージモードデセイブル等のモード設定のような8通りのコマンドが割り当てられる。それぞれのコマンドについてのテスト信号RP2のビットパターンの説明は省略するが、上記テスト信号RP1=OTHRとの組み合わせにより、最大で16通りのコマンドが指定できるから、上記8通りのコマンドを割り当ててもまだ8通り余っているので、それをフォーマットCのレジスタの種類設定に用いるようにすることができる。
【0039】
フォーマットCは、それぞれのビットパターン等は省略するが、SDRAMのオペレーションコマンドのうち上記テスト信号RP2ではレジスタ設定に用いる例えば、モードレジスタのセット、バンクセレクト、ベンダテストの設定、VPP、VDLA、VDLPのトリミングセレクトが割り当てられる。そして、セカンダリのテスト信号RS1では、上記上記テスト信号RS1(=RP1)=REGとの組み合わせにより、上記テスト信号RP2で指定した個々のレジスタについてそれぞれ最大で16通りのレジスタ操作が設定できる。
【0040】
第4図には、この発明に係るSDRAMの一実施例のパッド構成図が示されている。SDRAMには、外部端子と接続される端子に対応したパッドと、プロービング検査ときに用いられるパッドとが形成されている。外部端子に接続されるパッドは、*を付した電源端子VCCとVSSがパッケージの両端と中央部とで3対設けられ、出力回路用のVCCQとVSSQが2対設けられてNC端子を含めて54ピンのパッケージに搭載される。
【0041】
そして、この発明に係るテスト回路で用いられるパッドとして、前記第1図で示したように、上記外部端子に接続されるクロックCLK、チップセレクトCS/、データ入出力DQ0〜DQ4、電源VCC,VSSの各パッドに他に加えて、テスト用として基板電位VBB、ワード線昇圧電位VPP、周辺回路電位VDLP、アレー電位VDLA、ビット線プリチャージ電位VBLR、プレート電位VPLT及びモードエントリパッドCKEPの15個が用いられる。
【0042】
つまり、SDRAMに形成される約60個のパッドのうち、上記15個のパッドに対して電気的接触を行って、メモリ回路の動作試験を実施するようにされる。
【0043】
逆にいうならば、×印を付したCKE、RAS/、CAS/、WE/の制御端子に加えて、A0〜A13のアドレス端子、DQ4〜DQ15のデータ入出力端子、出力回路用の電源端子VCCQ,VSSQ、入出力回路のマスク端子DQMU,Lの各端子については、電気的な接続を行うことなく、上記データ入出力端子DQ0〜DQ3から入力されるテスト信号(パケット)によりSDRAMのオペレーションコマンド及びアドレス信号等の各内部信号が形成される。
【0044】
第5図には、この発明に係るSDRAMに搭載されるテスト回路の一実施例のブロック図が示されている。
【0045】
テスト回路は、テスト動作の対象となる各回路に対応して設けられる複数個のパケッドデコーダ回路からなる。特に、テスト動作の対象となる回路がロウアドレスラッチXAD−Lには、パケットデコーダPDEC2とともにロウアドレス信号を生成するための演算回路ALU2が付加され、カラムアドレスカウンタYCNTには、パケットデコーダPDEC1とともにカラムアドレス信号を生成するための演算回路ALU1が付加される。
【0046】
上記演算回路ALU2には、サブレジスタs−xregが設けられる。つまり、演算回路ALU2には、2つのレジスタxregとs−xregとを切り換えて接続させる構成とすることにより、s−xregにリフレッシュアドレスを生成さるようにすることにより、テストアドレスとリフレッシュアドレスの切り換えを簡単に行うようにすることがてのる。この他2つのレジスタを共にテスト動作に用い、不連続的なアドレスの切り換えを行うようにすることもできる。
【0047】
タイミングゼネレータには、パケットデコーダPDEC3が設けられ、モードセットレジスタMRG1と2にはそれぞれパッケットデコーダPDEC4と5が設けられ、タイミングレジスタTREGにはパケットデコーダPDEC6が設けられる。このように、テスト動作のための制御に必要な各回路毎にパケットデコーダが設けられ、これらのパケッドデコーダPDEC1〜PDEC6は、データバスDBUSとクロックバスCBUSにパラレルに接続される。
【0048】
上記データバスDBUSには、データ入出力端子DQ0〜DQ3から入力されたテスト信号がデータ入力バッファDIBを通して取り込まれ、上記データバスDBUSに転送される。それ故、上記各パケットデコーダPDEC1〜PDEC6は、入力されたテスト信号を受け取り、自己に割り当てられたコマンドであるか否かを識別しつつ、そのコマンドを実行する。
【0049】
パケットコントロールPCは、モードエントリパッドCKEPと、クロック端子CLK及びチップイネーブル端子CS/からの信号を受けて、クロックバスCBUSにクロック信号を送出する。このクロックバスCBUSは、4本のうち2本が上記クロック信号CLKを1/2分周して形成されたJJBとKKBのクロック信号とされ、上記クロック信号JJBに同期して前記信号RP1とRS1が入力され、KKBに同期して前記信号RP2とRS2が入力される。
【0050】
この実施例のようにテスト動作のための回路を制御が必要な各回路ブロックに分散し、それぞれの回路に上記のようなパケットデコーダのような簡単な回路を隣接して設けることにより、レイアウト的には各回路ブロック間の隙間や空き部分を活用することができるため、実質的なチップ面積の増大を防ぐことができる。
第6図には、第5図のパケットコントロールPCとデータ入力バッファDIBの一実施例の回路図が示されている。
【0051】
データ入力バッファDIBは、データ入出力端子DQ0〜DQ3から入力された信号を取り込むデータラッチ回路を備えおり、チップセレクト信号CSB(CS/)のロウレベルとモードエントリパッドCKEPのハイレベルの条件により、上記データラッチ回路の出力部に設けられたトランスファMOSFETをオン状態にして上記入力された信号をテスト信号としてデータバスDBUSに送出させる。上記データラッチ回路は、入力信号を縦列形態のCMOSインバータ回路に伝えるトランスファゲートMOSFETと、上記CMOSインバータ回路をラッチ接続する帰還用のトランスファゲートMOSFETから構成される。パケットコントロールPCは、上記同様なスルーラッチ回路を2個用いて2進のカウンタ回路を構成し、上記CKEPとCSBによりそれを動作状態にして、入力されたクロック信号CLKの1/分周動作を行わせ、周期がクロック信号CLKの2倍で、交互に出力される2相のクロック信号JJBとKKBを形成する。
【0052】
第7図には、第5図のパケットデコーダPDECの一実施例の回路図が示されている。同図には、信号RP1(RS1)とRP2(RS2)に対応した各デコーダ回路が示されている。
【0053】
フォーマットAに対応したデコーダは、前記データ入力バッファDIBを通して入力された4ビットのパケット信号PK0B〜PK3Bのうち、上位2ビットの信号PK2B,PK3Bを受ける各ゲート回路によりREAD、WRIT及びACTVがそれぞれ形成される。これらの各信号READ、WRIT及びACTVに図示しないゲート回路により下位2ビットの信号PK0B,PK1Bをデコードして4通りのコマンド(0,hold、+と−)を付加されて、演算回路ALUを用いた前記のようなアドレス制御も加えられる。プリチャージPRE、ノーオペレーションNOP、アザーOTHR及びレジスタモードREGの各コマンドは、上記4ビットの信号PK0B〜PK3Bを受けるゲート回路によりそれぞれ形成される。上記各コマンドを形成するゲート回路にはクロック信号JJBが供給されて、第1と第3サイクル目で入力される入力信号を解読する。
【0054】
上記信号OTHRは、上記クロック信号JJBでラッチ回路に取り込まれ、その信号と続いて入力されるクロック信号KKBによりパケット信号PK0B〜PK3Bに対応したゲート回路の動作を有効にする。これらのゲート回路により、フォーマットBに対応した各コマンドPALL、CBR、SELF、BST、PWRDN、SELFX及びAPEN(オートプリチャージイネーブル)、APDE(オートプリチャージデセイブル)の各信号が形成される。上記信号APENとAPDEとは、ゲート回路で構成されたラッチ回路に供給され、オートプリチャージ信号APを形成する。
【0055】
なお、図示しないが、フォーマットCに対応して、上記信号RP2の残りの組み合わせによりレジスタの指定が行われ、次サイクルのクロック信号JJBに同期して入力される信号RS1によりREGのコマンドと、KKBに同期して入力されるパケット信号PK0B〜PK3Bを解読するゲート回路よりレジスタ操作のための信号が形成される。
【0056】
上記のような複数のゲート回路が1つのパケットデコーダとして構成されるのではなく、例えばコマンドREADやWRITを形成するゲート回路は、前記第5図に示されたカラムアドレスカウンタに隣接して設けられるパケットデコーダPDEC1に含まれ、コマンドACTVを形成するゲート回路は、前記第5図に示されたロウアドレスラッチXAD−Lに隣接して設けられる。以下、上記各コマンドを形成する回路は、それぞれの機能に対応した回路ブロックに分散して設けられる。このように、パケットデコーダは、簡単なゲート回路で構成されるものであり、それらを対象となる回路に分散して配置させることにより、前記説明したように、レイアウト的には各回路ブロック間の隙間や空き部分を活用することができるため、実質的なチップ面積の増大を防ぐことができるものとなる。
【0057】
第8図には、第5図の演算回路ALUの一実施例の回路図が示されている。この実施例では、4ビット分の回路が代表として例示的に示されている。この実施例の演算回路ALUは、前記のようにテスト動作のためのロウ(X)アドレス信号及びカラム(Y)アドレス信号を生成するためのものである。したがって、その機能を上記テスト動作のためのアドレス生成に限定することにより、回路の簡素化を図るよう工夫されたものである。
【0058】
つまり、テスト動作のためのアドレス信号の生成は、+1や−1のようなアドレスの単純な増減の他に、+2や−2のような飛び飛びのアドレスを設定することでほぼ足りる。この実施例では、+4や−4のような飛び飛びの加減算機能も付加し、それらの組み合わせて使用することと広い範囲のアドレス指定を可能にしつつ、クリア(0)と前の状態を保持するホールドを加えることにより、テスト動作のための全てアドレス指定を可能にする。
【0059】
上記のように加減算を1、2、4のように限定することより、実際の演算回路では、下位3ビットの演算回路は、加算動作では加算前の値と加算される値が共に1なら反転させてキャリーを発生させ、加算前の値が0ならそれを反転させて取り込むという半加算回路と同様な単純な回路で構成できる。
【0060】
つまり、スルーラッチ回路を2段縦列接続し、入力側のスルーラッチ回路にゲート回路を用い、それに制御信号ZEROで制御して、強制的に前段のラッチ回路の出力をオール0になるような信号に設定する。上記出力側のラッチ回路の出力信号Q0〜Q3等は、入力側に帰還されて2組のトランスファゲート回路の制御に用いる。第1組のトランスファゲート回路は、当該ビットの加算出力を形成するものであり、最下位ビットで説明するなら、加算信号AB1と上記出力Q0とが共に1なら0を形成し、第2組のトランスファゲート回路を通してキャリーを発生させる。加算信号AB1と上記出力Q0のいずれかが1ならもとのままとする。
【0061】
加算動作は、制御信号PLUSにより上記2つのラッチ回路を動作させて、上記加算信号を形成する。減算動作は、制御信号MINUSにより第2組のトランスファゲート回路を制御して、出力Q0〜Q3等の補数を形成し、加算信号AB2とAB4を加えことにより実現される。制御信号HOLDは、それが有効なると、後段側のラッチ回路の制御信号LS/とLSを発生させ、変化しない前段のラッチ回路の信号をそのまま取り込む。
【0062】
この実施例では、演算回路を上記のような簡略化された回路とし、加算信号はAB1,AB2及びAB4のいずれか1つのみが1になることを前提としている。したがって、誤って2以上の加算信号を1に設定した場合の演算結果は保証されていない。このように演算回路としてみると不完全なものであるが、テスト動作のためのアドレス信号を生成するものであるという用途に限定したときには、これらの欠点はそれほど問題にならない。つまり、テスト回路はその機能を熟知している半導体メーカーにおいて使用されるものであり誤った使い方を考慮する必要がないからである。
【0063】
第9図には、上記演算回路の動作の一例を説明するための波形図が示されている。
【0064】
制御信号ZEROをハイレベルにすると、上記演算回路の前段側のラッチ回路のノアゲート回路の出力が0となり、クロック信号LSとLS/が発生されて出力側のラッチ回路に取り込まれてアドレス信号は全て0になる。
【0065】
加算信号AB1をハイレベル(1)に設定すると、前記第1組のトランスファゲート回路の出力ノードX0が1となり、制御信号PLUSのハイレベルにより、クロック信号LSとLTが発生されて、上記出力ノードX0の1に対応して前段のラッチ回路の出力ノードY0が1になる。制御信号PLUSのロウレベルにより、クロック信号LSも変化して後段のラッチ回路の出力信号Z0(Q0)が1に変化する。この出力信号Z0の変化より上記2つのトランスファゲート回路が切り換わり、上記出力ノードX0はロウレベルの0に、次ビットX1に1に変化させる。続いて制御信号PLUSをハイレベルにすると、上記同様にクロック信号LSとLTが発生されて、前段のラッチ回路の出力ノードY0が0に変化し、Y1が1に変化する。制御信号PLUSのロウレベルにより、クロック信号LSも変化して後段のラッチ回路の出力信号Z0(Q0)が0に、出力信号Z1(Q1)が1に変化する。このようにして、+1ずつアドレス信号が増加する。上記加算信号AB1は、次の動作のためにロウレベルに戻される。
【0066】
制御信号HOLDがハイレベルにされると、クロック信号LSのみが発生され、後段のラッチ回路には前段のラッチ回路の出力ノードY0〜Y3等が入力されて、前の状態をそのまま取り込むので出力Z0(Q0)〜Z3(Q3)等の変化はない。
【0067】
加算信号AB2をハイレベルにすると、第2ビット目の上記出力ノードX1はロウレベルの0に、次ビットX2を1に変化させる。続いて制御信号PLUSをハイレベルにすると、上記と同様に前段のラッチ回路の出力ノードY1が0に変化し、Y2が1に変化する。制御信号PLUSのロウレベルにより、クロック信号LSも変化して後段のラッチ回路の出力信号Z1(Q1)が0に、出力信号Z2(Q2)が1に変化して+2の加算が行われる。
【0068】
加算信号AB2をロウレベルに加算信号AB1をハイレベルにすると、上記出力ノードX0がハイレベルに変化し、制御信号MINUSをハイレベルにすると、下位3ビットの出力Z0(Q0)〜Z2(Q2)が反転し、補数が形成されて上記AB1の+1が加えられる。これにより、−1の減算結果が形成される。加算信号AB1をロウレベルに加算信号AB2をハイレベルにして、制御信号MINUSをハイレベルにすると、下位3ビットの出力Z0(Q0)〜Z2(Q2)が反転し、補数が形成されて上記AB2の+2が加算されて−2の減算結果が形成される。以下、制御信号HOLDをハイレベルにすると、上記の演算結果が保持され、制御信号ZEROを発生させると、出力Z0〜Z3等はオール0にクリアされる。
【0069】
例えば、+3のようなアドレス歩進を行わせるとき、+1と+2の2サイクルの演算動作を行わせるか、あるいは+4と−1の2サイクルの演算動作を行わせることにより実現できる。このように上記±1、±2±4以外のアドレス歩進動作は、上記の組み合わせにより任意に設定することができる。テスト動作でのアドレス生成は、比較的単純なパターンで済むので、上記のような限定された演算機能により十分対応できるものである。
【0070】
第10図には、この発明に係るSDRAMの一実施例の概略レイアウト図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術によって、単結晶シリコンのような1個の半導体基板上において形成される。同図の各回路は、上記半導体基板上での幾何学的な配置にほぼ合わせて描かれている。この実施例では、メモリアレイは、前記同様に全体として4個に分けられて、メモリバンク(Bank)0〜3を構成するようにされる。
【0071】
上記メモリバンク0〜3は、半導体チップの長手方向に沿った上下に2個、左右に2個ずつに分割されたメモリアレイに対応される。上記チップの長手方向に沿った中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる周辺回路が設けられる。この周辺回路は、ランダム・ロジック回路からなる上記各回路のレイアウトを合理的にするために、ランダム・ロジック回路とボンディングパッドが並んで配置される。
【0072】
この実施例では、上記周辺回路とボンディングパッド列とが並んで配置される。この構成では、ボンディングパッド列は、半導体チップの長手方向に沿った中心線から偏った位置に配置される。この結果、半導体チップの長手方向に沿った中央部分には、比較的大きな纏まったエリアを確保することができ、回路素子のレイアウト設計を行うにおいて好都合となる。つまり、周辺回路とボンディングパッド列とが並んで配置させる構成でも、ボンディングパッドを中心にして、周辺回路を左右に振り分けて配置するようにした場合に比べて高集積化や高速化に適したものとなる。
【0073】
同図における半導体チップの長手方向に沿った上平分の中央部においては、次の各回路ブロックが設けられる。VPP−Gは、昇圧電圧発生回路であり、メモリセルが接続されたワード線の選択回路や、後述するシェアードスイッチMOSFETの選択回路の動作電圧に用いられて選択レベルを決定する。VPP−Cは、上記昇圧回路の動作を制御する制御回路である。
【0074】
HVCCQ−Gは、電源電圧VCCを1/2に分圧した電圧を形成するものであり、差動回路で構成された入力バッファの参照電圧とされ、VCC振幅の入力信号のハイレベル/ロウレベルの判定を行うのに用いられる。IOBとCL−Cは、入出力回路とクロックコントロール回路であり、CL−Cは、出力バッファのCASレイテンシに対応した動作制御に用いられる。このIOBとCL−Cは、同様な回路が全体で5個設けられる。
【0075】
Y−PREDとRWBは、Yプリデコーダとリード/ライトバッファである。リード/ライトバッファは、メインアンプの動作制御及びラントアンプの動作を行う。VDLP−GとVDLA−Gは、降圧電圧発生回路であり、周辺回路の降圧した動作電圧VDLPとセンスアンプの動作電圧VDLAを形成する。これらの降圧電圧発生回路は、同様な回路が他に2個設けられる。VPP−Sは、VPP電圧が所望の電圧であるか否かを検出するVPPセンサである。そして、半導体チップの中央部分には、上記降圧電圧VPERIを安定化する安定化容量VPERICが設けられる。
【0076】
同図における半導体チップの長手方向に沿った下半分の中央部においては、次の各回路ブロックが設けられる。XAD−Lは、Xアドレスラッチ回路であり、Y−CLKは、Yクロック回路であり、Y系の動作に対応したクロック信号を発生する。MDEC/CLKBとCOMDは、モードデコーダ/クロックバッファとコマンド回路である。ADMRは、アドレスモードレジスタであり、同様な回路が他に1個設けられる。Y−CNTとY−CNCは、Yカウンタとその制御回路であり、REFCはリフレッシュ制御回路であり、BOPはボンディングオプション回路であり、PUP−Gは、電源投入検出回路である。
【0077】
上記のような複数からなる回路ブロックに沿って、ボンディングパッドがほぼ直線的に並べられて形成される。この構成では、ボンディングパッドを挟んで、周辺回路を左右に分離して配置するものに比べて、各回路ブロックでの信号伝達径路がボディングパッドを回避するために不所望に長くされることもなく、短い長さで形成することができるから動作の高速化が可能になる。そして、1つの回路ブロックを纏まったエリアに集中して形成できるために、自動配線を考慮した回路素子のレイアウトを容易にするものである。
【0078】
テスト回路は、上記の各回路ブロックに分散して設けられる。例えば、IOB−CLCに斜線を付したように前記4ビットのテスト信号を取り込むための回路が付加され、前記加算回路ALU2とそれに対応したパケットデコーダは、アドレスラッチ回路XAD−Lに隣接して配置され、前記ALU1とそれに対応したパケットデコーダは、カラムアドレスカウンタYCNTに隣接して設けられる。また、MDEC/CLKBとCOMDにも、前記パケット信号で指定されるパケットデコーダが設けられる。このように、周辺回路のそれぞれの回路機能を持つ回路ブロックに分散させて、テスト回路を形成するものであるためチップサイズの増大を防止することができる。
【0079】
なお、半導体チップの短手方向の中央部に、別の周辺回路BSLOWERが設けられる。この回路BSLOWERは、特に制限されないが、後述するように、メモリアレイ(メモリバンク)の欠陥、つまり不良ワード線を予備のワード線に置き換えたり、あるいは不良ビット線を予備のビット線に置き換えるための欠陥救済回路が設けられる。
【0080】
第11図には、この発明に係るSDRAMの一実施例の概略レイアウト図が示されている。同図は、主にメモリアレイを中心にして描かれており、メモリアレイが前記同様に全体として4個に分けられる。半導体チップの長手方向に沿った上下に2個、左右に2個ずつのメモリアレイが分割されて設けられ、前記同様に上記チップの長手方向に沿った中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路PERI等が設けられる。上記メモリアレイの上記中央側にはメインアンプMAが配置される。
【0081】
上述のように半導体チップの長手方向に沿った上下に2個と、左右に2個ずつに分けられて合計4個からなる各メモリアレイにおいて、長手方向に対して左右方向の中間部にX系プリデコーダ回路ROWPDC及び救済回路ROWRED、Y系プリデコーダ回路COLPDC及び救済回路COLREDが纏めて配置される。つまり、上記4個のメモリアレイにそれぞれ対応して、上記X系プリデコーダ回路ROWPDC及び救済回路ROWRED、Y系プリデコーダ回路COLPDC及び救済回路COLREDが上記左右2個ずつ設けられたメモリアレイに対応して2組ずつ振り分けて設けられる。
【0082】
上記メモリアレの上記中間部分に沿って前記同様にメインワードドライバ領域MWDが形成されて、それぞれのメモリアレイに対応して下、上方側に延長するように設けられたメインワード線をそれぞれが駆動するようにされる。この構成では、前記同様なザブアレイを用いた場合には、16個のサブアレイを貫通するようにメインワード線が延長される。そして、上記メモリアレイにおいて、上記チップ中央部分とは反対側のチップ周辺側にYデコーダYDCが設けられる。つまり、この実施例においては、上記中央側に配置されたメインアンプMAと周辺側に配置されたYデコーダYDCとにより上記4分割されてなる各メモリアレイがそれぞれ挟さまれるように配置されるものである。この場合には、前記のようにチップ中央部には、縦方向と横方向に延長される配線チャンネルが交差する部分が発生し、そこに安定化容量Cが形成される。また、前記のように周辺回路等の隙間にも分散して小さな容量値の安定化容量が適宜に設けられる。
【0083】
上記メモリアレイにおいて、特に制限されないが、上記チップ中央部分とは反対側のチップ周辺側にYデコーダYDCが設けられる。この実施例においては、上記中央側に配置されたメインアンプMAと周辺側に配置されたYデコーダYDCとにより上記4分割されてなる各メモリアレイが挟さまれるように配置される。上記メモリアレイは、その1つが拡大して示されているように、複数のサブアレイ15に分割される。かかるサブアレイ15は、それを挟むように配置されたセンスアンプ領域16、サブワードドライバ領域17に囲まれて形成される。上記センスアンプアンプ領域16と、上記サブワードドライバ領域17の交差部は交差領域18とされる。上記センスアンプ領域16に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイの相補ビット線に選択的に接続される。
【0084】
1つのサブアレイ15は、図示しないが例えば256本のサブワード線と、それと直交する256対からなる相補ビット線(又はデータ線)とにより構成される。なお、サブアレイには不良ワード線又は不良ビット線の救済のために予備のワード線及び予備の相補ビット線も設けられるものである。上記1つのメモリアレイにおいて、上記サブアレイがワード線の配列方向に16個設けられるから、全体としての上記サブワード線は約4K分設けられ、ビット線の配列方向に16個設けられるから、相補ビット線は全体として約4K分設けられる。
【0085】
したがって、メインワード線に対応した16個のサブアレイにおいてそれぞれサブワード線を選択して、一対の相補ビット線を選択することにより、16ビットの単位でのメモリアクセスが行われる。上記のようにサブアレイには、256対の相補ビット線が設けられるから、カラムアドレス信号は、A0〜A7のような8ビットとされる。また、上記サブアレイはビット線方向に256本設けられ、それがメモリバンクに16個設けられる。したがって、サブワード線は、256×16=4096となり、ロウアドレス信号は、A0〜A11のような12ビットとされる。
【0086】
このようなメモリアレイが全体で4個設けられるから、全体では4×4K×4K=64Mビットのような記憶容量を持つようにされる。これにより、相補ビット線その長さが、上記16個のサブアレイに対応して1/16の長さに分割される。サブワード線は、上記16個のサブアレイに対応して1/16の長さに分割される。
【0087】
上記1つのメモリアレイの分割されたサブアレイ15毎にサブワードドライバ(サブワード線駆動回路)17が設けられる。サブワードドライバ17は、上記のようにメインワード線に対して1/16の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、1つのメインワード線に対して、相補ビット線方向に4本からなるサブワード線を配置させる。このようにメインワード線方向には8本に分割され、及び相補ビット線方向に対して4本ずつが割り当てられたサブワード線の中から1本のサブワード線を選択するために、メインワードドライバMWDには図示しないサブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される4本のサブワード選択線の中から1つを選択する選択信号を形成する。
【0088】
第11図のようなレイアウトを採用した場合において、Yアドレスが入力されると、アドレスバッファADDBUPを通して上記メモリアレイの中間部に設けられた救済回路、プリデコーダを介してチップの周辺側に配置されたYデコーダYDCに伝えられ、ここでY選択信号が形成される。上記Y選択信号より1つのサブアレイの相補ビット線が選択されて、それと反対側のチップ中央部側のメインアンプMAに伝えられ、増幅されて図示しない出力回路を通して出力される。
【0089】
この構成は、一見すると信号がチップを引き回されて読み出し信号が出力されるまでの時間が長くなるように判断される。しかし、救済回路には、アドレス信号をそのまま入力する必要があるので、救済回路をチップ中央のいずれかに配置すると、不良アドレスであるか否かの判定結果をまってプリデコーダの出力時間が決定される。つまり、プリデコーダと救済回路とが離れていると、そこでの信号遅延が実際のY選択動作を遅らせる原因となる。
【0090】
この実施例では、メモリアレイを挟んでメインアンプMAとYデコーダYDCが両側に配置されるため、サブアレイの相補ビット線を選択するための信号伝達経路と、選択された相補ビット線から入出力線を通ってメインアンプMAの入力に至る信号伝達経路との和は、いずれの相補ビット線を選択しようともメモリアレイを横断するだけの信号伝達経路となって上記のように1往復するものの半分に短縮できるものである。これにより、メモリアクセスの高速化が可能になるものである。
【0091】
第12図には、この発明に係るSDRAMのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例の回路図が示されている。同図においては、2つのサブアレイ15に上下から挟まれるようにされたセンスアンプ16と交差エリア18に設けられる回路が例示的に示され、他はブロック図として示されている。
【0092】
ダイナミック型メモリセルは、上記1つのサブアレイ15に設けられたサブワード線SWLと、相補ビット線BL,BLBのうちの一方のビット線BLとの間に設けられた1つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択MOSFETQmと記憶キャパシタCsから構成される、アドレス選択MOSFETQmのゲートは、サブワード線SWLに接続され、このMOSFETQmのドレインがビット線BLに接続され、ソースに記憶キャパシタCsが接続される。記憶キャパシタCsの他方の電極は共通化されてプレート電圧VPLTが与えられる。上記MOSFETQmの基板(チャンネル)には負のバックバイアス電圧VBBが印加される。特に制限されないが、上記バックバイアス電圧VBBは、−1Vのような電圧に設定される。上記サブワード線SWLの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択MOSFETQmのしきい値電圧分だけ高くされた高電圧VPPとされる。
【0093】
センスアンプを内部降圧電圧VDLAで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧VDLAレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧VPPはVDLA+Vth+αにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線BLとBLBは、同図に示すように平行に配置される。かかる相補ビット線BLとBLBは、シェアードスイッチMOSFETQ1とQ2によりセンスアンプの単位回路の入出力ノードと接続される。
【0094】
センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたNチャンネル型の増幅MOSFETQ5,Q6及びPチャンネル型の増幅MOSFETMOSFETQ7,Q8からなるCMOSラッチ回路で構成される。Nチャンネル型MOSFETQ5とQ6のソースは、共通ソース線CSNに接続される。Pチャンネル型MOSFETQ7とQ8のソースは、共通ソース線CSPに接続される。上記共通ソース線CSNとCSPには、それぞれパワースイッチMOSFETが接続される。特に制限されないが、Nチャンネル型の増幅MOSFETQ5とQ6のソースが接続された共通ソース線CSNには、上記クロスエリア18に設けられたNチャンネル型のパワースイッチMOSFETQ14により接地電位に対応した動作電圧が与えられる。
【0095】
特に制限されないが、上記Pチャンネル型の増幅MOSFETQ7とQ8のソースが接続された共通ソース線CSPには、上記クロスエリア18に設けられたオーバードライブ用のNチャンネル型のパワーMOSFETQ16と、上記内部電圧VDLAを供給するNチャンネル型のパワーMOSFETQ15が設けられる。上記オーバードライブ用の電圧には、特に制限されないが、外部端子から供給される電源電圧VCCが用いられる。あるいは、センスアンプ動作速度の電源電圧VCC依存性を軽減するために、ゲートにVPPが印加され、ドレインに電源電圧VCCが供給されたNチャンネル型MOSFETのソースから上記電圧を得るものとしてわずかに降圧してもよい。
上記Nチャンネル型のパワーMOSFETQ16のゲートに供給されるセンスアンプオーバードライブ用活性化信号SAP1は、上記Nチャンネル型MOSFETQ15のゲートに供給される活性化信号SAP2と同相の信号とされ、SAP1とSAP2は時系列的にハイレベルにされる。特に制限されないが、SAP1とSAP2のハイレベルは昇圧電圧VPPレベルの信号とされる。つまり、昇圧電圧VPPは、約3.6Vであるので、上記Nチャンネル型MOSFETQ15、16を十分にオン状態にさせることができる。MOSFETQ16がオフ状態(信号SAP1がロウレベル)の後にはMOSFETQ15のオン状態(信号SAP2がハイレベル)によりソース側から内部電圧VDLAに対応した電圧を出力させることができる。
【0096】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズMOSFETQ11と、相補ビット線にハーフプリチャージ電圧VBLRを供給するスイッチMOSFETQ9とQ10からなるプリチャージ(イコライズ)回路が設けられる。これらのMOSFETQ9〜Q11のゲートは、共通にプリチャージ信号PCBが供給される。このプリチャージ信号PCBを形成するドライバ回路は、図示しないが、上記クロスエリアにインバータ回路を設けて、その立ち上がりや立ち上がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリアに分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するMOSFETQ9〜Q11を高速に切り替えるようにするものである。
【0097】
上記クロスエリア18には、IOスイッチ回路IOSW(ローカルIOとメインIOを接続するスイッチMOSFETQ19,Q20)が置かれる。さらに、図3に示した回路以外にも、必要に応じて、センスアンプのコモンソース線CSPとCSNのハーフプリチャージ回路、ローカル入出力線LIOのハーフプリチャージ回路、メイン入出力線のVDLプリチャージ回路、シェアード選択信号線SHRとSHLの分散ドライバ回路等も設けられる。
【0098】
センスアンプの単位回路は、シェアードスイッチMOSFETQ3とQ4を介して図下側のサブアレイ15の同様な相補ビット線BL,BLBに接続される。例えば、上側のサブアレイのサブワード線SWLが選択されたときには、センスアンプの上側シェアードスイッチMOSFETQ1とQ2はオン状態に、下側シェアードスイッチMOSFETQ3とQ4とがオフ状態にされる。スイッチMOSFETQ12とQ13は、カラム(Y)スイッチ回路を構成するものであり、上記選択信号YSが選択レベル(ハイレベル)にされるとオン状態となり、上記センスアンプの単位回路の入出力ノードとローカル入出力線LIO1とLIO1B、LIO2,LIO2B等とを接続させる。
これにより、センスアンプの入出力ノードは、上記上側の相補ビット線BL,BLBに接続されて、選択されたサブワード線SWLに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路(Q12とQ13)を通してローカル入出力線LIO1,LIO1Bに伝える。上記ローカル入出力線LIO1,LIO1Bは、上記センスアンプ列に沿って、つまり、同図では横方向に延長される。上記ローカル入出力線LIO1,LIO1Bは、クロスエリア18に設けられたNチャンネル型MOSFETQ19とQ20からなるIOスイッチ回路を介してメインアンプ61の入力端子が接続されるメイン入出力線MIO,MIOBに接続される。
【0099】
上記IOスイッチ回路は、X系のアドレス信号を解読して形成された選択信号よりスイッチ制御されれる。なお、IOスイッチ回路は、上記Nチャンネル型MOSFETQ19とQ20のそれぞれにPチャンネル型MOSFETを並列に接続したCMOSスイッチ構成としてもよい。シンクロナスDRAMのバーストモードでは、上記カラム選択信号YSがカウンタ動作により切り換えられ、上記ローカル入出力線LIO1,LIO1B及びLIO2,LIO2Bとサブアレイの二対ずつの相補ビット線BL,BLBとの接続が順次に切り換えられる。
【0100】
アドレス信号Aiは、アドレスバッファ51に供給される。このアドレスバッファは、時分割的に動作してXアドレス信号とYアドレス信号を取り込む。Xアドレス信号は、プリデコーダ52に供給され、メインローデコーダ11とメインワードドライバ12を介してメインワード線MWLの選択信号が形成される。上記アドレスバッファ51は、外部端子から供給されるアドレス信号Aiを受けるものであるので、外部端子から供給される電源電圧VCCにより動作させられ、上記プリデコーダは、前記の降圧電圧VDLPにより動作させられ、上記メインワードドライバ12は、昇圧電圧VPPにより動作させられる。このメインワードドライバ12として、次に説明するような上記プリデコード信号を受けるレベル変換機能付論理回路が用いられる。カラムデコーダ(ドライバ)53は、上記アドレスバフッァ51の時分割的な動作によって供給されるYアドレス信号を受けて、上記選択信号YSを形成する。
【0101】
上記メインアンプ61は、前記降圧電圧VDLPにより動作させられ、外部端子から供給される電源電圧VCCで動作させられる出力バッファ62を通して外部端子Doutから出力される。外部端子Dinから入力される書き込み信号は、入力バッファ63を通して取り込まれ、同図においてメインアンプ61に含まれるライトアンプ(ライトドライバ)を通して上記メイン入出力線MIOとMIOBに書き込み信号を供給する。
【0102】
上記出力バッファ62の入力部には、レベル変換回路とその出力信号を上記クロック信号に対応したタイミング信号に同期させて出力させるための論理部が設けられる。
特に制限されないが、上記外部端子から供給される電源電圧VCCは、第1の形態では3.3Vにされ、内部回路に供給される降圧電圧VDLPは2.5Vに設定され、上記センスアンプの動作電圧VDLAは2.0Vとされる。そして、ワード線の選択信号(昇圧電圧)は、3.6Vにされる。ビット線のプリチャージ電圧VBLRは、VDL/2に対応した1.0Vにされ、プレート電圧VPLTも1.0Vにされる。そして、基板電圧VBBは−1.0Vにされる。上記外部端子から供給される電源電圧VCCは、2.5Vのような低電圧にされてもよい。このように低い電源電圧VCCのときには、降圧電圧VDLPが2.0Vにされ、降圧電圧VDLAが1.8V程度により低くされる。
【0103】
第13図には、この発明に係るSDRAMの一実施例の全体ブロック図が示されている。この実施例のSDRAMは、特に制限されないが、4つのメモリバンクのうちメモリバンク0を構成するメモリアレイ200Aとメモリバンク3を構成するメモリアレイ200Dが例示的に示されている。つまり、4つのメモリバンクのうちの2つのメモリバンク1と2に対応したメモリアレイ200B、200Cが省略されている。4つのメモリバンク0〜3にそれぞれ対応されたメモリアレイ200A〜200Dは、同図に例示的に示されているメモリアレイ200Aと200Dのようにマトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線(図示せず)に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線(図示せず)に結合される。
【0104】
上記メモリアレイ200Aの図示しないワード線は行(ロウ)デコーダ201Aによるロウアドレス信号のデコード結果に従って1本が選択レベルに駆動される。メモリアレイ200Aの図示しない相補データ線はセンスアンプ及びカラム選択回路を含むI/O線202Aに結合される。センスアンプ及びカラム選択回路を含むI/O線202Aにおけるセンスアンプは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラムスイッチ回路は、相補データ線を各別に選択して相補I/O線に導通させるためのスイッチ回路である。カラムスイッチ回路はカラムデコーダ203Aによるカラムアドレス信号のデコード結果に従って選択動作される。
【0105】
メモリアレイ200Bないし200Dも同様に、メモリアレイ200Dに例示的に示されているようにロウデコーダ201B,センスアンプ及びカラム選択回路を含むI/O線202B,カラムデコーダ203Bが設けられる。上記相補I/O線はライトバッファ214A,Bの出力端子及びメインアンプ212A,Bの入力端子に接続される。上記メインアンプ212A,Bの出力信号は、ラッチ/レジスタ213の入力端子に伝えられ、このラッチ/レジスタ213の出力信号は、出力バッファ211を介して外部端子から出力される。また、外部端子から入力された書き込み信号は、入力バッファ210を介して上記ライトバッファ214A,Bの入力端子に伝えられる。上記外部端子は、特に制限されないが、16ビットからなるデータD0−D15を出力するデータ入出力端子とされる。なお、上記省略されたメモリアレイ200BとCとに対応して、それぞれ上記同様なメインアンプ、ライトバッファが設けられる。
【0106】
アドレス入力端子から供給されるアドレス信号A0〜A13はカラムアドレスバッファ205とロウアドレスバッファ206にアドレスマルチプレクス形式で取り込まれる。供給されたアドレス信号はそれぞれのバッファが保持する。ロウアドレスバッファ206はリフレッシュ動作モードにおいてはリフレッシュカウンタ208から出力されるリフレッシュアドレス信号をロウアドレス信号として取り込む。カラムアドレスバッファ205の出力はカラムアドレスカウンタ207のプリセットデータとして供給され、列(カラム)アドレスカウンタ207は後述のコマンドなどで指定される動作モードに応じて、上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ203A〜203Dに向けて出力する。
【0107】
同図において点線で示したコントローラ209は、特に制限されないが、クロック信号CLK、クロックイネーブル信号CKE、チップセレクト信号CS/、カラムアドレスストローブ信号CAS/(記号/はこれが付された信号がロウイネーブルの信号であることを意味する)、ロウアドレスストローブ信号RAS/、及びライトイネーブル信号WE/などの外部制御信号と、アドレス入力端子A0〜A13からの制御データとが供給され、それらの信号のレベルの変化やタイミングなどに基づいてSDRAMの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、モードレジスタ10、コマンドデコーダ20、タイミング発生回路30及びクロックバッファ40等を備える。
【0108】
クロック信号CLKは、クロックバッファ40を介してクロック同期回路50に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、出力バッファ211、入力バッファ210を活性化するタイミング信号として用いられるとともに、タイミング発生回路30に供給され、かかるクロック信号に基づいて列アドレスバッファ205、行アドレスバッファ206及び列アドレスカウンタ207に供給されるタイミング信号が形成される。
【0109】
そして、テスト回路は、一部に斜線を付して示したように、例えば行アドレスバッファ206に含まれるアドレスラッチに隣接して、前記演算回路ALIU2とパケットデコーダが組み込まれ、列アドレスカウンタに前記演算回路ALU1とパケットデコーダが組み込まれる。また、制御信号を形成するコマンドデコケーダ20や、タイミング発生回路30等にもそれぞれに対応したパケットデコーダが配置され、入力バッファ210は、上記パケット信号を取り込む機能が付加される。また、クロックバッファ40にも上記パケットコントロールPCが付加される。
【0110】
外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号CS/はそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号CS/がハイレベルのとき(チップ非選択状態)やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。RAS/,CAS/,WE/の各信号は通常のダイナミック型RAMにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【0111】
クロックイネーブル信号CKEは次のクロック信号の有効性を指示する信号であり、当該信号CKEがハイレベルであれば次のクロック信号CLKの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、出力バッファ211に対するアウトプットイネーブルの制御を行う外部制御信号OE/を設けた場合には、かかる信号OE/もコントローラ209に供給され、その信号が例えばハイレベルのときには出力バッファ211は高出力インピーダンス状態にされる。
上記ロウアドレス信号は、クロック信号CLK(内部クロック信号)の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるA0〜A11のレベルによって定義される。
【0112】
アドレス信号A12とA13は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、A12とA13の組み合わせにより、4つのメモリバンク0〜3のうちの1つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみの入力バッファ210及び出力バッファ211への接続などの処理によって行うことができる。
【0113】
上記カラムアドレス信号は、クロック信号CLK(内部クロック)の立ち上がりエッジに同期するリード又はライトコマンド(後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド)サイクルにおけるA0〜A7のレベルによって定義される。つまり、前記第11図に示したよなうサブアレイに設けられる256対の相補ビット線のうち1つを選択するために用いられる。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
次に、コマンドによって指示されるSDRAMの代表的な動作モードを説明する。
【0114】
(1)モードレジスタセットコマンド(REG)
上記モードレジスタ30をセットするためのコマンドであり、CS/,RAS/,CAS/,WE/=ロウレベルによって当該コマンド指定され、セットすべきデータ(レジスタセットデータ)はA0〜A11を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、CASレイテンシイ、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、1,2,4,8,フルページとされ、設定可能なCASレイテンシイは1,2,3とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。
【0115】
上記CASレイテンシイは、後述のカラムアドレス・リードコマンドによって指示されるリード動作においてCAS/の立ち下がりから出力バッファ211の出力動作までに内部クロック信号の何サイクル分を費やすかを指示するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の使用周波数に応じて設定するためのものである。換言すれば、周波数の高い内部クロック信号を用いる場合にはCASレイテンシイを相対的に大きな値に設定し、周波数の低い内部クロック信号を用いる場合にはCASレイテンシイを相対的に小さな値に設定する。
【0116】
(2)バンクアクティブコマンド(ACTV)
これは、ロウアドレスストローブの指示とA12とA13によるメモリバンクの選択を有効にするコマンドであり、CS/,RAS/=ロウレベル、CAS/,WE/=ハイレベルによって指示され、このときA0〜A11に供給されるアドレスがロウアドレス信号として、A12とA13に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ線に導通される。なお、テスト動作ではA12とA13が無効とされ、4つのメモリバンクが同時にアクセスされる。
【0117】
(3)リードコマンド(READ)
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、CS/,CAS/=ロウレベル、RAS/,WE/=ハイレベルによって指示され、このときA0〜A7(×16ビット構成の場合)に供給されるカラムアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ207に供給される。これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラムアドレスカウンタ207から出力されるアドレス信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。また、出力バッファ211からのデータ読出し開始は上記CASレイテンシイで規定される内部クロック信号のサイクル数を待って行われる。
【0118】
(4)ライトコマンド(WRIT)
ライト動作の態様としてモードレジスタ10にバーストライトが設定されているときは当該バーストライト動作を開始するために必要なコマンドとされ、ライト動作の態様としてモードレジスタ10にシングルライトが設定されているときは当該シングルライト動作を開始するために必要なコマンドとされる。更に当該コマンドは、シングルライト及びバーストライトにおけるカラムアドレスストローブの指示を与える。当該コマンドは、CS/,CAS/,WE/=ロウレベル、RAS/=ハイレベルによって指示され、このときA0〜A7に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタ207に供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはCASレイテンシイはなく、ライトデータの取り込みは当該カラムアドレス・ライトコマンドサイクルから開始される。
【0119】
(5)プリチャージコマンド(PRE)
これはA12とA13によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、CS/,RAS/,WE/=ロウレベル、CAS/=ハイレベルによって指示される。
【0120】
(6)オートリフレッシュコマンド(CBR)
このコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、CS/,RAS/,CAS/=ロウレベル、WE/,CKE=ハイレベルによって指示される。
【0121】
(7)バーストストップ(BST)
フルページに対するバースト動作を全てのメモリバンクに対して停止させるために必要なコマンドであり、フルページ以外のバースト動作では無視される。このコマンドは、CS/,WE/=ロウレベル、RAS/,CAS/=ハイレベルによって指示される。
【0122】
(8)ノーオペレーションコマンド(NOP)
これは実質的な動作を行わないこと指示するコマンドであり、CS/=ロウレベル、RAS/,CAS/,WE/のハイレベルによって指示される。SDRAMにおいては、1つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。例えば、SDRAMは外部から供給されるデータ、アドレス、及び制御信号を内部に保持する手段を有し、その保持内容、特にアドレス及び制御信号は、特に制限されないが、メモリバンク毎に保持されるようになっている。或は、ロウアドレスストローブ・バンクアクティブコマンドサイクルによって選択されたメモリブロックにおけるワード線1本分のデータがカラム系動作の前に予め読み出し動作のためにラッチ/レジスタ213に保持されるようになっている。
したがって、例えば16ビットからなるデータ入出力端子においてデータD0−D15が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。この実施例のSDRAMは、上記のように16ビットの単位でのメモリアクセスを行い、XアドレスがA0〜A11で、YアドレスがA0〜A7とされて約1Mのアドレスを持ち、4つのメモリバンクで構成されることから、全体では約64Mビット(1M×4バンク×16ビット)のような記憶容量を持つようにされる。
【0123】
第14図には、この発明に係るテストシステムの一実施例の概略構成図が示されている。
この発明に係る半導体記憶装置では、前記のようにテストのための電極数が15個のように少なくされる。それ故、このように少ない数の電極に対して、ポゴピンが設けられた中間層が用意される。この中間層には、特に制限されないが、ウェハ上に形成される全メモリチップの上記テスト用パッドと接触するポゴピンが設けられる。これにより、ウェハ上の全メモリチップに対して同時に電気的接続を行うようにすることができる。
【0124】
ポゴピンは、基板の上下に突出する接触ピンがバネにより軸方向に移動するものであり、中間層の下側ではウェハに形成されたメモリチップの前記テスト用パットと電気的に接触する。この中間層は、コンタクトピッチ変換ボードと機能し、上側に突出するピンによりその上に設けられた一括テスティングボードに電気的に接触する。
一括テスティングボードには、DC(直流制御/測定チップ)と、全体を制御するマイクロコンピュータ等からなる制御チップと、その制御プログラムが格納されたEEPROM等からなる制御プログラムチップが搭載される。このような3つのチップで1組となり、複数組のティスティング回路が搭載される。ウェハ上に形成されたメモリチップは、上記複数組のティスティング回路に対応して複数組に分けられる。
【0125】
上記一括テスティングボートには、中央制御装置が設けられる。これにより、中央制御装置から上記一括ティスティングボードの各ティスティング回路に、メモリチップの機能に応じた制御プログラム等が入力されて、一括テスティング回路を介してウェハ上に形成されたメモリチップの同時テストを実現することができる。
中央処理装置に対して、上記複数の一括テスティングボート及びコンタクトピッチ変換ボードを設ければ、同時に複数ウェハのピロービング検査を実施することができる。
上記中間層と一括テスティング回路は、ウェハを複数組に分割し、その分割されたエリアに設けられたメモリチップに限定して同時試験を行うようにしてもよい。このようにウェハを分割した一括試験を行う場合には、時分割的に他のエリアの試験を行うようにすればよい。
【0126】
上記の実施例から得られる作用効果は、下記の通りである。
【0127】
(1) 複数のワード線と複数のビット線対との交点に複数のメモリセルが設けられたメモリセルアレイ及びそのアドレス選択動作を行う周辺回路を備えてなるメモリ回路に、そのテスト用アドレス信号を形成するための演算回路と、上記演算回路に対して演算内容を指定するパケットデコーダ及び上記パケットデコーダに対してテスト動作を指定するための複数ビットからなるテスト信号を供給する入力回路を設けることにより、簡単な回路の付加によりテスト用のパッド数を削減し同時測定数を大幅に増加によってテスト時間の短縮化を図ることができるという効果が得られる。
【0128】
(2) 上記入力回路は、複数ビットの単位でのメモリアクセスに対応した入力バッファのうち、上記メモリアクセスに対応した複数ビットより少ない数のビットを上記テスト信号として使用することにより、少ない電極によりテストモードの設定とテスト結果を出力させることができるという効果が得られる。
【0129】
(3) 上記演算回路とそれに対応したパケットデコーダは、X系のアドレス信号とY系のアドレス信号のそれぞれに対応して設けられ、かつ、メモリアクセス時にそのアドレス信号を保持する回路にそれぞれを隣接して設けることにより、既存の回路の空きエリアを有効に利用でき、高集積化と動作の高速化とが可能になるという効果が得られる。
【0130】
(4) 所定の制御信号の組み合わせにより上記入力回路を通して入力された入力信号がテスト信号であることを設定するパケットコントロール回路を更に設けることにより、回路の共通化が可能になるという効果が得られる。
【0131】
(5) 上記半導体記憶装置を複数の制御信号及び必要に応じてアドレス信号とが組み合わされて指定されるコマンドにより動作制御が行われるものとし、上記パケットデコーダとして上記演算回路に対応したものの他、タイミング発生回路を制御するもの、上記コマンドを解読するコマンドデコーダを制御するものに対応した複数個をそれぞれ隣接して設けるとともに、上記テスト信号をパラレルに接続することにより、既存の回路の空きエリアを有効に利用しつつ高集積化と動作の高速化を実現することができるという効果が得られる。
【0132】
(6) 上記半導体記憶装置は、4つのメモリバンクを持つシンクロナスダイナミック型RAMとし、メモリアクセス単位に対応した複数のデータビットを入出力する複数個の入出力回路を備え、上記テスト信号を4ビットとして、上記複数のデータビットに対応した入出力回路のうち4個の入出力回路をテスト信号を入力する入力回路及び上記4つのメモリバンクに対応したテスト結果を出力させる出力回路として用いることにより、少ないパッド数によりテスト動作に最適なコマンドの生成とそのテスト結果を得ることができるという効果が得られる。
【0133】
(7) クロック信号と制御信号の組み合わせにより上記入力回路を通して入力された入力信号がテスト信号であることを設定するパケットコントロール回路を更に設けらることにより、既存の入出力回路を有効活用することができるという効果が得られる。
【0134】
(8) 上記4ビットからなるテスト信号のうち最初に入力されるテスト信号のみからなる第1フォーマットとして、上記シンクロナスダイナミック型RAMのコマンドのうち使用頻度の高いものとし、上記4ビットからなるテスト信号のうち2サイクルで入力されるテスト信号からなる第2フォーマットとして、上記シンクロナスダイナミック型RAMのコマンドのうち、使用頻度が上記第1フォーマットより低いものとし、上記4ビットからなるテスト信号のうち4サイクルで入力されるテスト信号からなる第3フォーマットとして、上記シンクロナスダイナミック型RAMに設けられる各種レジスタの設定コマンドとすることにより、テスト用端子の削減とテスト動作を遅くすることなく多様なテスト動作を実現できるという効果が得られる。
【0135】
(9) 上記第1フォーマットは、ノーオペレーション、バンクアクティブ、リード及びライトの各コマンドを含み、上記バンクアクティブ、リード及びライトの各コマンドは、それぞれ上記演算回路を用いた複数通りのアドレス制御を伴うことにより、テスト動作の設定を通常動作に匹敵して高速化することができるという効果が得られる。
【0136】
(10) 上記第2フォーマットは、第1サイクルで入力されたテスト信号で次に入力されるテスト信号の参照を指示し、第2サイクルで入力されたテスト信号を解読して、上記シンクロナスダイナミック型RAMのコマンドのうち、使用頻度が上記第1フォーマットより低いコマンドを発生させることにより、実質的なテスト時間を遅くすることなく、テスト動作に必要な動作設定を確保することができるという効果が得られる。
【0137】
(11) 上記第3フォーマットとして、第1サイクル入力されたテスト信号で次に入力されるテスト信号の参照を指示し、第2サイクルで入力されたテスト信号によりレジスタの種類を設定し、第3サイクルで入力されたテスト信号でレジスタコマンドを発生し、第4サイクルで入力されたテスト信号により上記選択されたレジスタの操作を行うことにより、簡単な回路によって多数のスト動作に必要な動作設定を確保することができるという効果が得らる。
【0138】
(12) 上記パケットコントロール回路として、上記クロック信号を1/2分周した第1クロックと第2クロックを発生させ、上記テスト信号を入力するための上記第1と第3サイクルを、上記第1クロックにより行い、上記テスト信号を入力するための上記第2と第4サイクルは、上記第2クロックにより行うようにすることにより、簡単な回路により多様なテスト動作の設定を行うようにすることができるという効果が得られる。
【0139】
(13) 複数のワード線と複数のビット線対との交点に複数のメモリセルが設けられたメモリセルアレイ及びそのアドレス選択動作を行う周辺回路と、かかるメモリ回路のテスト用アドレス信号を形成するための演算回路と、上記演算回路に対して演算内容を指定するパケットデコーダと、上記パケットデコーダに対してテスト動作を指定するための複数ビットからなるテスト信号を供給する入力回路とを備えてなるメモリチップの複数が形成されてなるウェハに対するテストシステムとして、上記ウェハ上に形成された複数のメモリチップの上記テストに関連するパットの一端側に電気的に接触する複数個のポゴピンと、他端に電気的に接触する複数個のポゴピンを持つコンタクトピッチ変換ボードを設けて、複数のメモリチップに対するテストのための各種信号を形成する制御用半導体集積回路装置が搭載されてなるテストボードと接続し、上記テストボードに設けられた制御用半導体集積回路装置に対してテスト制御信号を供給する中央制御装置を設けることにより、上記電気的に接触される複数のメモリチップの同時測定を行うようにすることかできるという効果が得られる。
【0140】
(14) 上記中間ボードを上記ウェハ上に形成された全メモリチップの上記テストに関連するパットに対して電気的接触させ、上記テストボードに設けられる制御用半導体集積回路装置は、複数が設けられてウェハ上に形成された全メモリチップの一括プロービング検査を行うようにすることにより、ウェハ一括テスティングを実現できるという効果が得られる。
【0141】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、テスト用の入力回路はアドレス入力回路を用いるものであってもよい。テスト信号のパケット信号のビット数は、前記のように4ビットの他、3ビットあるいは5ビットのようにしてもよい。半導体記憶装置は、前記のようなSDRAMの他に、RAS/,CAS/,WE/で制御されるダイナミック型RAMや、スタティック型RAMであってもよい。
【0142】
この発明は、上記のような各種の半導体記憶装置とテストシススムに広く利用できるものである。
【0143】
【図面の簡単な説明】
【図1】 この発明に係る半導体記憶装置の一実施例を示すテスト回路に関連するブロック図である。
【図2】 この発明に係る半導体記憶装置におけるテスト信号の入力プロトコルの一実施例を示すタイミング図である。
【図3】 上記第2図のフォーマットAに対応したビットパターンとその動作の内容を説明するための構成図である。
【図4】 この発明に係るSDRAMの一実施例を示すパッド構成図である。
【図5】 この発明に係るSDRAMに搭載されるテスト回路の一実施例を示すブロック図である。
【図6】 上記第5図のパケットコントロールPCとデータ入力バッファDIBの一実施例を示す回路図である。
【図7】 上記第5図のパケットデコーダPDECの一実施例を示す回路図である。
【図8】 上記第5図の演算回路ALUの一実施例を示す回路図である。
【図9】 上記第8図の演算回路ALUの動作を説明するための波形図である。
【図10】 この発明に係るSDRAMの一実施例を示す概略レイアウト図である。
【図11】 この発明に係るSDRAMの一実施例を示す概略レイアウト図である。
【図12】 この発明に係るSDRAMのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例を示す回路図である。
【図13】 この発明に係るSDRAMの一実施例を示す全体ブロック図である。
【図14】 この発明に係るテストシステムを説明するための概略構成図である。
Claims (14)
- 複数のワード線と複数のビット線対との交点に複数のメモリセルが設けられたメモリセルアレイ及びそのアドレス選択動作を行う周辺回路を備えてなるメモリ回路と、
上記メモリ回路のテスト用アドレス信号を形成するための演算回路と、上記演算回路に対して演算内容を指定するパケットデコーダと、
上記パケットデコーダに対してテスト動作を指定するための複数ビットからなるテスト信号を供給する入力回路とを備えてなることを特徴とする半導体記憶装置。 - 請求項1記載の半導体装置において、
上記入力回路は、複数ビットの単位でのメモリアクセスに対応した入力バッファのうち、上記メモリアクセスに対応した複数ビットより少ない数のビットを上記テスト信号として使用するものであることを特徴とする半導体記憶装置。 - 請求項1記載の半導体装置において、
上記演算回路とそれに対応したパケットデコーダは、X系のアドレス信号とY系のアドレス信号のそれぞれに対応して設けられ、かつ、メモリアクセス時にそのアドレス信号を保持する回路にそれぞれが隣接して設けられるものであることを特徴とする半導体記憶装置。 - 請求項3記載の半導体装置において、
所定の制御信号の組み合わせにより上記入力回路を通して入力された入力信号がテスト信号であることを設定するパケットコントロール回路が更に設けられることを特徴とする半導体記憶装置。 - 請求項1記載の半導体装置において、
上記半導体記憶装置は、複数の制御信号及び必要に応じてアドレス信号とが組み合わされて指定されるコマンドにより動作制御が行われるものであり、
上記パケットデコーダは、上記演算回路に対応したものの他、タイミング発生回路を制御するもの、上記コマンドを解読するコマンドデコーダを制御するものに対応した複数個がそれぞれの回路に隣接して設けられ、
上記複数のパケットデコーダは、上記テスト信号が伝えられる信号線にパラレルに接続されることを特徴とする半導体記憶装置。 - 請求項5記載の半導体装置において、
上記半導体記憶装置は、4つのメモリバンクを持つシンクロナスダイナミック型RAMであり、メモリアクセス単位に対応した複数のデータビットを入出力する複数個の入出力回路を備え、
上記テスト信号は4ビットからなり、上記複数のデータビットに対応した入出力回路のうち4個の入出力回路が、テスト信号を入力する入力回路及び上記4つのメモリバンクに対応したテスト結果を出力させる出力回路として用いられることを特徴とする半導体記憶装置。 - 請求項6記載の半導体装置において、
クロック信号と制御信号の組み合わせにより上記入力回路を通して入力された入力信号がテスト信号であることを設定するパケットコントロール回路が更に設けられることを特徴とする半導体記憶装置。 - 請求項7記載の半導体装置において、
上記4ビットからなるテスト信号のうち最初に入力されるテスト信号のみからなる第1フォーマットとして、上記シンクロナスダイナミック型RAMのコマンドのうち使用頻度の高いものとし、上記4ビットからなるテスト信号のうち2サイクルで入力されるテスト信号からなる第2フォーマットとして、上記シンクロナスダイナミック型RAMのコマンドのうち、使用頻度が上記第1フォーマットより低いものとし、上記4ビットからなるテスト信号のうち4サイクルで入力されるテスト信号からなる第3フォーマットとして、上記シンクロナスダイナミック型RAMに設けられる各種レジスタの設定コマンドとすることを特徴とする半導体記憶装置。 - 請求項8記載の半導体装置において、
上記第1フォーマットは、ノーオペレーション、バンクアクティブ、リード及びライトの各コマンドを含み、上記バンクアクティブ、リード及びライトの各コマンドは、それぞれ上記演算回路を用いた複数通りのアドレス制御を伴うことを特徴とする半導体記憶装置。 - 請求項8記載の半導体装置において、
上記第2フォーマットは、第1サイクルで入力されたテスト信号で次に入力されるテスト信号の参照を指示し、第2サイクルで入力されたテスト信号を解読して、上記シンクロナスダイナミック型RAMのコマンドのうち、使用頻度が上記第1フォーマットより低いコマンドを発生させるものであることを特徴とする半導体記憶装置。 - 請求項8記載の半導体装置において、
上記第3フォーマットは、第1サイクルで入力されたテスト信号で次に入力されるテスト信号の参照を指示し、第2サイクルで入力されたテスト信号によりレジスタの種類を設定し、第3サイクルで入力されたテスト信号でレジスタコマンドを発生し、第4サイクルで入力されたテスト信号により上記選択されたレジスタの操作を行うものであることを特徴とする半導体記憶装置。 - 請求項11記載の半導体装置において、
上記パケットコントロール回路は、上記クロック信号を1/2分周した第1クロックと第2クロックを発生させ、
上記テスト信号を入力するための上記第1と第3サイクルは、上記第1クロックにより行われ、
上記テスト信号を入力するための上記第2と第4サイクルは、上記第2クロックにより行われるものであることを特徴とする半導体記憶装置。 - 複数のワード線と複数のビット線対との交点に複数のメモリセルが設けられたメモリセルアレイ及びそのアドレス選択動作を行う周辺回路を備えてなるメモリ回路と、
上記メモリ回路のテスト用アドレス信号を形成するための演算回路と、上記演算回路に対して演算内容を指定するパケットデコーダと、
上記パケットデコーダに対してテスト動作を指定するための複数ビットからなるテスト信号を供給する入力回路とを備えてなる複数のメモリチップが搭載されたウェハに対するテストシステムであって、
上記ウェハ上に形成された複数のメモリチップの上記テストに関連するパット一端側が電気的に接触する複数個のポゴピンを備えた中間ボードと、
上記中間ボードに設けられた複数個のポゴピンの他端と電気的に接触する電極を持ち、複数のメモリチップに対するテストのための各種信号を形成する制御用半導体集積回路装置が搭載されてなるテストボードと、
上記テストボードに設けられた制御用半導体集積回路装置に対してテスト制御信号を供給する中央制御装置とからなるテストシステム。 - 請求項13記載のテストシステムにおいて、
上記中間ボードは、上記ウェハ上に形成された全メモリチップの上記テストに関連するパットに対して電気的接触を行うものであり、
上記テストボードに設けられる制御用半導体集積回路装置は、複数が設けられてウェハ上に形成された全メモリチップの一括プロービング検査を行うようにするものであることを特徴とするテストシステム。
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