JP4700125B2 - 半導体装置およびその製造方法 - Google Patents
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Description
また、GaN基板に、直接、GaN系ドリフト層等を形成し、バッファ層等を用いる必要がない。バッファ層を用いずにエピタキシャル積層体の構造を簡単化することで、製造工程を簡略化して、製造期間の短縮および製造歩留まりを向上させることができる。この結果、同一GaN基板へのFETとSBDの搭載および裏面電極の共通化による効果と合わせて、全体の構造を簡単化し、小型化することができる。
また、GaN基板上に形成されるGaN系半導体層は、耐圧性能が高く、オン抵抗を低くすることができ、縦型素子ということも手伝って、大電流を流すことができる。また、チャネルをHEMT構成とする場合、ワイドギャップ半導体の中で、SiC等と比較して、GaNは、ヘテロデバイスを形成することが容易であり(エピタキシャル成長するバンドギャップが異なる多くの結晶が備わっている)、2次元電子ガス層等のチャネルを容易に形成することができる。このため、非常に低いオン抵抗を得ることが可能になる。
なお、SBDの第1導電型層はドリフト層と呼ぶことができるが、FETの第1導電型ドリフト層と区別するために、ここでの説明では「ドリフト」は付さずに単に第1導電型層と記している。製造方法等の説明では、所定の製造方法において、FETとSBDとに共通の第1導電型ドリフト層を形成する場合があるので、その場合には両方に「ドリフト」を付す。
SBDの第1導電型層と、FETの第1導電型ドリフト層とは、同じ成膜機会に成膜されたものであってもいし、また別の機会に成膜したものであってもよい。また、後で説明するように同じ成膜機会に成膜した場合でも、FETとSBDとの間に、電流の出入りを防止したり、または出入りの障害となるものを配置してもよい。
ショットキー接触する電極は、第1導電型ドリフト層および第2導電型層における開口部を充填して該開口部周縁における第2導電型層の上に乗り上げるように位置するようにできる。これによって、ショットキー電極(アノード電極)は、簡単な構造で、第2導電型層によるガードリングの働きを得て、耐圧性能向上を得ることができる。
図1(a)は、本発明の実施の形態1における半導体装置10を示す図である。 また、図1(b)は、図1(a)の半導体装置の平面図である。この半導体装置10は、基板とその上にオーミック接触するGaN層に形成されており、スイッチング素子を構成するFETと、そのFETの保護素子となるSBDとを備えている。n+型GaN基板1のキャリア濃度は、たとえば約3×1018cm−3である。FETは第1領域R1に、またSBDは第2領域R2に形成されている。n+型GaN基板1上に、順に、n−型GaNドリフト層2/p型AlGaN層3/n+型GaNキャップ層4、のエピタキシャル積層体が形成されている。p型AlGaN層3は、チャネルのバックポテンシャルを上昇するよう機能してFETのノーマリーオフを実現する。
FETが形成される第1領域R1では、上記のエピタキシャル積層体2,3,4の上面から、n−型GaNドリフト層2にまで届く開口部が設けられ、その開口部の内側面にチャネル形成層5が形成されている。製造工程の都合上、チャネル形成層5は、SBDが形成される第2領域R2にまで形成されているが、大きな意味はない。FETのチャネル形成層5は、開口部内側面にエピタキシャル成長するGaN系半導体層と、そのGaN系半導体層よりバンドギャップが大きい他のGaN系半導体層とによって形成され、ゲート電極Gに印加される信号の電圧によって2次元電子ガスを生じる。FETのソース電極Sは表面全面に形成されているが、必要な部分(FETのゲート領域G、SBDのアノード領域A)は開口されて除かれている。
オン状態では、キャリアである電子は、ソース電極S→n+型GaNキャップ層4→チャネル形成層5(2次元電子ガス層)→n−型GaNドリフト層2→n+型GaN基板1→裏面電極であるドレイン電極D、の経路で流れる。この電子流経路は、エピタキシャル積層体等の厚み方向に沿っており、縦型素子を構成する。
SBDのショットキー接触する電極はアノードAであり、電子は、アノードA→n−型GaNドリフト層2→n+型GaN基板1→裏面電極であるカソードC、の経路を通る。このSBDでは、FETのp型AlGaN層3が第1領域R1から第2領域R2へと延在して、アノードAを囲むように接触している点に特色を持つ。p型AlGaN層3と、アノードAとの接触は、耐圧性能をより大きく向上させる上でオーミック接触であることが望ましいが、オーミック接触でなくてもよい。SBDのアノードAと、FETのソース電極Sとは、配線層K1によって導電接続されている。また、裏面電極のカソードCは、ドレインDとは、一体に、同じ成膜機会に導電層を形成されたものであり、一体であり、当然、導電接続されている。
この結果、同一GaN基板へのFETとSBDの搭載、裏面電極の直接形成、および裏面電極の共通化による効果と合わせて、全体の構造を簡単化し、小型化することができる。また、GaN基板上に形成されるGaN系半導体層は、耐圧性能が高く、オン抵抗を低くすることができ、縦型素子ということも手伝って、大電流を流すことができる。また、本実施の形態では、チャネルをHEMT構成とするので、ワイドギャップ半導体の中で、SiC等と比較して、GaNはエピタキシャル成長するバンドギャップが異なる多数の結晶を有するので、2次元電子ガス層等のチャネル形成層5を容易に形成することができる。図1に示すFETでは、このHEMT構成のチャネル形成層5によって、非常に低いオン抵抗を得ることが可能になる。
さらに延在するp型AlGaN層3によって、SBDのショットキー電極Aに対するガードリングを形成することができ、SBDの耐圧性能を向上させることができる。
次いで、図4(b)に示すように、エッチングによって第1領域に開口部H1を設ける。開口部H1に合わせた開口部を持つレジストパターンを形成する。このあと、塩素系ガスを用いてRIE(Reactive Ion Etching)法によって、エピタキシャル積層体2,3,4に上記の開口部H1を設ける。これによって、開口部H1の内側面(壁面)には、結晶面が露出するので、チャネル形成層5のエピタキシャル成長が可能になる。開口部H1の内側面は、GaN基板表面に対して約20°の傾斜角を有するが、傾斜角は、RIEのガス種や混合ガスにおける各ガス種間の流量比によって変えることができる。
この再成長層の形成では、成膜速度の確保のために、エピタキシャル積層体の形成時の成長温度よりも低い温度で、かつ高いV/III比を保つのが好ましい。上記の成膜では、MOVPE法に代えて、MBE法で行ってもよい。次いで、上記FETの開口部H1と同様の手順で、レジストのマスクパターンを用いて、図4(d)に示すように、SBDの開口部H2を設ける。次いで、ソース電極Sに対応する位置に開口部を持つレジストパターンを、図4(e)に示すように形成して、Ti/Alによりソース電極を形成する。Ti/Al以外にも、n+型GaNキャップ層4とオーミック接触する合金であれば用いることができる。このあと、上面の配線層K1を形成し、裏面電極D,CをTi/Al/Ti/Alにより形成する。このとき、合金化熱処理を施すのがよい。次いで、ゲート電極Gに対応する箇所に開口部を有するレジストパターンを形成し、チャネル形成層5の電子供給層5a上に、Ni/Auからなるゲート電極Gを形成する。Ni/Au以外にも、たとえばPt/Au、Pd/Au、Mo/Au等によってゲート電極を形成してもよい。
このあと、アノード電極Aに対応する箇所に開口部を有するレジストパターンを形成し、Ni/Auからなるショットキー電極Aを形成する。場合によってはFETのゲートと共通でもよい。これによって図1に示す半導体装置を得ることができる。
図5は、本発明の参考例としての実施の形態2における半導体装置10を示す図である。本実施の形態では、n+型GaN基板1に、スイッチング素子を構成するFETと、そのFETの保護素子となるSBDとを備えている点で、実施の形態1と同じである。しかし、FETにおけるp型AlGaN層3は、SBDにまで延在せず、FETのバリア層としてのみ機能する。このため、SBDのショットキー電極Aに対するガードリングとなる層は配置されず、保護層23がショットキー電極の回りおよびFETのソース電極Sの回りを被覆している。
図5の半導体装置10では、FETのp型AlGaN層3は、SBDの領域にまで延在していない。このため、次の2つの製造方法がある。どちらの製造方法も、常用されている手段を用いて実施することができる。
(s1):n+型GaN基板1上に、順に、n−型GaNドリフト層2/p型AlGaN層3/n+型GaNキャップ層4、のエピタキシャル積層体が形成した後、SBDの部分をRIEによって、n−型GaNドリフト層2が露出するまで除去する製造方法
(s2):n+型GaN基板1全体にn−型GaNドリフト層2を形成した後、FET部分のみ、p型AlGaN層3/n+型GaNキャップ層4を選択成長する製造方法
上記(s2)の製造方法では、選択成長用絶縁マスクパターンを用いる。なお、図5の半導体装置10では、n−型GaNドリフト層2がFETとSBDとに連続して共通しているが、n−型GaNドリフト層2がFETとSBDとで、別個に形成される場合もある(図8参照)。
図6は、図5に示す半導体装置の変形例1であり、本発明の参考例としての実施の一形態である。図6に示す半導体装置10は、図5の半導体装置と同じ基本構成を有し、2次元電子ガス形成の有無によりスイッチングをするFETと、その保護素子であるSBDとを備える。図5との相違点は、FETとSBDとで共通するn−型GaNドリフト層2において、FETとSBDとの境界部にiGaN領域13を設けた点にある。iGaN領域13の配置によって、FETのドリフト層とSBDのドリフト層とは分離される。この分離によって、サージに対する耐性等を高め、また故障を少なくすることができる。
その他の利点は、実施の形態2(図5)の半導体装置と同様である。すなわち同一のGaN基板1上に、縦型FETと縦型SBDとが並列配置されており、SBDはサージ電圧等に対してFETの保護素子として機能する。GaN基板1はn+導電型であり、裏面に直接、オーミック接触する裏面電極、FETのドレイン電極DやSBDのカソード電極Cが、共通に配置されている。また、GaN基板に、直接、n−型GaNドリフト層2を形成し、バッファ層等を用いる必要がない。バッファ層を用いずにエピタキシャル積層体の構造を簡単化することで、製造工程を簡略化して、製造期間の短縮および製造歩留まりを向上させることができる。この結果、同一GaN基板1へのFETとSBDの搭載による効果等と合わせて、全体の構造を簡単化し、小型化することができる。また、GaN基板1上に形成されるn−GaN層2、p型AlGaN層3等は、耐圧性能が高く、オン抵抗を低くすることができ、縦型素子ということも手伝って、大電流を流すことができる。また、チャネル形成層5に形成される2次元電子ガス層により、非常に低いオン抵抗を得ることが可能になる。
図7は、図5に示す半導体装置の変形例2であり、本発明の参考例としての実施の一形態である。図7に示す半導体装置10は、図5の半導体装置と同じ基本構成を有し、2次元電子ガス形成の有無によりスイッチングをするFETと、その保護素子であるSBDとを備える。図5との相違点は、FETとSBDとで共通するn−型GaNドリフト層2において、FETとSBDとの境界部に溝14を設けた点にある。この溝14の配置によって、FETのドリフト層とSBDのドリフト層とは分離される。
その他の利点は、実施の形態2の変形例1(図6)の半導体装置と同じであり、記述を省略する。
図8は、図5に示す半導体装置の変形例3であり、本発明の参考例としての実施の一形態である。また、図7に示す変形例2の半導体装置の溝14に加えて、溝14の底部に選択成長用絶縁マスク15を残した点で、変形例2の変形例と言うこともできる。変形例3(図8)の半導体装置については、上記(s2)と同じ方法を少し変形した方法(s3)によって製造することができる。
本変形例3では、図5の半導体装置と同じ基本構成を有し、2次元電子ガス形成の有無によりスイッチングをするFETと、その保護素子であるSBDとを備える。図5との相違点は、FETとSBDとで共通するn−型GaNドリフト層2において、FETとSBDとの境界部に、溝14、および当該溝14の底部に絶縁膜15を設けた点にある。この溝14および絶縁膜15の配置によって、FETのドリフト層とSBDのドリフト層とは分離される。
その他の利点は、実施の形態2の変形例1(図6)の半導体装置と同じであり、記述を省略する。
図9は、本発明の実施の形態3の半導体装置におけるFETのチャネル部を示す図である。SBDは、図1に示す半導体装置におけるSBDと同じ構造を有する。本実施の形態では、FETのチャネルをMOS構成とする点に特徴を有する。すなわちn−型GaNドリフト層2/p型AlGaN層3/n+型GaNキャップ層4、i−GaN電子走行層5b/i−AlGaN電子走行層5a、のエピタキシャル積層体の開口部の内面にゲート絶縁膜7を形成し、その上にゲート電極Gが位置するようにする。また、ソース電極Sはp−AlGaN層に接して形成する。なお、n+GaN層に接してもよい。チャネルは、ゲート電極Gにプラス電位を印可することでp型AlGaN層に形成される反転層である。
図11は、本発明の実施の形態4における半導体装置の平面図である。本実施の形態では、GaN基板に、FETが2つ以上およびSBDが1つ以上配置され、各FETの隣接位置の少なくとも1つにSBDが位置し、FETは、各別に、またはグループ別に、対応するいずれかのSBDと並列接続されている。ここで、同じグループ内のFETは、並列接続されている。したがって同じグループ内のFETに並列接続するSBDは、すべて並列接続されている。しかし、同一GaN基板に形成されるFET/SBDが、すべて並列接続されている必要はない。
また、同一のGaN基板1上において、SBDはサージ電圧等に対してFETの保護素子として機能する。GaN基板1はn+導電型であり、裏面に直接、オーミック接触する裏面電極、FETのドレイン電極DやSBDのカソード電極Cが配置されている。また、GaN基板に、直接、n−型GaNドリフト層2を形成し、バッファ層等を用いる必要がないので、製造工程を簡略化して、製造期間の短縮および製造歩留まりを向上させることができる。また、GaN基板1上に形成されるn−GaN層2、p型AlGaN層3等は、耐圧性能が高く、オン抵抗を低くすることができる。複数の縦型素子を用いることによって、小型の装置で大電流を流すことができる。また、チャネル形成層5に形成される2次元電子ガス層により、非常に低いオン抵抗を得ることが可能になる。
SBDのショットキー電極Aは、p型AlGaN層3に囲まれて当該p型AlGaN層3と接触するので、p型AlGaN層3によるガードリング効果により、耐圧性能を高めることができる。
図13は、本発明の実施の形態5における半導体装置の平面図である。本実施の形態では、GaN基板に、FETが2つ以上まとまって位置するFET領域と、SBDが2つ以上まとまって位置するSBD領域とが、境界を接して配置されている。そして、FETは、各別、またはグループ別に、対応するいずれかのSBDと並列接続されている。SBDのアノードAとFETのソースとはとくに断らない限り連続している。
これによって、大電流に対応しながら、配線を簡単な構成にすることができる。たとえば、複数のFETを要する大電流を扱う装置において、その1グループの複数のFETおよび1つ又は複数のSBDを、上記の境界に交差する方向に沿って配置する(境界を挟むSBDとFETの上面電極(アノード、ソース電極)を導電接続させる)ことで、その大電流の電流経路を簡単に成膜することができ、製造工程を簡単化することができる。
その他の利点等は、実施の形態4と共通する。
図14は、本発明の実施の形態6における半導体装置の平面図である。本実施の形態では、GaN基板に、FETが2つ以上まとまって位置するFET領域が2領域以上、およびSBDが2つ以上まとまって位置するSBD領域が1領域以上、設けられ、2領域以上のFETと1領域以上のSBDとが、一方の領域間に他方の領域が介在するように配置されている。そして、FETは、各別、またはグループ別に、対応するいずれかのSBDと並列接続されている。
図14の形態によれば、FETとSBDとを合わせてグループ分けし易いので、並列接続される同じグループを、複数、選ぶことが容易になる。さらに同じグループ内で、同じ位相でオンオフする同位相サブグループへの区分けも容易にできる。このため、複数のFETを同位相でオンオフするような大電流に対応する電流経路および信号線の区分けを、ともに簡単な構造で実現しやすくなる。
その他の利点等は、実施の形態4と共通する。
図15は、実施の形態6の変形例1であり、本発明の実施の一形態である。図15に示す半導体装置は、実施の形態6の変形例とみることもできるし、また実施の形態4の変形例とみることもできる。この半導体装置では、1つのSBDの周囲にFETが配置され、そのSBDとFETとは、大きさが異なり、SBDの大きさがFETに比べて大きい。
上記の構造によれば、各素子を最も高密度に配置することができ、チップ面積を縮小するのに適している。また、FETとSBDとが混在しているため、オン状態で発生した素子の熱が、オフ状態の素子に拡散しやすい。このため、急激な温度上昇を緩和することができる。
図16は、実施の形態6の変形例2であり、本発明の実施の一形態である。図16に示す半導体装置についても、実施の形態6の変形例とみることもできるし、また実施の形態4の変形例とみることもできる。この半導体装置では、大きな1つのSBDの周囲に60度の角度をなして放射状にFETが配置されている。
上記の構造によれば、図15に示す変形例1と比べると、チップは大きくなる。しかし、直線部分が多くなる(短い直線部分が屈曲部で連続する構造がほとんどない)ので、製造が容易となり歩留まりを向上させることができる。
図17は、実施の形態6の変形例3であり、本発明の実施の一形態である。図17に示す半導体装置については、実施の形態6の変形例とみることもできるし、また実施の形態4もしくは5の変形例とみることもできる。この半導体装置では、FETのゲート電極Gを同一方向に並列させてフィンガー状に配置して、大きなSBDを横に配置している。
上記の構造によれば、配線が容易となるので、歩留まりを向上させることができる。
図18は、実施の形態6の変形例4であり、本発明の実施の一形態である。図18に示す半導体装置については、実施の形態6の変形例とみることもできるし、また実施の形態4もしくは5の変形例とみることもできる。この半導体装置では、微細なFETを集積し、その周囲を取り囲むようにSBDを設けている。
この構造によれば、高密度なFETの配置によってチップ面積の縮小が可能となる。また、FETとSBDとが分離されているので、配線が容易であり、歩留まりを向上させることができる。
図19は、本発明の実施の形態7における半導体装置10の平面図である。この半導体装置が、n+型GaN基板上に、n−型GaNドリフト層/p型AlGaN層/n+型GaNキャップ層4、のエピタキシャル積層体を有し、そこにFETとSBDとが形成されている点では、実施の形態1〜6の半導体装置と共通するが、FETおよびSBDの電極の構造が異なる。FETにおけるp型AlGaN層がSBDのショットキー電極のガードリングになるように延在している。
図19に示す半導体装置では、FETおよびSBDの開口部は、ともに畝状に形成されている。すなわちn−型GaNドリフト層/p型AlGaN層/n+型GaNキャップ層4、のエピタキシャル積層体に、n−型GaNドリフト層に届く深さの溝が掘られる。この畝状または溝状の開口部内側面に、FETのチャネルが溝に沿うように形成され、SBDでは、溝の底部に延びるn−型GaNドリフト層にショットキー接触するアノード電極AがFETに並行するように設けられる。
FETにおいて、ゲート電極Gの根本部とソース電極Sの根本部とは、相対向して、櫛歯状の、1本のゲート電極Gと、それを挟む2本のソース電極Sとを、相互に延ばしている。櫛歯は、上記の畝または溝に沿っている。そして、ソース電極Sの根本部から、SBDのアノード電極Aが並行している。FETの裏面電極であるドレイン電極およびSBDのカソード電極は、出力の区分に応じて、溝またはスリットを入れて、分離することができる。
これらの櫛歯の横断面は、図1に示す半導体装置の、周期的な繰り返し配置になる。FETにおけるチャネルは、iGaN/AlGaNのHEMT構成でもよいし、またはMIS構成でもよい。
FETのゲート電極および上面電極を密に配置することで、高い電流密度を保持しながら大電流を厚み方向に流すことができる。そして、SBDのショットキー電極にはFETのp型AlGaN層が延在して接触するので、ガードリングの作用を得ることができる。
図20は、実施の形態7の変形例であり、本発明の実施の一形態である。この半導体装置では、図19の半導体装置のFETに比べて、ゲート電極のフィンガー先端の角部を落としている。この構造によって、ソース電極Sの表面積を大きくすることができ、より一層大きな電流を流すことができる。
図21(a)は、本発明の実施の形態8における半導体装置10を示す図である。また図21(b)は、電気回路図である。本実施の形態における半導体装置は、直流−3相交流間の電力変換を行うインバータを構成する。このインバータ10は、第1チップaと第2チップbとを備えている。第1チップaおよび第2チップbは、ともに、それぞれのn+型GaN基板1a,1b上に、U相、V相およびW相のそれぞれ対応するFETを1つ、かつSBDを1つ有する。各相における、1つのFETおよび1つのSBDは、図1の半導体装置10に対応する。図21(b)の回路図に示すように、出力電位以上の電位をカバーする、U相、V相、W相に対応する、FET/SBDは、第1チップaに配置され、また、出力電位以下の電位をカバーする、U相、V相、W相に対応する、FET/SBDは、第2チップbに配置される。図21(b)に示すように、各相において、出力電位以下のFETのソース電極Sは、同じ相の出力電位以上のFETのドレイン電極Dに電気的に接続される。すなわち、各相において、図21(a)に示すように、第1チップaの裏面電極は、第2チップbの上面電極と電気的に接続される。
Claims (8)
- 支持基体上にオーミック接触するGaN層を有する基板の第1領域上においてスイッチング素子を構成し、第1導電型ドリフト層を有するFET(Field Effect Transistor)と、
前記基板の第2領域上に位置する第1導電型層にショットキー接触する電極を有するSBD(Schottky Barrier Diode)とを備え、
前記FETと前記SBDとは並列配置されており、
前記基板の裏面に、前記FETの裏面電極および前記SBDの裏面電極を備え、
前記第1領域の第1導電型ドリフト層上に開口部が設けられた第2導電型層及び第1導電型キャップ層を備え、該開口部内側面に接して該FETのチャネル形成部が筒状に位置し、前記開口部における前記第2導電型層の内側面と、前記チャネル形成部を挟むようにゲート電極が位置し、前記第2導電型層は前記第1領域から前記第2領域へと延在しており、前記SBDのショットキー電極と接触していることを特徴とする、半導体装置。 - 前記ショットキー接触する電極は、前記第1導電型ドリフト層および前記第2導電型層における前記開口部を充填して該開口部周縁における前記第2導電型層の上に乗り上げるように位置することを特徴とする、請求項1に記載の半導体装置。
- 前記チャネル部は、キャリアが走行する第1のGaN系半導体層と、該第1のGaN系半導体層よりもバンドギャップが大きい第2のGaN系半導体層とを備えた、再成長層であることを特徴とする、請求項1または2に記載の半導体装置。
- 前記FETにおけるゲート電極を被覆する層間絶縁膜を備え、該層間絶縁膜に被覆されていないFETの上面電極、および、該FETに対応する前記SBDのショットキー電極が、共通の配線層で電気的に接続されていることを特徴とする、請求項1〜3のいずれか1項に記載の半導体装置。
- 前記FETの第1導電型ドリフト層上に畝状に延びる開口部が設けられた第2導電型層及び第1導電型キャップ層を備え、該畝状に延びる開口部内側面に接して該FETのチャネル形成部が延在し、前記畝状開口部における前記第2導電型層の内側面と、前記チャネル形成部を挟むようにゲート電極が延在しており、平面的に見て、前記延在するゲート電極を挟むように2本のソース電極が延在し、その2本のソース電極に沿うように、前記SBDのショットキー電極が延在しており、該SBDのショットキー電極に前記第2導電型層が接触していることを特徴とする、請求項1に記載の半導体装置。
- 第1チップ及び該第1チップとは別体の第2チップを備えた、直流電力と3相交流電力とを相互に変換するインバータであって、前記第1チップおよび第2チップは、ともに、第1相に対応する請求項1〜5のいずれか1項に記載の半導体装置におけるFETを1つ以上及び前記SBDを1つ以上有し、第2相に対応する請求項1〜5のいずれか1項に記載の半導体装置におけるFETを1つ以上及び前記SBDを1つ以上有し、かつ第3相に対応する請求項1〜5のいずれか1項に記載の半導体装置におけるFETを1つ以上及び前記SBDを1つ以上有し、前記第1相〜第3相のそれぞれにおいて、第1チップの裏面電極と第2チップの上面電極とが配線で接続されていることを特徴とする、半導体装置。
- 支持基体上にオーミック接触するGaN層を有するGaN基板を準備する工程と、
前記GaN基板上に、第1導電型GaN系ドリフト層/第2導電型GaN系層/第1導電型GaN系キャップ層、のエピタキシャル積層体を形成する工程と、
前記GaN基板上の第1領域の前記エピタキシャル積層体をエッチングすることで、前記第1導電型GaN系ドリフト層に到達するFET開口部を設ける工程と、
前記開口部の内側面に接してチャネル形成層を形成する工程と、
前記第1領域をレジスト膜でマスクして、第2領域の前記チャネル形成層および前記エピタキシャル積層体をエッチングすることで、前記第1導電型GaN系ドリフト層に到達するSBD開口部を設ける工程と、
前記SBD開口部内の前記第1導電型GaN系ドリフト層にショットキー接触して、かつ、前記SBD開口部における前記第2導電型GaN系層に接触するように、電極を形成する工程とを備えることを特徴とする、半導体装置の製造方法。 - 前記SBD開口部形成工程および前記電極形成工程において、前記第1導電型GaN系ドリフト層にあけられた開口部よりも大きな開口部を前記第2導電型GaN系層にあけて、前記ショットキー接触する電極を、前記第1導電型GaN系ドリフト層の開口部の周縁の前記第2導電型GaN系層に乗り上げるように形成することを特徴とする、請求項7に記載の半導体装置の製造方法。
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